KR20190114552A - Thin film transistor and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 게이트 절연막을 종래와 같이 증착법 또는 용액 공정법을 사용하지 않고, 열처리를 통하여 패터닝된 산화물 반도체 층(활성층)과 게이트 전극의 계면을 산화시켜 게이트 절연막을 형성함으로써, 초박형 절연막이 가능함과 동시에 절연막 형성 공정의 단순화에 의해 제조 비용을 대폭 절감할 수 있는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same. More particularly, the interface between an oxide semiconductor layer (active layer) and a gate electrode patterned through heat treatment without a gate insulating film using a deposition method or a solution process method as in the related art is described. By forming a gate insulating film by oxidizing, an ultra-thin insulating film is possible, and a thin film transistor and a method for manufacturing the same can be greatly reduced by simplifying the insulating film forming process.
디스플레이의 발전과 집적회로의 발전은 전자산업의 고도화를 이루어 가고 있지만 집적도의 증가 및 동작속도의 증가에 따라 소비전력이 기하급수적으로 증가하고 있으며 현재 디스플레이를 중심으로 널리 사용되는 박막 트랜지스터의 응용분야로는 Bio 센서 플랫폼 등이 있으며, 박막 트랜지스터의 응용 분야에서도 저소비전력이 요구되어 박막 트랜지스터의 저 전력화가 필요하다. The development of displays and the development of integrated circuits are making advances in the electronics industry, but the power consumption is increasing exponentially with the increase of the integration density and the operating speed. Bio sensor platform, etc., low power consumption is required in the application field of the thin film transistor, so the power consumption of the thin film transistor is required.
사용 전원전압을 줄이기 위해서는 문턱 전압을 줄여야 하고, 이 경우 게이트 절연막을 얇게 해야 문턱 전압을 줄일 수 있다. In order to reduce the power supply voltage, the threshold voltage must be reduced. In this case, the gate insulating layer must be thinned to reduce the threshold voltage.
상기 문턱 전압 및 동작 전압을 극도로 줄이기 위하여 금속막과 산화막의 계면 반응을 이용하는 것을 연구 개발의 목표로 하고 있다. 공정이 단순하면서도 구동 전압이 낮은 박막 트랜지스터를 개발하고 이에 적합한 회로를 개발하여 동작소비전력을 낮추게 되는 것이다.The purpose of the research and development is to use the interfacial reaction between the metal film and the oxide film to extremely reduce the threshold voltage and the operating voltage. A simple process and low driving voltage will be developed and a suitable circuit will be developed to lower the operating power consumption.
한편, 휴대기기, wearable device 혹은 health care 용도의 바이오센서 장치는 더욱더 저소비전력이 요구되며 박막 트랜지스터의 동작 전압이 낮아져야 한다.Meanwhile, biosensor devices for portable devices, wearable devices, or health care applications require even lower power consumption and lower operating voltages of thin film transistors.
또한, 절연막을 형성하는 과정에서 화학 기상 증착(CVD), 물리 기상 증착 (PVD)으로 형성해야 하는데, 이 경우, 투자 유지비용이 많이 들어가고 절연막을 증착하는 동안 반도체층에 이온 데미지(damage)를 입힐 수 있다. In addition, chemical vapor deposition (CVD) and physical vapor deposition (PVD) must be formed in the process of forming the insulating film, which incurs a high investment and maintenance cost and causes ion damage to the semiconductor layer during the deposition of the insulating film. Can be.
따라서, 트랜지스터는 절연막 두께가 얇을수록 낮은 구동 전압에서 동작하기 때문에 절연막을 얇게 형성하고, 절연막 공정을 단순화할 수 있는 고성능 박막 트랜지스터의 개발이 절실히 요구되고 있는 실정이다.Therefore, since the transistor is operated at a lower driving voltage as the thickness of the insulating film is thinner, there is an urgent need for the development of a high performance thin film transistor capable of forming a thin insulating film and simplifying the insulating film process.
본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로, 본 발명의 목적은 게이트 절연막을 증착법 또는 용액 공정법을 사용하지 않고, 반도체 층과 게이트 전극의 열처리를 통하여 산화반응으로 이용하여 자기 정렬된 상부 게이트 박막 트랜지스터를 형성하여 절연막 공정을 단순화시킨 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.The present invention has been made in view of the above problems, and an object of the present invention is to self-align an upper portion by using a gate insulating film as an oxidation reaction through heat treatment of a semiconductor layer and a gate electrode without using a deposition method or a solution process method. The present invention provides a thin film transistor and a method for manufacturing the same.
본 발명의 다른 목적은, 열처리를 통한 반도체 층과 게이트 전극의 계면반응을 이용하여 초박형 절연막을 형성시키고, 또한 게이트 절연막의 패턴공정 없이 자기 정렬된 상부 박막 트랜지스터를 구현함으로써, 저전압 고성능 박막 트랜지스터의 제조가 가능한 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to manufacture a low-voltage high-performance thin film transistor by forming an ultra-thin insulating film using the interfacial reaction of the semiconductor layer and the gate electrode through heat treatment, and by implementing a self-aligned upper thin film transistor without the pattern process of the gate insulating film. It is possible to provide a thin film transistor and a method of manufacturing the same.
상기 목적들을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 산화물 반도체를 증착하여 채널로서 활성층을 형성하는 제 1 단계; 상기 활성층 상에 게이트 전극을 형성하는 제 2 단계; 열처리를 통하여 상기 게이트 전극의 계면을 산화시켜 상기 활성층과 상기 게이트 전극 사이에 게이트 절연막을 형성하는 제 3 단계; 및 상기 게이트 전극 외측으로 소스 및 드레인 전극을 형성하여 상기 활성층과 전기적으로 연결시키는 제 4 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor, the method comprising: forming an active layer as a channel by depositing an oxide semiconductor on a substrate; Forming a gate electrode on the active layer; A third step of oxidizing an interface of the gate electrode through a heat treatment to form a gate insulating film between the active layer and the gate electrode; And a fourth step of forming source and drain electrodes outside the gate electrode and electrically connecting the active layer.
여기서, 상기 제 1 단계는, 박막 트랜지스터 기재로서 기판을 준비하는 단계; 상기 기판의 상면에 산화물 반도체를 증착하여 형성하는 단계; 및 상기 산화물 반도체를 패터닝하여 일정 폭의 채널인 활성층을 형성하는 단계를 포함하여 이루어짐이 바람직하다.The first step may include preparing a substrate as a thin film transistor substrate; Depositing an oxide semiconductor on an upper surface of the substrate; And patterning the oxide semiconductor to form an active layer that is a channel having a predetermined width.
또한, 상기 기판은, 실리콘 기판, 유리 기판, 또는 플라스틱 기판인 것이 바람직하다.Moreover, it is preferable that the said board | substrate is a silicon substrate, a glass substrate, or a plastic substrate.
또한, 상기 산화물 반도체는 비정질 인듐(In)·갈륨(Ga)·산화아연(ZnO) 물질인 이그조(IGZO) 금속 산화물인 것이 바람직하다.In addition, the oxide semiconductor is preferably an IGZO metal oxide, which is an amorphous indium (In) gallium (Ga) or zinc oxide (ZnO) material.
또한, 상기 산화물 반도체의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나를 이용하여 수행하고, 상기 활성층의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함이 바람직하다.In addition, the deposition of the oxide semiconductor is carried out using any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation (evaporation), the formation of the active layer using a photo mask It is preferable to pattern by wet etching or dry etching by applying a photolithography process.
또한, 상기 제 2 단계는, 상기 활성층 및 상측으로 노출된 기판 상에 게이트 금속 박막을 증착하는 단계; 및 상기 금속 박막을 패터닝하여 상기 활성층의 상측 중앙에 게이트 상기 게이트 전극을 형성함이 바람직하다.In addition, the second step may include depositing a gate metal thin film on the active layer and the substrate exposed upwardly; And patterning the metal thin film to form a gate electrode on the upper center of the active layer.
또한, 상기 게이트 전극의 좌우 폭은 상기 활성층의 좌우 폭보다 짧게 형성됨이 바람직하다.In addition, the left and right width of the gate electrode is preferably formed shorter than the left and right width of the active layer.
또한, 상기 금속 박막은 산화물과 쉽게 반응할 수 있는 Cs, Al, Ti, 및 Mo 중 어느 하나일 수 있다.In addition, the metal thin film may be any one of Cs, Al, Ti, and Mo that can easily react with the oxide.
또한, 상기 금속 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나에 의해 수행되며, 상기 게이트 전극의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함이 바람직하다.In addition, the deposition of the metal thin film is carried out by any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation (evaporation), the formation of the gate electrode using a photo mask It is preferable to pattern by wet etching or dry etching by applying a photolithography process.
또한, 상기 제 3 단계는, 상기 게이트 전극과 상기 활성층의 계면 반응 및 자기 정렬에 의해 상기 게이트 전극의 폭 크기만큼의 상기 게이트 절연막이 형성됨이 바람직하다.In the third step, it is preferable that the gate insulating layer is formed as much as the width of the gate electrode by the interfacial reaction and self alignment between the gate electrode and the active layer.
또한, 상기 제 4 단계는, 상기 기판의 노출된 상면의 외곽부, 상기 게이트 전극의 노출된 상면 및 측면, 상기 게이트 절연막의 노출된 양측면, 상기 게이트 절연막을 통해 외측으로 노출된 활성층의 외곽부 상에 층간 절연막을 증착하는 단계; 상기 층간 절연막의 외곽부를 식각하여 전극 연결을 위한 제 1 및 제 2 비아홀을 형성하는 단계; 상기 제 1 및 제 2 비아홀이 형성된 층간 절연막의 상측으로 전도성 박막을 증착하는 단계; 및 상기 전도성 박막을 패터닝하여 상기 제 1 및 제 2 비아홀 영역에 각각 소스 전극 및 드레인 전극을 형성하여 상기 활성층의 외곽 노출부에 접합되어 전기적으로 연결시켜 소자를 완성하는 단계를 포함하여 이루어짐이 바람직하다.The fourth step may include an outer portion of an exposed upper surface of the substrate, an exposed upper surface and a side surface of the gate electrode, an exposed both sides of the gate insulating layer, and an outer portion of an active layer exposed to the outside through the gate insulating layer. Depositing an interlayer insulating film on the substrate; Etching first portions of the interlayer insulating layer to form first and second via holes for electrode connection; Depositing a conductive thin film on the interlayer insulating film on which the first and second via holes are formed; And patterning the conductive thin film to form a source electrode and a drain electrode in the first and second via hole regions, respectively, to be bonded to an outer exposed portion of the active layer and electrically connected to each other to complete the device. .
또한, 상기 층간 절연막의 증착 및 상기 전도성 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나에 의해 수행될 수 있다.In addition, the deposition of the interlayer insulating film and the deposition of the conductive thin film may be performed by any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation.
또한, 상기 전도성 박막은 전도성 산화물인 ITO(Indium Tin Oxide) 또는 AZO (aluminum zinc oxide)인 것이 바람직하다.In addition, the conductive thin film is preferably indium tin oxide (ITO) or aluminum zinc oxide (AZO) which is a conductive oxide.
상술한 본 발명에 따른 박막 트랜지스터의 제조 방법에 의하면, 게이트 절연막을 종래와 같이 증착법 또는 용액 공정법을 사용하지 않고, 열처리를 통하여 패터닝된 산화물 반도체 층(활성층)과 게이트 전극의 계면을 산화시켜 게이트 절연막을 형성함으로써, 초박형 절연막이 가능함과 동시에 절연막 형성 공정의 단순화에 의해 제조 비용을 대폭 절감할 수 있는 효과가 있다.According to the method for manufacturing a thin film transistor according to the present invention described above, the gate insulating film is oxidized without the deposition method or the solution process method as in the prior art, and the oxide semiconductor layer (active layer) patterned by heat treatment is oxidized to form a gate. By forming the insulating film, an ultra-thin insulating film is possible and the manufacturing cost can be greatly reduced by simplifying the insulating film forming process.
또한, TFT의 저전력화가 가능하여 TFT 차세대 응용 분야인 loT, Wearable, Bio 센서 플랫폼 등에 유용하게 적용할 수 있으며, 게이트 절연막의 초박형화가 가능하여 저전압 고성능 TFT 개발이 가능하여 생체 에너지 등 주변 에너지를 이용하는 에너지 harvest 결합형의 경우에도 유용하게 적용할 수 있는 장점도 있다.In addition, it is possible to reduce the power consumption of TFTs, which can be usefully applied to the next-generation TFT application areas, such as loT, wearable, and bio sensor platforms.The ultra-thin gate insulating film enables development of low-voltage, high-performance TFTs, which uses energy such as bioenergy There is also an advantage that can be usefully applied to the harvest combined type.
도 1은 본 발명에 따른 자기 정렬 박막 트랜지스터의 제조 공정을 나타내는 순서도이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 수직 구조 박막 트랜지스터의 제조 방법을 순차적으로 나타내는 공정도들이다. 1 is a flowchart illustrating a manufacturing process of a self-aligned thin film transistor according to the present invention.
2A to 2J are process diagrams sequentially illustrating a method of manufacturing a vertical structure thin film transistor according to an exemplary embodiment of the present invention.
본 발명은 그 기술적 사상 또는 주요한 특징으로부터 벗어남이 없이 다른 여러가지 형태로 실시될 수 있다. 따라서, 본 발명의 실시예들은 모든 점에서 단순한 예시에 지나지 않으며 한정적으로 해석되어서는 안된다.The present invention can be embodied in many other forms without departing from the spirit or main features thereof. Therefore, the embodiments of the present invention are merely examples in all respects and should not be interpreted limitedly.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be.
반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise.
본 출원에서, "포함하다" 또는 "구비하다", "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, the terms "comprise", "comprise", "have", and the like are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification. Or other features or numbers, steps, operations, components, parts or combinations thereof in any way should not be excluded in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. .
도 1은 본 발명에 따른 자기 정렬 박막 트랜지스터의 제조 공정을 나타내는 순서도이고, 도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 수직 구조 박막 트랜지스터의 제조 방법을 순차적으로 나타내는 공정도들이다. 1 is a flowchart illustrating a process of manufacturing a self-aligned thin film transistor according to the present invention, and FIGS. 2A to 2J are process diagrams sequentially illustrating a method of manufacturing a vertical structure thin film transistor according to an embodiment of the present invention.
먼저, 본 발명에 따른 박막 트랜지스터의 제조 방법은, 도 1에 도시된 바와 같이, 기판(10) 상에 산화물 반도체(21)를 증착하여 채널(활성층)(20)을 형성하는 제 1 단계(S10), 상기 채널(활성층)(20) 상에 금속 전극(게이트 전극)(30)을 형성하는 제 2 단계(S20), 열처리를 통하여 상기 금속 전극(30)의 계면을 산화시켜 상기 활성층(채널)(20)과 상기 금속 전극(30) 사이에 게이트 절연막(40)을 형성하는 제 3 단계(S30); 및 상기 게이트 전극(30) 외측으로 소스 및 드레인 전극(50, 60)을 형성하여 상기 활성층(20)과 전기적으로 연결되는 제 4 단계(S40)로 크게 이루어진다.First, in the method of manufacturing a thin film transistor according to the present invention, as shown in FIG. 1, a first step of forming a channel (active layer) 20 by depositing an
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도 2a 내지 도 2j를 참조하여 더욱 상세히 설명하기로 한다.A method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention will be described in more detail with reference to FIGS. 2A to 2J.
먼저, 도 2a에 도시된 바와 같이, 박막 트랜지스터 기재로서 기판(10)을 준비한다.First, as shown in FIG. 2A, the
상기 기판(10)은, 실리콘 기판, 유리 기판, 또는 플라스틱 기판 등일 수 있다.The
이어서, 도 2b에 도시된 바와 같이, 외부로 노출된 기판(10)의 상면에 산화물 반도체를 증착하여 형성한다. Subsequently, as illustrated in FIG. 2B, an oxide semiconductor is deposited on the upper surface of the
상기 산화물 반도체는 비정질 인듐(In)·갈륨(Ga)·산화아연(ZnO) 물질인 이그조(IGZO) 금속 산화물이 가장 바람직하다. 그러나, 모든 산화물 재료를 사용할 수 있으며, 그 산화 재료의 종류를 한정하는 것은 아니다.The oxide semiconductor is most preferably an IGZO metal oxide, which is an amorphous indium (In) gallium (Ga) or zinc oxide (ZnO) material. However, all oxide materials can be used, and the type of the oxidizing material is not limited.
물론, 상기 산화물 반도체의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 등을 사용하여 형성할 수 있다.Of course, the deposition of the oxide semiconductor may be formed using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, evaporation, or the like.
계속해서, 도 2c에 도시된 바와 같이, 상기 산화물 반도체를 패터닝하여 일정 폭의 채널인 활성층(20)을 형성한다.Subsequently, as shown in FIG. 2C, the oxide semiconductor is patterned to form an
상기 활성층(20)의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함이 바람직하다. 다른 예로서, 마스크를 사용하지 않는 전자빔 리소그래피, 홀로그램 리소그래피 방법 등을 적용할 수 있다.The formation of the
이어서, 도 2d에 도시된 바와 같이, 상기 일정폭으로 패터닝된 산화물 반도체에 의한 활성층(20) 및 노출된 기판(10) 상에 게이트 전극인 금속 전극(30)을 형성하기 위한 금속 박막(31)을 형성한다.Subsequently, as shown in FIG. 2D, the metal
상기 금속의 종류로는 산화물과 쉽게 반응할 수 있는 Cs, Al, Ti, Mo 등이 사용됨이 바람직하다. 물론, 상기 금속 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 증기법(evaporation) 등을 사용하여 형성할 수 있다.As the type of metal, Cs, Al, Ti, Mo, etc., which can easily react with oxides, are preferably used. Of course, the deposition of the metal thin film may be formed using sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, evaporation, or the like.
이어서, 도 2e에 도시된 바와 같이, 상기 금속 박막(31)을 패터닝하여 상기 활성층(20)의 상측 중앙에 게이트 전극으로서의 금속 전극(30)을 형성한다.Subsequently, as shown in FIG. 2E, the metal
상기 게이트 전극인 금속 전극(30)의 좌우 폭은 상기 활성층(20)의 좌우 폭보다 짧게 형성되며, 이는 상기 활성층(20)의 외곽 영역이 후술하는 소스 및 드레인 전극(50, 60)에 연결되어 조절 전류가 흐를 수 있도록 하기 위한 것이다.The left and right widths of the
상기 게이트 전극인 금속 전극(30)의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝함이 바람직하다. 다른 예로서, 마스크를 사용하지 않는 전자빔 리소그래피, 홀로그램 리소그래피 방법 등을 적용할 수 있다.The formation of the gate
계속해서, 도 2f에 도시된 바와 같이, 열처리를 통하여 상기 게이트 전극인 금속 전극(30)과 상기 산화물 반도체인 활성층(20)의 계면을 산화시켜 게이트 절연막(40)을 형성한다.Subsequently, as shown in FIG. 2F, the
여기서 상기 열처리로 인해 산화물 반도체인 활성층(20)의 산소(O) 결합이 끊어지며, 산소(O)는 게이트 전극인 금속 전극(30)과 결합되어지는 것이다(ex : Al->Al2O3).Here, oxygen (O) of the
즉, 열처리를 통하여 상기 게이트 전극(30)과 산화물 반도체인 활성층(20)의 계면 반응으로 게이트 전극(30)의 폭 크기(면적) 만큼의 게이트 절연막(40)이 형성되어지는 것이다.That is, the
이때, 상기 금속 전극(30)에 양의 전압을 가하여 계면의 산화시 더욱 산화를 촉진할 수 있다. 또한, 산소분위기에서 자외선을 조사하게 되면 산화의 촉진이 더욱 가속화된다.At this time, a positive voltage may be applied to the
계속해서, 도 2g에 도시된 바와 같이, 상기 기판(10)의 노출된 상면의 외곽부, 상기 게이트 전극(30)의 노출된 상면 및 측면, 상기 게이트 절연막(40)의 노출된 양측면, 상기 게이트 절연막(40)을 통해 외측으로 노출된 활성층(20)의 외곽부 상에 층간 절연막(41)을 형성한다. Subsequently, as illustrated in FIG. 2G, the outer portion of the exposed top surface of the
상기 층간 절연막(41)은 상기 기판(10), 활성층(20), 게이트 전극(30), 및 게이트 절연막(40)을 외부의 영향으로부터 보호하는 역할을 수행한다. The interlayer insulating
상기 층간 절연막(41)은 질화물, 산화물, 또는 유기 절연물질 등을 적용할 수 있다. 상기 층간 절연막(41)은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 증기법(evaporation) 등을 사용하여 형성할 수 있다.The interlayer insulating
이어서, 도 2h에 도시된 바와 같이, 상기 층간 절연막(41)의 외곽부를 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 식각하여 전극 연결을 위한 제 1 및 제 2 비아홀(42, 43)을 형성한다.Subsequently, as illustrated in FIG. 2H, the outer portion of the interlayer insulating
상기 제 1 및 제 2 비아홀(42, 43)은 상기 활성층(20)의 외곽 영역이 노출되도록 하여 후술하는 소스 전극 및 드레인 전극을 형성하여 상기 활성층(20)과 접합되어 연결하는 통로 역할을 수행한다.The first and second via
이어서, 도 2i에 도시된 바와 같이, 제 1 및 제 2 비아홀(42, 43)이 형성된 층간 절연막(41)의 상측으로 전도성 산화물인 ITO(Indium Tin Oxide) 또는 AZO (aluminum zinc oxide)와 같은 전도성 박막(44)을 형성한다.Subsequently, as shown in FIG. 2I, a conductive oxide such as indium tin oxide (ITO) or aluminum zinc oxide (AZO), which is a conductive oxide, is formed on the
상기 전도성 박막(44)의 증착도 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 증기법(evaporation) 등을 사용하여 형성할 수 있다.Deposition of the conductive
계속해서, 도 2j에 도시된 바와 같이, 전도성 산화물이 ITO(Indium Tin Oxide)와 같은 전도성 박막(44)을 패터닝하여 상기 제 1 및 제 2 비아홀(42, 43) 영역에 각각 소스 전극(50) 및 드레인 전극(60)을 형성하여 상기 활성층(30)의 외곽 노출부에 접합되어 전기적으로 연결시켜 소자를 완성하게 된다.Subsequently, as shown in FIG. 2J, the conductive oxide patterns a conductive
한편, 상술한 예에서는 자기정렬 구조에 대해 설명하고 있지만, 바텀 게이트(bottom gate) 구조의 TFT 에도 적용이 가능하다. 즉, 최초에 게이트 금속(메탈)을 증착 및 패터닝 하고, 이어서 TFT 활성층용 산화물을 증착 및 패터닝하고, 게이트 금속과 메탈 사이에 계면산화를 적용하여 박막의 계면 산화막을 형성하고 이어서 소스/드레인 전극을 형성하는 구조에도 적용가능함은 물론이다.On the other hand, although the self-aligned structure has been described in the above-described example, the present invention can be applied to a TFT having a bottom gate structure. That is, the gate metal (metal) is first deposited and patterned, followed by the deposition and patterning of the oxide for the TFT active layer, and the interfacial oxidation is applied between the gate metal and the metal to form an interfacial oxide film of the thin film, and then the source / drain electrodes are formed. Of course, it is also applicable to the structure to form.
본 발명은 상기의 상세한 설명에서 언급되는 형태로만 한정되는 것은 아님을 잘 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. 또한, 본 발명은 첨부된 청구범위에 의해 정의되는 본 발명의 정신과 그 범위 내에 있는 모든 변형물과 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.It will be appreciated that the present invention is not limited to the form mentioned in the above detailed description. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims. It is also to be understood that the present invention includes all modifications, equivalents, and substitutes within the spirit and scope of the invention as defined by the appended claims.
10: 기판
20: 활성층(채널)
21: 산화물 반도체
30: 금속 전극(게이트 전극)
31: 상기 금속 박막
40: 게이트 절연막
41: 층간 절연막
42: 제 1 및 제 2 비아홀
44: 전도성 박막
50: 소스 전극
60: 드레인 전극10: Substrate
20: active layer (channel) 21: oxide semiconductor
30: metal electrode (gate electrode) 31: the metal thin film
40: gate insulating film 41: interlayer insulating film
42: first and second via holes
44: conductive thin film
50: source electrode
60: drain electrode
Claims (16)
상기 활성층 상에 게이트 전극을 형성하는 제 2 단계;
열처리를 통하여 상기 게이트 전극의 계면을 산화시켜 상기 활성층과 상기 게이트 전극 사이에 게이트 절연막을 형성하는 제 3 단계; 및
상기 게이트 전극 외측으로 소스 및 드레인 전극을 형성하여 상기 활성층과 전기적으로 연결시키는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
Depositing an oxide semiconductor on the substrate to form an active layer as a channel;
Forming a gate electrode on the active layer;
A third step of oxidizing an interface of the gate electrode through a heat treatment to form a gate insulating film between the active layer and the gate electrode; And
And forming a source and a drain electrode outside the gate electrode and electrically connecting the active layer to the active layer.
상기 제 1 단계는,
박막 트랜지스터 기재로서 기판을 준비하는 단계;
상기 기판의 상면에 산화물 반도체를 증착하여 형성하는 단계; 및
상기 산화물 반도체를 패터닝하여 일정 폭의 채널인 활성층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 1,
The first step is,
Preparing a substrate as a thin film transistor substrate;
Depositing an oxide semiconductor on an upper surface of the substrate; And
And patterning the oxide semiconductor to form an active layer, which is a channel having a predetermined width.
상기 기판은, 실리콘 기판, 유리 기판, 또는 플라스틱 기판인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 2,
The substrate is a silicon substrate, a glass substrate, or a plastic substrate.
상기 산화물 반도체는 비정질 인듐(In)·갈륨(Ga)·산화아연(ZnO) 물질인 이그조(IGZO) 금속 산화물인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 2,
And the oxide semiconductor is an IGZO metal oxide which is an amorphous indium (In) gallium (Ga) or zinc oxide (ZnO) material.
상기 산화물 반도체의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나를 이용하여 수행하고, 상기 활성층의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 2,
The deposition of the oxide semiconductor is performed using any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation, and the formation of the active layer is performed by photolithography using a photo mask. Method for producing a thin film transistor, characterized in that the patterning by wet etching or dry etching by applying a process.
상기 제 2 단계는,
상기 활성층 및 상측으로 노출된 기판 상에 게이트 금속 박막을 증착하는 단계; 및
상기 금속 박막을 패터닝하여 상기 활성층의 상측 중앙에 게이트 상기 게이트 전극을 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 1,
The second step,
Depositing a gate metal thin film on the active layer and the substrate exposed upwardly; And
And patterning the metal thin film to form a gate and the gate electrode on an upper center of the active layer.
상기 게이트 전극의 좌우 폭은 상기 활성층의 좌우 폭보다 짧게 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 6,
The left and right widths of the gate electrode are shorter than the left and right widths of the active layer.
상기 금속 박막은 산화물과 쉽게 반응할 수 있는 Cs, Al, Ti, 및 Mo 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 6,
The metal thin film is a method of manufacturing a thin film transistor, characterized in that any one of Cs, Al, Ti, and Mo that can easily react with the oxide.
상기 금속 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나에 의해 수행되며, 상기 게이트 전극의 형성은 포토 마스크를 사용하는 포토리소그라피 공정을 적용하여 습식 식각 또는 건식 식각으로 패터닝하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 6,
The deposition of the metal thin film is performed by any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation, and the formation of the gate electrode is performed by photolithography using a photomask. Method for producing a thin film transistor, characterized in that the patterning by wet etching or dry etching by applying a process.
상기 제 3 단계는,
상기 열처리로 인해 산화물 반도체인 활성층의 O 결합이 끊어지며, O는 상기 게이트 전극과 결합되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 1,
The third step,
O of the active layer which is an oxide semiconductor due to the heat treatment The coupling is broken, O is coupled to the gate electrode manufacturing method of a thin film transistor.
상기 게이트 전극과 상기 활성층의 계면 반응 및 자기 정렬에 의해 상기 게이트 전극의 폭 크기만큼의 상기 게이트 절연막이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 10,
And forming a gate insulating film corresponding to the width of the gate electrode by an interfacial reaction and self alignment between the gate electrode and the active layer.
상기 계면 산화시에 상기 금속 전극에 양의 전압을 가하거나 산소분위기에서 자외선을 조사하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 10,
A method of manufacturing a thin film transistor, characterized in that the positive voltage is applied to the metal electrode during the interfacial oxidation or ultraviolet rays are irradiated in an oxygen atmosphere.
상기 제 4 단계는,
상기 기판의 노출된 상면의 외곽부, 상기 게이트 전극의 노출된 상면 및 측면, 상기 게이트 절연막의 노출된 양측면, 상기 게이트 절연막을 통해 외측으로 노출된 활성층의 외곽부 상에 층간 절연막을 증착하는 단계;
상기 층간 절연막의 외곽부를 식각하여 전극 연결을 위한 제 1 및 제 2 비아홀을 형성하는 단계;
상기 제 1 및 제 2 비아홀이 형성된 층간 절연막의 상측으로 전도성 박막을 증착하는 단계; 및
상기 전도성 박막을 패터닝하여 상기 제 1 및 제 2 비아홀 영역에 각각 소스 전극 및 드레인 전극을 형성하여 상기 활성층의 외곽 노출부에 접합되어 전기적으로 연결시켜 소자를 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 1,
The fourth step,
Depositing an interlayer insulating film on an outer portion of an exposed upper surface of the substrate, an exposed upper surface and a side surface of the gate electrode, both exposed sides of the gate insulating layer, and an outer portion of an active layer exposed to the outside through the gate insulating layer;
Etching first portions of the interlayer insulating layer to form first and second via holes for electrode connection;
Depositing a conductive thin film on top of the interlayer insulating film having the first and second via holes formed thereon; And
Patterning the conductive thin film to form a source electrode and a drain electrode in the first and second via hole regions, respectively, and joining and electrically connecting the outer exposed portion of the active layer to complete the device. Method of manufacturing a thin film transistor.
상기 층간 절연막의 증착 및 상기 전도성 박막의 증착은 스퍼터링, 화학기상 증착법, 물리기상 증착법, 원자층 증착법, 전자빔 증착법, 및 증기법(evaporation) 중 어느 하나에 의해 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 13,
The deposition of the interlayer insulating film and the deposition of the conductive thin film may be performed by any one of sputtering, chemical vapor deposition, physical vapor deposition, atomic layer deposition, electron beam deposition, and evaporation. Way.
상기 전도성 박막은 전도성 산화물인 ITO(Indium Tin Oxide) 또는 AZO (aluminum zinc oxide)인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
The method of claim 13,
The conductive thin film is a method of manufacturing a thin film transistor, characterized in that the conductive oxide ITO (Indium Tin Oxide) or AZO (aluminum zinc oxide).
A self-aligned thin film transistor manufactured by the manufacturing method according to any one of claims 1 to 15.
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| KR1020180037455A KR102097692B1 (en) | 2018-03-30 | 2018-03-30 | Thin film transistor and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102097692B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024106620A1 (en) * | 2022-11-15 | 2024-05-23 | 호서대학교 산학협력단 | Oxide thin film transistor with improved performance and method for manufacturing same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010008505A (en) * | 1999-07-01 | 2001-02-05 | 김영환 | Method of forming transistor provided with metal-gate electrode |
| KR20050123332A (en) * | 2004-06-24 | 2005-12-29 | 삼성에스디아이 주식회사 | Organic tft and fabrication method of the same |
| KR20070102939A (en) * | 2006-04-17 | 2007-10-22 | 삼성전자주식회사 | Amorphous zno based thin film transistor and method of manufacturing the same |
| KR20150033155A (en) * | 2013-09-23 | 2015-04-01 | 삼성디스플레이 주식회사 | Thin film transistor and method of the same |
| KR20150043134A (en) * | 2013-10-14 | 2015-04-22 | 삼성디스플레이 주식회사 | Thin film transistor array substrate and manufacturing method for the same |
-
2018
- 2018-03-30 KR KR1020180037455A patent/KR102097692B1/en active IP Right Grant
Patent Citations (5)
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| Publication number | Publication date |
|---|---|
| KR102097692B1 (en) | 2020-05-26 |
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