KR20190104807A - 출력 Latch 회로 장치 - Google Patents

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Abstract

Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701), Sensor부 (702) 및 Surge Current Protection부 (712)로 구성된다.
S_1 신호 입력 Transistor (706)는 Sensor부 (702)의 S_1 신호를 입력 시키기 위한 Transistor 소자이다.
S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702)의 S_2 신호를 입력 시키기 위한 Transistor 소자이다.
상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는, 상기 S_1 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해, 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_1 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.
출력 Latch 회로 구성에 있어서,
제1 Pull-up Transistor 인 PMOS (503)의 활성화 동작에 의해 out_latch (507) 단자의 전압이 Logic High 가 되면 제2 Pull-up Transistor 인 PMOS (504)와 Inverter Logic인 INV (506)의 Latch 동작에 의해 Logic High를 유지하게 된다.

Description

출력 Latch 회로 장치{A Output Latch Circuit}
Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부, Sensor부 (702) 및 Surge Current Protection부 (712)로 구성된다.
출력 Latch 회로 구성에 있어서,
제1 Pull-up Transistor 인 PMOS (503)의 활성화 동작에 의해 out_latch (507) 단자의 전압이 Logic High 가 되면 제2 Pull-up Transistor 인 PMOS (504)와 Inverter Logic인 INV (506)의 Latch 동작에 의해 Logic High를 유지하게 된다.
한편, out_latch (507) 단자의 전압이 Logic High가 되면 Trip Coil (TC)는 활성화 동작을 하게 되고, out_latch (507) 단자의 전압이 Logic Low가 되면 Trip Coil (TC)는 비활성화 동작을 하게 된다.
고 전압의 교류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다. 한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자에 병렬로 배치하여 사용하게 된다.
최근에는 통신 분야의 system transients와 lightning-induced transients로부터 시스템을 보호해주는 써지 보호 역할과, 이동 통신 단말기, 노트북 PC, 전자수첩, PDA등의 정전 기에 대하여 회로를 보호해주는 ESD(electrostatic discharge) protection의 역할로서 PN 바리스터(Varistor)가 필요하다.
각종 정보기기, 제어기기 등 전기를 사용하는 제품에 갑작스런 전압의 변화(surge) 가전제품에 대한 기기 손상을 방지하기 위한 써지 흡수소자로서 사용 된다. 또한 발전소, 변전소, 송전소 같은 전력 기기 분야에서 낙뢰로부터 설비를 안전하게 보호하기 위한 전력용 피뢰기의 핵심 소자에 이르기까지 다양한 부분에 사용된다.
이에 따라 이들 장비에 발생하는 전원서지, 낙뇌서지 등으로부터 시스템을 보호하기 위한 필요성이 그 어느 때보다도 강하게 요구되고 있다.
전력 계통에 설치되는 전자기기들을 이러한 과도 외부 서지로부터 파괴, 또는 오동작하지 않도록 서지를 차단하기 위해서는 서지 보호 장치(Surge Protection Device: SPD, Voltage Transient Management System: VTMS, or Transient Voltage Surge Suppressor: TVSS)를 설치한다. 또한, 전력 계통에 설치되는 전자기기들은 이상 전류, 이상 전압 혹은 누설 전류와 같은 각종 고장 사고에 의한 재해를 방지할 수 있는 감지(Sensing) 보호 장치를 설치하여야 한다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하게 하는 특징을 갖는다.
둘째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부 및 Sensor부로 구성되게 하는 특징을 갖는다.
셋째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복되는 특징을 갖는다.
넷째, 출력 Latch 회로 구성에 있어서,
제1 Pull-up Transistor 인 PMOS (503)의 활성화 동작에 의해 out_latch (507) 단자의 전압이 Logic High 가 되면 제2 Pull-up Transistor 인 PMOS (504)와 Inverter Logic인 INV (506)의 Latch 동작에 의해 Logic High를 유지되는 특징을 갖는다.
고 전압의 교류 및 직류 전원에서 저 전압의 직류 전원으로 변환하는 전압 변환 장치에 있어서, 통상 변압 회로(100)의 구성을 제거하여 통상 변압 회로(100) 구성에서 차지하는 많은 면적을 제거하여 저 비용의 회로를 구성할 수 있도록 하는 것을 특징으로 한다.
또한 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701) 및 Sensor부 (702) 로 구성된다.
S_1 신호 입력 Transistor (706)는 Sensor부 (702)의 S_1 신호를 입력 시키기 위한 Transistor 소자이다.
S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702)의 S_2 신호를 입력 시키기 위한 Transistor 소자이다.
상기 S_1 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_1 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.
출력 Latch 회로 구성에 있어서,
제1 Pull-up Transistor 인 PMOS (503)의 활성화 동작에 의해 out_latch (507) 단자의 전압이 Logic High 가 되면 제2 Pull-up Transistor 인 PMOS (504)와 Inverter Logic인 INV (506)의 Latch 동작에 의해 Logic High를 유지하게 된다.
이상에서 설명한 바와 같이, 본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 통상 변압 회로(100) 영역의 구성을 제거하여 통상 변압 회로(100) 영역에서 차지하는 면적을 제거하여 저 비용 회로의 구현이 가능하도록 한다.
둘째, Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부, CLK 발생부, Sensor부 (702) 및 Surge Current Protection부 (712)로 구성됨을 특징으로 하는 효과를 제공한다.
셋째, 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 하는 효과를 제공한다.
넷째, 출력 Latch 회로 구성에 있어서,
제1 Pull-up Transistor 인 PMOS (503)의 활성화 동작에 의해 out_latch (507) 단자의 전압이 Logic High 가 되면 제2 Pull-up Transistor 인 PMOS (504)와 Inverter Logic인 INV (506)의 Latch 동작에 의해 Logic High를 유지하는 것을 특징으로 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상의 전압 변환 회로의 구성도.
도 2는 본 발명의 반파 정류 VDD 전원 발생 회로의 구성도
도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도.
도 4은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도.
도 5는 본 발명의 출력 Latch 회로의 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 통상의 전압 변환 회로의 구성도이다.
교류 입력 전원(100)에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서 통상 변압회로(101), 정류 회로(102), 및 제너 다이오드(Zener diode)(104)의 회로 영역으로 구성된다. 통상 변압 회로(100)는 고 전압의 입력 전원을 저 전압으로 변환하는 회로 영역이다.
정류 회로(102)는 교류 전원을 직류 전원으로 변환하는 반파 혹은 전파 정류 다이오드로 구성된 회로 영역이다. 통상 변압 회로(100)는 회로의 구성에 많은 면적과 비용을 유발하는 회로 영역이 된다.
따라서 저 비용의 회로를 구성하는데 있어서 방해 요인으로 작용하게 된다.
한편, 제너 다이오드(Zener diode)(104)회로 영역은 정 전압의 출력 전압 특성을 확보하기 위해 정류 회로(102)의 출력 단자(103)에 병렬로 배치하여 사용하게 된다.
정류 회로(102)의 출력 단자(103)는 최종 출력 제1 전력 공급 단자(105)로 사용된다.
도 2는 본 발명의 반파 정류 VDD 전원 발생 회로의 구성도이다.
본 발명의 교류 입력 전원에서 저 전압의 직류 전원의 전압으로 변환하는 전압 변환 장치에 있어서, 교류 입력 전원(200)의 한쪽 전극(201)은 반파 정류 회로의 한쪽 입력 단에 연결된다.
교류 입력 전원(200)의 다른 쪽 전극(202)은 공통의 접지 단자인 GND에 연결된다.
교류 입력 전원(200)의 한쪽 전극(201)은 Diode D4의 Anode 전극에 연결된다.
Diode D4의 Cathode 전극은 전류 제한 소자인 저항 R1의 한쪽 단자에 연결된다.
저항 R1의 다른 쪽 단자(204)는 Zener diode (206)의 Cathode 와 Diode D5의 Anode 전극에 공통으로 연결된다.
상기 Zener diode (206)의 Anode 단자는 공통의 접지 단자인 GND에 연결된다.
상기 D5의 Cathode 전극에는 저 전압 출력 단자인 VDD 전원 단자가 연결된다.
VDD 전원 단자는 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 VDD 전원 단자에 연결된다.
도 3은 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 구성도이다.
Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 Block 구성은 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700), CLK 발생부 (701), Sensor부 (702) 및 Surge Current Protection부 (712)로 구성된다.
상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_1 신호 입력 Transistor (706), S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성된다.
상기 precharge transistor (703) 와 precharge transistor (704)는 out- 단자와 out+ 단자를 High 전압으로 Precharge 시키는 사용되는 Transistor 이다.
Latch 증폭부 (705)는 out- 단자와 out+ 단자를 증폭시키기 위한 회로이다.
S_1 신호 입력 Transistor (706)는 Sensor부 (702)의 S_1 신호를 입력 시키기 위한 Transistor 소자이다.
S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는 Sensor부 (702)의 S_2 신호를 입력 시키기 위한 Transistor 소자이다.
또한, 상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는, 상기 S_1 신호 입력 Transistor (706)와 다른 정해진 값의 Sensing Detection Voltage 특성을 생성하기 위해, 복수개의 Transistor를 직렬로 연결하여 구성하거나 병렬로 연결하여 전류 구동 능력에서 S_1 신호 입력 Transistor (706)와 차이가 나도록 하는 것을 특징으로 한다.
상기 활성화 제어 Transistor (708)는 CLK 신호가 High 일 때는 동작을 활성화 시키고, CLK 신호가 Low 일 때는 Precharge 시키는 동작을 수행한다.
상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 CLK 을 발생함을 특징으로 하는 회로 Block이다.
상기 Sensor부 (702)는 온도 Sensor, 자기 Sensor, 가스 Sensor 등 각종 Sensor 신호를 발생하는 Sensor 회로 Block이다.
상기 Sensor부 (702)는 외부의 Sensing 신호 입력 조건에 따라 아주 큰 Level의 Sensing 신호가 유입되어 Surge Current 가 상기 S_1 과 S_2 에 생성되는 경우가 발생하게 된다.
이러한 Surge Current를 방전시키지 못하면 상기 S_1 과 S_2 에 연결된 Transistor를 파괴하는 경우가 발생한다.
따라서 이러한 Surge Current를 방전할 수 있는 보호 장치가 필요하게 된다.
상기 Surge Current Protection부 (712)는 상기 Sensor부 (702)부에 유기되는 고 전류 Level의 Surge Current를 Discharge 시켜서 상기 S_1 신호 입력 Transistor (706)와 상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)를 보호하는 동작을 수행한다.
상기 Surge Current Protection부 (712)는 Varistor, PN Diode, MOS Transistor Diode 와 동등한 동작을 수행하는 소자로 구성된다.
도 4는 본 발명의 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 동작 파형도이다.
상기 CLK 발생부 (701)의 CLK 신호가 Low인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 비활성화 되어 Precharge 동작을 수행한다.
한편, 상기 CLK 발생부 (701)의 CLK 신호가 High인 구간에서는 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)가 활성화 되어 정상 증폭 동작을 수행한다.
본 발명의 회로는 전원이 공급되고 있는 동안에 CLK의 일정 주파수 주기에 대응하여 증폭 동작과 Precharge 동작을 주기적으로 반복됨을 특징으로 한다.
도 5는 본 발명의 출력 Latch 회로의 구성도이다.
배선용 과부하 차단기(MCB)는 지정한 전류보다 과도하게 높은 전류가 흐르면, 바이메탈(Bi-Metal)에 열이 나기 시작하고 일정 시간이 지나도 계속 열이 나면 한쪽으로 휘는 힘을 TM (Trip Mechanism)에 전달하여 MCB를 자동으로 끊어지도록 작동하여 전원 공급단과 부하단의 연결은 차단된다.
누전 차단기 (ELB 혹은 ELCB)는 과부하 차단기(MCB) 기능과 누설 전류가 어느 임계 이상 흐르면 즉시(0.03초 이내) Trip 되는 기능을 포함하여 동작한다.
즉, ELB는 MCB 구조에 추가적으로 누설전류가 검출되면 차단하는 기능이 추가된 것이다.
ELB는 누설 전류 감지 Sensor인 영상변류기 ZCT (Zero Current Transformer)를 포함한다.
누설 전류가 설정 값 이상이면 Control Circuit인 Sensing Detection Voltage 생성 strong-ARM Latch 증폭 회로의 판단에 따라 Trip Coil (TC)이 여자되어 Trip Mechanism (TM) 을 동작시켜 접점이 열리게 된다.
출력 Latch 회로는 Trip Coil (TC)의 활성화와 비활성화 동작을 제어하기 위한 회로 구성이다.
출력 Latch 회로 구성에 있어서,
상기 out- 단자와 out+ 단자는 Output Buffer (501) 회로에 입력된다.
Output Buffer (501) 회로의 출력은 out_buffer (502) 단자에 연결된다.
Output Buffer (501) 회로는 Digital Filter 회로 등을 포함하는 논리 제어 회로로 구성된다.
제1 Pull-up Transistor 인 PMOS (503)의 Source 단자는 VDD 전원 단자에 연결되고, Gate 단자는 out_buffer (502)에 연결되고, Drain 단자는 out_latch (507) 단자에 연결된다.
out_buffer (502)의 신호가 Logic Low 일 때 제1 Pull-up Transistor 인 PMOS (503)는 활성화 된다.
Inverter Logic인 INV (506)의 입력 단자는 out_latch (507) 단자에 연결된다.
제2 Pull-up Transistor 인 PMOS (504)의 Source 단자는 VDD 전원 단자에 연결되고, Gate 단자는 Inverter Logic인 INV (506)의 출력 단자에 연결되고, Drain 단자는 out_latch (507) 단자에 연결된다.
Pull-down 저항 소자인 R1 (505)의 한쪽 단자는 out_latch (507) 단자에 연결되고, 다른 쪽 단자는 공통의 접지 단자에 연결된다.
제1 Pull-up Transistor 인 PMOS (503)의 활성화 동작에 의해 out_latch (507) 단자의 전압이 Logic High 가 되면 제2 Pull-up Transistor 인 PMOS (504)와 Inverter Logic인 INV (506)의 Latch 동작에 의해 Logic High를 유지하게 된다.
한편, out_latch (507) 단자의 전압이 Logic High가 되면 Trip Coil (TC)는 활성화 동작을 하게 되고, out_latch (507) 단자의 전압이 Logic Low가 되면 Trip Coil (TC)는 비활성화 동작을 하게 된다.
100 입력 전원
101 변압 회로
102 정류 회로
104 제너 다이노드(Zener diode)
105 제1 전력 공급 단자
200 입력 전원

Claims (1)

  1. 출력 Latch 적용 strong-ARM Latch 증폭 회로 장치의 구성에 있어서,
    Sensing Detection Voltage 생성 strong-ARM 증폭부 (700); 및
    CLK 발생부 (701); 및
    Sensor부 (702); 및
    출력 Latch 회로로 구성되고,
    상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)에서,
    상기 Sensing Detection Voltage 생성 strong-ARM 증폭부 (700)는 out- 단자의 precharge transistor (703), out+ 단자의 precharge transistor (704), Latch 증폭부 (705), S_1 신호 입력 Transistor (706), S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707) 및 활성화 제어 Transistor (708) 로 구성되고,
    상기 precharge transistor (703) 와 상기 precharge transistor (704)의 2개의 Drain 단자는 상기 out- 단자와 상기 out+ 단자와 각각 연결되고,
    상기 precharge transistor (703) 와 상기 precharge transistor (704)의 2개의 Gate 단자는 상기 CLK 발생부(701)의 CLK 신호에 연결되어 상기 CLK 신호에 따라 상기 out- 단자와 상기 out+ 단자를 High 전압으로 Precharge 시키고,
    상기 Latch 증폭부 (705)는 상기 out- 단자와 상기 out+ 단자를 증폭시키고,
    상기 Latch 증폭부 (705)의 서로 다른 2개의 Source 단자는 상기 S_1 신호 입력 Transistor (706)의 Drain 단자와 상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 Drain 단자와 각각 연결되고,
    상기 S_1 신호 입력 Transistor (706)의 Gate 단자는 상기 Sensor부 (702)의 S_1 신호를 입력 시키고,
    상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 Gate 단자는 상기 Sensor부 (702)의 S_2 신호를 입력 시키고,
    상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)는, 상기 Sensor부 (702)의 상기 S_1 신호와 상기 S_2 신호 전압이 같은 크기로 입력될 경우에, 상기 S_1 신호 입력 Transistor (706)의 전류 구동 능력 대비 상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 전류 구동 능력은 차이가 나도록 하는 것을 특징으로 하고,
    상기 S_1 신호 입력 Transistor (706)의 Source 단자와 상기 S_2 신호 입력 Sensing Detection Voltage 생성 Transistor (707)의 Source 단자는 공통으로 상기 활성화 제어 Transistor (708)의 Drain 단자에 연결되고,
    상기 활성화 제어 Transistor (708)의 Gate 단자는 상기 CLK 신호가 연결되고,
    상기 활성화 제어 Transistor (708)는 상기 CLK 신호가 High 일 때는 상기 Latch 증폭부(705)의 동작을 활성화 시키고, 상기 CLK 신호가 Low 일 때는 상기 Latch 증폭부(705)를 Precharge 시키는 동작을 수행하고,
    상기 CLK 발생부 (701)는 전원을 인가하면 자체적으로 일정 주기의 clock 신호인 상기 CLK 신호를 발생하고,
    상기 출력 Latch 회로에 있어서,
    상기 out- 단자와 상기 out+ 단자는 Output Buffer (501) 회로에 입력되고,
    상기 Output Buffer (501) 회로의 출력은 out_buffer (502) 단자에 연결되고,
    상기 Output Buffer (501) 회로는 논리 제어 회로로 구성되고,
    제1 Pull-up Transistor 인 PMOS (503)의 Source 단자는 VDD 전원 단자에 연결되고, 상기 PMOS (503)의 Gate 단자는 상기 out_buffer (502)에 연결되고, 상기 PMOS (503)의 Drain 단자는 out_latch (507) 단자에 연결되고,
    Inverter Logic인 INV (506)의 입력 단자는 out_latch (507) 단자에 연결되고,
    제2 Pull-up Transistor 인 PMOS (504)의 Source 단자는 상기 VDD 전원 단자에 연결되고, 상기 PMOS (504)의 Gate 단자는 상기 INV (506)의 출력 단자에 연결되고, 상기 PMOS (504)의 Drain 단자는 상기 out_latch (507) 단자에 연결되고, Pull-down 저항 소자인 R1 (505)의 한쪽 단자는 상기 out_latch (507) 단자에 연결되고, 상기 R1 (505)의 다른 쪽 단자는 공통의 접지 단자에 연결되는 것을 특징으로 하는 출력 Latch 적용 strong-ARM Latch 증폭 회로 장치.
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