KR20190104538A - 고속 스핀-전달 토크 자기 랜덤 액세스 메모리를 위해 엔지니어링된 배리어 층 인터페이스 - Google Patents

고속 스핀-전달 토크 자기 랜덤 액세스 메모리를 위해 엔지니어링된 배리어 층 인터페이스 Download PDF

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KR20190104538A
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barrier layer
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KR1020197020020A
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찬도 박
지미 지아난 칸
페이유안 왕
승혁 강
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퀄컴 인코포레이티드
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Abstract

수직 자기 터널 접합부는 자유 층, 기준 층 및 배리어 층을 포함할 수 있다. 배리어 층은 자유 층과 기준 층 사이에 배열될 수 있다. 배리어 층은 제1 인터페이스 및 제2 인터페이스를 포함할 수 있다. 제1 인터페이스는 자유 층을 향할 수 있고, 제2 인터페이스는 기준 층을 향할 수 있다. 제1 인터페이스는 제2 인터페이스와 물리적으로 상관되지 않을 수 있다.

Description

고속 스핀-전달 토크 자기 랜덤 액세스 메모리를 위해 엔지니어링된 배리어 층 인터페이스
[0001] 본 출원은, "ENGINEERED BARRIER LAYER INTERFACE FOR HIGH SPEED SPIN-TRANSFER TORQUE MAGNETIC RANDOM ACCESS MEMORY"이란 명칭으로 2017년 1월 24일자로 출원된 미국 가특허 출원 제 62/450,030호를 우선권으로 주장하며, 이 가특허 출원의 개시내용은 그 전체가 본원에 인용에 의해 명시적으로 통합된다.
[0002] 본 개시내용의 소정의 양상들은 일반적으로, 자기 터널링 접합(MTJ; magnetic tunneling junction) 디바이스들에 관한 것이며, 더욱 구체적으로는, 고속 스핀-전달 토크 자기 랜덤 액세스 메모리(STT-MRAM; spin-transfer torque magnetic random access memory)를 위해 엔지니어링된 배리어 층 인터페이스에 관한 것이다.
[0003] 종래의 랜덤 액세스 메모리(RAM; random access memory) 칩 기술들과는 달리, 자기 RAM(MRAM; magnetic RAM)에서는, 저장 엘리먼트들의 자화에 의해 데이터가 저장된다. 저장 엘리먼트들의 기본 구조는, 얇은 터널링 배리어에 의해 분리되는 금속성 강자성 층들로 구성된다. 강자성 층들 중 하나(예컨대, 배리어 아래의 강자성 층)는 특정 방향으로 고정되는 자화를 갖고, 보통 기준 층(reference layer)으로 지칭되며, 이러한 기준 층은 고정 층으로 상호교환가능하게 지칭된다. 다른 강자성 층들(예컨대, 터널링 배리어 위의 강자성 층)은 "1" 또는 "0"을 표현하도록 변경될 수 있는 자화 방향을 가지며, 보통 자유 층들로 지칭된다.
[0004] 예컨대, 자유 층 자화가 고정 층 자화에 역-평행(anti-parallel)할 때, "1"이 표현될 수 있다. 부가하여, 자유 층 자화가 고정(기준) 층 자화에 평행(parallel)할 때, "0"이 표현될 수 있거나, 또는 그 반대로도 가능하다. 고정(기준) 층, 터널링 층, 및 자유 층을 갖는 하나의 그러한 디바이스는 자기 터널 접합부(MTJ; magnetic tunnel junction)이다. MTJ의 전기 저항은, 자유 층 자화와 고정 층 자화가 서로 평행한지 또는 역-평행한지에 따라 좌우된다. 개별적으로 어드레싱가능한(addressable) MTJ들의 어레이로부터 메모리 디바이스, 이를테면 MRAM이 형성된다.
[0005] 종래의 MRAM에 데이터를 기록(write)하기 위해, 임계 스위칭 전류를 초과하는 기록 전류가 MTJ를 통해 인가된다. 임계 스위칭 전류를 초과하는 기록 전류의 인가는 자유 층의 자화 방향을 변화시킨다. 기록 전류가 제1 방향으로(자유 층으로부터 기준 층으로) 흐를 때, MTJ는, 자신의 자유 층 자화 방향과 기준 층 자화 방향이 평행 배향으로 정렬되는 상태로 배치되거나 또는 이러한 상태로 유지될 수 있다. 기록 전류가 제1 방향과 반대인 제2 방향으로(기준 층으로부터 자유 층으로) 흐를 때, MTJ는, 자신의 자유 층 자화와 고정 층 자화가 역-평행 배향으로 있는 제2 상태로 배치되거나 또는 이러한 제2 상태로 유지될 수 있다.
[0006] 종래의 MRAM에서 데이터를 판독(read)하기 위해, MTJ에 데이터를 기록하는 데 사용되는 것과 동일한 전류 경로를 통해, 판독 전류가 MTJ를 통해 흐를 수 있다. MTJ의 자유 층과 고정 층의 자화들이 서로 평행하게 배향되면, MTJ는 병렬 저항(parallel resistance)을 나타낸다. 병렬 저항은, 자유 층과 고정 층의 자화들이 역-평행 배향으로 있으면 MTJ가 나타낼 저항(역-병렬(anti-parallel))과는 상이하다. 종래의 MRAM에서는, MRAM의 비트셀에 있는 MTJ의 이들 2개의 상이한 저항들에 의해 2개의 별개의 상태들이 정의된다. 2개의 상이한 저항들은, MTJ에 의해 논리 "0" 값이 저장되는지 또는 논리 "1" 값이 저장되는지를 표시한다.
[0007] 스핀-전달 토크 자기 랜덤 액세스 메모리(STT-MRAM; spin-transfer torque magnetic random access memory)는, 비-휘발성의 장점들을 갖는 신흥 비휘발성 메모리이다. 특히, 논리 회로들이 임베딩된 STT-MRAM은 오프 칩 DRAM(dynamic random access memory)과 비슷하거나 또는 더 높은 속도로 동작할 수 있다. 부가하여, STT-MRAM은 eSRAM(embedded static random access memory)보다 더 작은 칩 사이즈, FLASH와 비교할 때 사실상 무제한의 기록/판독 내구성, 및 낮은 어레이 누설 전류를 갖는다.
[0008] 특히, 스핀-전달 토크(STT; spin-transfer torque) 효율 및 보유기간(retention)은, 임베디드 STT-MRAM을 위한 MTJ의 설계 시 특정된 매개변수들이다. 그 결과, 수직 STT-MRAM은 차-세대 임베디드 비-휘발성 메모리를 제공하기 위한 선두적인 후보가 되었다. STT-MRAM이 저전력 MCU(memory control unit) 또는 IoT(Internet of things) 애플리케이션들을 위한 통합 메모리로서 사용하기 위한 유망 후보이지만, STT-MRAM은 여전히, 캐시 대체 메모리(예컨대, LLC(low level cache) 또는 다른 것이든)로서의 역할을 하기에는 충분히 빠르지 않다/저-전력이 아니다.
[0009] 수직 자기 터널 접합부는 자유 층, 기준 층 및 배리어 층을 포함할 수 있다. 배리어 층은 자유 층과 기준 층 사이에 배열될 수 있다. 배리어 층은 제1 인터페이스 및 제2 인터페이스를 포함할 수 있다. 제1 인터페이스는 자유 층을 향할 수 있고, 제2 인터페이스는 기준 층을 향할 수 있다. 제1 인터페이스는 제2 인터페이스와 물리적으로 상관되지 않을 수 있다.
[0010] 수직 자기 터널 접합부(pMTJ; perpendicular magnetic tunnel junction)를 제조하는 방법은, pMTJ의 기준 층 상에 배리어 층을 증착하는 단계를 포함할 수 있다. 방법은 또한, 배리어 층의 노출된 표면을 처리하는 단계를 포함할 수 있다. 배리어 층의 노출된 표면은 배리어 층의 대향하는 표면과 물리적으로 상관되지 않을 수 있다. 방법은, pMTJ의 배리어 층의 노출된 표면 상에 자유 층을 증착하는 단계를 더 포함할 수 있다.
[0011] 자기 랜덤 액세스 메모리(MRAM; magnetic random access memory) 어레이는 복수의 비트 셀들을 포함할 수 있다. 복수의 비트 셀들 각각은 또한, 수직 자기 터널 접합부(pMTJ)를 포함할 수 있다. pMTJ는 자유 층과 기준 층 사이에 배리어 층을 더 포함할 수 있다. 배리어 층은 기준 층을 향하는 기준 층 인터페이스를 포함할 수 있다. 배리어 층은 또한, 기준 층과 자유 층 사이의 자화의 초기 각도를 유도하기 위한 수단을 포함할 수 있다.
[0012] 이는, 뒤이어지는 상세한 설명이 더욱 잘 이해될 수 있도록 하기 위하여, 본 개시내용의 특징들 및 기술적 장점들을 다소 광범위하게 약술했다. 본 개시내용의 부가적인 특징들 및 장점들은 아래에서 설명될 것이다. 본 개시내용이, 본 개시내용의 동일한 목적들을 수행하기 위해 다른 구조들을 수정하거나 또는 설계하기 위한 기초로서 용이하게 활용될 수 있다는 것이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이 첨부된 청구항들에서 제시된 본 개시내용의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 추가적인 목적들 및 장점들과 함께, 본 개시내용의 구성 및 동작 방법 둘 모두에 관해 본 개시내용의 특성인 것으로 여겨지는 신규한 특징들은, 첨부된 도면들과 관련하여 고려될 때 다음의 설명으로부터 더욱 잘 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시내용의 제한들의 정의로서 의도되지 않는다는 것이 명확히 이해되어야 한다.
[0013] 본 개시내용의 더욱 완전한 이해를 위해, 첨부된 도면들과 함께 취해지는 다음의 설명이 이제 참조된다.
[0014] 도 1은 액세스 트랜지스터에 연결된 자기 터널 접합(MTJ) 디바이스의 다이어그램이다.
[0015] 도 2는 MTJ를 포함하는 종래의 자기 랜덤 액세스 메모리(MRAM) 셀의 개념적인 다이어그램이다.
[0016] 도 3은 종래의 수직 자기 터널 접합(pMTJ) 구조를 예시하는 단면 다이어그램이다.
[0017] 도 4는 전자들이 강자성 박막을 통과할 때 전자들의 스핀-편극(spin-polarization)을 예시한다.
[0018] 도 5a 및 도 5b는 본 개시내용의 양상들에 따른, 인터페이스 유도 자화를 제공하기 위한, pMTJ의 배리어 층의 자유 층 인터페이스들 및 기준 층 인터페이스들을 예시한다.
[0019] 도 6a 및 도 6b는 본 개시내용의 양상들에 따른, 배리어 층 인터페이스의 플라즈마 처리를 예시한다.
[0020] 도 7은 본 개시내용의 양상들에 따른, pMTJ 구조의 배리어 층 인터페이스의 처리를 예시한다.
[0021] 도 8a 및 도 8b는 본 개시내용의 양상들에 따른, 배리어 층 인터페이스의 처리를 예시한다.
[0022] 도 9는 본 개시내용의 양상들에 따른, 수직 자기 터널 접합부를 제조하는 방법을 예시하는 프로세스 흐름 다이어그램이다.
[0023] 도 10은 본 개시내용의 구성이 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록 다이어그램이다.
[0024] 도 11은 본 개시내용의 일 양상에 따른, 반도체 컴포넌트의 회로, 레이아웃 및 논리 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록 다이어그램이다.
[0025] 첨부된 도면들과 관련하여 아래에서 제시된 상세한 설명은 다양한 구성들의 설명으로서 의도되며, 설명된 개념들이 실시될 수 있는 유일한 구성들을 표현하는 것으로 의도되지 않는다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공하는 목적을 위해 특정 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정 세부사항들 없이 실시될 수 있다는 것이 당업자들에게 자명할 것이다. 일부 사례들에서, 잘 알려진 구조들 및 컴포넌트들은 그러한 개념들을 불명료하게 하는 것을 방지하기 위하여 블록 다이어그램 형태로 도시된다. 본원에서 설명된 바와 같이, "및/또는"이란 용어의 사용은 "포함적 논리합(inclusive OR)"을 표현하는 것으로 의도되고, "또는"이란 용어의 사용은 "배타적 논리합(exclusive OR)"을 표현하는 것으로 의도된다.
[0026] 스핀-전달 토크 자기 랜덤 액세스 메모리(STT-MRAM)는, 비-휘발성의 장점들을 갖는 신흥 비휘발성 메모리이다. 특히, 논리 회로들이 임베딩된 STT-MRAM은 오프 칩 DRAM(dynamic random access memory)과 비슷하거나 또는 더 높은 속도로 동작할 수 있다. 부가하여, STT-MRAM은 eSRAM(embedded static random access memory)보다 더 작은 칩 사이즈, FLASH와 비교할 때 사실상 무제한의 기록/판독 내구성, 및 낮은 어레이 누설 전류를 갖는다. 특히, STT-MRAM은 다른 비-휘발성 메모리 옵션들, 이를테면 RRAM(resistive RAM), FRAM(ferroelectric RAM), eFlash 등에 비해 빠르고 비-휘발성이다.
[0027] 스핀-전달 토크(STT; spin-transfer torque) 효율 및 보유기간은, 수직 MTJ(pMTJ; perpendicular MTJ)가 메모리 셀로서 사용될 때 개선되는, 임베디드 STT-MRAM에 대한 설계 매개변수들이다. 그 결과, 수직 STT-MRAM은 차-세대 임베디드 비-휘발성 메모리를 제공하기 위한 선두적인 후보이다. 수직 STT-MRAM이 저전력 MCU(memory control unit) 또는 IoT(Internet of things) 애플리케이션들을 위한 통합 메모리로서 사용하기 위한 유망 후보이지만, 수직 STT-MRAM은 여전히, 캐시 대체 메모리(예컨대, LLC(low level cache) 또는 다른 것이든)로서의 역할을 하기에는 충분히 빠르지 않다/저-전력이 아니다.
[0028] 특히, 자유 층과 기준(예컨대, 고정) 층 사이의 자화들의 초기 각도들이 평행 또는 역-평행(예컨대, 0도 또는 180도)할 때, 스핀-전달 토크 효과는 0이며, 이는 스위칭을 막는다. 이 초기 각도는, 높은 전류 또는 높은 펄스 폭을 사용함으로써 교란될 수 있다. 아래에서 설명된 바와 같이, 인큐베이션 시간 지연은 pMTJ의 자유 층과 기준 층 사이의 자화의 초기 각도를 교란시키기 위한 인큐베이션 시간을 지칭한다. 초기 각도를 세팅하기 위한 이러한 결과적인 무시할 수 없는 인큐베이션 지연은 초고속 스위칭을 위한 STT-MRAM의 사용을 제한하고, 넓은 스위칭 시간 분포를 유도한다. 그러므로, 이러한 인큐베이션 시간 지연은 예컨대 고속 스위칭의 저전류 캐시 메모리 애플리케이션들에서의 종래의 STT-MRAM의 사용을 막는다.
[0029] 본 개시내용의 다양한 양상들은 STT-MRAM의 pMTJ에서의 자유 층과 기준 층 사이의 자화의 초기 각도를 세팅하기 위한 기법들을 제공한다. pMTJ를 제조하기 위한 프로세스 흐름은 프론트-엔드-오브-라인(FEOL; front-end-of-line) 프로세스들, 미들-오브-라인(MOL; middle-of-line) 프로세스들, 및 백-엔드-오브-라인(BEOL; back-end-of-line) 프로세스들을 포함할 수 있다. "층"이란 용어는 필름을 포함하고, 달리 진술되지 않는 한, 수직 또는 수평 두께를 표시하는 것으로서 해석되지 않아야 한다는 것이 이해될 것이다. 아래에서 설명된 바와 같이, "기판"이란 용어는 다이싱된(diced) 웨이퍼의 기판을 지칭할 수 있거나 또는 다이싱되지 않은 웨이퍼의 기판을 지칭할 수 있다. 유사하게, 웨이퍼와 다이란 용어들은, 모순되지 않는 한, 상호교환가능하게 사용될 수 있다.
[0030] 설명된 바와 같이, 백-엔드-오브-라인 인터커넥트 층들은, 집적 회로의 프론트-엔드-오브-라인 능동 디바이스들에 전기적으로 커플링되기 위한 전도성 인터커넥트 층들(예컨대, 금속 1(M1), 금속 2(M2), 금속 3(M3) 등)을 지칭할 수 있다. 백-엔드-오브-라인 인터커넥트 층들은, 예컨대, 집적 회로의 OD(oxide diffusion) 층에 M1을 연결하는 미들-오브-라인 인터커넥트 층들에 전기적으로 커플링될 수 있다. 백-엔드-오브-라인 제1 비아(V2)는 백-엔드-오브-라인 인터커넥트 층들의 M2를 M3 또는 다른 것들에 연결할 수 있다. 프론트-엔드-오브-라인 프로세스들은 능동 디바이스들, 이를테면 트랜지스터들, 커패시터들, 다이오드들을 형성하는 프로세스 단계들의 세트를 포함할 수 있다. 프론트-엔드-오브-라인 프로세스들은 이온 주입, 어닐들, 산화, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition), 에칭, CMP(chemical mechanical polishing), 에피택시를 포함한다.
[0031] 미들-오브-라인 프로세스들은, 백-엔드-오브-라인 인터커넥트들(예컨대, M1... M8)로의 트랜지스터들의 연결을 가능하게 하는 프로세스 단계들의 세트를 포함할 수 있다. 이들 단계들은 실리시데이션(silicidation) 및 콘택(contact) 형성 뿐만 아니라 스트레스(stress) 유입을 포함한다. 백-엔드-오브-라인 프로세스들은, 독립적인 트랜지스터들을 연결하는(tie) 인터커넥트를 형성하고 회로들을 형성하는 프로세스 단계들의 세트를 포함할 수 있다. 현재, 인터커넥트들을 형성하기 위해 구리와 알루미늄이 사용되지만, 기술의 추가적인 발전에 따라, 다른 전도성 재료가 사용될 수 있다.
[0032] 고속의 저전류 애플리케이션들을 위한 STT-MRAM이 설명된다. 본 개시내용의 양상들에서, STT-MRAM의 pMTJ들의 자유 층과 기준 층 사이의 자화의 초기 각도는 인큐베이션 시간 지연을 감소시키거나 또는 심지어 제거할 수 있는 프로세스를 통해 엔지니어링될 수 있다. 이러한 인터페이스 엔지니어링된 STT-MRAM은 고속 스위칭의 저전류 캐시 메모리 애플리케이션들을 지원할 수 있다. 특히, 인터페이스 엔지니어링된 배리어 층은, 저전류를 사용하면서 고속 STT-MRAM을 지원할 수 있다. 예컨대, 상이한 배리어 층 인터페이스들은 인큐베이션 지연 시간을 감소시키거나 또는 제거할 수 있는, 자유 층과 기준 층의 자화들 사이의 각도를 생성할 수 있다.
[0033] 본 개시내용의 양상들에서, pMTJ는 기준(예컨대, 고정) 층, 자유 층, 및 기준 층과 자유 층 사이의 배리어 층을 포함할 수 있다. 배리어 층은 자유 층을 향하는 제1 인터페이스, 및 기준 층을 향하는 제2 인터페이스를 포함할 수 있다. 기준 층과 자유 층 사이의 자화들의 초기 각도는, 배리어 층의 제1 인터페이스를 제2 인터페이스와 물리적으로 상관시키지 않음으로써 조정될 수 있다. 본 개시내용의 양상들에 따르면, 자유 층과 기준 층 사이의 자화의 초기 각도는, 제1 인터페이스가 제2 인터페이스와 물리적으로 상관되지 않음으로써 세팅될 수 있다.
[0034] 도 1은 액세스 트랜지스터(102)에 커플링된 자기 터널 접합부(MTJ)(140)를 포함하는 메모리 디바이스의 메모리 셀(100)을 예시한다. 메모리 디바이스는 개별적으로 어드레싱가능한 MTJ들의 어레이로부터 형성되는 자기 랜덤 액세스 메모리(MRAM) 디바이스일 수 있다. MTJ 스택은 자유 층, 고정 층 그리고 그 사이의 터널 배리어 층, 뿐만 아니라 하나 이상의 강자성(또는 반-강자성) 층들을 포함할 수 있다. 대표적으로, MTJ(140)의 자유 층(130)은 비트 라인(132)에 커플링된다. 액세스 트랜지스터(102)는 MTJ(140)의 고정 층(110)과 고정 전위 노드(108) 사이에 커플링된다. 고정 층(110)과 자유 층(130) 사이에 터널 배리어 층(120)이 커플링된다. 액세스 트랜지스터(102)는 워드 라인(106)에 커플링된 게이트(104)를 포함한다.
[0035] 합성 반-강자성 재료들이 고정 층(110) 및 자유 층(130)을 형성할 수 있다. 예컨대, 고정 층(110)은 코발트-철-붕소(CoFeB) 층, 루테늄(Ru) 층 및 코발트-철(CoFe) 층을 포함하는 다수의 재료 층들을 포함할 수 있다. 부가하여, 자유 층(130)은 또한, 코발트-철-붕소(CoFeB) 층, 루테늄(Ru) 층 및 코발트-철(CoFe) 층을 포함하는 다수의 재료 층들을 포함할 수 있다. 추가로, 터널 배리어 층(120)은 마그네슘 옥사이드(MgO)일 수 있다.
[0036] 도 2는 종래의 STT-MRAM 비트 셀(200)을 예시한다. STT-MRAM 비트 셀(200)은 자기 터널 접합(MTJ; magnetic tunnel junction) 저장 엘리먼트(240), 트랜지스터(202), 비트 라인(232) 및 워드 라인(206)을 포함한다. MTJ 저장 엘리먼트(240)는 예컨대 적어도 2개의 반-강자성 층들(핀(pinned) 층과 자유 층)로 형성되며, 이들 각각은 얇은 비-자기 절연 층(터널링 배리어)에 의해 분리되는 자기장 또는 편극(polarization)을 유지할 수 있다. 2개의 강자성 층들로부터의 전자들은, 강자성 층들에 인가되는 바이어스 전압 하에서 터널링 효과에 기인하여 터널링 배리어를 관통할 수 있다. 핀 층과 자유 층의 극성이 실질적으로 정렬되거나 또는 반대가 되도록, 자유 층의 자기 편극은 반전(reverse)될 수 있다. MTJ를 통하는 전기 경로의 저항은, 핀 층과 자유 층의 편극들의 정렬에 따라 변한다. 저항의 이 변화(variance)는 비트 셀(200)을 프로그래밍 및 판독할 수 있다. STT-MRAM 비트 셀(200)은 또한, 소스 라인(204), 감지 증폭기(236), 판독/기록 회로소자(238) 및 비트 라인 기준(234)을 포함한다.
[0037] MRAM의 자기 터널 접합부(MTJ)를 형성하는 재료들은 일반적으로, 높은 TMR(tunneling magneto resistance), 높은 PMA(perpendicular magnetic anisotropy) 및 우수한 데이터 보유기간을 나타낸다. MTJ 구조들은 수직 배향으로 제조될 수 있으며, 이는 수직 자기 터널 접합(pMTJ) 디바이스들로 지칭된다. 유전체 배리어 층(예컨대, 마그네슘 옥사이드(MgO))과 재료들(예컨대, 코발트-철-붕소(CoFeB) 재료들)의 스택이 pMTJ 구조에 사용될 수 있다. 재료들(예컨대, CoFeB/MgO/CoFeB)의 스택을 포함하는 pMTJ 구조가 MRAM 구조들을 위해 고려되었다.
[0038] 도 3은 종래의 수직 자기 터널 접합(pMTJ; perpendicular magnetic tunnel junction) 구조의 단면도를 예시한다. 대표적으로, 도 3에서 pMTJ(340)로서 도시되는 MTJ 구조(300)가 기판(302) 상에 형성된다. MTJ 구조(300)는 반도체 기판, 이를테면 실리콘 기판, 또는 임의의 다른 대안적인 적절한 기판 재료 상에 형성될 수 있다. MTJ 구조(300)는 제1 전극(304), 시드 층(306), 및 고정 층(310)을 포함할 수 있다. 고정 층(310)은 제1 SAF(synthetic antiferromagnetic) 층(312), SAF 커플링 층(314), 및 제2 SAF 층(316)을 포함한다. MTJ 구조(300)는 또한, 배리어 층(320), 자유 층(330), 캡 층(350)(캡핑 층으로 또한 알려짐), 및 제2 전극(308)을 포함한다. MTJ 구조(300)는 다양한 타입들의 디바이스들, 이를테면 반도체 메모리 디바이스(예컨대, MRAM)의 일부일 수 있다.
[0039] 이 구성에서, 제1 전극(304) 및 제2 전극(308)은 전도성 재료들(예컨대, 탄탈럼(Ta))을 포함한다. 다른 구성들에서, 제1 전극(304) 및/또는 제2 전극(308)은, 백금(Pt), 구리(Cu), 금(Au), 알루미늄(Al) 또는 다른 유사한 전도성 재료들을 포함(그러나, 이에 제한되지 않음)하는 다른 적절한 재료들을 포함할 수 있다. 제1 전극(304)과 제2 전극(308)은 MTJ 구조(300) 내에서 상이한 재료들을 사용할 수 있다.
[0040] 제1 전극(304) 상에 시드 층(306)이 형성된다. 시드 층(306)은 제1 SAF 층(312)에 대한 기계적 및 결정질 기판을 제공할 수 있다. 시드 층(306)은, 니켈 크로뮴(NiCr), 니켈 철(NiFe), NiFeCr, 또는 시드 층(306)에 대한 다른 적절한 재료들을 포함(그러나, 이에 제한되지 않음)하는 화합물 재료일 수 있다. 시드 층(306)이 성장되거나 또는 그렇지 않으면 제1 전극(304)에 커플링될 때, 매끄럽고 밀집한 결정질 구조가 시드 층(306)을 야기한다. 이 구성에서, 시드 층(306)은 특정 결정질 배향에 따라 MTJ 구조(300)에서 후속하여 형성되는 층들의 성장을 촉진한다. 시드 층(306)의 결정질 구조는 밀러 인덱스 표기 체계 내의 임의의 결정 배향이 되도록 선택될 수 있지만, 종종, (111) 결정 배향으로 있도록 선정된다.
[0041] 시드 층(306) 상에 제1 SAF 층(312)이 형성된다. 제1 SAF 층(312)은, 제1 역-평행 핀 층(AP1)으로 본원에서 지칭될 수 있는, 시드 층(306) 상에 형성된 재료들의 다층 스택을 포함한다. 제1 SAF 층(312)에서의 재료들의 다층 스택은, 제1 SAF 층(312)에 반-강자성 모멘트를 생성하기 위한 반-강자성 재료 또는 재료들의 결합일 수 있다. 제1 SAF 층(312)을 형성하는 재료들의 다층 스택은 코발트(Co), 다른 재료들, 이를테면 니켈(Ni), 백금(Pt), 또는 팔라듐(Pd)과 결합된 코발트, 또는 다른 유사한 강자성 재료들을 포함(그러나, 이에 제한되지 않음)한다.
[0042] SAF 커플링 층(314)이 제1 SAF 층(312) 상에 형성되고, 제1 SAF 층(312)과 제2 SAF 층(316) 사이의 자기 커플링을 촉진한다. 제2 SAF 층(316)은 제1 SAF 층(312)과 역-평행한 자기 배향을 갖는다. SAF 커플링 층(314)은, 루테늄(Ru), 탄탈럼(Ta), 가돌리늄(Gd), 백금(Pt), 하프늄(Hf), 오스뮴(Os), 로듐(Rh), 니오븀(Nb), 터븀(Tb), 또는 다른 유사한 재료들을 포함(그러나, 이에 제한되지 않음)하는, 이 커플링을 돕는 재료를 포함한다. SAF 커플링 층(314)은 또한, 제1 SAF 층(312) 및 제2 SAF 층(316)에 대한 기계적 및/또는 결정질 구조적 지지를 제공하기 위한 재료들을 포함할 수 있다.
[0043] SAF 커플링 층(314) 상에 제2 SAF 층(316)이 형성된다. 제2 SAF 층(316)은 제1 SAF 층(312)과 유사한 재료들을 가질 수 있지만, 다른 재료들을 포함할 수 있다. 제1 SAF 층(312), SAF 커플링 층(314), 그리고 제2 SAF 층(316)의 결합은, SAF 기준 층들을 포함하는 고정 층(310)을 형성하며, 이러한 고정 층(310)은 종종, MTJ 구조(300)에서 "핀 층"으로 지칭된다. 고정 층(310)은 반-강자성 커플링을 통해 SAF 기준 층들(예컨대, 312, 314, 316)의 자화 방향을 고정시키거나 또는 피닝한다(pin). 설명된 바와 같이, 제2 SAF 층(316)은 제2 역-평행 핀 층(AP2)으로 지칭될 수 있다. 이 어레인지먼트에서, 제1 SAF 층(312)은, 고정 층(310)을 형성하기 위해 SAF 커플링 층(314)에 의해 제2 역-평행 핀 층(AP2)으로부터 분리되는 제1 역-평행 핀 층(AP1)으로 지칭될 수 있다. 고정 층(310)은 코발트-철-붕소(CoFeB) 필름을 포함할 수 있다. 고정 층(310)은 또한, 다른 강자성 재료 층들, 이를테면 CoFeTa, NiFe, Co, CoFe, CoPt, CoPd, FePt, 또는 Ni, Co 그리고 Fe의 임의의 합금을 포함할 수 있다.
[0044] 배리어 층(320)에 인접해 있는 고정 층(310)의 TMR 인핸스먼트 층은 배리어 층(320)에 대한 결정질 배향을 제공하는 재료, 이를테면 CoFeB로 형성될 수 있다. 시드 층(306)에 대해서와 같이, 고정 층(310)의 재료는, 특정 결정질 배향으로 성장되도록 후속 층들에 대한 템플레이트를 제공한다. 이 배향은 밀러 인덱스 체계 내의 임의의 방향으로 있을 수 있지만, 종종, (100)(또는 (001)) 결정 배향으로 있다.
[0045] 고정 층(310) 상에 배리어 층(320)(터널 배리어 층으로 또한 지칭됨)이 형성된다. 배리어 층(320)은 고정 층(310)과 자유 층(330) 사이에서 이동하는 전자들에 대한 터널 배리어를 제공한다. 마그네슘 옥사이드(MgO)를 포함할 수 있는 배리어 층(320)은 고정 층(310) 상에 형성되며, 그리고 결정질 구조를 가질 수 있다. 배리어 층(320)의 결정질 구조는 (100) 방향으로 있을 수 있다. 배리어 층(320)은 다른 원소들 또는 다른 재료들, 이를테면 알루미늄 옥사이드(AlO), 알루미늄 나이트라이드(AlN), 알루미늄 옥시나이트라이드(AlON), 또는 다른 비-자기 또는 유전체 재료를 포함할 수 있다. 배리어 층(320)의 두께는, MTJ 구조(300)에 바이어싱 전압이 인가될 때 전자들이 고정 층(310)으로부터 배리어 층(320)을 통해 자유 층(330)으로 터널링될 수 있도록 선택된다.
[0046] 코발트-철-붕소(CoFeB)일 수 있는 자유 층(330)은 배리어 층(320) 상에 형성된다. 자유 층(330)이 배리어 층(320) 상에 처음 증착될 때는 비정질 구조이다. 즉, 자유 층(330)은, 배리어 층(320) 상에 처음 증착되었을 때 결정질 구조를 갖지 않는다. 자유 층(330)은 또한, 고정 층(310)과 유사한 반-강자성 재료들을 포함할 수 있거나 또는 상이한 재료들을 포함할 수 있는 반-강자성 층 또는 다층 재료이다.
[0047] 이 구성에서, 자유 층(330)은 특정 자기 배향으로 고정되거나 또는 피닝되지 않은 반-강자성 재료를 포함한다. 자유 층(330)의 자화 배향은, 고정 층(310)의 피닝된 자화에 평행한 또는 역-평행한 방향으로 있도록 회전할 수 있다. 터널링 전류가 고정 층(310)과 자유 층(330)의 상대적인 자화 방향들에 따라 배리어 층(320)을 통해 수직으로 흐른다.
[0048] 자유 층(330) 상에 캡 층(350)이 형성된다. 캡 층(350)은, 자유 층(330)과 고정 층(310) 사이의 자기장 및 전기장의 봉쇄(containment)를 허용하기 위한 유전체 층 또는 다른 절연 층일 수 있다. 캡 층(350)은, 하나의 배향(예컨대, 평행)으로부터 다른 배향(예컨대, 역-평행)으로 MTJ 구조(300)를 스위칭하는 스위칭 전류 밀도를 감소시키는 것을 돕는다. 캡핑 층으로 또한 지칭될 수 있는 캡 층(350)은 옥사이드, 이를테면, 예컨대 비정질 알루미늄 옥사이드(AlOx) 또는 비정질 하프늄 옥사이드(HfOx)일 수 있다. 본 개시내용의 범위를 벗어나지 않으면서, 캡 층(350)은 또한, 다른 재료들, 이를테면 마그네슘 옥사이드(MgO) 또는 다른 유전체 재료들일 수 있다.
[0049] 캡 층(350) 상에 제2 전극(308)이 형성된다. 일 구성에서, 제2 전극(308)은 탄탈럼을 포함한다. 대안적으로, 제2 전극(308)은 회로의 다른 디바이스들 또는 부분들로의 MTJ 구조(300)의 전기 연결을 위한 임의의 다른 적절한 전도성 재료를 포함한다. 캡 층(350) 상에서의 제2 전극(308)의 형성은 MTJ 구조(300)를 완료시킨다.
[0050] 자유 층(330)과 고정 층(310)(예컨대, 기준 층) 사이의 자화들의 초기 각도가 0도 또는 180도(예컨대, 평행 또는 역-평행)일 때, pMTJ(340)의 스핀-전달 토크 효과는 0이며, 이는 스위칭을 야기하지 않는다. 자화의 이 초기 각도는 종래에는, 높은 전류 또는 높은 펄스 폭을 사용함으로써 교란될 수 있다. 유감스럽게도, 자유 층(330)과 기준 층(310) 사이의 자화의 초기 각도를 세팅하기 위한 결과적인 무시할 수 없는 인큐베이션 지연 시간은 초고속 스위칭을 위한 pMTJ(340)의 사용을 막고, 넓은 스위칭 시간 분포를 유도한다. 이러한 인큐베이션 시간 지연은 예컨대 고속 스위칭의 저전류 캐시 메모리 애플리케이션들에서의 종래의 STT-MRAM의 사용을 막는다.
토크 ∝ MFL x MREF x MFL (1)
[0051] 도 4는 전자들이 강자성 박막을 통과할 때 전자들의 스핀-편극을 예시한다. 이 예에서, 전자들(402)이 기준 층(410)의 강자성 박막을 통과할 때, 전자들(402)은 기준 층(RL) 자화(MREF)의 방향으로 스핀-편극된다. 부가하여, 스핀-편극된 전자들은 자유 층(FL) 자화(MFL)에 토크를 가하며, 이는 자유 층 자화(MFL)를 변조(예컨대, 스위칭)한다(방정식 (1) 참조). 기준 층 자화(MREF)와 자유 층 자화(MFL)가 평행하거나 또는 역-평행할 때, 스핀-전달 토크는 0이며, 이는 스위칭을 막는다.
[0052] 종래의 자유 층 스위칭에서, 자화의 이 초기 각도는, 높은 전류 또는 높은 펄스 폭을 사용함으로써 교란될 수 있다. 유감스럽게도, 자유 층(430)과 기준 층(410) 사이의 자화의 초기 각도를 세팅하기 위한 결과적인 무시할 수 없는 인큐베이션 지연 시간은 초고속 스위칭 애플리케이션들에서의 STT-MRAM의 사용을 막는다. 자유 층(430)과 기준 층(410) 사이의 자화의 초기 각도를 세팅하기 위한 인큐베이션 지연 시간은 또한, 넓은 스위칭 시간 분포를 유도한다. 그러므로, 종래의 STT-MRAM은 고속 스위칭의 저전류 애플리케이션들, 이를테면 캐시 메모리(예컨대, 레벨 3(L3) 또는 레벨 4(L4) 캐시 메모리)에서는 사용되지 않는다.
[0053] 본 개시내용의 양상들은 엔지니어링된 배리어 층 인터페이스를 사용함으로써 pMTJ들의 스위칭/기록을 개선시키는 것에 관한 것이다. 이러한 인터페이스 엔지니어링된 STT-MRAM은 고속 스위칭의 저전류 캐시 메모리 애플리케이션들을 지원할 수 있다. 즉, 인터페이스 엔지니어링된 배리어 층은, 자화의 초기 각도를 교란하는 데 종래에 사용된 고전류를 제거함으로써, 저전류를 사용하면서 고속 STT-MRAM을 지원할 수 있다. 예컨대, 상이한 배리어 층 인터페이스들은, 예컨대, 도 5b에 도시된 바와 같이, 자유 층(430)과 기준 층(410) 사이의 자화의 초기 각도를 세팅하기 위한 인큐베이션 시간을 감소시키거나 또는 심지어 제거할 수 있는, 자유 층과 기준 층의 자화들 사이의 각도를 생성할 수 있다.
[0054] 도 5a 및 도 5b는 본 개시내용의 양상들에 따른, 인터페이스 유도 자화를 제공하기 위한, pMTJ의 배리어 층의 자유 층 인터페이스들 및 기준 층 인터페이스들을 예시한다. 도 5a는 기준 층과 자유 층(미도시) 사이의 배리어 층(520)의 기준 층 인터페이스(520R) 및 자유 층 인터페이스(520F)를 포함하는 pMTJ(500)를 도시한다. 배리어 층(520)은 자유 층을 향하는 자유 층 인터페이스(520F), 및 기준 층을 향하는 기준 층 인터페이스(520R)를 포함한다. 이 어레인지먼트에서, 배리어 층 인터페이스들(예컨대, 520F 및 502R)의 수직 자기 이방성(PMA; perpendicular magnetic anisotropy)은 인터페이스 유도 자화(M)에 기반한다. 일반적으로, 자화(M)는 자화 화살표들에 의해 표시된 바와 같이 배리어 층 인터페이스에 수직(normal)이다.
[0055] 도 5a에서, 배리어 층(520)의 기준 층 인터페이스(520R) 및 자유 층 인터페이스(520F)는 컨포멀(conformal)하다. 대표적으로, 자유 층 자화(FL M)와 기준 층 자화(RL M) 사이의 초기 자기 각도는 평행하거나 또는 역-평행하다. 이 예에서, 자유 층 자화(FL M)와 기준 층 자화(RL M) 사이의 초기 자기 각도는 로컬 RL 모멘트(524)와 평행한 FL M 화살표(522)에 의해 표시된 바와 같이 평행하다. 결과적으로, pMTJ(500)의 스핀-전달 토크는 0이며, 이는 스위칭을 막는다. 기준 층 인터페이스(520R)와 자유 층 인터페이스(520F) 사이의 자화들의 초기 각도는, 도 5b에 도시된 바와 같이, 배리어 층(520)의 기준 층 인터페이스(520R)와 자유 층 인터페이스(520F)를 물리적으로 상관시키지 않음으로써 조정될 수 있다.
[0056] 도 5b는 본 개시내용의 양상들에 따라 기준 층 인터페이스가 자유 층 인터페이스와 물리적으로 상관하지 않음으로써 자유 층과 기준 층 사이의 자화의 초기 자기 각도가 세팅되는 pMTJ(550)를 예시한다. 이 어레인지먼트에서, 배리어 층(560)의 기준 층 인터페이스(520R)는 도 5a에 도시된 구성과 유사하다. 그러나, 도 5b에서, 자유 층 인터페이스(560F)와 기준 층 인터페이스(520R) 사이의 물리적 상관을 막기 위해 자유 층 인터페이스(560F)가 처리된다. 즉, 배리어 층(560)의 자유 층 인터페이스(560F)의 처리에 기인하여, 자유 층 자화(FL M)는 더 이상 기준 층 자화(RL M)에 대응하지 않는다.
[0057] 본 개시내용의 일 양상에서, 자유 층 인터페이스(560F)로 지칭되는 자유 층을 향하는 배리어 층(520)의 표면에 플라즈마 처리가 적용된다. 자유 층 인터페이스(560F)의 이러한 처리는 기준 층 인터페이스(520R)와 비교하여 상이한 인터페이스를 유도한다. 유리하게, 배리어 층(520)의 넌-컨포멀(non-conformal) 인터페이스들은 평행하지도 역-평행하지도 않은, 기준 층과 자유 층 사이의 자화의 각도를 유도한다. 도 5b가 자유 층 인터페이스(560F)의 처리를 예시하지만, 자유 층 인터페이스(560F)와 기준 층 인터페이스(520R) 사이의 물리적 상관을 막기 위해 기준 층 인터페이스(520R)가 처리될 수 있다는 것이 인식되어야 한다.
[0058] 본 개시내용의 이 양상에서, 자유 층 자화(FL M)와 기준 층 자화(RL M) 사이의 대응성의 부족에 기인하여, 로컬 FL 모멘트(562)의 방향은 더 이상 로컬 RL 모멘트(524)의 방향과 평행하지 않다. 그러므로, 배리어 층(520)의 넌-컨포멀 인터페이스들은 인큐베이션 시간 지연을 발생시키지 않고 기준 층과 자유 층 사이의 자화의 각도를 유도한다. 그 결과, pMTJ(550)는 고속 스위칭의 저전류 애플리케이션들, 이를테면 캐시 메모리(예컨대, 레벨 3(L3) 또는 레벨 4(L4) 캐시 메모리)를 위한 STT-MRAM을 가능하게 할 수 있다.
[0059] 도 6a 및 도 6b는 본 개시내용의 양상들에 따른, 배리어 층 인터페이스의 플라즈마 처리를 예시한다. 대표적으로, 배리어 층(620)은 자유 층(미도시)을 향하는 자유 층 인터페이스(620F), 및 기준 층(미도시)을 향하는 기준 층 인터페이스(620R)를 포함한다. 이 예에서, 자유 층 인터페이스(620F)의 플라즈마 처리가 수행된다. 플라즈마 처리가 설명되지만, 본 개시내용의 양상들에 따라 자유 층 인터페이스(620F)를 처리하는 다른 형태들이 고려된다는 것이 인식되어야 한다. 예컨대, 자유 층 인터페이스(620F)는 평활화 프로세스를 겪을 수 있으며, 기준 층 인터페이스(620R)는 러핑(roughing) 프로세스를 겪을 수 있다. 처리 프로세스에 관계 없이, 본 개시내용의 양상들은, 예컨대 도 6b에 도시된 바와 같이 자유 층 인터페이스(620F)와 기준 층 인터페이스(620R) 사이의 물리적 상관을 막는 것에 관한 것이다.
[0060] 도 6b에 도시된 어레인지먼트에서, 배리어 층(660)의 다층 자유 층 인터페이스(예컨대, 660F1 및 660F2)가 도시된다. 이 예에서, 기준 층 인터페이스(620R)와의 물리적 상관을 막기 위해 제1 자유 층 인터페이스(660F1)가 처리된다. 일단 처리되면, 제1 자유 층 인터페이스(660F1) 상에 제2 자유 층 인터페이스(660F2)가 증착된다. 기준 층 인터페이스(620R)와의 물리적 상관을 막기 위해 제2 자유 층 인터페이스(660F2)는 제1 자유 층 인터페이스(660F1)를 추가로 평활화할 수 있다.
[0061] 도 7은 본 개시내용의 양상들에 따른, pMTJ 구조의 배리어 층 인터페이스의 처리를 예시한다. 대표적으로, pMTJ 구조(700)는 제1 전극(704)(예컨대, 바닥 전극) 및 시드 층(706)을 포함할 수 있다. pMTJ 구조(700)는 또한, 제1 SAF(synthetic antiferromagnetic) 층(712)(예컨대, 바닥 SAF), SAF 커플링 층(714), 및 제2 SAF 층(716)(예컨대, 상단 SAF)을 포함할 수 있다. pMTJ 구조(700)는 또한, 제2 SAF 층 상의 기준 층(710), 및 기준 층(710) 상의 배리어 층(720)을 포함한다.
[0062] 본 개시내용의 이 양상에서, 배리어 층(720)의 자유 층 인터페이스(720F)에 플라즈마 처리가 적용되어, 기준 층 인터페이스(720R)에 물리적으로 컨포밍(conform)되지 않는 자유 층 인터페이스(760F)를 포함하는 엔지니어링된 배리어 층(760)이 형성된다. 이 어레인지먼트에서, pMTJ 구조(700)는 또한, 자유 층(730) 상의 캡 층(750)(캡핑 층, 이를테면 마그네슘 옥사이드(MgO) 캡핑 층으로 또한 알려짐), 및 캡 층(750) 상의 제2 전극(708)(예컨대, 상단 전극)을 포함한다. pMTJ 구조(700)는 다양한 타입들의 디바이스들, 이를테면 반도체 메모리 디바이스(예컨대, MRAM)의 일부일 수 있다.
[0063] 도 8a 및 도 8b는 본 개시내용의 양상들에 따른, 배리어 층 인터페이스의 처리를 예시한다. 도 8a는 기준 층 인터페이스(820R)와 물리적으로 상관되는 자유 층 인터페이스(820F)를 포함하는 MgO 배리어 층(820)을 도시한다. 즉, 자유 층 인터페이스(820F)와 기준 층 인터페이스(820R)는 일치하는 컨포멀 거칠기(conformal roughness)를 나타낸다. 도 8b는 기준 층 인터페이스(820R)와 물리적으로 상관되지 않는 자유 층 인터페이스(860F)를 포함하는 엔지니어링된 배리어 층(860)을 도시한다. 본 개시내용의 이 양상에서, 자유 층 인터페이스(860F)의 플라즈마 처리는 자유 층 인터페이스(860F)와 기준 층 인터페이스(820R) 사이의 물리적 상관을 막는다.
[0064] 도 9는 본 개시내용의 양상들에 따른, 수직 자기 터널 접합부(pMTJ)를 제조하는 방법을 예시하는 프로세스 흐름 다이어그램이다. 방법(900)에서는, 블록(902)에서, pMTJ의 기준 층 상에 배리어 층이 증착된다. 예컨대, 도 7에 도시된 바와 같이, 기준 층(710) 상에 배리어 층(720)이 증착될 수 있다. 블록(904)에서, 배리어 층의 노출된 표면이 처리된다. 예컨대, 도 7에 도시된 바와 같이, 배리어 층(720)의 노출된 표면(예컨대, 자유 층 인터페이스(720F))이 처리되어, 엔지니어링된 배리어 층(760)이 형성되며, 이 엔지니어링된 배리어 층(760)은 엔지니어링된 배리어 층(760)의 대향하는 표면(예컨대, 기준 층 인터페이스(720R))과 물리적으로 상관되지 않는 자유 층 인터페이스(760F)를 갖는다. 배리어 층의 노출된 표면을 처리하는 것은 배리어 층의 노출된 표면을 인-시츄(in-situ) 처리하는 것을 포함할 수 있다. 블록(906)에서, pMTJ의 배리어 층의 노출된 표면 상에 자유 층이 증착된다. 예컨대, 도 7에 도시된 바와 같이, 자유 층(730)은 엔지니어링된 배리어 층(760)의 자유 층 인터페이스(760F) 상에 증착된다.
[0065] 본 개시내용의 양상에 따르면, MRAM 어레이는 비트 셀들을 포함할 수 있으며, 각각의 비트 셀은 pMTJ를 포함한다. pMTJ는 자유 층과 기준 층 사이에 배리어 층을 포함한다. 배리어 층은 기준 층을 향하는 기준 층 인터페이스를 포함할 수 있다. 배리어 층은 또한, 기준 층과 자유 층 사이의 자화의 초기 각도를 유도하기 위한 수단을 포함할 수 있다. 유도 수단은 도 5b, 도 6b, 도 7 및 도 8b에 도시된 바와 같은 자유 층 인터페이스(560F/660F2/760F/860F)일 수 있다. 다른 양상에서, 전술된 수단은, 전술된 수단에 의해 언급된 기능들을 수행하도록 구성된 임의의 모듈 또는 임의의 장치 또는 재료일 수 있다.
[0066] 스핀-전달 토크 효율 및 보유기간은, 수직 MTJ가 메모리 셀로서 사용될 때 개선되는, 임베디드 STT-MRAM에 대한 설계 매개변수들이다. 그 결과, 수직 STT-MRAM은 차-세대 임베디드 비-휘발성 메모리를 제공하기 위한 선두적인 후보이다. 수직 STT-MRAM이 저전력 MCU(memory control unit) 또는 IoT(Internet of things) 애플리케이션들을 위한 통합 메모리로서 사용하기 위한 유망 후보이지만, 수직 STT-MRAM은 여전히, 캐시 대체 메모리(예컨대, LLC(low level cache) 또는 다른 것이든)로서의 역할을 하기에는 충분히 빠르지 않다/저-전력이 아니다.
[0067] 본 개시내용의 양상들에서, 수직 MTJ는 기준(예컨대, 고정) 층, 자유 층, 및 기준 층과 자유 층 사이의 배리어 층을 포함할 수 있다. 배리어 층은 자유 층을 향하는 자유 층 인터페이스, 및 기준 층을 향하는 기준 층 인터페이스를 포함할 수 있다. 기준 층과 자유 층 사이의 자화들의 초기 각도는, 엔지니어링된 배리어 층의 자유 층 인터페이스를 기준 층 인터페이스와 물리적으로 상관시키지 않음으로써 조정될 수 있다. 본 개시내용의 양상들에 따르면, 자유 층과 기준 층 사이의 자화의 초기 각도는, 자유 층 인터페이스가 기준 층 인터페이스와 물리적으로 상관되지 않음으로써 세팅될 수 있다.
[0068] 도 10은 본 개시내용의 양상이 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(1000)을 도시하는 블록 다이어그램이다. 예시의 목적들을 위해, 도 10은 3개의 원격 유닛들(1020, 1030, 및 1050) 그리고 2개의 기지국들(1040)을 도시한다. 무선 통신 시스템들이 더욱 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(1020, 1030, 및 1050)은, 개시된 pMTJ 디바이스들을 포함하는 IC 디바이스들(1025A, 1025C, 및 1025B)을 포함한다. 다른 디바이스들이 또한, 기지국들, 스위칭 디바이스들, 및 네트워크 장비와 같은 개시된 pMTJ 디바이스들을 포함할 수 있다는 것이 인식될 것이다. 도 10은 기지국(1040)으로부터 원격 유닛들(1020, 1030, 및 1050)로의 순방향 링크 신호들(1080) 및 원격 유닛들(1020, 1030, 및 1050)로부터 기지국들(1040)로의 역방향 링크 신호들(1090)을 도시한다.
[0069] 도 10에서, 원격 유닛(1020)은 모바일 전화로서 도시되고, 원격 유닛(1030)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(1050)은 무선 로컬 루프 시스템에서의 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들은, 모바일 폰, 핸드-헬드 PCS(personal communication systems) 유닛, PDA(personal digital assistant)와 같은 휴대용 데이터 유닛, GPS 가능 디바이스, 내비게이션 디바이스, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 미터 판독 장비와 같은 고정 위치 데이터 유닛, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리빙하는 통신 디바이스, 또는 이들의 결합들일 수 있다. 도 10이 본 개시내용의 양상들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이들 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시내용의 양상들은, 개시된 pMTJ 디바이스들을 포함하는 많은 디바이스들에서 적절하게 사용될 수 있다.
[0070] 도 11은 반도체 컴포넌트, 이를테면 위에서 개시된 수직 자기 터널 접합(pMTJ) 구조들의 회로, 레이아웃, 및 논리 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록 다이어그램이다. 설계 워크스테이션(1100)은 운영체제 소프트웨어, 지원 파일들, 및 설계 소프트웨어, 이를테면 Cadence 또는 OrCAD를 포함하는 하드 디스크(1101)를 포함한다. 설계 워크스테이션(1100)은 또한, 본 개시내용의 양상에 따른 수직 자기 터널 접합 구조와 같은 반도체 컴포넌트(1112) 또는 회로(1110)의 설계를 용이하게 하기 위해 디스플레이(1102)를 포함한다. 반도체 컴포넌트(1112) 또는 회로(1110)의 설계를 유형으로 저장하기 위한 저장 매체(1104)가 제공된다. 반도체 컴포넌트(1112) 또는 회로(1110)의 설계는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(1104) 상에 저장될 수 있다. 저장 매체(1104)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(1100)은, 저장 매체(1104)로부터 입력을 수용하거나 또는 저장 매체(1104)에 출력을 기록하기 위한 드라이브 장치(1103)를 포함한다.
[0071] 저장 매체(1104) 상에 레코딩되는 데이터는 논리 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 직렬 기록 툴들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는, 논리 시뮬레이션들과 연관된 넷(net) 회로들 또는 타이밍 다이어그램들과 같은 논리 검증 데이터를 더 포함할 수 있다. 저장 매체(1104) 상에 데이터를 제공하는 것은, 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 반도체 컴포넌트(1112) 또는 회로(1110)의 설계를 용이하게 한다.
[0072] 펌웨어 및/또는 소프트웨어 구현의 경우, 방법론들은, 본원에서 설명된 기능들을 수행하는 모듈들(예컨대, 프로시저들, 함수들 등)을 이용하여 구현될 수 있다. 본원에서 설명된 방법론들을 구현할 때, 명령들을 유형으로 구현하는 머신-판독가능 매체가 사용될 수 있다. 예컨대, 소프트웨어 코드들은 메모리에 저장되며, 프로세서 유닛에 의해 실행될 수 있다. 메모리는, 프로세서 유닛 내에 또는 프로세서 유닛 외부에 구현될 수 있다. 본원에서 사용된 바와 같이, "메모리"란 용어는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 타입들을 지칭하며, 특정 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체의 타입으로 제한되지 않아야 한다.
[0073] 펌웨어 및/또는 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은, 데이터 구조로 인코딩된 컴퓨터-판독가능 매체, 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독가능 매체를 포함한다. 컴퓨터-판독가능 매체는 물리적 컴퓨터 저장 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하기 위해 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 다른 매체를 포함할 수 있으며; 본원에서 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는, 컴팩트 디스크(CD; compact disc), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다기능 디스크(DVD; digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하는데, 여기서, 디스크(disk)들은 대개 자기적으로 데이터를 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 이들의 결합들이 또한, 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
[0074] 컴퓨터-판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체 상의 신호들로서 제공될 수 있다. 예컨대, 통신 장치는, 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는, 하나 이상의 프로세서들로 하여금, 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0075] 본 개시내용 및 본 개시내용의 장점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 본 개시내용의 기술을 벗어나지 않으면서, 다양한 변화들, 치환들 및 변경들이 본원에서 이루어질 수 있다는 것이 이해되어야 한다. 예컨대, "위" 및 "아래"와 같은 관계 용어들이 기판 또는 전자 디바이스에 대해 사용된다. 물론, 기판 또는 전자 디바이스가 역전되면, 위는 아래가 되고, 그 반대로도 가능하다. 부가적으로, 옆으로 배향되면, 위와 아래는 기판 또는 전자 디바이스의 사이드(side)들을 지칭할 수 있다. 게다가, 본 출원의 범위는, 본 명세서에서 설명된 프로세스, 머신, 제조, 물질의 조성, 수단들, 방법들 및 단계들의 특정 구성들로 제한되는 것으로 의도되지 않는다. 당업자가 본 개시내용으로부터 용이하게 인식할 바와 같이, 본원에서 설명된 대응하는 구성들과 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 물질의 조성들, 수단들, 방법들, 또는 단계들은 본 개시내용에 따라 활용될 수 있다. 이에 따라서, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조, 물질의 조성들, 수단들, 방법들, 또는 단계들을 이러한 청구항들의 범위 내에 포함하는 것으로 의도된다.
[0076] 당업자들은 추가로, 본원의 개시내용과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로서 구현될 수 있다는 것을 인식할 것이다. 하드웨어와 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 위에서 설명되었다. 이러한 기능성이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지는 특정 애플리케이션, 및 전체 시스템에 부과된 설계 제약들에 따라 좌우된다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들은 본 개시내용의 범위를 벗어나게 하는 것으로서 해석되지 않아야 한다.
[0077] 본원의 개시내용과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, DSP(digital signal processor), ASIC(application specific integrated circuit), FPGA(field programmable gate array) 또는 다른 프로그램가능 논리 디바이스(programmable logic device), 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본원에서 설명된 기능들을 수행하도록 설계된 이들의 임의의 결합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합(예컨대, DSP와 마이크로프로세서의 결합, 다수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들), 또는 임의의 다른 이러한 구성으로서 구현될 수 있다.
[0078] 본 개시내용과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수 있다. 소프트웨어 모듈은 RAM, 플래시 메모리, ROM, EPROM, EEPROM, 레지스터들, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 기술분야에서 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수 있다. ASIC는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
[0079] 하나 이상의 예시적인 설계들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령 또는 코드로서 저장되거나 또는 이를 통해 송신될 수 있다. 컴퓨터-판독가능 매체는, 일 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 둘 모두를 포함한다. 저장 매체는 범용 컴퓨터 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수 있다. 제한이 아닌 예로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 특정 프로그램 코드 수단을 저장하거나 또는 운반하기 위해 사용될 수 있고, 범용 컴퓨터 또는 특수-목적 컴퓨터, 또는 범용 프로세서 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 연결(connection)이 컴퓨터-판독가능 매체로 적절히 지칭된다. 예컨대, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선(twisted pair), DSL(digital subscriber line), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들이 매체의 정의에 포함된다. 본원에서 사용된 바와 같이, 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD; compact disc), 레이저 디스크(disc), 광학 디스크(disc), 디지털 다기능 디스크(DVD; digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하는데, 여기서, 디스크(disk)들은 대개 자기적으로 데이터를 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 이들의 결합들이 또한, 컴퓨터-판독가능 매체의 범위 내에 포함되어야 한다.
[0080] 이전의 설명은 임의의 당업자가 본원에서 설명된 다양한 양상들을 실시하는 것을 가능하게 하기 위해 제공된다. 이들 양상들에 대한 다양한 수정들은 당업자들에게 용이하게 자명할 것이며, 본원에서 정의된 일반적인 원리들은 다른 양상들에 적용될 수 있다. 따라서, 청구항들은 본원에서 도시된 양상들로 제한되는 것으로 의도되는 것이 아니라, 청구항들의 문언과 일치하는 최대 범위에 부합되어야 하며, 여기서, 단수형의 엘리먼트에 대한 참조는, 구체적으로 그렇게 진술되지 않는 한, "하나 그리고 단 하나"를 의미하는 것이 아니라 "하나 이상"을 의미하는 것으로 의도된다. 달리 구체적으로 진술되지 않는 한, "일부"란 용어는 하나 이상을 지칭한다. 리스트의 아이템들 "중 적어도 하나"를 지칭하는 문구는 단일 멤버들을 포함하여 그러한 아이템들의 임의의 결합을 지칭한다. 예로서, "a, b, 또는 c 중 적어도 하나"란 문구는 a; b; c; a 및 b; a 및 c; b 및 c; 그리고 a, b 및 c를 커버하는 것으로 의도된다. 당업자들에게 알려져 있거나 또는 추후에 알려지게 되는 본 개시내용 전체에 걸쳐 설명된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은, 인용에 의해 본원에 명시적으로 통합되며, 청구항들에 의해 포함되는 것으로 의도된다. 게다가, 본원에서 개시된 아무것도, 이러한 개시내용이 청구항들에서 명시적으로 언급되는지 여부에 관계없이, 공중에 전용되는 것으로 의도되지 않는다. 어떤 청구항 엘리먼트도, 그 엘리먼트가 "~ 위한 수단"이란 문구를 사용하여 명시적으로 언급되거나 또는 방법 청구항의 경우에 그 엘리먼트가 "~ 위한 단계"라는 문구를 사용하여 언급되지 않는 한, 35 U.S.C.§112 단락 6의 규정들 하에서 해석되지 않아야 한다.

Claims (20)

  1. 수직 자기 터널 접합부(perpendicular magnetic tunnel junction)로서,
    자유 층;
    기준 층; 및
    상기 자유 층과 상기 기준 층 사이의 배리어 층
    을 포함하며,
    상기 배리어 층은 상기 자유 층을 향하는 제1 인터페이스 및 상기 기준 층을 향하는 제2 인터페이스를 가지며, 상기 제1 인터페이스는 상기 제2 인터페이스와 물리적으로 상관되지 않는,
    수직 자기 터널 접합부.
  2. 제1 항에 있어서,
    상기 제1 인터페이스의 표면은 매끄럽고, 상기 제2 인터페이스의 표면은 거친,
    수직 자기 터널 접합부.
  3. 제1 항에 있어서,
    상기 배리어 층은 복수의 마그네슘 옥사이드(MgO) 층들을 포함하는,
    수직 자기 터널 접합부.
  4. 제1 항에 있어서,
    상기 자유 층과 상기 기준 층 사이의 자화의 초기 각도는 평행(parallel)하지도 역-평행(anti-parallel)하지도 않은,
    수직 자기 터널 접합부.
  5. 제1 항에 있어서,
    상기 자유 층과 상기 기준 층 사이의 자화의 초기 각도는, 상기 제1 인터페이스가 상기 제2 인터페이스와 물리적으로 상관되지 않음으로써 세팅되는,
    수직 자기 터널 접합부.
  6. 제1 항에 있어서,
    상기 제1 인터페이스의 표면은 상기 제2 인터페이스의 표면과 넌-컨포멀(non-conformal)한,
    수직 자기 터널 접합부.
  7. 제1 항에 있어서,
    상기 수직 자기 터널 접합부는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰, 및 휴대용 컴퓨터 중 적어도 하나에 통합되는,
    수직 자기 터널 접합부.
  8. 수직 자기 터널 접합부(pMTJ; perpendicular magnetic tunnel junction)를 제조하는 방법으로서,
    상기 pMTJ의 기준 층 상에 배리어 층을 증착하는 단계;
    상기 배리어 층의 노출된 표면을 처리하는 단계 ―상기 배리어 층의 노출된 표면은 상기 배리어 층의 대향하는 표면과 물리적으로 상관되지 않음―; 및
    상기 pMTJ의 상기 배리어 층의 노출된 표면 상에 자유 층을 증착하는 단계
    를 포함하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  9. 제8 항에 있어서,
    상기 처리하는 단계는 상기 배리어 층의 노출된 표면을 평활화하는 단계를 포함하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  10. 제8 항에 있어서,
    상기 처리하는 단계는,
    상기 배리어 층의 대향하는 표면을 러핑(roughing)하는 단계; 및
    상기 배리어 층의 노출된 표면을 평활화하는 단계
    를 포함하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  11. 제8 항에 있어서,
    상기 처리하는 단계는 상기 배리어 층의 노출된 표면을 플라즈마 처리하는 단계를 포함하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  12. 제8 항에 있어서,
    상기 처리하는 단계는 상기 배리어 층의 노출된 표면을 인-시츄(in-situ) 처리하는 단계를 포함하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  13. 제8 항에 있어서,
    상기 처리하는 단계는 상기 배리어 층의 노출된 표면을 평활화하는 단계를 포함하며, 상기 배리어 층의 노출된 표면은 상기 자유 층을 향하고 상기 배리어 층의 대향하는 표면은 상기 기준 층을 향하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  14. 제8 항에 있어서,
    뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰, 및 휴대용 컴퓨터 중 적어도 하나에 상기 pMTJ를 통합하는 단계
    를 더 포함하는,
    수직 자기 터널 접합부(pMTJ)를 제조하는 방법.
  15. 자기 랜덤 액세스 메모리(MRAM; magnetic random access memory) 어레이로서,
    복수의 비트 셀들
    을 포함하며,
    상기 복수의 비트 셀들 각각은, 자유 층과 기준 층 사이에 배리어 층을 포함하는 수직 자기 터널 접합부(pMTJ)를 포함하며,
    상기 배리어 층은 상기 기준 층을 향하는 기준 층 인터페이스, 및 상기 기준 층과 상기 자유 층 사이의 자화의 초기 각도를 유도하기 위한 수단을 갖는,
    자기 랜덤 액세스 메모리(MRAM) 어레이.
  16. 제15 항에 있어서,
    상기 자유 층과 상기 기준 층 사이의 자화의 초기 각도는 평행하지도 역-평행하지도 않은,
    자기 랜덤 액세스 메모리(MRAM) 어레이.
  17. 제15 항에 있어서,
    상기 기준 층 인터페이스의 표면은 거친,
    자기 랜덤 액세스 메모리(MRAM) 어레이.
  18. 제15 항에 있어서,
    상기 유도하기 위한 수단은 상기 자유 층을 향하는,
    자기 랜덤 액세스 메모리(MRAM) 어레이.
  19. 제15 항에 있어서,
    상기 MRAM 어레이는 스핀-전달 토크(STT; spin-transfer torque)-MRAM을 포함하는,
    자기 랜덤 액세스 메모리(MRAM) 어레이.
  20. 제15 항에 있어서,
    상기 MRAM 어레이는 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 모바일 폰, 및 휴대용 컴퓨터 중 적어도 하나에 통합되는,
    자기 랜덤 액세스 메모리(MRAM) 어레이.
KR1020197020020A 2017-01-24 2017-11-20 고속 스핀-전달 토크 자기 랜덤 액세스 메모리를 위해 엔지니어링된 배리어 층 인터페이스 KR20190104538A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431734B2 (en) 2017-01-24 2019-10-01 Qualcomm Incorporated Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory
US11527275B2 (en) * 2018-09-26 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Crystal seed layer for magnetic random access memory (MRAM)
KR102316542B1 (ko) * 2018-11-22 2021-10-22 한양대학교 산학협력단 메모리 소자
CN112186097B (zh) * 2019-07-01 2023-10-27 上海磁宇信息科技有限公司 一种优化磁性随机存储器写性能的结构及其制备方法
CN110620175A (zh) * 2019-08-13 2019-12-27 上海新微技术研发中心有限公司 磁存储器件
CN110416406A (zh) * 2019-08-13 2019-11-05 上海新微技术研发中心有限公司 磁存储器件
US11522126B2 (en) * 2019-10-14 2022-12-06 Applied Materials, Inc. Magnetic tunnel junctions with protection layers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3331397B2 (ja) 1999-07-23 2002-10-07 ティーディーケイ株式会社 トンネル磁気抵抗効果素子
US6960480B1 (en) 2004-05-19 2005-11-01 Headway Technologies, Inc. Method of forming a magnetic tunneling junction (MTJ) MRAM device and a tunneling magnetoresistive (TMR) read head
US7750421B2 (en) 2007-07-23 2010-07-06 Magic Technologies, Inc. High performance MTJ element for STT-RAM and method for making the same
US8772845B2 (en) 2011-09-22 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Technique for smoothing an interface between layers of a semiconductor device
US10312433B2 (en) 2012-04-06 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of capping layer resistance area product for magnetic device applications
US9490054B2 (en) * 2012-10-11 2016-11-08 Headway Technologies, Inc. Seed layer for multilayer magnetic materials
US9385309B2 (en) 2014-04-28 2016-07-05 Qualcomm Incorporated Smooth seed layers with uniform crystalline texture for high perpendicular magnetic anisotropy materials
US9837602B2 (en) * 2015-12-16 2017-12-05 Western Digital Technologies, Inc. Spin-orbit torque bit design for improved switching efficiency
US10096649B2 (en) * 2016-08-04 2018-10-09 Qualcomm Incorporated Reducing or avoiding metal deposition from etching magnetic tunnel junction (MTJ) devices, including magnetic random access memory (MRAM) devices
US10381060B2 (en) * 2016-08-25 2019-08-13 Qualcomm Incorporated High-speed, low power spin-orbit torque (SOT) assisted spin-transfer torque magnetic random access memory (STT-MRAM) bit cell array
US10431734B2 (en) 2017-01-24 2019-10-01 Qualcomm Incorporated Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102410708B1 (ko) 2021-02-22 2022-06-22 후쿠오카 마루모토 가부시키가이샤 봉투 채우기 보조 장치

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