KR20190103539A - 게이트 구동 장치 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

게이트 구동 장치는 출력 신호를 출력하는 복수의 스테이지들을 포함한다. 스테이지들 각각은 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하는 게이트 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 노드에 연결된 게이트 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 클럭 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 클럭 신호를 수신하는 게이트 전극, 제3 클럭 신호를 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 및 제1 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함한다.

Description

게이트 구동 장치 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 게이트 구동 장치 및 상기 게이트 구동 장치를 포함하는 표시 장치에 관한 것이다.
일반적으로, 표시 장치는 표시 패널 및 구동부를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함한다. 구동부는 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 데이터 라인들에 데이터 신호을 제공하는 데이터 구동부를 포함한다.
게이트 구동부는 게이트 신호들을 게이트 라인들에 각각 제공하는 복수의 스테이지들을 포함한다. 스테이지들 각각은 복수의 트랜지스터들 및 커패시터를 포함한다. 게이트 구동부는 화소들을 포함하는 표시 패널과 동일한 기판 상에서 패터닝되어 형성될 수 있다. 게이트 구동부는 영상이 표시되지 않는 비표시 영역에 해당하므로, 전자 장치의 디자인 요구를 수용하기 위해 집적 면적을 감소시키기 위한 연구가 진행되고 있다.
대면적의 표시 장치를 구동하기 위해 게이트 구동부에 인가되는 구동 전원의 전압 레벨을 높이는 경우, 시간이 경과함에 따라 트랜지스터들의 문턱 전압이 변동되고, 누설 전류가 발생할 수 있다. 트랜지스터들을 통해 스테이지의 누설 전류가 발생하는 경우, 스테이지의 노드들의 전압이 안정적으로 유지되지 않으므로 게이트 신호에 리플(ripple)이 발생하거나, 정상적인 게이트 신호가 출력되지 않을 수 있다.
본 발명의 일 목적은 간단한 구조로 구현되고 신뢰도를 높일 수 있는 게이트 구동 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 장치를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구동 장치는 출력 신호를 출력하는 복수의 스테이지들을 포함할 수 있다. 상기 스테이지들 각각은 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하는 게이트 전극, 상기 제1 입력 신호를 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 상기 제1 노드에 연결된 게이트 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 클럭 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 출력 단자에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 클럭 신호를 수신하는 게이트 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 및 상기 제1 노드에 연결된 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 스테이지들 각각은 이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하는 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 이후 스테이지들 중 하나의 출력 신호는 상기 스테이지들 각각의 상기 출력 신호가 3/2 수평 주기만큼 시프트된 신호일 수 있다.
일 실시예에 의하면, 상기 제6 트랜지스터의 제1 종횡비(aspect ratio)는 상기 제4 트랜지스터의 제2 종횡비보다 클 수 있다.
일 실시예에 의하면, 상기 스테이지들 각각은 상기 제2 트랜지스터의 상기 게이트 전극 및 상기 제2 트랜지스터의 상기 제2 전극 사이에 위치하는 제1 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 서로 반전된 신호일 수 있다.
일 실시예에 의하면, 상기 제3 클럭 신호는 상기 제2 클럭 신호가 1/2 수평 주기만큼 시프트된 신호일 수 있다.
일 실시예에 의하면, 상기 스테이지들 각각의 상기 출력 신호는 상기 이전 스테이지들 중 하나의 출력 신호가 1 수평 주기만큼 시프트된 신호일 수 있다.
일 실시예에 의하면, 상기 제1 전원 전압은 상기 제2 전원 전압보다 클 수 있다.
일 실시예에 의하면, 상기 제1 전원 전압은 상기 제2 전원 전압과 동일할 수 있다.
일 실시예에 의하면, 상기 스테이지들 각각은 상기 제1 노드에 연결된 게이트 전극, 상기 제1 클럭 신호를 수신하는 제1 전극, 및 제2 출력 단자에 연결된 제2 전극을 포함하는 제8 트랜지스터, 및 상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제2 출력 단자에 연결된 제9 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 출력 신호를 출력하는 복수의 스테이지들을 포함할 수 있다.
상기 스테이지들 각각은 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하고, 상기 제1 입력 신호에 기초하여 상기 제1 입력 신호를 제1 노드에 인가하는 제1 노드 제어부, 상기 제1 노드의 전압에 기초하여 제1 클럭 신호를 제1 출력 단자에 인가하는 제1 출력부, 제2 클럭 신호에 기초하여 제1 전원 전압을 상기 제1 출력 단자에 인가하는 제2 출력부, 제3 클럭 신호에 기초하여 상기 제3 클럭 신호를 제2 노드에 인가하는 제2 노드 제어부, 상기 제2 노드의 전압에 기초하여 제2 전원 전압을 상기 제1 노드에 인가하는 제1 홀딩부, 및 상기 제1 노드의 전압에 기초하여 상기 제2 전원 전압을 상기 제2 노드에 인가하는 제3 노드 제어부를 포함할 수 있다.
일 실시예에 의하면, 상기 스테이지들 각각은 이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하고, 상기 제2 입력 신호에 기초하여 상기 제2 전원 전압을 상기 제1 노드에 인가하는 제2 홀딩부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 이후 스테이지들 중 하나의 출력 신호는 상기 스테이지들 각각의 상기 출력 신호가 3/2 수평 주기만큼 시프트된 신호일 수 있다.
일 실시예에 의하면, 상기 제3 노드 제어부에 포함된 트랜지스터의 제1 종횡비는 상기 제2 노드 제어부에 포함된 트랜지스터의 제2 종횡비보다 클 수 있다.
일 실시예에 의하면, 상기 스테이지들 각각은 상기 제1 노드의 전압에 기초하여 상기 제1 클럭 신호를 제2 출력 단자에 인가하는 제1 캐리 출력부, 및 상기 제2 클럭 신호에 기초하여, 상기 제2 전원 전압을 상기 제2 출력 단자에 인가하는 제2 캐리 출력부를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널, 상기 데이터 라인들을 통해 데이터 신호를 상기 화소들에 제공하는 데이터 구동부, 게이트 신호를 출력 신호로서 출력하는 복수의 스테이지들을 포함하고, 상기 게이트 라인들을 통해 상기 게이트 신호를 상기 화소들에 제공하는 게이트 구동부를 포함할 수 있다. 상기 게이트 구동부의 상기 스테이지들 각각은 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하는 게이트 전극, 상기 제1 입력 신호를 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 상기 제1 노드에 연결된 게이트 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 클럭 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 출력 단자에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 클럭 신호를 수신하는 게이트 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터, 상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 및 상기 제1 노드에 연결된 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함할 수 있다
일 실시예에 의하면, 상기 스테이지들 각각은 이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하는 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 이후 스테이지들 중 하나의 출력 신호는 상기 스테이지들 각각의 상기 출력 신호가 3/2 수평 주기만큼 시프트된 신호일 수 있다.
일 실시예에 의하면, 상기 제6 트랜지스터의 제1 종횡비는 상기 제4 트랜지스터의 제2 종횡비보다 클 수 있다.
본 발명의 실시예들에 따른 게이트 구동 장치는 제1 노드를 홀딩하는 제5 트랜지스터가 제2 노드의 전압에 기초하여 제어되고, 제4 트랜지스터 및 제6 트랜지스터는 제3 클럭 신호 및 제1 노드의 전압에 각각 기초하여 제2 노드의 전압을 제어함으로써 상대적으로 단순한 회로로 구현될 수 있다. 상기 게이트 구동 장치는 제1 전원 전압과 제2 전원 전압을 분리함으로써 누설 전류를 방지할 수 있다. 또한, 상기 게이트 구동 장치는 제2 입력 신호에 기초하여 제어되는 제7 트랜지스터를 구비함으로써 제5 및 제7 트랜지스터의 열화를 감소시킬 수 있다.
본 발명의 실시예들에 따른 표시 장치는 신뢰성이 향상된 상기 게이트 구동 장치를 포함함으로써 안정적으로 구동될 수 있다. 또한, 상기 표시 장치는 상대적으로 간단한 회로로 구현된 게이트 구동 장치를 포함함으로써 비표시 영역의 크기를 줄일 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 블록도이다.
도 3은 도 2의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 4 및 도 5a 내지 도 5i는 도 2의 게이트 구동부가 구동되는 일 예를 설명하기 위한 도면들이다.
도 6은 도 1의 표시 장치에 포함된 게이트 구동부의 다른 예를 나타내는 블록도이다.
도 7a는 도 6의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 7b는 도 7a의 게이트 구동부가 구동되는 일 예를 설명하기 위한 도면이다.
도 8은 도 1의 표시 장치에 포함된 게이트 구동부의 또 다른 예를 나타내는 블록도이다.
도 9는 도 8의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300), 및 타이밍 제어부(500)를 포함할 수 있다. 일 실시예에서, 표시 장치(1000)는 유기 발광 표시 장치일 수 있다. 이 경우, 표시 장치(1000)는 화소(PX)들에 발광 제어 신호를 제공하는 발광 제어 구동부를 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1000)는 액정 표시 장치일 수 있다. 이 경우, 표시 장치(1000)는 백라이트 어셈블리를 더 포함할 수 있다.
표시 패널(100)은 영상을 표시할 수 있다. 표시 패널(100)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm), 및 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 게이트 라인들(GL1 내지 GLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다.
게이트 구동부(200)는 제1 제어 신호(CTL1)에 기초하여 게이트 라인들(GL1 내지 GLn)을 통해 게이트 신호들을 화소(PX)들에 제공할 수 있다. 게이트 구동부(200)는 게이트 신호를 출력 신호로서 출력하는 복수의 스테이지들을 포함할 수 있다. 예를 들어, 게이트 구동부(200)는 게이트 라인들(GL1 내지 GLn)에 게이트 신호를 각각 출력하는 스테이지들을 포함할 수 있다. 스테이지들 각각은 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 일 실시예에서, 게이트 구동부(200)의 스테이지들은 화소(PX)들을 포함하는 표시 패널(100)과 동일한 기판 상에서 패터닝되어 형성될 수 있다. 게이트 구동부(200)의 스테이지들 각각은 제1 노드 제어부, 제1 출력부, 제2 출력부, 제2 노드 제어부, 제1 홀딩부, 제3 노드 제어부, 및 제2 홀딩부를 포함할 수 있다. 게이트 구동부(200)는 제1 노드 제어부가 제1 노드의 전압을 제어하고, 제2 및 제3 노드 제어부들이 제2 노드의 전압을 제어하며, 제1 및 제2 홀딩부들이 제1 노드의 전압을 안정화시키고, 제1 출력부 및 제2 출력부가 제1 노드의 전압 및 클럭 신호들에 기초하여 게이트 신호를 출력함으로써 상대적으로 간단한 회로로 구현될 수 있다. 게이트 구동부(200)의 스테이지의 구조에 대해서는 도 3, 도 7, 및 도 9를 참조하여 자세히 설명하기로 한다.
데이터 구동부(300)는 제2 제어 신호(CTL2) 및 출력 영상 데이터(ODATA)를 수신할 수 있다. 데이터 구동부(300)는 제2 제어 신호(CTL2)에 기초하여 출력 영상 데이터(ODATA)를 아날로그 형태의 데이터 신호로 변환하고, 데이터 신호를 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.
타이밍 제어부(500)는 게이트 구동부(200) 및 데이터 구동부(300)를 제어할 수 있다. 타이밍 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 입력 영상 데이터(IDATA) 및 제어 신호(CTL)를 수신할 수 있다. 타이밍 제어부(500)는 게이트 구동부(200) 및 데이터 구동부(300)를 각각 제어하기 위해 제1 및 제2 제어 신호들(CTL1 및 CTL2)을 생성할 수 있다. 예를 들어, 게이트 구동부(200)를 제어하기 위한 제1 제어 신호(CTL1)는 수직 개시 신호, 게이트 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(300)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 등을 포함할 수 있다. 타이밍 제어부(500)는 입력 영상 신호(IDATA)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 출력 데이터 신호(ODATA)를 생성하여 데이터 구동부(300)에 제공할 수 있다.
비록, 상기에서는 게이트 구동부(200)가 표시 패널(100)과 동일한 기판 상에 형성되는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(200)는 구동칩 형태로 구현되고, 표시 패널(100)에 다양한 방식으로 실장될 수 있다.
도 2는 도 1의 표시 장치에 포함된 게이트 구동부의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 게이트 구동부(200A)는 복수의 스테이지들(STA1, STA2, 등)을 포함할 수 있다. 스테이지들(STA1, STA2, 등) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 및 출력 단자(OUT)를 포함할 수 있다.
스테이지들(STA1, STA2, 등)의 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 및 제3 클럭 단자(CT3) 각각에는 제1 게이트 클럭 신호(GK1), 제1 반전 게이트 클럭 신호(GK1B), 제2 게이트 클럭 신호(GK2), 제2 반전 게이트 클럭 신호(GK2B) 중 하나가 인가될 수 있다. 예를 들어, 제1 반전 게이트 클럭 신호(GK1B)는 제1 게이트 클럭 신호(GK1)의 반전 신호일 수 있다. 제2 게이트 클럭 신호(GK2)는 제1 게이트 클럭 신호(GK1)가 1/2 수평 주기만큼 시프트된 신호일 수 있다. 제2 반전 게이트 클럭 신호(GK2B)는 제2 게이트 클럭 신호(GK2)의 반전 신호일 수 있다.
제(4k-3) 스테이지(예를 들어, STA1)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제1 게이트 클럭 신호(GK1)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제1 반전 게이트 클럭 신호(GK1B)가 인가되며, 제3 클럭 단자(CT3)에는 제3 클럭 신호로서 제2 반전 게이트 클럭 신호(GK2B)가 인가될 수 있다(단, k는 0보다 큰 정수). 제(4k-2) 번째 스테이지(예를 들어, STA2)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제2 게이트 클럭 신호(GK2)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제2 반전 게이트 클럭 신호(GK2B)가 인가되며, 제3 클럭 단자(CT3)에는 제3 클럭 신호로서 제1 게이트 클럭 신호(GK1)가 인가될 수 있다. 제(4k-1) 번째 스테이지(예를 들어, STA3)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제1 반전 게이트 클럭 신호(GK1B)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제1 게이트 클럭 신호(GK1)가 인가되며, 제3 클럭 단자(CT3)에는 제3 클럭 신호로서 제2 게이트 클럭 신호(GK2)가 인가될 수 있다. 제4k 번째 스테이지(예를 들어, STA4)의 제1 클럭 단자(CT1)에는 제1 클럭 신호로서 제2 반전 게이트 클럭 신호(GK2B)가 인가되고, 제2 클럭 단자(CT2)에는 제2 클럭 신호로서 제2 게이트 클럭 신호(GK2)가 인가되며, 제3 클럭 단자(CT3)에는 제3 클럭 신호로서 제1 반전 게이트 클럭 신호(GK1B)가 인가될 수 있다.
스테이지들(STA1, STA2, 등)의 제1 입력 단자(IN1)에는 수직 개시 신호 또는 이전 스테이지들 중 하나의 게이트 신호가 인가될 수 있다. 예를 들어, 제1 스테이지(STA1)의 입력 단자(IN)에는 제1 수직 개시 신호(STV1)가 인가되고, 제2 스테이지(STA2)의 제1 입력 단자(IN1)에는 제2 수직 개시 신호(STV2)가 인가될 수 있다. 여기서, 제2 수직 개시 신호(STV2)는 제1 수직 개시 신호(STV1)가 1/2 수평 주기만큼 지연된 신호일 수 있다. 나머지 스테이지(STA3, STA4, 등)의 제1 입력 단자(IN1)에는 이전 스테이지들 중 하나의 게이트 신호가 인가될 수 있다. 예를 들어, 제i 스테이지의 제1 입력 단자(IN1)에는 제(i-2) 스테이지의 출력 신호(예를 들어, 게이트 신호)가 인가될 수 있다. 스테이지들(STA1, STA2, 등)의 제2 입력 단자(IN2)에는 다음 스테이지 중 하나의 게이트 신호가 인가될 수 있다. 예를 들어, 제i 스테이지의 제2 입력 단자(IN2)에는 제(i+3) 스테이지의 게이트 신호가 인가될 수 있다 (단, i는 2보다 큰 정수). 스테이지들(STA1, STA2, 등)의 출력 단자(OUT)는 게이트 라인에 게이트 신호(G1, G2, 등)를 출력할 수 있다. 예를 들어, 제i 스테이지(STAi)는 제i 게이트 라인에 제i 게이트 신호를 출력할 수 있다. 제i 게이트 신호는 제(i-1) 게이트 신호보다 1/2 수평 주기만큼 지연되어 출력될 수 있다.
스테이지들(STA1, STA2, 등)의 제1 전원 단자(VT1)에는 제1 전원 전압(VGL1)이 제공될 수 있다. 스테이지들(STA1, STA2, 등)의 제2 전원 단자(VT2)에는 제2 전원 전압(VGL2)이 제공될 수 있다. 제1 전원 전압 및 제2 전원 전압은 오프 레벨(예를 들어, 로우 레벨 전압)에 상응할 수 있다. 일 실시예에서, 제1 전원 전압(VGL1)은 제2 전원 전압(VGL2)보다 클 수 있다. 예를 들어, 제1 전원 전압(VGL1)은 약 -6V이고, 제2 전원 전압(VGL2)은 약 -10V일 수 있다.
일 실시예에서, 게이트 구동부(200A)는 n 화소행들에 제1 내지 제n 게이트 신호를 출력하는 n 스테이지들을 포함할 수 있다. 또한, 제1 입력 신호 또는 제2 입력 신호를 생성하기 위한 더미 스테이지들을 포함할 수 있다.
비록, 도 2에서는 게이트 구동부(200A)가 제1 및 제2 스캔 개시 신호를 이용하여 구동되는 것으로 도시하였으나 이에 한정되지 않는다. 예를 들어, 게이트 구동부는 하나의 스캔 개시 신호와 더미 스테이지를 이용하여 구동될 수 있다.
도 3은 도 2의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 게이트 구동부의 제i 스테이지(STAi)는 제1 노드 제어부(210), 제1 출력부(220), 제2 출력부(230), 제2 노드 제어부(240), 제1 홀딩부(250), 제3 노드 제어부(260), 및 제2 홀딩부(270)를 포함할 수 있다. 일 실시예에서, 제i 스테이지(STAi)는 제i 게이트 라인을 통해 제i 화소행에 게이트 신호를 출력할 수 있다.
제1 노드 제어부(210)는 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하고, 제1 입력 신호에 기초하여 제1 입력 신호를 제1 노드(N1)에 인가할 수 있다. 일 실시예에서, 제1 노드 제어부(210)는 제(i-2) 스테이지의 출력 신호(예를 들어, 제(i-2) 게이트 신호(G(i-2)))를 제1 입력 신호로서 수신하는 게이트 전극, 제1 입력 신호를 수신하는 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제1 트랜지스터(T1)을 포함할 수 있다. 일 실시예에서, 제i 스테이지의 출력 신호는 제1 입력 신호가 1 수평 주기만큼 시프트된 신호일 수 있다.
제1 출력부(220)는 제1 노드(N1)의 전압에 기초하여 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)가 출력 신호로서 출력되는 제1 출력 단자에 인가할 수 있다. 일 실시예에서, 제1 출력부(220)는 제1 노드(N1)에 연결된 게이트 전극, 제1 클럭 신호(CK1)를 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제2 트랜지스터(T2) 및 제2 트랜지스터(T2)의 게이트 전극 및 제2 트랜지스터(T2)의 제2 전극 사이에 위치하는 제1 커패시터(C1)를 포함할 수 있다.
제2 출력부(230)는 제2 클럭 신호(CK1B)에 기초하여 제1 전원 전압(VGL1)을 제1 출력 단자에 인가할 수 있다. 일 실시예에서, 제2 출력부(230)는 제2 클럭 신호(CK1B)를 수신하는 게이트 전극, 제1 전원 전압(VGL1)을 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제3 트랜지스터(T3)를 포함할 수 있다. 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK1B)는 서로 반전된 신호일 수 있다.
제2 노드 제어부(240)는 제3 클럭 신호(CK2B)에 기초하여 제3 클럭 신호(CK2B)를 제2 노드(N2)에 인가할 수 있다. 일 실시예에서, 제2 노드 제어부(240)는 제3 클럭 신호(CK2B)를 수신하는 게이트 전극, 제3 클럭 신호(CK2B)를 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제4 트랜지스터(T4)를 포함할 수 있다. 제3 클럭 신호(CK2B)는 제2 클럭 신호(CK1B)가 1/2 수평 주기만큼 시프트된 신호일 수 있다.
제1 홀딩부(250)는 제2 노드(N2)의 전압에 기초하여 제2 전원 전압(VGL2)을 제1 노드(N1)에 인가할 수 있다. 일 실시예에서, 제1 홀딩부(250)는 제2 노드(N2)에 연결된 게이트 전극, 제2 전원 전압(VGL2)을 수신하는 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제5 트랜지스터(T5)를 포함할 수 있다.
제3 노드 제어부(260)는 제1 노드(N1)의 전압에 기초하여 제2 전원 전압(VGL2)을 제2 노드(N2)에 인가할 수 있다. 일 실시예에서, 제3 노드 제어부(260)는 제1 노드(N1)에 연결된 게이트 전극, 제2 전원 전압(VGL2)을 수신하는 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함하는 제6 트랜지스터(T6)를 포함할 수 있다.
제2 홀딩부(270)는 이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하고, 제2 입력 신호에 기초하여 제2 전원 전압(VGL2)을 제1 노드(N1)에 인가할 수 있다. 일 실시예에서, 제2 입력 신호는 제i 스테이지의 출력 신호가 3/2 수평 주기만큼 시프트된 신호(예를 들어, 제(i+3) 스테이지의 출력 신호, 즉 제(i+3) 게이트 신호(G(i+3)))일 수 있다. 일 실시예에서, 제2 홀딩부(270)는 제2 입력 신호를 수신하는 게이트 전극, 제2 전원 전압(VGL2)을 수신하는 제1 전극, 및 제1 노드(N1)에 연결된 제2 전극을 포함하는 제7 트랜지스터(T7)를 더 포함할 수 있다.
도 4 및 도 5a 내지 도 5i는 도 2의 게이트 구동부가 구동되는 일 예를 설명하기 위한 도면들이다.
도 4 및 도 5a 내지 도 5i를 참조하면, 제i 스테이지(STAi)는 제1 클럭 신호(CK1)로서 제1 게이트 클럭 신호(GK1), 제2 클럭 신호(CK1B)로서 제1 반전 게이트 클럭 신호(GK1B), 제3 클럭 신호(CK2B)로서 제2 반전 게이트 클럭 신호(GK2B), 제1 입력 신호로서 제(i-2) 스테이지의 출력 신호(G(i-2)), 제2 입력 신호로서 제(i+3) 스테이지의 출력 신호(G(i+3))를 수신할 수 있다.
도 4 및 도 5a에 도시된 바와 같이, 제(i-4) 구간(P(i-4))에서 제1 클럭 신호(CK1)가 상승함에 따라 제2 트랜지스터(T2)의 게이트 전극 및 소스 전극 사이의 기생 커패시터에 의해 제1 노드(N1)의 전압에 리플(ripple)이 발생할 수 있다. 따라서, 제1 노드(N1)의 전압을 오프(off)-레벨(예를 들어, 저전압 레벨)로 유지하기 위해, 제4 트랜지스터(T4)는 제3 클럭 신호(CK2B)에 기초하여 제2 노드(N2)의 전압을 온(on)-레벨(예를 들어, 고전압 레벨)로 제어하고, 제5 트랜지스터(T5)가 턴-온될 수 있다. 턴-온된 제5 트랜지스터(T5)는 제2 전원 전압(VGL2)를 제1 노드(N1)에 인가하고, 제1 노드(N1)의 전압은 오프-레벨로 빠르게 안정화될 수 있다.
도 4 및 도 5b에 도시된 바와 같이, 제(i-3) 구간(P(i-3))에서 제3 클럭 신호(CK2B)가 하강함에 따라 제4 트랜지스터(T4)가 턴-오프될 수 있다. 제2 노드(N2)는 플로팅(floating) 상태이고, 충전된 전압이 일정 시간 유지될 수 있다. 따라서, 제(i-3) 구간(P(i-3))에서 제5 트랜지스터(T5)는 턴-온된 상태가 유지되고, 제1 노드(N1)의 전압은 제2 전원 전압(VGL2)으로 홀딩될 수 있다.
도 4 및 도 5c에 도시된 바와 같이, 제(i-2) 구간(P(i-2))에서 제1 입력 신호, 즉 제(i-2) 게이트 신호(G(i-2))가 온-레벨에 상응하고, 제1 트랜지스터(T1)에 의해 제1 노드(N1)의 전압은 프리차지(pre-charge)될 수 있다. 제1 노드(N1)의 전압은 온-레벨로 제어되므로, 제6 트랜지스터(T6)가 턴-온되고, 그에 따라, 제2 전원전압(VGL2)이 제2 노드(N2)에 인가될 수 있다. 이에, 제2 노드(N2)의 전압이 오프-레벨로 제어되고, 그에 따라, 제5 트랜지스터(T5)가 턴-오프될 수 있다.
도 4 및 도 5d에 도시된 바와 같이, 제(i-1) 구간(P(i-1))에서 제3 클럭 신호(CK2B)가 상승함에 따라, 제4 트랜지스터(T4)는 턴-온될 수 있다. 또한, 제1 노드(N1)의 전압은 온-레벨에 상응하므로, 제6 트랜지스터(T6)는 턴-온될 수 있다. 한편, 제(i-2) 구간(P(i-2))과 제(i-1) 구간(P(i-1))에서 제2 노드(N2)에 제2 전원전압(VGL2)이 인가(즉, 제2 노드(N2)의 전압이 오프-레벨로 제어)되기 때문에, 제(i-1) 구간(P(i-1))에서 제3 클럭 신호(CK2B)가 상승하여 제4 트랜지스터(T4)가 턴-온되더라도 제5 트랜지스터(T5)는 턴-온되지 않는다. 즉, 상기 동작에 의해 종래의 인버터 기능이 수행되는 것이다. 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)가 동시에 턴-온되므로, 제2 노드(N2)의 전압은 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)의 종횡비(aspect ratio)들에 의해 결정될 수 있다. 여기서, 종횡비 채널 폭(width)에 대한 채널 길이(length)의 비율을 나타낸다. 제5 트랜지스터(T5)가 턴-오프되도록, 제6 트랜지스터(T6)의 제1 종횡비는 제4 트랜지스터(T4)의 제2 종횡비보다 클 수 있다. 예를 들어, 제5 트랜지스터(T5)의 게이트 전극 및 소스 전극의 전압차가 0V에 근접하도록 제1 종횡비와 제2 종횡비를 약 5:3으로설정할수있다.
도 4 및 도 5e에 도시된 바와 같이, 제i 구간(Pi)에서 제1 클럭 신호(CK1)가 상승함에 따라, 제1 커패시터(C1)에 의해 제1 노드(N1)의 전압은 부스트(boost)될 수 있다. 제2 트랜지스터(T2)는 턴-온되고, 온-레벨의 제1 클럭 신호(CK1)가 출력 신호(즉, 제i 게이트 신호(Gi))로 출력될 수 있다. 또한, 제1 노드(N1)의 전압이 낮아지는 것을 방지하기 위해 제6 트랜지스터(T6)는 턴-온되고, 제2 노드(N2)의 전압은 오프-레벨로 유지되며, 제5 트랜지스터(T5)는 턴-오프될 수 있다.
도 4 및 도 5f에 도시된 바와 같이, 제(i+1) 구간(P(i+1))에서 제3 클럭 신호(CK2B)가 하강하고, 제4 트랜지스터(T4)는 턴-오프될 수 있다. 제2 노드(N2)의 전압은 제6 트랜지스터(T6)에 의해 오프-레벨로 유지되고, 제1 노드(N2)의 전압은 부스트된 전압이 유지될 수 있다. 따라서, 제i 구간(Pi) 및 제(i+1) 구간(P(i+1))에 상응하는 1 수평 기간(1H) 동안 온-레벨의 제1 클럭 신호(CK1)가 제i 게이트 신호(Gi)로 출력될 수 있다.
도 4 및 도 5g에 도시된 바와 같이, 제(i+2) 구간(P(i+2))에서 제1 클럭 신호(CK1)는 하강하고 제2 클럭 신호(CK1B)는 상승할 수 있다. 따라서, 제3 트랜지스터(T3)는 턴-온되고, 오프-레벨에 상응하는 제1 전원전압(VGL1)이 제i 게이트 신호(Gi)로 출력될 수 있다. 나아가, 제1 노드(N1)의 전압은 온-레벨에 상응하므로, 제2 트랜지스터(T2)는 턴-온된 상태를 유지하고, 오프-레벨에 상응하는 제1 클럭 신호(CK1)가 제i 게이트 신호(Gi)로 함께 출력될 수 있다.
도 4 및 도 5h에 도시된 바와 같이, 제(i+3) 구간(P(i+3))에서 온-레벨의 제2 입력 신호(즉, 제(i+3) 게이트 신호(G(i+3)))가 제7 트랜지스터(T7)에 인가되고, 제7 트랜지스터(T7)가 턴-온될 수 있다. 나아가, 제3 클럭 신호(CK2B)가 상승함에 따라, 제4 트랜지스터(T4)가 제2 노드(N2)의 전압을 온-레벨로 제어하고, 제5 트랜지스터(T5)가 턴-온될 수 있다. 따라서, 턴-온된 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)에 의해 오프-레벨에 상응하는 제2 전원 전압(VGL2)이 제1 노드(N1)에 인가될 수 있다. 이에 따라, 제1 노드(N1)의 전압은 오프-레벨로 제어되고, 제2 트랜지스터(T2)는 턴-오프될 수 있다.
만일, 제2 입력 신호가 제(i+2) 게이트 신호(G(i+2))에 상응한다면, 제(i+2) 구간(P(i+2))에서 부스트된 전압을 갖는 제1 노드(N1)가 제7 트랜지스터(T7)에 의해 오프-레벨로 제어되므로, 제7 트랜지스터(T7)의 양단(소스 전극 및 드레인 전극)에 걸리는 전압차가 상대적으로 크므로 제7 트랜지스터가 쉽게 열화될 수 있다. 반면에, 본 실시예와 같이 제2 입력 신호가 제(i+3) 게이트 신호(G(i+3))인 경우, 제(i+3) 구간(P(i+3))에서 방전에 의해 비교적 낮은 전압을 갖는 제1 노드(N1)가 턴-온된 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)에 의해 오프-레벨로 제어되므로, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)의 부하를 줄이고, 열화가 방지될 수 있다.
일 실시예에서, 제1 전원 전압(VGL1) 및 제2 전원 전압(VGL2)는 오프-레벨에 상응하고, 제1 전원 전압(VGL1)은 제2 전원 전압(VGL2)보다 클 수 있다. 제(i+3) 구간(P(i+3))에서, 턴-온된 제5 및 제 7 트랜지스터들(T5 및 T7)에 의해 제2 트랜지스터(T2)의 게이트 전극에 제2 전원 전압(VGL2)이 인가되고, 턴-온된 제3 트랜지스터(T3)에 의해 제2 트랜지스터(T2)의 제2 전극에 제1 전원 전압(VGL1)이 인가될 수 있다. 즉, 제2 트랜지스터(T2)의 게이트 전극에 제2 전원 전압(VGL2)가 인가될 때, 제2 트랜지스터(T2)의 제2 전극에 제2 전원 전압(VGL2)보다 큰 제1 전원 전압(VGL1)이 인가되므로, 제2 트랜지스터(T2)의 제1 전극에서 제2 전극으로 흐르는 누설 전류가 방지될 수 있다.
도 4 및 도 5i에 도시된 바와 같이, 제(i+4) 구간(P(i+4))에서는 제(i-4) 구간(P(i-4))과 마찬가지로, 제1 클럭 신호(CK1)가 상승함에 따라 제2 트랜지스터(T2)의 게이트 전극 및 소스 전극 사이의 기생 커패시터에 의해 제1 노드(N1)의 전압에 리플(ripple)이 발생할 수 있다. 하지만, 제3 클럭 신호(CK2B)에 의해 이미 제5 트랜지스터(T5)가 턴-온된 상태이므로, 노이즈(noise)가 유입됨에도 불구하고 제1 노드(N1)의 전압이 제2 전원 전압(VGL2)으로 빠르게 안정화될 수 있다.
따라서, 게이트 구동 장치는 제1 노드(N1)를 홀딩하는 제5 트랜지스터(T5)가 제2 노드(N2)의 전압에 기초하여 제어되고, 제4 트랜지스터(T4) 및 제6 트랜지스터(T6)는 제3 클럭 신호(CK2B) 및 제1 노드(N1)의 전압에 기초하여 제2 노드(N2)의 전압을 제어함으로써 상대적으로 단순한 회로로 구현될 수 있다. 게이트 구동 장치는 오프-레벨에 상응하는 전압을 제1 전원 전압(VGL1)과 제2 전원 전압(VGL2)으로 분리함으로써 누설 전류가 방지될 수 있다. 또한, 게이트 구동 장치는 제2 입력 신호(즉, 제(i+3) 스테이지의 게이트 신호)에 기초하여 제어되는 제7 트랜지스터(T7)를 구비함으로써 제5 및 제7 트랜지스터들(T5 및 T7)의 열화를 감소시킬 수 있다.
도 6은 도 1의 표시 장치에 포함된 게이트 구동부의 다른 예를 나타내는 블록도이다.
도 6을 참조하면, 게이트 구동부(200B)는 복수의 스테이지들(STB1, STB2, 등)을 포함할 수 있다. 스테이지들(STB1, STB2, 등) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 전원 단자(VT1), 제2 전원 단자(VT2), 출력 단자(OUT), 및 캐리 단자(CR)를 포함할 수 있다. 다만, 본 실시예에 따른 게이트 구동부(200B)의 각 스테이지는 캐리 단자(CR)가 추가된 것을 제외하면, 도 2의 게이트 구동부(200A)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STB1, STB2, 등)의 제1 입력 단자(IN1)에는 수직 개시 신호 또는 이전 스테이지들 중 하나의 캐리 신호가 인가될 수 있다. 예를 들어, 제1 스테이지(STB1)의 입력 단자(IN)에는 제1 수직 개시 신호(STV1)가 인가되고, 제2 스테이지(STB2)의 제1 입력 단자(IN1)에는 제2 수직 개시 신호(STV2)가 인가되며, 나머지 스테이지(STB3, STB4, 등)의 제1 입력 단자(IN1)에는 이전 스테이지들 중 하나의 캐리 신호가 인가될 수 있다. 예를 들어, 제i 스테이지의 제1 입력 단자(IN1)에는 제(i-2) 스테이지의 출력 신호(예를 들어, 캐리 신호)가 인가될 수 있다. 스테이지들(STB1, STB2, 등)의 제2 입력 단자(IN2)에는 다음 스테이지 중 하나의 캐리 신호가 인가될 수 있다. 예를 들어, 제i 스테이지의 제2 입력 단자(IN2)에는 제(i+3) 스테이지의 캐리 신호가 인가될 수 있다 (단, i는 2보다 큰 정수). 스테이지들(STB1, STB2, 등)의 출력 단자(OUT)는 게이트 라인에 게이트 신호(G1, G2, 등)를 출력할 수 있다. 스테이지들(STB1, STB2, 등)의 캐리 단자(CR)는 캐리 신호를 출력할 수 있다.
도 7a는 도 6의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이고, 도 7b는 도 7a의 게이트 구동부가 구동되는 일 예를 설명하기 위한 도면이다.
도 7a 및 도 7b를 참조하면, 게이트 구동부의 제i 스테이지(STBi)는 제1 노드 제어부(210), 제1 출력부(220), 제2 출력부(230), 제2 노드 제어부(240), 제1 홀딩부(250), 제3 노드 제어부(260), 제2 홀딩부(270), 제1 캐리 출력부(280), 및 제2 캐리 출력부(290)를 포함할 수 있다. 제i 스테이지(STBi)는 제i 게이트 라인을 통해 제i 화소행에 게이트 신호를 출력할 수 있다. 다만, 본 실시예에 따른 스테이지(STBi)는 제1 및 제2 캐리 출력부들(280, 290)이 추가된 것을 제외하면, 도 3의 스테이지(STAi)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제1 노드 제어부(210)는 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하고, 제1 입력 신호에 기초하여 제1 입력 신호를 제1 노드(N1)에 인가할 수 있다.
제1 출력부(220)는 제1 노드(N1)의 전압에 기초하여 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)가 출력 신호로서 출력되는 제1 출력 단자에 인가할 수 있다.
제2 출력부(230)는 제2 클럭 신호(CK1B)에 기초하여 제1 전원 전압(VGL1)을 제1 출력 단자에 인가할 수 있다.
제2 노드 제어부(240)는 제3 클럭 신호(CK2B)에 기초하여 제3 클럭 신호(CK2B)를 제2 노드(N2)에 인가할 수 있다.
제1 홀딩부(250)는 제2 노드(N2)의 전압에 기초하여 제2 전원 전압(VGL2)을 제1 노드(N1)에 인가할 수 있다.
제3 노드 제어부(260)는 제1 노드(N1)의 전압에 기초하여 제2 전원 전압(VGL2)을 제2 노드(N2)에 인가할 수 있다.
제2 홀딩부(270)는 이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하고, 제2 입력 신호에 기초하여 제2 전원 전압(VGL2)을 제1 노드(N1)에 인가할 수 있다.
제1 캐리 출력부(280)는 제1 노드(N1)의 전압에 기초하여 제1 클럭 신호(CK1)를 제i 캐리 신호(CRi)가 출력 신호로서 출력되는 제2 출력 단자에 인가할 수 있다. 일 실시예에서, 제1 캐리 출력부(280)는 제1 노드(N1)에 연결된 게이트 전극, 제1 클럭 신호(CK1)를 수신하는 제1 전극, 및 제2 출력 단자에 연결된 제2 전극을 포함하는 제8 트랜지스터(T8)를 포함할 수 있다.
제2 캐리 출력부(290)는 제2 클럭 신호(CK1B)에 기초하여, 제2 전원 전압(VGL2)을 제2 출력 단자에 인가할 수 있다. 일 실시예에서, 제2 캐리 출력부(290)는 제2 클럭 신호(CK1B)를 수신하는 게이트 전극, 제2 전원 전압(VGL2)을 수신하는 제1 전극, 및 제2 출력 단자에 연결된 제9 트랜지스터(T9)를 포함할 수 있다.
제i 스테이지(STBi)는 게이트 신호(Gi)와 캐리 신호(CRi)를 각각 출력할 수 있다. 제i 스테이지(STBi)는 게이트 신호(Gi) 대신 캐리 신호(CRi)를 다음 스테이지의 제1 입력 신호 또는 이전 스테이지의 제2 입력 신호로 사용함으로써 게이트 신호의 상승 시간(rising time)과 하강 시간(falling time)을 감소시키고 게이트 신호(Gi)를 안정적으로 출력할 수 있다. 여기서, 캐리 신호(CRi)는 다음 스테이지들 중 하나의 제1 입력 신호 및/또는 이전 스테이지들 중 하나의 제2 입력 신호로 사용되므로, 제8 및 제9 트랜지스터(T8 및 T9)의 크기는 제2 및 제3 트랜지스터들(T2 및 T3)의 크기보다 작을 수 있다.
도 8은 도 1의 표시 장치에 포함된 게이트 구동부의 또 다른 예를 나타내는 블록도이다.
도 8을 참조하면, 게이트 구동부(200C)는 복수의 스테이지들(STC1, STC2, 등)을 포함할 수 있다. 스테이지들(STC1, STC2, 등) 각각은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 전원 단자(VT1), 및 출력 단자(OUT)를 포함할 수 있다. 다만, 본 실시예에 따른 게이트 구동부(200C)의 각 스테이지는 제2 전원 단자(VT2)가 제외된 것을 제외하면, 도 2의 게이트 구동부(200A)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
스테이지들(STC1, STC2, 등)의 제1 전원 단자(VT1)에는 제1 전원 전압(VGL1)을 갖는 제1 전원이 제공될 수 있다. 예를 들어, 제1 전원 전압은 오프 레벨(예를 들어, 로우 레벨 전압)에 상응할 수 있다.
도 9는 도 8의 게이트 구동부에 포함된 스테이지의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 게이트 구동부의 제i 스테이지(STCi)는 제1 노드 제어부(210), 제1 출력부(220), 제2 출력부(230), 제2 노드 제어부(240), 제1 홀딩부(250), 제3 노드 제어부(260), 및 제2 홀딩부(270)를 포함할 수 있다. 제i 스테이지(STCi)는 전원 전압의 개수를 줄이기 위해 오프-레벨 전압으로 제1 전원 전압만을 사용하는 것을 제외하면, 도 3의 스테이지(STAi)와 실질적으로 동일하므로, 중복되는 설명은 생략하기로 한다.
제1 노드 제어부(210)는 이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하고, 제1 입력 신호에 기초하여 제1 입력 신호를 제1 노드(N1)에 인가할 수 있다.
제1 출력부(220)는 제1 노드(N1)의 전압에 기초하여 제1 클럭 신호(CK1)를 제i 게이트 신호(Gi)가 출력 신호로서 출력되는 제1 출력 단자에 인가할 수 있다.
제2 출력부(230)는 제2 클럭 신호(CK1B)에 기초하여 제1 전원 전압(VGL1)을 제1 출력 단자에 인가할 수 있다.
제2 노드 제어부(240)는 제3 클럭 신호(CK2B)에 기초하여 제3 클럭 신호(CK2B)를 제2 노드(N2)에 인가할 수 있다.
제1 홀딩부(250)는 제2 노드(N2)의 전압에 기초하여 제1 전원 전압(VGL1)을 제1 노드(N1)에 인가할 수 있다.
제3 노드 제어부(260)는 제1 노드(N1)의 전압에 기초하여 제1 전원 전압(VGL1)을 제2 노드(N2)에 인가할 수 있다.
제2 홀딩부(270)는 이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하고, 제2 입력 신호에 기초하여 제1 전원 전압(VGL1)을 제1 노드(N1)에 인가할 수 있다.
즉, 제2 출력부(230), 제1 홀딩부(250), 제3 노드 제어부(260), 및 제2 홀딩부(270)는 제1 전원 전압(VGL1)을 수신할 수 있다. 제2 트랜지스터(T2)에서 누설 전류가 발생하지 않거나, 게이트 신호의 신뢰성이 확보된 경우, 제1 전원 전압(VGL1)만을 이용하여 오프-레벨을 설정함으로써 더 경량화된 표시 장치가 구현될 수 있다.
이상, 본 발명의 실시예들에 따른 게이트 구동 장치 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 스테이지에 포함된 트랜지스터가 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터인 것으로 설명하였으나, 트랜지스터의 종류는 이에 한정되는 것이 아니다. 예를 들어, 트랜지스터는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터일 수 있다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 표시 패널 200: 게이트 구동부
210: 제1 노드 제어부 220: 제1 출력부
230: 제2 출력부 240: 제2 노드 제어부
250: 제1 홀딩부 260: 제3 노드 제어부
270: 제2 홀딩부 300: 데이터 구동부
500: 제어부 1000: 표시 패널

Claims (20)

  1. 출력 신호를 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하는 게이트 전극, 상기 제1 입력 신호를 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드에 연결된 게이트 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    제2 클럭 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 출력 단자에 연결된 제2 전극을 포함하는 제3 트랜지스터;
    제3 클럭 신호를 수신하는 게이트 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터; 및
    상기 제1 노드에 연결된 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  2. 제1 항에 있어서, 상기 스테이지들 각각은
    이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하는 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  3. 제2 항에 있어서, 상기 이후 스테이지들 중 하나의 출력 신호는 상기 스테이지들 각각의 상기 출력 신호가 3/2 수평 주기만큼 시프트된 신호인 것을 특징으로 하는 게이트 구동 장치.
  4. 제1 항에 있어서, 상기 제6 트랜지스터의 제1 종횡비(aspect ratio)는 상기 제4 트랜지스터의 제2 종횡비보다 큰 것을 특징으로 하는 게이트 구동 장치.
  5. 제1 항에 있어서, 상기 스테이지들 각각은
    상기 제2 트랜지스터의 상기 게이트 전극 및 상기 제2 트랜지스터의 상기 제2 전극 사이에 위치하는 제1 커패시터를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  6. 제1 항에 있어서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호는 서로 반전된 신호인 것을 특징으로 하는 게이트 구동 장치.
  7. 제6 항에 있어서, 상기 제3 클럭 신호는 상기 제2 클럭 신호가 1/2 수평 주기만큼 시프트된 신호인 것을 특징으로 하는 게이트 구동 장치.
  8. 제1 항에 있어서, 상기 스테이지들 각각의 상기 출력 신호는 상기 이전 스테이지들 중 하나의 출력 신호가 1 수평 주기만큼 시프트된 신호인 것을 특징으로 하는 게이트 구동 장치.
  9. 제1 항에 있어서, 상기 제1 전원 전압은 상기 제2 전원 전압보다 큰 것을 특징으로 하는 게이트 구동 장치.
  10. 제1 항에 있어서, 상기 제1 전원 전압은 상기 제2 전원 전압과 동일한 것을 특징으로 하는 게이트 구동 장치.
  11. 제1 항에 있어서, 상기 스테이지들 각각은
    상기 제1 노드에 연결된 게이트 전극, 상기 제1 클럭 신호를 수신하는 제1 전극, 및 제2 출력 단자에 연결된 제2 전극을 포함하는 제8 트랜지스터; 및
    상기 제2 클럭 신호를 수신하는 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제2 출력 단자에 연결된 제9 트랜지스터를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  12. 출력 신호를 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하고, 상기 제1 입력 신호에 기초하여 상기 제1 입력 신호를 제1 노드에 인가하는 제1 노드 제어부;
    상기 제1 노드의 전압에 기초하여 제1 클럭 신호를 제1 출력 단자에 인가하는 제1 출력부;
    제2 클럭 신호에 기초하여 제1 전원 전압을 상기 제1 출력 단자에 인가하는 제2 출력부;
    제3 클럭 신호에 기초하여 상기 제3 클럭 신호를 제2 노드에 인가하는 제2 노드 제어부;
    상기 제2 노드의 전압에 기초하여 제2 전원 전압을 상기 제1 노드에 인가하는 제1 홀딩부; 및
    상기 제1 노드의 전압에 기초하여 상기 제2 전원 전압을 상기 제2 노드에 인가하는 제3 노드 제어부를 포함하는 것을 특징으로 하는 게이트 구동 장치.
  13. 제12 항에 있어서, 상기 스테이지들 각각은
    이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하고, 상기 제2 입력 신호에 기초하여 상기 제2 전원 전압을 상기 제1 노드에 인가하는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  14. 제13 항에 있어서, 상기 이후 스테이지들 중 하나의 출력 신호는 상기 스테이지들 각각의 상기 출력 신호가 3/2 수평 주기만큼 시프트된 신호인 것을 특징으로 하는 게이트 구동 장치.
  15. 제12 항에 있어서, 상기 제3 노드 제어부에 포함된 트랜지스터의 제1 종횡비는 상기 제2 노드 제어부에 포함된 트랜지스터의 제2 종횡비보다 큰 것을 특징으로 하는 게이트 구동 장치.
  16. 제12 항에 있어서, 상기 스테이지들 각각은
    상기 제1 노드의 전압에 기초하여 상기 제1 클럭 신호를 제2 출력 단자에 인가하는 제1 캐리 출력부; 및
    상기 제2 클럭 신호에 기초하여, 상기 제2 전원 전압을 상기 제2 출력 단자에 인가하는 제2 캐리 출력부를 더 포함하는 것을 특징으로 하는 게이트 구동 장치.
  17. 복수의 게이트 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널;
    상기 데이터 라인들을 통해 데이터 신호를 상기 화소들에 제공하는 데이터 구동부;
    게이트 신호를 출력 신호로서 출력하는 복수의 스테이지들을 포함하고, 상기 게이트 라인들을 통해 상기 게이트 신호를 상기 화소들에 제공하는 게이트 구동부를 포함하고,
    상기 게이트 구동부의 상기 스테이지들 각각은
    이전 스테이지들 중 하나의 출력 신호 또는 수직 개시 신호를 제1 입력 신호로서 수신하는 게이트 전극, 상기 제1 입력 신호를 수신하는 제1 전극, 및 제1 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드에 연결된 게이트 전극, 제1 클럭 신호를 수신하는 제1 전극, 및 제1 출력 단자에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    제2 클럭 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극, 및 상기 제1 출력 단자에 연결된 제2 전극을 포함하는 제3 트랜지스터;
    제3 클럭 신호를 수신하는 게이트 전극, 상기 제3 클럭 신호를 수신하는 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제4 트랜지스터;
    상기 제2 노드에 연결된 게이트 전극, 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터; 및
    상기 제1 노드에 연결된 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서, 상기 스테이지들 각각은
    이후 스테이지들 중 하나의 출력 신호를 제2 입력 신호로서 수신하는 게이트 전극, 상기 제2 전원 전압을 수신하는 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 이후 스테이지들 중 하나의 출력 신호는 상기 스테이지들 각각의 상기 출력 신호가 3/2 수평 주기만큼 시프트된 신호인 것을 특징으로 하는 표시 장치.
  20. 제17 항에 있어서, 상기 제6 트랜지스터의 제1 종횡비는 상기 제4 트랜지스터의 제2 종횡비보다 큰 것을 특징으로 하는 표시 장치.
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