KR20190095138A - Dynamic random access memory having three-dimensional vertical cell structure - Google Patents
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Abstract
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 삼차원 수직 셀 구조를 갖는 디램(DRAM, dynamic random access memory)에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a dynamic random access memory (DRAM) having a three-dimensional vertical cell structure.
최근 디램의 사이즈를 감소하기 위한 미세 공정의 난이도가 한계에 다다르고 있다. 특히 디램은 메모리 셀에 포함되는 커패시터로 인하여 공정의 한계를 극복하는 것이 더 힘들다. Recently, the difficulty of the micro process to reduce the size of the DRAM is approaching the limit. In particular, DRAM is more difficult to overcome the limitations of the process due to the capacitor contained in the memory cell.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 집적도가 향상되어 점유 면적이 감소되고 메모리 용량이 증가될 수 있는 디램을 제공하는 것이다.An object of the present invention for solving the above problems is to provide a DRAM in which the degree of integration is improved to reduce the occupied area and increase the memory capacity.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 삼차원 수직 셀 구조를 갖는 디램은 메모리 셀들을 단위공정을 반복하여 수직으로 적층한 삼차원 구조를 갖는다. 메모리 셀들은 N개의(N은 2 이상의 자연수) 층으로서 수직 구현이 가능하다. In order to achieve the above object, a DRAM having a three-dimensional vertical cell structure according to embodiments of the present invention has a three-dimensional structure in which memory cells are vertically stacked by repeating a unit process. The memory cells may be vertically implemented as N (N is a natural number of 2 or more) layers.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디램(DRAM, dynamic random access memory)은 수평 방향으로 반복하여 배치되는 복수의 셀 그룹들을 포함하고, 상기 복수의 셀 그룹들의 각각은, 수직 방향으로 적층되는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은, 상기 수직 방향으로 적층되는 복수의 트랜지스터들 및 상기 복수의 트랜지스터들의 각각의 주위에 형성되고 상기 수직 방향으로 적층되는 복수의 셀 커패시터들을 포함한다.In order to achieve the above object, a dynamic random access memory (DRAM) according to embodiments of the present invention includes a plurality of cell groups that are repeatedly arranged in a horizontal direction, each of the plurality of cell groups, A plurality of memory cells are stacked in a vertical direction. The plurality of memory cells include a plurality of transistors stacked in the vertical direction and a plurality of cell capacitors formed around each of the plurality of transistors and stacked in the vertical direction.
일 실시예에 있어서, 상기 복수의 셀 그룹들의 각각은, 상기 복수의 트랜지스터들이 상기 수직 방향으로 적층되어 형성되는 중심부 및 상기 중심부를 둘러싸고 상기 복수의 셀 커패시터들이 상기 수직 방향으로 적층되어 형성되는 주변부를 포함할 수 있다.In example embodiments, each of the plurality of cell groups may include a central portion formed by stacking the plurality of transistors in the vertical direction and a peripheral portion surrounding the central portion and formed by stacking the plurality of cell capacitors in the vertical direction. It may include.
일 실시예에 있어서, 상기 중심부는 실린더 형태를 이룰 수 있다.In one embodiment, the central portion may take the form of a cylinder.
일 실시예에 있어서, 상기 복수의 셀 커패시터들의 각각은, 상기 중심부에 형성되는 상기 복수의 트랜지스터들의 각각을 환형으로 둘러싸도록 링 형태로 형성될 수 있다.In some embodiments, each of the plurality of cell capacitors may be formed in a ring shape to surround each of the plurality of transistors formed in the center in an annular shape.
일 실시예에 있어서, 상기 복수의 셀 커패시터들의 각각은, 상기 중심부에 형성되는 상기 복수의 트랜지스터들의 각각을 환형으로 배치되는 복수의 커패시터들을 포함할 수 있다.In example embodiments, each of the plurality of cell capacitors may include a plurality of capacitors disposed in an annular shape with each of the plurality of transistors formed in the center portion.
일 실시예에 있어서, 상기 복수의 트랜지스터들의 각각은, 상기 수직 방향으로 배치되는 2개의 액티브 영역들, 상기 2개의 액티브 영역들 사이에 배치되는 기판 영역 및 상기 기판 영역을 둘러싸는 링 형태의 워드 라인을 포함할 수 있다.In example embodiments, each of the plurality of transistors may include two active regions disposed in the vertical direction, a substrate region disposed between the two active regions, and a ring-shaped word line surrounding the substrate region. It may include.
일 실시예에 있어서, 상기 2개의 액티브 영역들 중 하나에 각각의 비트 라인이 전기적으로 연결되고, 상기 2개의 액티브 영역들 중 다른 하나에 상기 복수의 셀 커패시터들의 각각이 전기적으로 연결될 수 있다.In example embodiments, each bit line may be electrically connected to one of the two active regions, and each of the cell capacitors may be electrically connected to the other one of the two active regions.
일 실시예에 있어서, 상기 수직 방향으로 적층되는 주변 회로들을 더 포함할 수 있다.In an embodiment, the semiconductor device may further include peripheral circuits stacked in the vertical direction.
본 발명의 실시예들에 따른 디램은 메모리 셀들을 수직 방향으로 적층함으로써 디램의 점유 면적을 감소할 수 있다. 다시 말해, 본 발명의 실시예들에 따른 디램은 단위 면적당 메모리 셀들의 개수를 증가시킬 수 있다.The DRAM according to the embodiments of the present invention can reduce the occupied area of the DRAM by stacking memory cells in a vertical direction. In other words, the DRAM according to embodiments of the present invention may increase the number of memory cells per unit area.
또한 본 발명의 실시예들에 따른 삼차원 디램은 각 층별로 커다란 환형의 커패시터가 상응하는 트랜지스터를 둘러싸거나 각 층별로 많은 수의 작은 커패시터들이 상응하는 트랜지스터의 주위에 환형으로 배치됨으로써 디램의 삼차원 수직 구조를 효율적으로 구현할 수 있다.In addition, the three-dimensional DRAM according to embodiments of the present invention has a three-dimensional vertical structure of a DRAM because a large annular capacitor surrounds a corresponding transistor in each layer, or a large number of small capacitors are annularly disposed around the corresponding transistor in each layer. Can be implemented efficiently.
도 1은 이차원 셀 구조를 갖는 디램을 나타내는 도면이다.
도 2 내지 5는 디램 셀의 수직 구조의 일 예를 나타내는 도면들이다.
도 6은 본 발명의 실시예들에 따른 트랜지스터 주위를 둘러싸는 환형의 커패시터를 포함하는 디램 셀의 수직 구조를 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 트랜지스터 주위에 형성되는 복수의 커패시터들을 포함하는 디램 셀의 수직 구조를 나타내는 도면이다.
도 8은 디램 셀의 트랜지스터 주위에 형성되는 복수의 커패시터들을 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 라인들의 셀-투-셀 인터페이스 및 패터닝을 나타내는 도면이다.1 is a diagram illustrating a DRAM having a two-dimensional cell structure.
2 to 5 are diagrams showing an example of the vertical structure of the DRAM cell.
FIG. 6 illustrates a vertical structure of a DRAM cell including an annular capacitor surrounding a transistor according to embodiments of the present disclosure.
7 is a diagram illustrating a vertical structure of a DRAM cell including a plurality of capacitors formed around a transistor according to embodiments of the present disclosure.
8 is a diagram illustrating a plurality of capacitors formed around a transistor of a DRAM cell.
9 illustrates a cell-to-cell interface and patterning of lines according to embodiments of the present invention.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It is not intended to be limited to the embodiments described in.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.As the inventive concept allows for various changes and numerous modifications, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that the described feature, number, step, operation, component, part, or combination thereof exists, but one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. .
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. The same reference numerals are used for the same components in the drawings, and duplicate descriptions of the same components are omitted.
도 1은 이차원 셀 구조를 갖는 디램을 나타내는 도면이다.1 is a diagram illustrating a DRAM having a two-dimensional cell structure.
도 1에 도시된 바와 같이, 일반적으로 각각의 디램 셀은 하나의 트랜지스터와 하나의 커패시터를 포함하며, 반도체 기판에 이차원 구조로 형성된다. 이차원 디램 셀의 수평적인 미세공정의 축소(shrink)로 인하여 셀 커패시터도 축소가 원활히 이루어져야 하지만, 메모리 셀의 한정된 면적 내에서 Cb/Cs 등 셀 커패시턴스의 적정 용량을 만족시키기 위해서는 셀 커패시터의 수평적인 실제 사이즈가 줄어드는 대신 수직적인 높이를 증가시켜야 한다. 공정 상의 한계로 인하여 이러한 셀 커패시터의 수직 형태가 기울어지는 등의 어려움이 있다.As shown in FIG. 1, each DRAM cell generally includes one transistor and one capacitor, and is formed in a semiconductor substrate in a two-dimensional structure. Although the cell capacitor should be smoothly reduced due to the shrinking of the horizontal microprocess of the two-dimensional DRAM cell, in order to satisfy the appropriate capacity of the cell capacitance such as Cb / Cs within the limited area of the memory cell, Instead of decreasing size, you should increase the vertical height. Due to process limitations, the vertical shape of the cell capacitor is inclined.
도 2 내지 5는 디램 셀의 수직 구조의 일 예를 나타내는 도면들이다.2 to 5 are diagrams showing an example of the vertical structure of the DRAM cell.
도 2 및 3에 도시된 구조에서는 디램 셀은 맨 위층에 커패시터가 형성된다. 각각의 디램 셀은 하나의 트랜지스터와 하나의 커패시터를 포함하여야 하므로, 도 2 및 3의 경우에는 수직 방향으로 임의의 개수의 디램 셀들이 효율적으로 형성될 수 없다.In the structure shown in FIGS. 2 and 3, the DRAM cell has a capacitor formed on the top layer. Since each DRAM cell must include one transistor and one capacitor, in the case of FIGS. 2 and 3, any number of DRAM cells cannot be efficiently formed in the vertical direction.
도 4 및 5의 구조에서는 워드라인(WL)에 해당하는 게이트를 수평으로 빼내서 SOI(silicon on insulator)를 새로 형성하는 구조를 통해 커패시터들의 수평적인 병렬 연결을 도모하여, 도 2 및 3의 한계를 수평으로 해결하고 있다. 그러나, 도 4 및 5의 구조 역시 수직 방향으로 임의의 개수의 디램 셀들이 효율적으로 형성될 수 없다.In the structures of FIGS. 4 and 5, the horizontal parallel connection of the capacitors is achieved by removing the gate corresponding to the word line WL horizontally to form a silicon on insulator (SOI), thereby limiting the limits of FIGS. 2 and 3. I solve it horizontally. 4 and 5, however, any number of DRAM cells in the vertical direction may not be efficiently formed.
도 6은 본 발명의 실시예들에 따른 트랜지스터 주위를 둘러싸는 환형의 커패시터를 포함하는 디램 셀의 수직 구조를 나타내는 도면이다. 도 7은 본 발명의 실시예들에 따른 트랜지스터 주위에 형성되는 복수의 커패시터들을 포함하는 디램 셀의 수직 구조를 나타내는 도면이다. 도 8은 디램 셀의 트랜지스터 주위에 형성되는 복수의 커패시터들을 나타내는 도면이다. 도 9는 본 발명의 실시예들에 따른 라인들의 셀-투-셀 인터페이스 및 패터닝을 나타내는 도면이다.FIG. 6 illustrates a vertical structure of a DRAM cell including an annular capacitor surrounding a transistor according to embodiments of the present disclosure. 7 is a diagram illustrating a vertical structure of a DRAM cell including a plurality of capacitors formed around a transistor according to embodiments of the present disclosure. 8 is a diagram illustrating a plurality of capacitors formed around a transistor of a DRAM cell. 9 illustrates a cell-to-cell interface and patterning of lines according to embodiments of the present invention.
도 6 내지 9를 참조하면, 본 발명의 실시예들에 따른 디램은 삼차원 수직 셀 구조를 갖는다. 즉, 본 발명의 실시예들에 따른 디램은 메모리 셀들을 단위공정을 반복하여 수직으로 적층한 삼차원 구조를 갖는다. 메모리 셀들은 N개의(N은 2 이상의 자연수) 층으로서 수직 구현이 가능하다. 도 6에는 수직 방향, 즉 Z 방향으로 적층된 디램 메모리 셀들의 하나의 그룹이 도시되어 있다. 이러한 복수의 셀 그룹들이 도 8에 도시된 바와 같이 수평 방향, 즉 X 방향 및 Y 방향으로 반복하여 형성될 수 있다. 6 to 9, a DRAM according to embodiments of the present invention has a three-dimensional vertical cell structure. That is, the DRAM according to embodiments of the present invention has a three-dimensional structure in which memory cells are vertically stacked by repeating a unit process. The memory cells may be vertically implemented as N (N is a natural number of 2 or more) layers. 6 illustrates one group of DRAM memory cells stacked in a vertical direction, that is, a Z direction. Such a plurality of cell groups may be repeatedly formed in the horizontal direction, that is, the X direction and the Y direction, as shown in FIG. 8.
도 6 및 7에는 하나의 셀 그룹이 도시되어 있다.6 and 7 show one cell group.
도 6 및 7을 참조하면, 셀 그룹은 수직 방향으로 적층되는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들은, 상기 수직 방향으로 적층되는 복수의 트랜지스터들 및 상기 복수의 트랜지스터들의 각각의 주위에 형성되고 상기 수직 방향으로 적층되는 복수의 셀 커패시터들을 포함한다. 하나의 트랜지스터와 하나의 셀 커패시터가 하나의 디램 셀을 형성한다.6 and 7, a cell group includes a plurality of memory cells stacked in a vertical direction. The plurality of memory cells include a plurality of transistors stacked in the vertical direction and a plurality of cell capacitors formed around each of the plurality of transistors and stacked in the vertical direction. One transistor and one cell capacitor form one DRAM cell.
수직 방향으로 적층되는 디램 셀들의 트랜지스터들은 중심부의 실린더 형태를 이루도록 적층되어 형성될 수 있다. 상기 실린더는 원형일 수도 있고, 사각형, 오각형 등의 임의 형태의 실린더일 수도 있다. 셀 커패시터들은 상기 중심부를 둘러싸는 주변부에 수직 방향으로 적층되어 형성된다. Transistors of DRAM cells stacked in a vertical direction may be stacked to form a cylinder shape of a central portion. The cylinder may be circular, or may be a cylinder of any shape, such as a quadrangle and a pentagon. Cell capacitors are formed by being stacked in a vertical direction on the periphery surrounding the center.
각각의 트랜지스터는 수직 방향으로 배치되는 2개의 액티브 영역들(N+), 2개의 액티브 영역들(N+) 사이에 배치되는 기판 영역(P-sub) 및 기판 영역(P-sub)을 둘러싸는 링 형태의 워드 라인(WL)을 포함한다. 제6 항에 있어서, 도 6 및 7에 도시된 바와 같이, 각각의 디램 셀에 대하여, 2개의 액티브 영역들(N+) 중 하나에 각각의 비트 라인(BL)이 전기적으로 연결되고, 2개의 액티브 영역들(N+) 중 다른 하나에 각각의 셀 커패시터가 전기적으로 연결된다.Each transistor has a ring shape surrounding two active regions N + disposed in the vertical direction, a substrate region P-sub disposed between the two active regions N +, and the substrate region P-sub. Word line WL. 7. The bit line BL is electrically connected to one of two active regions N + for each DRAM cell, and as shown in FIGS. 6 and 7. Each cell capacitor is electrically connected to another one of the regions N +.
일 실시예에서, 각 디램 셀의 셀 커패시터는 도 6에 도시된 바와 같이 큰 커패시턴스를 갖는 하나 이상의 커다란 환형의 커패시터가 층별로 상기 실린더 내의 상응하는 트랜지스터의 주위를 감싸도록 형성될 수 있다.In one embodiment, the cell capacitor of each DRAM cell may be formed such that one or more large annular capacitors with large capacitance wrap around the corresponding transistor in the cylinder, layer by layer, as shown in FIG. 6.
다른 실시예에서, 각 디램 셀의 커패시터는 도 7 및 8에 도시된 바와 같이, 작은 커패시턴스를 갖는 많은 수의 커패시터들이 층별로 상기 실린더 내의 상응하는 트랜지스터의 주위를 감싸도록 환형으로 촘촘하게 배치되어 형성될 수 있다.In another embodiment, the capacitors of each DRAM cell may be formed by forming a large number of capacitors with small capacitances annularly arranged to wrap around the corresponding transistor in the cylinder layer by layer, as shown in FIGS. 7 and 8. Can be.
도 6 내지 9에서는 워드라인(WL) 및 비트라인(BL)의 배치 및 연결을 단순화하여 표현하였으나, 이러한 라인들의 배치 및 연결 방법은 제품에 따라 다양한 실시예들이 구현될 수 있다.6 to 9 simplifies the arrangement and connection of the word line WL and the bit line BL, but various embodiments of the arrangement and connection of these lines may be implemented according to a product.
한편, 디램 셀 어레이의 삼차원 수직 구조로 인한 주변 회로, 예를 들어, 셀 및 코어 이외의 로직, 회로, 입출력, 디캡, 등의 구성요소들, 즉 주변 회로도 수직 적층이 가능하다.Meanwhile, peripheral circuits such as logic, circuits, input / output, decaps, etc. other than cells and cores, that is, peripheral circuits due to the three-dimensional vertical structure of the DRAM cell array, may be vertically stacked.
이와 같이, 본 발명의 실시예들에 따른 디램은 메모리 셀들을 수직 방향으로 적층함으로써 디램의 점유 면적을 감소할 수 있다. 다시 말해, 본 발명의 실시예들에 따른 디램은 단위 면적당 메모리 셀들의 개수를 증가시킬 수 있다. 또한 본 발명의 실시예들에 따른 삼차원 디램은 각 층별로 커다란 환형의 커패시터가 상응하는 트랜지스터를 둘러싸거나 각 층별로 많은 수의 작은 커패시터들이 상응하는 트랜지스터의 주위에 환형으로 배치됨으로써 디램의 삼차원 수직 구조를 효율적으로 구현할 수 있다.As described above, the DRAM according to the embodiments of the present invention can reduce the occupation area of the DRAM by stacking memory cells in a vertical direction. In other words, the DRAM according to embodiments of the present invention may increase the number of memory cells per unit area. In addition, the three-dimensional DRAM according to embodiments of the present invention has a three-dimensional vertical structure of a DRAM because a large annular capacitor surrounds a corresponding transistor in each layer, or a large number of small capacitors are annularly disposed around the corresponding transistor in each layer. Can be implemented efficiently.
본 발명의 실시예들은 삼차원 디램 셀 구조는 다양한 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.The embodiments of the present invention may be usefully used in various devices and systems for the three-dimensional DRAM cell structure. In particular, embodiments of the present invention may include a memory card, a solid state drive (SSD), a computer, a laptop, a cellular phone, a smart phone, an MP3 player, and a personal digital device. Assistants (PDAs), Portable Multimedia Players (PMPs), digital TVs, digital cameras, portable game consoles, and the like can be more usefully applied to electronic devices.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the present invention has been described with reference to the preferred embodiments, those skilled in the art will understand that various modifications and changes can be made without departing from the spirit and scope of the invention.
Claims (8)
상기 복수의 셀 그룹들의 각각은, 수직 방향으로 적층되는 복수의 메모리 셀들을 포함하고,
상기 복수의 메모리 셀들은,
상기 수직 방향으로 적층되는 복수의 트랜지스터들; 및
상기 복수의 트랜지스터들의 각각의 주위에 형성되고 상기 수직 방향으로 적층되는 복수의 셀 커패시터들을 포함하는 디램(dynamic random access memory).A plurality of cell groups repeatedly arranged in a horizontal direction,
Each of the plurality of cell groups includes a plurality of memory cells stacked in a vertical direction,
The plurality of memory cells,
A plurality of transistors stacked in the vertical direction; And
And a plurality of cell capacitors formed around each of the plurality of transistors and stacked in the vertical direction.
상기 복수의 트랜지스터들이 상기 수직 방향으로 적층되어 형성되는 중심부; 및
상기 중심부를 둘러싸고 상기 복수의 셀 커패시터들이 상기 수직 방향으로 적층되어 형성되는 주변부를 포함하는 것을 특징으로 하는 디램.The method of claim 1, wherein each of the plurality of cell groups,
A center in which the plurality of transistors are stacked in the vertical direction; And
And a peripheral portion surrounding the central portion and formed by stacking the plurality of cell capacitors in the vertical direction.
상기 중심부는 실린더 형태를 이루는 것을 특징으로 하는 디램.The method of claim 2,
The central portion of the DRAM characterized in that the form of a cylinder.
상기 복수의 셀 커패시터들의 각각은,
상기 중심부에 형성되는 상기 복수의 트랜지스터들의 각각을 환형으로 둘러싸도록 링 형태로 형성되는 것을 특징으로 하는 디램.The method of claim 2,
Each of the plurality of cell capacitors,
DRAM is formed in a ring shape to surround each of the plurality of transistors formed in the center in an annular shape.
상기 복수의 셀 커패시터들의 각각은,
상기 중심부에 형성되는 상기 복수의 트랜지스터들의 각각을 환형으로 배치되는 복수의 커패시터들을 포함하는 것을 특징으로 하는 디램.The method of claim 2,
Each of the plurality of cell capacitors,
And a plurality of capacitors disposed in an annular shape with each of the plurality of transistors formed in the center portion.
상기 복수의 트랜지스터들의 각각은,
상기 수직 방향으로 배치되는 2개의 액티브 영역들;
상기 2개의 액티브 영역들 사이에 배치되는 기판 영역; 및
상기 기판 영역을 둘러싸는 링 형태의 워드 라인을 포함하는 것을 특징으로 하는 디램.The method of claim 2,
Each of the plurality of transistors,
Two active regions disposed in the vertical direction;
A substrate region disposed between the two active regions; And
And a ring-shaped word line surrounding the substrate area.
상기 2개의 액티브 영역들 중 하나에 각각의 비트 라인이 전기적으로 연결되고,
상기 2개의 액티브 영역들 중 다른 하나에 상기 복수의 셀 커패시터들의 각각이 전기적으로 연결되는 것을 특징으로 하는 디램.The method of claim 6,
Each bit line is electrically connected to one of the two active regions,
And each of the plurality of cell capacitors is electrically connected to the other one of the two active regions.
상기 수직 방향으로 적층되는 주변 회로들을 더 포함하는 것을 특징으로 하는 디램.According to claim 1,
And peripheral circuits stacked in the vertical direction.
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