KR20190092211A - 차동 비아 회로를 구비한 회로 기판 및 전자 장치 - Google Patents

Abstract

본 발명의 일 실시예는, 제1 차동 신호 라인과 제2 차동 신호 라인을 갖는 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 일부 영역이 오픈된 클리어런스 영역을 포함하는 접지 패턴을 갖는 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 제3 차동 신호 라인과 제4 차동 신호 라인을 갖는 제3 유전체층과, 상기 제2 유전체층의 클리어런스 영역을 통해서, 상기 제1 및 제2 차동 신호 라인과 상기 제3 및 제4 차동 신호 라인을 각각 연결하는 제1 및 제2 차동 비아를 포함하며, 상기 제1 및 제2 차동 신호 라인은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 폭방향으로 돌출된 용량성 보상 패턴을 갖는 회로 기판을 제공한다.

Description

차동 비아 회로를 구비한 회로 기판 및 전자 장치{CIRCUIT BOARD HAVING CIRCUIT WITH DIFFERENTIAL VIAS AND ELECTRONIC DEVICE INCLUDING THE SAME}

본 발명은 회로 기판 및 전자 장치에 관한 것으로, 특히 비아(vias)로 구현된 고속 차동 채널(differential channels)을 갖는 회로 기판 및 전자 장치에 관한 것이다.

비아는 수동 채널에서 가장 일반적인 불연속성(discontinuity)이며, 트레이스(trace)를 스위치 레이어로 전환(transition)하는데 널리 사용된다. 또한, 비아는 능동 소자의 전원 및 접지면 사이의 연결을 제공하는데에도 적용된다. 특히, 초당 최대 멀티 기가비트의 데이터 속도를 갖는 고속 채널에서 불연속성의 아마추어 설계는 원하지 않는 손실, 반사, 잡음 및 심각한 신호/전력 무결성(integrity) 및 전자파 장애(EMI) 문제를 야기할 수 있다.

특허 문헌 1 내지 5는 비아의 임피던스를 제어하는 다양한 방법을 제공하고 있으나, 선행 특허 모두는 싱글 엔디드 비아에 적용되는 방법에 대해서만 언급하고 있다. 최근 사용되는 고속 채널에서, 차동 신호(differential signals)는 초당 멀티 기가 비트의 신호 전달을 구현하기 위한 일반적인 설계이다.

종래에는, 차동 전기 라인(differential electrical lines)의 임피던스 제어 및 패키지 트레이스의 커패시턴스 보상에 대해서 관심을 갖고 있으나, 지금까지 차동 비아의 클리어런스에 의해 유발되는 유도 변동을 완화하기 위한 제안은 없다.

종래의 싱글-엔디드 비아(single-ended via)의 임피던스 제어방법은 아래의 특허를 참조할 수 있다.

특허문헌 1: 미국공개특허 2006-0258187: 임피던스 제어 비아 구조(Impedance controlled via structure) 특허문헌 2: 미국등록특허 4,494,083: 마이크로 신호를 위한 임피던스 정합 스트립라인 전환(Impedance matching stripline transition for microwave signals) 특허문헌 3: 미국등록특허 6,400,234: 스트립라인 피딩 장치(Strip line feeding apparatus) 특허문헌 4: 미국공개특허 2014-0196941: 접지기준을 갖는 최적화된 비아 컷아웃 (Optimized via cutouts with ground references) 특허문헌 5: 미국공개특허 2004-0263181: 도전성 트레이스와 컴포넌트와 이로써 형성된 구조 사이의 임피던스 최소화 방법(Methods for minimizing the impedance discontinuity between a conductive trace and a component and structures formed thereby)

본 발명에서 해결하고자 하는 과제들 중 하나는 차동 비아에서의 클리어런스에 의해 유도된 채널 인덕티브 변동(channel inductive fluctuation)을 제어할 수 있는 회로 기판 및 이를 포함한 전자 장치를 제공하는데 있다.

본 발명의 일 실시예는, 제1 차동 신호 라인과 제2 차동 신호 라인을 갖는 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 일부 영역이 오픈된 클리어런스 영역을 포함하는 접지 패턴을 갖는 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 제3 차동 신호 라인과 제4 차동 신호 라인을 갖는 제3 유전체층과, 상기 제2 유전체층의 클리어런스 영역을 통해서, 상기 제1 및 제2 차동 신호 라인과 상기 제3 및 제4 차동 신호 라인을 각각 연결하는 제1 및 제2 차동 비아를 포함하며, 상기 제1 및 제2 차동 신호 라인은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 폭방향으로 돌출된 용량성 보상 패턴을 갖는 회로 기판을 제공한다.

일 실시예에서, 상기 용량성 보상 패턴은 상기 제1 및 제2 차동 신호 라인에 각각 마주하도록 배치되는 제1 및 제2 용량성 보상 패턴을 포함한다. 일 예에서, 상기 제1 및 제2 용량성 보상 패턴은 각각 범프 구조를 가지며, 일정한 간격을 갖도록 배열될 수 있다. 다른 예에서, 상기 제1 및 제2 용량성 보상 패턴은 서로 교대로 배치된 빗살(interdigitated comb) 구조를 가질 수 있다.

본 발명의 일 실시예는, 회로 기판과, 상기 회로 기판 상에 실장된 반도체 칩을 포함하는 전자 장치를 제공한다. 상기 회로 기판은, 제1 차동 신호 라인과 제2 차동 신호 라인을 갖는 제1 유전체층과, 상기 제1 유전체층 상에 배치되며, 일부 영역이 오픈된 클리어런스 영역을 포함하는 접지 패턴을 갖는 제2 유전체층과, 상기 제2 유전체층 상에 배치되며, 제3 차동 신호 라인과 제4 차동 신호 라인을 갖는 제3 유전체층과, 상기 제3 및 제4 차동 신호 라인의 일 영역에 배치되며 상기 반도체 칩의 단자들에 각각 연결된 연결 패드들과, 상기 제2 유전체층의 클리어런스 영역을 통해서, 상기 제1 및 제2 차동 신호 라인과 상기 제3 및 제4 차동 신호 라인을 각각 연결하는 제1 및 제2 차동 비아를 포함하며, 상기 제1 및 제2 차동 신호 라인은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 폭방향으로 돌출된 용량성 보상 패턴을 갖는다.

일 실시예에서, 상기 연결 패드들은 상기 클리어런스 영역과 중첩된 영역 밖에 위치하며, 상기 제3 및 제4 차동 신호 라인은 상기 연결 패드들이 위치한 영역과 상기 클리어런스 영역과 중첩된 영역 사이에 폭방향으로 돌출된 추가적인 용량성 보상 패턴을 가질 수 있다.

본 실시예에 따른 용량성 보상 를 이용하여 팬-인/팬-아웃 영역의 클리어런스에서 임피던스를 제어함으로써 클리어런스에 의해 유도된 채널 인덕티브 변동을 안정화시킬 수 있다. 본 실시예에 따른 용량성 보상 패턴은 회로 기판 및 패키지 레벨에서 신호 전송을 위한 차동 비아가 있는 고속 채널에서 유익하게 사용될 수 있다.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도1은 본 발명의 일 실시예에 따른 차동 비아 회로를 구비한 회로 기판을 나타내는 분해사시도이다.
도2는 도1에 도시된 차동 비아 회로를 구비한 회로 기판을 나타내는 평면도이다.
도3a는 도2에 도시된 차동 비아를 갖는 회로에서의 임피던스 분포를 나타내는 개략도이며, 도3b는 본 실시예에 따른 임피던스 제어용 용량성 보상 구조가 적용되기 전에 차동 비아 회로에서의 임피던스 분포를 나타내는 개략도이다.
도4는 본 발명의 제1 실시예(범프형상)에 따른 차동 비아 회로를 구비한 회로 기판을 나타내는 평면도이다.
도5a 및 도5b는 본 발명의 제2 실시예(빗살형상)에 따른 차동 비아 회로를 구비한 회로 기판을 나타내는 평면도이다.
도6a 및 도6b는 본 발명의 제1 실시예(범프형상)에 채용가능한 임피던스 제어용 용량성 보상 패턴의 다양한 변형예를 나타내는 개략도이다.
도7a 내지 도7d는 본 발명의 일 실시예에 채용가능한 임피던스 제어용 용량성 보상 패턴(빗살형상)의 다양한 변형예를 나타내는 개략도이다.
도8 및 도9는 각각 본 발명의 다양한 실시예에 따른 전자 장치를 나타내는 개략 단면도이다.
도10은 본 발명의 일 실시예에 따른 회로 기판의 차동 비아 회로 영역을 나타내는 단면도이다.
도11은 다양한 크기와 위치의 용량성 보상 패턴에 따른 용량성 픽업에 의한 임피던스 제어효과를 나타내는 그래프이다.
도12는 다양한 크기와 위치의 용량성 보상 패턴에 따른 용량성 픽업에 의한 차동 손실을 비교하는 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 구체적인 실시예를 상세히 설명하기로 한다.

도1은 본 발명의 일 실시예에 따른 차동 비아 회로를 구비한 회로 기판을 나타내는 분해사시도이며, 도2는 도1에 도시된 차동 비아 회로를 구비한 회로 기판을 나타내는 평면도이다.

도1 및 도2를 참조하면, 본 실시예에 따른 회로 기판(100)은, 제1 차동 신호 라인(115P)과 제2 차동 신호 라인(115N)을 갖는 제1 유전체층(110a)과, 상기 제1 유전체층(110a) 상에 배치되며 접지 패턴(116)을 갖는 제2 유전체층(110b)과, 상기 제2 유전체층(110b) 상에 배치되며 제3 차동 신호 라인(117P)과 제4 차동 신호 라인(117P)을 갖는 제3 유전체층(110c)과, 상기 제1 및 제2 차동 신호 라인(115P,115N)과 상기 제3 및 제4 차동 신호 라인(117P,117N)을 각각 연결하는 제1 및 제2 차동 비아(119P,119N)를 포함한다.

본 명세서에 사용되는 "차동 비아(differential vias)"는 차동 신호를 전송하도록 구성된 비아를 말하며, 예를 들어 제1 차동 비아(119P)는 양의 값과 관련된 비아이며, 제2 차동 비아(119N)는 음의 값과 관련된 비아일 수 있다. 제1 및 제2 차동 비아(119P,119N)는 한 쌍의 결합된 전송라인(transmission lines)를 제공할 수 있다. 예를 들어, 제1 차동 비아(119P)는 제1 및 제3 차동 신호 라인(115P,117P)과 수직 방향으로 연결되어 제1 전송 라인을 제공한다. 이와 유사하게, 제2 차동 비아(119N)는 제2 및 제4 차동 신호 라인(115N,117N)과 수직 방향으로 연결되어 제2 전송 라인을 제공한다. 이러한 한 쌍의 전송라인의 결합된 영역은 수직 방향으로 복귀 경로(return path)가 없는 팬-인(fan-in)/팬-아웃(fan-out) 영역에 걸쳐 위치할 수 있다. 본 명세서에 사용되는 "차동 비아 회로"는 차동 비아를 구비한 회로를 말한다. 예를 들어, 앞서 설명된 차동 비아와 차동 신호 라인들이 포함된 전송라인을 의미할 수 있다.

본 실시예에 따른 회로 기판(100)은 반도체 칩 패키지를 위한 기판(예, 인터포저)일 수 있다. 특히, 1Gbps 이상의 데이터 전송 속도 및/또는 넓은 대역에서 사용되는 반도체 칩(예, 마이크로 프로세서)을 위한 패키지 기판일 수 있다.

본 실시예에서, 제1 및 제2 차동 비아(119P,119N)는 상기 제2 및 제3 유전체층(110b,110c)을 관통하여 형성될 수 있다. 상기 제2 유전체층(110b)에 위치한 접지 패턴(116)은 상기 제1 및 제2 차동 비아(119P,119N)와 접속되지 않도록 일부 영역이 오픈된 클리어런스 영역(CA)을 포함한다.

상기 제1 및 제2 차동 비아(119P,119N)는 수동 채널에서 가장 일반적인 불연속 요소로서, 트레이스의 레이어로 전환하는데 널리 사용된다. 상기 클리어런스 영역(CA)은, 비아 패드와 인접한 기준 평면인 접지 패턴(116) 사이의 간격으로 조정될 수 있으며, 비아 패드 자체의 커패시턴스를 변경시킬 수 있다. 본 실시예에 따른 차동 비아의 회로 구조에서, 제1 차동 비아(119P)와 제2 차동 비아(119N)는 클리어런스 영역(CA)을 공유한다. 클리어런스 영역(CA)은 필연적으로 팬-인/아웃 트레이스의 복귀 경로를 제거하고, 임피던스의 변동(fluctuation)을 발생시킨다. 이러한 임피던스 변동은 고속 IP에서 링크의 임피던스 변동으로 IP 성능을 저하시키고, 심지어 오작동을 유발할 수 있다.

이를 방지하기 위한 제1 및 제2 차동 비아(119P,119N)에 대한 임피던스 제어 방안으로서, 본 실시예에서는 차동 신호 라인에 용량성 보상 패턴을 제공한다.

본 실시예에 따른 용량성 보상 패턴(105)은 상기 제1 및 제2 차동 신호 라인(115P,115N)에서 상기 클리어런스 영역(CA)과 중첩된 영역과 인접한 부분에 배치되며, 폭방향으로 돌출된 형상의 패턴을 갖는다.

이와 같이, 제1 및 제2 차동 신호 라인(115P,115N)에 용량성 보상 패턴(105)을 도입함으로써 수평 용량성 결합(horizontal capacitive coupling)에 의해 유도 변동을 완화시킬 수 있다. 즉, 인덕티브 변동을 유발하는 클리어런스 영역(CA)의 인접한 영역에서 제1 및 제2 차동 신호 라인(115P,115N)의 기하 구조의 변화를 이용하여 임피던스를 위한 용량성 결합을 픽업함으로써 클리어런스 영역(CA)에 의한 인덕티브 변동을 효과적으로 완화시킬 수 있다.

본 실시예에 채용된 용량성 보상 패턴(105)은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 상기 클리어런스 영역과 중첩된 영역 내로 연장될 수 있다("I"로 표시된 부분 참조). 이와 같이, 충분한 용량성 결합을 보장할 수 있다.

본 실시예에 채용된 용량성 보상 패턴(105)은 상기 제1 및 제2 차동 신호 라인(115P,115N)에 각각 마주하도록 배치되는 제1 및 제2 용량성 보상 패턴(105a,105b)을 포함할 수 있다.

도1 및 도2에 도시된 바와 같이, 제1 및 제2 용량성 보상 패턴(105a,105b)은 각각 단일한 구조, 예를 들어 범프 형상을 갖는다. 제1 및 제2 용량성 보상 패턴(105a,105b)의 폭(w)과 돌출 높이(h)에 따라 캐패시턴스 값을 조정하여 임피던스를 정량적으로 제어할 수 있다.

이와 같이, 본 실시예에 따른 제1 및 제2 용량성 보상 패턴(105a,105b)은 클리어런스 영역(CA)에 의한 임피던스의 변동(fluctuation)을 완화시킬 수 있다.

예를 들어, 임피던스 제어용 용량성 보상 패턴(105)을 도입하지 않은 경우에는, 도3b에 도시된 바와 같이, 클리어런스 영역(CA)에 의해 임피던스의 변동이 발생되며, 변동된 임피던스는 타겟 차동 임피던스(TDR impedence)에 비해 상당히 크게 나나며, 앞서 설명한 바와 같이, 이러한 큰 임피던스 변동은 고속 IP에서 링크의 임피던스 변동으로 IP 성능을 저하시키고, 오작동을 유발할 수 있다.

이에 반해, 제1 및 제2 용량성 보상 패턴(105a,105b)을 제1 및 제2 차동 신호 라인(115P,115N)에서 클리어런스 영역(CA)과 중첩된 영역과 인접한 영역에서 그 중첩된 영역까지 연장시킴으로써 픽업 캐패시턴스(capcitance picking up)를 발생시키고, 도3a에 도시된 바와 같이, 변동된 임피던스를 효과적으로 안정화시킬 수 있다(굵은 실선 참조). 이러한 측면에서, 상기 용량성 보상 패턴(105)은 "용량성 픽업(capacitive picking-up) 구조"라고도 할 수 있다.

이와 같이, 본 실시예에 따른 회로 기판(100)은 패키지 및 회로 기판 레벨에서 신호 전송을 위한 차동 비아가 있는 고속 채널에서 유익하게 사용될 수 있다.

본 발명에서 인덕티브 피크를 최소화하기 위해서 도입되는 용량성 보상 패턴은 다양한 형상으로 구현될 수 있다. 크게, 앞선 실시예에서 제안된 범프 형상(단일 구조체)의 용량성 보상 패턴뿐만 아니라, 서로 교차 배열된 빗살(interdigitated comb) 구조의 용량성 보상 패턴으로 구현될 수도 있다. 또한, 범프 형상 용량성 보호 패턴도 다양한 형태로 변경될 수 있다.

도4는 본 발명의 제1 실시예(범프형상)에 따른 차동 비아 회로를 구비한 회로 기판을 나타내는 평면도이다.

도4를 참조하면, 본 실시예에 채용된 용량성 보상 패턴(105')은 앞선 실시예와 유사하게 단일체인 범프 형상을 갖되, 차동 비아에 인접한 영역까지 연장된 형태를 가질 수 있다.

상기 용량성 보상 패턴(105')은 서로 마주하는 방향으로 돌출된 제1 및 제2 용량성 패턴(105a',105b')을 포함할 수 있다. 제1 및 제2 차동 신호 라인(115P,115N)은 제1 및 제2 차동 비아(119P,119N)와 인접할수록 간격이 커질 수 있으며, 이 경우에 상기 제1 및 제2 용량성 패턴(105a',105b')은 제1 및 제2 차동 비아(119P,119N)와 인접한 영역에서도 일정한 간격을 갖도록 돌출된 정도를 더 크게 가질 수 있다.

이와 같이, 용량성 보상 패턴(105')은 단일한 구조를 가지면서, 제1 및 제2 용량성 패턴(105a',105b')은 패턴 면적과 함께 위치와 형상을 다양하게 변경시킬 수 있다.

도5a 및 도5b는 본 발명의 제2 실시예(빗살형상)에 따른 차동 비아 회로를 구비한 회로 기판을 나타내는 평면도이다. 본 실시예에 따른 용량성 보상 패턴은, 앞선 실시예와 달리, 각각 빗살 형상을 가지며, 다양한 형상을 가지며, 형성 위치를 다양하게 변경시킬 수 있다.

도5a을 참조하면, 본 실시예에 따른 용량성 보상 패턴(135)은 상기 제1 및 제2 차동 신호 라인(115P,115N)에 각각 마주하도록 배치되는 복수의 제1 및 제2 용량성 패턴(135a,135b)을 포함한다. 상기 복수의 제1 및 제2 용량성 패턴(135a,135b)은 서로 교대로 배치된 빗살(interdigitated comb) 구조를 가지며, 상기 클리어런스 영역(CA)과 중첩된 영역과 인접한 부분에서 상기 클리어런스 영역(CA)과 중첩된 영역 내로 연장될 수 있다.

도5b을 참조하면, 본 실시예에 따른 용량성 보상 패턴(135')은 앞선 실시예와 유사하게 서로 교대로 배치된 빗살 구조를 갖는 복수의 제1 및 제2 용량성 패턴(135a',135b')을 포함한다. 상기 복수의 제1 및 제2 용량성 패턴(135a',135b')은 제1 및 제2 차동 비아(119P,119N)에 인접한 영역까지 확장되어 배열되며, 간격이 유지되도록 제1 및 제2 차동 비아(119P,119N)에 인접할수록 빗살의 길이가 길어질 수 있다.

본 실시예에서 채용가능한 용량성 보상 패턴은 사다리꼴 형상이나 일반적인 빗살 형상으로 예시하였으나, 반원형, 타원형, 사각형 또는 다각형과 같이 다양한 형상을 갖거나 비대칭 또는 비스듬한 구조를 갖도록 형성될 수 있다. 또한, 용량성 보상 패턴의 배열은 인덕티브 변동에 영향을 미칠 수 있는 범위에서 다양한 위치로 변경되도록 구현될 수 있다.

우선, 도6a 및 도6b는 본 발명의 제1 실시예(범프형상)에 채용가능한 임피던스 제어용 용량성 보상 패턴의 다양한 변형예를 나타내는 개략도이다.

도6a를 참조하면, 한 쌍의 용량성 보상 구조(405a)는 삼각형상을 가지며, 비스듬하면서 일정한 폭의 간격을 갖도록 배열될 수 있다. 도6b를 참조하면, 한 쌍의 용량성 보상 구조(405b)는 육각형상을 가지며, 일정한 폭의 간격을 갖도록 배열될 수 있다.

도7a 내지 도7d는 본 발명의 일 실시예에 채용가능한 임피던스 제어용 용량성 보상 패턴(빗살형상)의 다양한 변형예를 나타내는 개략도이다.

도7a를 참조하면, 한 쌍의 용량성 보상 구조(406a)는 각각의 빗살이 삼각형상을 가지며 나란히 교대로 배열될 수 있다. 도7b를 참조하면, 한 쌍의 용량성 보상 구조(406b)는 각각의 빗살이 오각형상을 가지며 나란히 교대로 배열될 수 있다.

도7c를 참조하면, 한 쌍의 용량성 보상 구조(406c)는 각각의 빗살이 일 방향으로 비스듬하게 배열될 수 있으며, 도7d를 참조하면, 한 쌍의 용량성 보상 구조(406d)는 각각의 빗살이 앞선 예(406c)와 다른 크기와 각도를 가지며 다른 방향으로 비스듬하게 배열될 수 있다.

이하, 본 실시예에 따른 용량성 보상 장치와 종래의 전송라인에 대한 커패시턴스 보상 또는 임피던스 제어를 위한 장치의 주요한 차이를 설명한다. 종래의 장치는 모두 전송 라인 자체에만 집중되어 있으며, 본 발명과 같이 임피던스의 변동에 대한 팬-인/팬-아웃 트레이스에 대한 안티 패드의 효과를 인지하고 있지 않았다. 그러나, 본 실시예에 따른 용량성 보상 패턴은 트레이스(또는 신호라인)-비아 연결 시스템의 팬-인/팬-아웃 영역의 클리어런스에서 발생하는 임피던스의 유도 변동에 대한 용량성 픽업에 사용된다.

본 실시예에 따른 장치의 핵심 특징은 안티 패드 영역에 위치하는 커패시턴스 픽업 구조이며, 앞서 설명한 바와 같이, 보상된 수평 용량성 결합에 의해 유도 변동을 완화한다는 것이다

본 실시예에 따른 장치는 패키지(즉, 전자장치) 및 회로 기판 레벨에서 신호 전송을 위한 차동 비아가 있는 고속 채널에 유익하게 사용될 수 있다. 최근 또는 향후의 고속 IP에서는 링크의 임피던스 변동으로 IP 성능이 저하되고 오작동이 발생할 수 있다.

이하, 본 발명의 다른 실시예로서, 전자 장치 레벨에서 구현된 용량성 보상 패턴을 도8 및 도9를 참조하여 설명한다.

도8 및 도9는 각각 본 발명의 다양한 실시예에 따른 전자 장치를 나타내는 개략 단면도이다.

우선, 도8을 참조하면, 본 실시예에 따른 전자 장치(300A)는 회로 기판(100A)과 상기 회로 기판(100A)에 탑재된 반도체 칩(200)을 포함한다.

본 실시예에 채용되는 반도체 칩(200)은 로직(logic) 칩 및/또는 메모리 칩일 수 있다. 예를 들어, 로직 칩은 컨트롤러(controller) 및/또는 마이크로프로세서(microprocessor)를 포함하며, 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) 및 HBD(high-band memory) 칩 중 적어도 하나일 수 있다.

본 실시예에 채용된 회로 기판(100A)은 단면으로 도시되어 있을 뿐이며, 도1에 도시된 회로 기판(100)과 유사하게, 차동 전송 신호라인을 구비한 것으로 이해할 수 있다. 상기 회로 기판(100A)은 제1 및 제2 차동 신호 라인(115)을 갖는 제1 유전체층(110a)과, 상기 제1 유전체층(110a) 상에 배치되며, 클리어런스 영역(CA)이 마련된 접지 패턴(116)을 갖는 제2 유전체층(110b)과, 상기 제2 유전체층(110b) 상에 배치되며 제1 및 제2 비아 패드(117)를 갖는 제3 유전체층(110c)과, 상기 제1 및 제2 차동 신호 라인(115)과 상기 제1 및 제2 비아 패드(117)을 각각 연결하는 제1 및 제2 차동 비아(119)를 포함한다. 상기 제1 및 제2 비아 패드(117)에는 제1 및 제2 연결 패드(212)가 형성되며, 제1 및 제2 연결 패드(212)에 각각 범프(210)가 연결되도록 반도체 칩(220)이 실장될 수 있다.

본 실시예에서, 클리어런스 영역(CA), 즉 제1 및 제2 차동 비아(119)가 위치한 영역은 앞선 실시예와 달리 팬 인 영역(FI)에 위치하므로, 용량성 보상 패턴(미도시)은 제1 유전체층(110a) 상에 위치한 제1 및 제2 차동 신호 라인(115)의 영역(Ⅰ)에 형성될 수 있다.

도9를 참조하면, 본 실시예에 따른 전자 장치(300B)는 회로 기판(100B)과 상기 회로 기판(100B)에 탑재된 반도체 칩(200)을 포함한다.

본 실시예에 채용된 회로 기판(100B)은 단면으로 도시되어 있을 뿐이며, 도1에 도시된 회로 기판(100)과 유사하게, 차동 전송 신호라인을 구비한 것으로 이해할 수 있다.

상기 회로 기판(100B)은 제1 및 제2 차동 신호 라인(115)을 갖는 제1 유전체층(110a)과, 상기 제1 유전체층(110a) 상에 배치되며 접지 패턴(116)을 갖는 제2 유전체층(110b)과, 상기 제2 유전체층(110b) 상에 배치되며 제3 및 제4 차동 신호 라인(117)을 갖는 제3 유전체층(110c)과, 상기 제1 및 제2 차동 신호 라인(115)과 상기 제3 및 제4 차동 신호 라인(117)을 각각 연결하는 제1 및 제2 차동 비아(119)를 포함하며, 상기 제3 및 제4 차동 신호 라인(117)의 일 영역에 제1 및 제2 연결 패드(212)가 배치되며, 상기 반도체 칩(200)(특히, 반도체 칩의 단자)은 범프들에 의해 각각 제1 및 제2 연결 패드에 연결될 수 있다.

한편, 제1 및 제2 차동 비아(119)는 제1 및 제2 차동 신호 라인(115)과 제3 및 제4 차동 신호 라인(117)과 수직 방향으로 연결하여 제1 및 제2 신호 전송 라인을 제공한다.

본 실시예에서, 클리어런스 영역, 즉 차동 비아가 위치한 영역은 앞선 실시예와 달리 팬 인 영역(FI)이 아니라 팬 아웃 영역(FO)에 위치하므로, 도9에 도시된 회로 기판(100A)과 달리, 용량성 보상 패턴(미도시)은 제1 유전체층(110a) 상에 위치한 제1 및 제2 차동 신호 라인(115)의 영역(Ⅰ) 외에도, 추가적으로 제3 유전체층(110c) 상에 위치한 제3 및 제4 차동 신호 라인(117)의 영역(Ⅱ)에도 형성될 수 있다. 이러한 추가적인 용량성 보상 패턴의 확보를 통해서 더 높은 픽업 용량값으로 큰 폭의 인덕티브 변동을 제어할 수 있다.

도10은 본 발명의 일 실시예에 따른 회로 기판의 차동 비아 회로 영역을 나타내는 단면도이다.

도10을 참조하면, 본 실시예에 따른 회로 기판(100C)은 유전체층들의 층수와, 접지층 등의 배치만을 제외하고 도9에 도시된 회로 기판(100B)와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도9에 도시된 회로 기판(100B)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.

도10을 참조하면, 도10에 도시된 회로 기판(100C)은 제1 및 제3 유전체층(110a,110c) 사이에 2개의 제2 유전체층(110b-1.110b-2)를 포함할 수 있다. 또한, 제1 유전체층(110a)의 상면 및 하면에 각각 접지층(G1,G2)이 배치되며, 2개의 제2 유전체층(110b-1,110b-2)의 상면에도 클리어런스 영역(CA1,CA2)을 갖는 접지층(G3,G4)이 형성될 수 있다. 일부 실시예에서, 일부 층에는 다른 신호 라인이나 파워 라인(PL)이 추가될 수 있다. 제3 유전체층(110c) 상면에는 접지층(G5)이 형성될 수 있다.

이와 같이, 본 실시예에 채용가능한 회로 기판은 유전체층의 수에 한정되지 않으며, 특히 제1 및 제3 유전체층 사이에 클리어런스 영역을 제공하는 제2 유전체층도 복수로 형성될 수 있다. 또한, 각 유전체층의 신호 라인이 형성되지 않는 다른 영역에는 접지라인이나 다른 파워라인 등이 형성되는 등 다양하게 설계될 수 있다.

본 실시예에 따른 용량성 보상 패턴에 의한 인덕티브 변동 효과를 확인하기 위해서 아래와 같은 테스트를 실시하였다.

다양한 크기와 위치의 범프 형상 구조물을 아래의 표와 같이 설계하였다.

비교예 및 실시예 a 내지 d는, 동일한 차동 신호 라인과 차동 비아를 회로 기판을 사용하되, 비교예의 경우에는 용량성 보상 패턴을 채용하지 않고, 실시예a에 따른 용량상 보상 패턴는 도2에 도시된 범프 형상과 유사하게 형성하였으며, 실시예a에 따른 용량상 보상 패턴을 기준으로, 실시예b의 경우에는 위치를 차동 비아에 인접하도록 조정하고(도5 참조), 실시예c 및 d의 경우에는 각각 패턴의 높이와 폭을 일정 정도 크게 조정하였다.

구분	용량성 보상 패턴 조건
	폭(w)	높이(h)	위치
실시예a	w1	h1	도2 참조
실시예b	w1	h1	도5 참조
실시예c	w1	h2(>h1)	도2 참조
실시예d	w2(>w1)	h1	도2 참조

이러한 다양한 크기와 위치에 따른 용량성 보상 패턴에 따른 효과를 분석하여, 그 결과는 표2와 도11 및 도12의 그래프로 나타내었다. 도11은 다양한 크기와 위치의 용량성 보상 패턴에 따른 용량성 픽업에 의한 임피던스 제어효과를 나타내는 그래프이며, 도12는 다양한 크기와 위치의 용량성 보상 패턴에 따른 용량성 픽업에 의한 차동 손실을 비교하는 그래프이다.

구분	커플링 type	임피던스	타겟차동임피던스의 편차
비교예	inductive	90.676	6.68%
실시예a	flat	86.601	1.89%
실시예b	flat	86.42	1.67%
실시예c	capacitive	82.546	2.89%
실시예d	capacitive	81.947	3.59%

우선, 표2와 도11에 나타난 바와 같이, 용량성 픽업 효과에 의해 임피던스 변동이 완화되며, 크기와 위치에 따라 그 정도가 다소 변화될 수 있었다.

보상장치가 없는 비교예의 경우에는, 목표 임피던스 85Ω에 대해 6.88 %의 인덕티브 편차를 나타낸다. 본 실시예에 따른 용량성 보상 패턴을 구현한 경우에는, 임피던스의 용량성 파티션이 크게 향상되었고, 실시예 1 및 2에서는 편차가 2 % 미만으로 플랫(flat)한 임피던스를 도달하였다. 범프의 폭과 높이를 추가적으로 변경함으로써, 용량성 보상 패턴에 의한 픽업 용량이 커져 실시예 3과 실시예 4와 같이 용량성 임피던스를 발생할 수 있다. 이러한 실시예들에 따른 결과를 통해서 더 큰 인덕티브 변동까지도 보상하는데 사용할 수 있다.

본 실시예에 따른 용량성 보상 패턴을 채용함으로써 바람직하게 타겟 차동 임피던스 기준으로 ±5% 이내의 범위가 되도록 제어할 수 있다.

따라서, 적절한 크기와 위치는 실제 설계에서 차동 비아의 클리어런스로 인해 야기되는 필수 인덕티브 피크를 기반으로 결정될 수 있다. 또한, 추가 용량성 보상 구조는 원래 전송 라인의 차동 삽입 손실(differential insertion loss)이 최대 30 ㎓로 변경하지 않을 수 있으나(도12 참조), 향후에 개발되는 초고속 채널이 요구되는 전자 장치 및 이에 사용되는 회로 기판의 차동 회로에 유익하게 채용될 수 있을 것이다.

이와 같이, 차동 비아는 수동 채널에서 가장 일반적인 불연속이며, 트레이스를 스위치 레이어로 전환하는데 널리 사용된다. 다양한 직렬 IP (PCIe, SATA, USB, HDMI, DP, MPHY, CPHY, DPHY 등) 및 병렬 IP (DDR, LPDDR 등)를 위한 고속 채널에서 차동 라인 및 비아는 불가피하게 구현될 수 있다. 안정적인 임피던스는 신호 전송의 품질에 중요한 요소이며, 안티 패드의 클리어런스는 항상 임피던스에 인덕티브 변동을 일으킬 수 있다. 고속 채널의 성능을 보장하기 위해 차동 비아의 클리어런스에 의해 유도되는 채널 인덕티브 변동의 임피던스 제어를 위한 본 발명의 용량성 보상 패턴이 유익하게 채용될 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

1. 제1 차동 신호 라인과 제2 차동 신호 라인을 갖는 제1 유전체층;
   상기 제1 유전체층 상에 배치되며, 일부 영역이 오픈된 클리어런스 영역을 포함하는 접지 패턴을 갖는 제2 유전체층;
   상기 제2 유전체층 상에 배치되며, 제3 차동 신호 라인과 제4 차동 신호 라인을 갖는 제3 유전체층; 및
   상기 제2 유전체층의 클리어런스 영역을 통해서, 상기 제1 및 제2 차동 신호 라인과 상기 제3 및 제4 차동 신호 라인을 각각 연결하는 제1 및 제2 차동 비아;를 포함하며,
   상기 제1 및 제2 차동 신호 라인은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 폭방향으로 돌출된 용량성 보상 패턴을 갖는 회로 기판.
   
2. 제1항에 있어서,
   상기 용량성 보상 패턴은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 상기 클리어런스 영역과 중첩된 영역 내로 연장되는 회로 기판.
   
3. 제1항에 있어서,
   상기 용량성 보상 패턴은 상기 제1 및 제2 차동 신호 라인에 각각 마주하도록 배치되는 제1 및 제2 용량성 보상 패턴을 포함하는 회로 기판.
   
4. 제3항에 있어서,
   상기 제1 및 제2 용량성 보상 패턴은 각각 범프 구조를 가지며, 일정한 간격을 갖도록 배열되는 회로 기판.
   
5. 제3항에 있어서,
   상기 제1 및 제2 용량성 보상 패턴은 서로 교대로 배치된 빗살(interdigitated comb) 구조를 가지는 회로 기판.
   
6. 제5항에 있어서,
   상기 제1 및 제2 용량성 보상 패턴의 상기 빗살 구조는 일정한 방향으로 경사지게 배열되는 회로 기판.
   
7. 제1항에 있어서,
   상기 제2 유전체층은 상기 제1 및 제3 유전체층 사이에 배치된 복수의 유전체층을 포함하는 회로 기판.
   
8. 제1항에 있어서,
   상기 제3 및 제4 차동 신호 라인은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 폭방향으로 돌출된 추가적인 용량성 보상 패턴을 갖는 회로 기판.
   
9. 회로 기판; 및
   상기 회로 기판 상에 실장된 반도체 칩을 포함하며,
   상기 회로 기판은,
   제1 차동 신호 라인과 제2 차동 신호 라인을 갖는 제1 유전체층과,
   상기 제1 유전체층 상에 배치되며, 일부 영역이 오픈된 클리어런스 영역을 포함하는 접지 패턴을 갖는 제2 유전체층과,
   상기 제2 유전체층 상에 배치되며, 제3 차동 신호 라인과 제4 차동 신호 라인을 갖는 제3 유전체층과,
   상기 제3 및 제4 차동 신호 라인의 일 영역에 배치되며 상기 반도체 칩의 단자들에 각각 연결된 연결 패드들과,
   상기 제2 유전체층의 클리어런스 영역을 통해서, 상기 제1 및 제2 차동 신호 라인과 상기 제3 및 제4 차동 신호 라인을 각각 연결하는 제1 및 제2 차동 비아를 포함하며,
   상기 제1 및 제2 차동 신호 라인은 상기 클리어런스 영역과 중첩된 영역과 인접한 부분에서 폭방향으로 돌출된 용량성 보상 패턴을 갖는 전자 장치.
   
10. 제9항에 있어서,
    상기 연결 패드들은 상기 클리어런스 영역과 중첩된 영역 밖에 위치하며, 상기 제3 및 제4 차동 신호 라인은 상기 연결 패드들이 위치한 영역과 상기 클리어런스 영역과 중첩된 영역 사이에 폭방향으로 돌출된 추가적인 용량성 보상 패턴을 갖는 전자 장치.

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