KR20190081577A

KR20190081577A - 표시 장치

Info

Publication number: KR20190081577A
Application number: KR1020170184215A
Authority: KR
Inventors: 윤현명; 신철상; 신태화; 조현국
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-12-29
Filing date: 2017-12-29
Publication date: 2019-07-09
Also published as: KR102494467B1

Abstract

본 발명의 일 실시예에 따른 표시 장치는 제1 기판과 상기 제1 기판과 대향하여 배치된 제2 기판을 포함하고, 상기 제1 기판에는 제1 방향으로 배치된 복수의 게이트 배선 및 상기 제1 방향과 다른 제2 방향으로 배치된 복수의 데이터 배선이 배치된 표시 패널 및 표시 패널의 상기 제1 기판에 배치되고, 상기 복수의 게이트 배선에 게이트 신호를 인가하는 게이트 구동회로를 포함하고, 게이트 구동회로에 대응되는 영역 상에 배치된 상기 제2 기판에는 블랙 매트릭스와 반사층이 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 게이트 인 패널(Gate In Panel; GIP) 형태로 장착된 게이트 구동회로를 포함하는 표시 장치에 관한 것이다.

현재 다양한 표시 장치들이 개발 및 시판되고 있다. 예를 들어, 액정 표시 장치(liquid crystal display device; LCD), 전계 방출 표시 장치(field emission display device; FED), 전기 영동 표시 장치(electro-wetting display device; EWD) 및 유기 발광 표시 장치(organic light emitting display device; OLED), 양자점 표시 장치(quantum dot display device; QD) 등의 표시 장치가 있다.

이러한 표시 장치는 영상을 표시하기 위한 화소 어레이들이 배치된 표시 패널 및 표시 패널에 배치된 데이터 배선들에 데이터 신호를 공급하는 데이터 구동회로, 게이트 펄스를 표시 영역에 배치된 게이트 배선들에 순차적으로 공급하는 게이트 구동회로 및 데이터 구동회로와 게이트 구동회로를 제어하는 타이밍 컨트롤러 등과 같은 구동회로를 포함한다.

이와 같은 구동회로 중 게이트 구동회로는 최근 화소 어레이들과 함께 표시 패널에 내장하는 게이트 인 패널(Gate In Panel; 이하 'GIP'라 함) 형태로 표시 장치에 적용되고 있다.

GIP는 게이트 전압을 순차적으로 출력하기 위한 시프트 레지스터(Shift Register)를 포함하고, 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stages)을 포함한다.

이러한 GIP는 표시 패널의 박막 트랜지스터 제조 시 함께 제조된다. 최근 들어, 표시 장치의 응답 속도 향상을 위하여 표시 패널 및 GIP를 구성하는 박막 트랜지스터들을 기존의 비정질 실리콘(a-Si:H)에서 산화물(oxide) 박막 트랜지스터로 구성되도록 하고 있다.

그러나, 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 빠른 전자 이동도를 갖는 장점이 있으나, 문턱 전압의 음의 방향 쉬프트 양이 매우 적은 단점이 있다. 이로 인해 산화물 박막 트랜지스터로 게이트 구동회로가 구성되는 경우 박막 트랜지스터들의 열화를 줄일 수 없어 게이트 구동회로의 신뢰성이 저하되는 단점이 있다.

본 명세서가 해결하고자 하는 과제는 게이트 구동회로의 동작 신뢰성이 향상된 표시 장치를 제공하는 것이다.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 제1 기판과 상기 제1 기판과 대향하여 배치된 제2 기판을 포함하고, 상기 제1 기판에는 제1 방향으로 배치된 복수의 게이트 배선 및 상기 제1 방향과 다른 제2 방향으로 배치된 복수의 데이터 배선이 배치된 표시 패널 및 표시 패널의 상기 제1 기판에 배치되고, 상기 복수의 게이트 배선에 게이트 신호를 인가하는 게이트 구동회로를 포함하고, 게이트 구동회로에 대응되는 영역 상에 배치된 상기 제2 기판에는 블랙 매트릭스와 반사층이 배치될 수 있다.

이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 게이트 박막 트랜지스터에 입사되는 광량이 증가되도록 반사층을 형성함으로써 반사층이 형성된 게이트 박막 트랜지스터의 문턱 전압의 특성을 개선하여 게이트 구동회로의 동작 신뢰성을 향상시킬 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명은 게이트 구동회로를 구성하는 게이트 박막 트랜지스터 중 일부 게이트 박막 트랜지스터에 입사되는 광량이 증가되도록 반사층을 형성함으로써 반사층이 형성된 게이트 박막 트랜지스터의 문턱 전압의 특성을 개선하여 게이트 구동회로의 동작 신뢰성을 향상시킬 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 2는 도 1의 표시 장치의 표시 영역의 일부 구성을 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 구성을 설명하기 위한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 표시장치의 게이트 구동회로에 구비된 각 스테이지의 구성을 나타낸 등가회로도이다.
도 5는 도 4의 구동 타이밍을 개략적으로 나타낸 타이밍도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 게이트 구동회로의 일부 구성을 나타낸 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.

또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

본 발명의 실시예들은 액정표시장치를 기초로 설명하였으나, 본 발명은 액정표시장치에 한정되지 않고 유기발광표시장치 등의 모든 표시장치에 적용 가능하다.

이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타낸 블록도이다. 도 2는 도 1의 표시 장치의 표시 영역의 일부 구성을 나타낸 단면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 표시 패널(110), 게이트 구동회로(120), 데이터 구동회로(130) 및 타이밍 컨트롤러(140)를 포함한다.

표시 패널(110)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측으로 각종 신호라인들이나 구동회로가 배치된 비표시 영역(N/A)을 포함한다.

표시 영역(A/A)은 복수 개의 화소(P)들이 배열되고, 각각의 화소(P)들이 표시하는 계조를 기반으로 화상을 표시한다. 표시 영역(A/A)에는 제1 방향으로 배치된 n개의 게이트 배선(GL1, … GLn)과 제1 방향과 다른 방향으로 배치된 m개의 데이터 배선(DL1, … DLm)이 배열된다. 복수 개의 화소(P)는 n개의 게이트 배선(GL1, … GLn) 및 m개의 데이터 배선(DL1, … DLm)을 통해 인가된 구동신호 또는 구동전압에 의해 화상을 표시한다.

표시 영역(A/A)은, 도 2에 도시된 바와 같이, 제1 기판(B_SUB)과 제2 기판(U-SUB)을 포함하고, 제1 기판(B_SUB)과 제2 기판(U_SUB) 사이에 배치된 액정층(LC)을 포함한다. 제1 기판(B-SUB) 상에는 게이트 전극(GE), 게이트 전극(GE) 상에 배치된 액티브층(ACT), 액티브층(ACT) 상의 소스 전극(SE) 및 소스 전극(SE)과 이격되어 배치된 드레인 전극(DE)을 포함한 박막 트랜지스터(TFT)가 배치된다. 이때, 액티브층(ACT)은 응답속도 향상을 위해 산화물(Oxide) 반도체 물질로 이루어질 수 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터(TFT)는 게이트 전극(GE)과 액티브층(ACT) 사이에 게이트 절연막(GI)이 배치되고, 소스 전극(SE) 및 드레인 전극(DE) 상에는 제1 절연막(INS1)이 배치된다. 제1 절연막(INS1) 상에는 컬러필터(CF)가 배치되고, 컬러필터(CF) 상에는 평탄화막(PAC)이 배치된다. 평탄화막(PAC) 상에는 공통 전극(CE)이 배치된다. 공통 전극(CE) 상에는 제2 절연막(INS2)이 배치되고, 제2 절연막(INS2) 상에는 화소 전극(PE)이 배치된다. 이때, 화소 전극(PE)은 제1 절연막(INS1), 평탄화막(PAC) 및 제2 절연막(INS2)에 형성된 콘택홀에 의해 박막 트랜지스터(TFT)의 드레인 전극(DE)과 전기적으로 연결된다. 이와 같은 제1 기판(B-SUB)과 이격되어 제2 기판(U-SUB)이 배치되고, 제2 기판(U-SUB)에는 박막 트랜지스터(TFT)가 형성된 비 개구 영역에 대응하여 블랙 매트릭스(BM)가 배치된다. 이와 같이, 본 발명의 일 실시예에 따른 표시 패널(110)은 COT(Color filter On TFT) 구조를 가질 수 있다.

비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 배선 등, 예를 들어, 게이트 구동회로(120)가 배치된다.

게이트 구동회로(120)는 타이밍 컨트롤러(140)로부터 전송된 게이트 구동회로의 제어신호(GCS)에 따라 순차적으로 게이트 배선(GL1, … GLn)들에 게이트 신호를 공급한다. 게이트 구동회로(120)는 시프트 레지스터 및 레벨 시프터 등을 포함할 수 있다.

일반적인 게이트 구동회로는 표시 패널과 독립되게 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결되는 형태로 구성될 수 있으나, 본 발명의 일 실시예에 따른 표시 장치의 게이트 구동회로(120)는 표시 패널(110)의 기판 제조 시 박막 패턴 형태로 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있다. 도 1에서는 표시 패널(100)의 비표시 영역(N/A)에 하나의 게이트 구동회로(120)만 구비되는 것으로 도시하였으나, 이에 한정되는 것은 아니고, 2개의 게이트 구동회로(120)가 배치될 수 있다.

게이트 구동회로(120)는 시프트 레지스터를 포함하는 복수의 스테이지를 포함한다. 이러한 게이트 구동회로(120)에 대한 상세 구성은 다음 도 3 내지 도 7을 참조하여 상세히 살펴보기로 한다.

데이터 구동회로(130)는 타이밍 컨트롤러(140)로부터 전송된 데이터 구동회로의 제어신호(DCS)에 의해 샘플링 신호를 생성하고, 타이밍 컨트롤러(140)로부터 입력되는 영상 데이터를 샘플링 신호에 따라 래치하여 데이터 신호로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 신호를 데이터 배선(DL1, … DLm)들에 공급한다. 데이터 구동회로(130)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(110)에 집적화되어 배치될 수도 있다. 또한, 데이터 구동회로(130)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.

타이밍 컨트롤러(140)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 구동회로(130)로 전송한다. 타이밍 컨트롤러(140)는 입력영상신호(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 구동회로(120) 및 데이터 구동회로(130)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호를 생성한다. 이때, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(110)에 정의된 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호이다. 타이밍 컨트롤러(140)는 타이밍 신호에 동기하여 게이트 구동회로(120)의 제어신호(GCS) 및 데이터 구동회로(130)의 제어신호(DCS)를 생성한다.

도 3은 본 발명의 일 실시예에 따른 게이트 구동회로의 구성을 설명하기 위한 블록도이다. 도 4는 본 발명의 일 실시예에 따른 표시장치의 게이트 구동회로에 구비된 각 스테이지의 구성을 나타낸 등가회로도이다. 도 5는 도 4의 구동 타이밍을 개략적으로 나타낸 타이밍도이다.

먼저, 도 3을 참조하면, 본 발명의 일 실시예에 따른 게이트 구동회로(120)는 전원전압 및 접지전압을 입력받고, 클럭신호(CLK)에 따라 게이트 배선에 게이트 출력 전압(VG1, VG2, VG3, VG4)을 출력하는 복수의 스테이지(ST1, ST2, ST3, ST4)를 포함하는 시프트 레지스터로 구성될 수 있다.

각각의 스테이지(ST1, ST2, ST3, ST4)는 출력 채널을 통해 순차적으로 위상이 쉬프트되는 다수의 게이트 전압(VG1, VG2, VG3, VG4)을 출력할 수 있다. 각 스테이지(ST1, ST2, ST3, ST4)에서 출력되는 각각의 게이트 전압(VG1, VG2, VG3, VG4)은 표시 영역(A/A)의 다수의 게이트 배선(GL)에 입력되고, 출력된 게이트 전압은 후단 스테이지들 중 하나의 게이트 스타트 신호(VST)로 입력되거나 전단 스테이지들 중 하나의 리셋 신호(RST)로 입력될 수 있다.

보다 구체적으로, 게이트 구동회로(120)의 제1 스테이지(ST1) 및 제2 스테이지(ST2)에는 타이밍 컨트롤러(140)로부터 출력된 게이트 스타트 신호(VST)가 입력되고, 제3 스테이지(ST3) 및 제4 스테이지(ST4)에는 전전단 스테이지에서 출력되는 게이트 전압, 즉 제1 스테이지(ST1)에서 출력되는 제1 게이트 전압(VG1) 및 제2 스테이지(ST2)에서 출력되는 제2 게이트 전압(VG2)이 게이트 스타트 신호(VST)로 입력될 수 있다.

게이트 구동회로(120)의 각 스테이지(ST1, ST2, ST3, ST4)에는 후후단 스테이지로부터 출력되는 게이트 전압이 리셋 신호(RST)로 입력될 수 있다. 예를 들어, 게이트 구동회로(120)의 제1 스테이지(ST1)는 제3 스테이지(ST3)에서 출력된 제3 게이트 전압(VG3)이 리셋신호(RST)로 입력될 수 있다. 게이트 구동회로(120)의 최후단에 배치된 2개의 스테이지에는 타이밍 컨트롤러(140)로부터 리셋신호(RST)가 입력되거나 또는 더미 스테이지에서 출력되는 게이트 전압이 리셋신호(RST)로 입력될 수 있다.

게이트 구동회로(120)의 각 스테이지(ST1, ST2, ST3, ST4)는, 도 4에 도시된 바와 같이, 복수의 박막 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)로 구현될 수 있다.

도 4를 참조하면, 게이트 구동회로(120)의 제N 스테이지(STn)는 외부에서 제공되는 신호들에 따라 제N 게이트 전압(VGn)을 생성하여 출력하는 제1 게이트 박막 트랜지스터(T1) 내지 제8 게이트 박막 트랜지스터(T8)를 포함할 수 있다.

제1 게이트 박막 트랜지스터(T1)는 게이트 구동회로(120)의 전전단 스테이지, 예를 들어, 제(N-2) 스테이지로부터 출력되는 제(N-2) 게이트 전압(VG(n-2))에 응답하여 전원전압(VDD)을 Q 노드에 공급할 수 있다.

제2 게이트 박막 트랜지스터(T2)는 전원전압(VDD)을 QB 노드에 공급할 수 있다.

제3 게이트 박막 트랜지스터(T3)는 QB 노드의 전압에 응답하여 Q 노드의 전압을 제어할 수 있다.

제4 게이트 박막 트랜지스터(T4)는 제(N-2) 스테이지로부터 출력되는 제(N-2) 게이트 전압(VG(n-2))에 응답하여 QB 노드를 방전시킬 수 있다.

제5 게이트 박막 트랜지스터(T5)는 Q 노드 전압에 응답하여 QB 노드를 방전시킬 수 있다.

제6 게이트 박막 트랜지스터(T6)는 게이트 구동회로(120)의 후후단 스테이지, 예를 들어, 제(N+2) 스테이지로부터 출력되는 제(N+2) 게이트 전압(VG(n+2))에 응답하여 Q 노드를 방전시킬수 있다.

제7 게이트 박막 트랜지스터(T7)는 QB 노드의 전압에 응답하여 출력 노드를 방전시킬 수 있다.

제8 게이트 박막 트랜지스터(T8)는 Q 노드 전압에 응답하여 출력 노드를 충전시키거나 QB 노드 전압에 응답하여 출력 노드를 방전시킬 수 있다.

이러한 제N 스테이지(STn)를 포함한 게이트 구동회로(120)의 각 스테이지는, 도 5에 도시된 바와 같이, 스타트 신호(VST)에 응답하여 Q 노드를 충전하고, 클럭신호(CLK)에 응답하여 Q 노드의 전위를 부트 스트랩핑(bootstrapping)하여 제8 게이트 박막 트랜지스터(T8)를 턴온시킴으로써 게이트 신호(VG)를 출력한다. 이후, 제N 스테이지는 리셋 신호에 응답하여 Q 노드의 전위를 고전위 레벨에서 저전위 레벨로 낮추고 이를 일정시간 유지한다. 이때, QB 노드는 Q 노드와 반대로 충전 및 방전된다. 즉, Q 노드가 고전위 레벨일 때에 QB 노드는 저전위 레벨을 가지며, Q 노드가 저전위 레벨일 때에 QB 노드는 고전위 레벨을 가진다.

이에 따라, 제N 스테이지에서는 QB 노드의 전위에 따라 스위칭되는 게이트 박막 트랜지스터, 예를 들어, 제3 게이트 박막 트랜지스터(T3), 제6 게이트 박막 트랜지스터(T6) 및 제7 게이트 박막 트랜지스터(T7)에는 포지티브 바이어스 스트레스(Positive Bias Stress; PBTS)가 쌓이게 되고, 포지티브 바이어스 스트레스(PBTS)는 표시 장치의 구동 시간 경과에 따라 누적되며, 이로 인해 제3 게이트 박막 트랜지스터(T3), 제6 게이트 박막 트랜지스터(T6) 및 제7 게이트 박막 트랜지스터(T7)들은 열화되어 문턱 전압이 양(+)의 방향으로 쉬프트된다.

이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100)는 게이트 구동회로(120)에서 포지티브 바이어스 스트레스(PBTS)가 쌓이는 특정 게이트 박막 트랜지스터가 배치되는 일부 영역에 반사층(RL)을 배치하고자 한다. 예를 들어, 게이트 구동회로(120)의 제3 게이트 박막 트랜지스터(T3), 제6 게이트 박박 트랜지스터(T6) 및 제7 게이트 박막 트랜지스터(T7)은 반사층이 형성되는 영역(RLA)일 수 있다. 이와 같이, 게이트 구동회로(120) 중 포지티브 바이어스 스트레스가 많은 일부 게이트 박막 트랜지스터가 배치된 영역에 반사층을 형성함으로써 산화물 반도체로 이루어지는 액티브층에 충분한 광량을 공급함으로써 게이트 구동회로의 포지티브 바이어스 스트레스를 보상하여 게이트 구동회로(120)의 동작 신뢰성을 향상시킬 수 있다.

이와 같은 본 발명의 일 실시예에 따른 게이트 구동회로(120)의 보다 상세한 구조에 대해 살펴보기로 한다.

도 6 및 도 7은 본 발명의 일 실시예에 따른 구동회로의 일부 구성을 나타낸 단면도이다.

먼저, 도 6을 참조하면, 게이트 구동회로(120)를 구성하는 제1 기판(B-SUB)에는 복수의 게이트 박막 트랜지스터와 신호 패드들(SP1, SP2)이 배치되고, 제2 기판(U-SUB)에는 블랙 매트릭스(BM)가 제2 기판(U-SUB) 전면에 배치될 수 있다. 또한, 표시 패널(110)에 광을 공급하기 위해 표시 패널(110)의 제1 기판(B-SUB) 배면에는 백라이트 유닛(200)이 배치될 수 있다.

제1 기판(B-SUB) 상에는 게이트 박막 트랜지스터, 예를 들어, 제3 게이트 박막 트랜지스터(T3)와 제7 게이트 박막 트랜지스터(T7)을 구성하는 각각의 게이트 전극(GE), 액티브층(ACT), 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 여기서, 액티브층(ACT)은 산화물(Oxide) 반도체 물질로 이루어질 수 있다. 이때, 게이트 전극(GE)과 액티브층(ACT)의 전기적 절연을 위해 게이트 전극(GE)과 액티브층(ACT) 사이에 게이트 절연막(GI)이 배치되고, 소스 전극(SE)과 드레인 전극(DE) 상에 제1 절연막(INS1)이 더 배치된다. 이러한 제 제1 절연막(INS1) 상에는 컬러 필터(CF)가 배치된다. 이와 같이, 컬러 필터(CF)가 상부에 배치되는 제2 기판(U-SUB)이 아닌 제1 기판(B-SUB)에 배치되는 경우 제1 기판(B-SUB)과 제2 기판(U-SUB)을 합착하는 공정에서 고려되는 합착 마진을 줄여 제2 기판(U-SUB)에 컬러 필터(CF)가 배치되는 경우에 비하여 개구율을 보다 향상시킬 수 있다. 컬러 필터(CF) 상에는 평탄화막(PAC)이 배치된다.

평탄화막(PAC) 상에는 공통 전극(CE)이 배치되고, 공통 전극(CE) 상에는 제2 절연막(INS2)이 배치되며, 제2 절연막(INS2) 상에 화소 전극(PE)이 배치된다. 이때, 화소 전극(PE)은 제3 박막 트랜지스터(T3) 및 제7 박막 트랜지스터(T7) 각각의 드레인 전극(DE)과 콘택되어 배치된다.

한편, 제1 기판(B-SUB)과 대향하여 배치된 제2 기판(U-SUB)에는 포지티브 바이어스 스트레스(PBTS)를 많이 받을 수 있는 제3 게이트 박막 트랜지스터(T3) 및 제7 게이트 박막 트랜지스터(T7)와 대응되는 영역에 반사층(RL)이 형성된다. 보다 상세하게, 반사층(RL)은 제2 기판(U-SUB)에서 블랙 매트릭스(BM) 하부에 배치될 수 있다. 즉, 반사층(RL)은 액정층(LC)과 인접하게 배치될 수 있다. 반사층(RL)은 제2 기판(U-SUB) 전면에 블랙 매트릭스(BM)가 배치됨으로 인해 백라이트 유닛(200)으로부터 입사된 광의 반사율이 적어질 수밖에 없고, 이에 따라 산화물 반도체로 이루어진 액티브층(ACT)의 반사율이 적어질 수 밖에 없다. 이와 같이, 액티브층(ACT)의 반사율이 적어지게 되면 게이트 구동회로(120)를 구성하는 일부 게이트 박막 트랜지스터의 포지티브 바이어스 스트레스(Positive Bias Stress; PBTS)가 점점 증가하게 된다. 이를 방지하기 위해 포지티브 바이어스 스트레스(PBTS)의 영향을 많이 받는 제3 게이트 박막 트랜지스터(T3)와 제7 게이트 박막 트랜지스터(T7)에 반사층(RL)을 형성하여 게이트 구동회로(120)의 소자 신뢰성을 향상시킬 수 있다. 이러한 반사층(RL)은 포지티브 바이어스 스트레스(PBTS) 영향을 많이 받지 않는 게이트 박막 트랜지스터와 대응되는 영역에는 배치되지 않는 것이 바람직할 것이다. 즉, 반사층(RL)은 제2 기판(U-SUB)에서, 도 7에 도시된 바와 같이, 패터닝되어 배치될 수 있다. 이러한 반사층(RL)은 높은 반사율을 갖는 물질로 이루어질 수 있고, 예를 들어, 구리(Cu)로 이루어질 수 있다. 본 발명의 일 실시예에서는 게이트 구동회로(120)에서 포지티브 바이어스 스트레스(PBTS)가 쌓이는 특정 게이트 박막 트랜지스터로 제3 게이트 박막 트랜지스터(T3), 제6 게이트 박막 트랜지스터(T6) 및 제7 게이트 박막 트랜지스터(T7)로 정의하여 설명하고 있으나, 이에 제한되는 것은 아니다. 예를 들어, 게이트 구동회로(120)를 이루는 게이트 박막 트랜지스터를 시뮬레이션했을 때 제3 게이트 박막 트랜지스터(T3), 제6 게이트 박막 트랜지스터(T6) 및 제7 게이트 박막 트랜지스터(T7) 외의 게이트 박막 트랜지스터에서 포지티브 바이어스 스트레스(PBTS)가 높게 나오면 해당 게이트 박막 트랜지스터와 대응되는 제2 기판(U-SUB)에 반사층(RL)을 형성할 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)는 산화물 반도체로 이루어지는 게이트 구동회로(120)의 게이트 박막 트랜지스터 중 포지티브 바이어스 스트레스(PBTS)의 영향을 많이 받는 특정 게이트 박막 트랜지스터에 대응되는 제2 영역에 반사층을 형성함으로써 포지티브 바이어스 스트레스(PBTS)로 인한 소자 열화를 최소화하여 게이트 구동회로(120)의 동작 신뢰성을 향상시킬 수 있다.

본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.

본 발명의 다른 특징에 따르면, 반사층은 블랙 매트릭스 상에 배치될 수 있다.

본 발명의 또다른 특징에 따르면, 복수의 게이트 박막 트랜지스터를 포함하고, 반사층은 상기 복수의 게이트 박막 트랜지스터 중 포지티브 바이어스 스트레스(PBTS)가 많은 적어도 하나 이상의 게이트 박막 트랜지스터에 대응하여 배치될 수 있다.

본 발명의 또다른 특징에 따르면, 복수의 게이트 박막 트랜지스터는 산화물 반도체로 이루어질 수 있다.

본 발명의 또다른 특징에 따르면, 복수의 게이트 박막 트랜지스터는 Q 노드에 대응하여 스위칭되는 복수의 제1 게이트 박막 트랜지스터부 및 QB 노드에 대응하여 스위칭되는 복수의 제2 게이트 박막 트랜지스터부를 포함할 수 있다.

본 발명의 또다른 특징에 따르면, 반사층은 복수의 제2 게이트 박막 트랜지스터부에 대응하여 배치될 수 있다.

본 발명의 또다른 특징에 따르면, 복수의 게이트 박막 트랜지스터는 전전단 스테이지에 응답하여 전원전압을 Q 노드에 공급하는 제1 게이트 박막 트랜지스터, 전원전압을 QB 노드에 공급하는 제2 게이트 박막 트랜지스터, QB 노드의 전압에 응답하여 Q 노드의 전압을 제어하는 제3 게이트 박막 트랜지스터, 전전단 스테이지로부터 출력되는 전전단 게이트 전압에 응답하여 QB 노드를 방전시키는 제4 게이트 박막 트랜지스터, Q 노드의 전압에 응답하여 상기 QB 노드를 방전시키는 제5 게이트 박막 트랜지스터, 후후단 스테이지로부터 출력되는 게이트 전압에 응답하여 상기 Q 노드를 방전시키는 제6 게이트 박막 트랜지스터, QB 노드의 전압에 응답하여 출력 노드를 방전시키는 제7 게이트 박막 트랜지스터 및 Q 노드의 전압에 응답하여 상기 출력 노드를 충전시키는 제8 박막 트랜지스터를 포함할 수 있다.

본 발명의 또다른 특징에 따르면, 반사층은 제3 게이트 박막 트랜지스터, 제6 게이트 박막 트랜지스터 및 제7 게이트 박막 트랜지스터와 대응하여 제2 기판에 배치될 수 있다.

본 발명의 또다른 특징에 따르면, 표시 패널의 배면에는 상기 표시 패널에 광을 제공하는 백라이트 유닛을 포함하고, 반사층은 상기 백라이트 유닛에서 제공된 광을 반사하도록 배치될 수 있다.

본 발명의 또다른 특징에 따르면, 표시 패널의 제1 기판에는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 박막 트랜지스터 상의 컬러필터, 컬러필터층 상의 공통 전극 및 컬러필터층 상의 화소 전극을 포함할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 게이트 구동회로
130: 데이터 구동부
140: 타이밍 컨트롤러
RL: 반사층

Claims

제1 기판과 상기 제1 기판과 대향하여 배치된 제2 기판을 포함하고, 상기 제1 기판에는 제1 방향으로 배치된 복수의 게이트 배선 및 상기 제1 방향과 다른 제2 방향으로 배치된 복수의 데이터 배선이 배치된 표시 패널; 및
상기 표시 패널의 상기 제1 기판에 배치되고, 상기 복수의 게이트 배선에 게이트 신호를 인가하는 게이트 구동회로를 포함하고,
상기 게이트 구동회로에 대응되는 영역 상에 배치된 상기 제2 기판에는 블랙 매트릭스와 반사층이 배치된, 표시 장치.
제1항에 있어서,
상기 반사층은 상기 블랙 매트릭스 상에 패터닝되어 배치된, 표시 장치.
제2항에 있어서,
상기 게이트 구동회로는 복수의 게이트 박막 트랜지스터를 포함하고,
상기 반사층은 상기 복수의 게이트 박막 트랜지스터 중 포지티브 바이어스 스트레스(PBTS)가 많은 적어도 하나 이상의 게이트 박막 트랜지스터에 대응하여 배치된, 표시 장치.
제3항에 있어서,
상기 복수의 게이트 박막 트랜지스터는 산화물 반도체로 이루어진, 표시 장치.
제4항에 있어서,
상기 복수의 게이트 박막 트랜지스터는
Q 노드에 대응하여 스위칭되는 복수의 제1 게이트 박막 트랜지스터부; 및
QB 노드에 대응하여 스위칭되는 복수의 제2 게이트 박막 트랜지스터부를 포함하는, 표시 장치.
제5항에 있어서,
상기 반사층은 상기 복수의 제2 게이트 박막 트랜지스터부에 대응하여 배치된, 표시 장치.
제4항에 있어서, 상기 복수의 게이트 박막 트랜지스터는,
전전단 스테이지에 응답하여 전원전압을 Q 노드에 공급하는 제1 게이트 박막 트랜지스터;
상기 전원전압을 QB 노드에 공급하는 제2 게이트 박막 트랜지스터;
상기 QB 노드의 전압에 응답하여 상기 Q 노드의 전압을 제어하는 제3 게이트 박막 트랜지스터;
상기 전전단 스테이지로부터 출력되는 전전단 게이트 전압에 응답하여 상기 QB 노드를 방전시키는 제4 게이트 박막 트랜지스터;
상기 Q 노드의 전압에 응답하여 상기 QB 노드를 방전시키는 제5 게이트 박막 트랜지스터;
후후단 스테이지로부터 출력되는 게이트 전압에 응답하여 상기 Q 노드를 방전시키는 제6 게이트 박막 트랜지스터;
상기 QB 노드의 전압에 응답하여 출력 노드를 방전시키는 제7 게이트 박막 트랜지스터; 및
상기 Q 노드의 전압에 응답하여 상기 출력 노드를 충전시키는 제8 박막 트랜지스터를 포함하는, 표시 장치.
제7항에 있어서,
상기 반사층은 상기 제3 게이트 박막 트랜지스터, 상기 제6 게이트 박막 트랜지스터 및 상기 제7 게이트 박막 트랜지스터와 대응하여 상기 제2 기판 상에 배치된, 표시 장치.
제3항에 있어서,
상기 표시 패널의 배면에는 상기 표시 패널에 광을 제공하는 백라이트 유닛을 포함하고,
상기 반사층은 상기 백라이트 유닛에서 제공된 광을 반사하도록 배치된, 표시 장치.
제1항에 있어서,
상기 표시 패널의 상기 제1 기판에는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터 상의 컬러필터;
상기 컬러필터층 상의 공통 전극; 및
상기 컬러필터층 상의 화소 전극을 포함하는, 표시 장치.