KR20190077685A - 반도체 공정의 제어 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 공정의 제어 방법은, 웨이퍼가 안착되는 정전척(electrostatic chuck, ESC)을 포함하는 챔버에서 플라즈마를 이용한 반도체 공정을 진행하는 단계, 상기 챔버에서 상기 반도체 공정을 진행하는 동안, 상기 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계, 및 상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력 중 적어도 하나를 이용하여 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는지 여부를 판단하는 단계를 포함한다.

Description

반도체 공정의 제어 방법{METHOD FOR CONTROLLING SEMICONDUCTOR PROCESS}
본 발명은 반도체 공정의 제어 방법에 관한 것이다.
반도체 장치는 다양한 반도체 공정들에 의해 제조될 수 있다. 반도체 공정들 중에는 챔버 내에서 강제로 플라즈마를 발생시키는 공정이 포함될 수 있으며, 일례로 챔버 내에서 발생하는 플라즈마를 이용하여 웨이퍼의 일부 또는 웨이퍼 상에 형성된 레이어들 중 일부를 제거하는 건식 식각 공정을 진행할 수 있다. 플라즈마를 이용하는 반도체 공정이 진행될 때, 챔버 내에는 라디칼 및 이온들이 형성될 수 있으며, 상기 라디칼 및 이온들은, 챔버에 공급되는 바이어스 전력에 의해 형성될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 건식 식각 공정 진행 중에 웨이퍼와 정전척 사이에서 발생할 수 있는 헬륨의 방전을 효과적으로 탐지할 수 있는 반도체 공정의 제어 방법을 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 공정의 제어 방법은, 웨이퍼가 안착되는 정전척(electrostatic chuck, ESC)을 포함하는 챔버에서 플라즈마를 이용한 반도체 공정을 진행하는 단계, 상기 챔버에서 상기 반도체 공정을 진행하는 동안, 상기 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계, 및 상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력 중 적어도 하나를 이용하여 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는지 여부를 판단하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 공정의 제어 방법은, 챔버가 플라즈마를 이용한 식각 공정을 진행하는 동안, 웨이퍼가 안착된 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계, 상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력의 크기를 기준 전압, 기준 전류, 및 기준 전력과 각각 비교하는 단계, 및 상기 정전척 전압이 기준 전압 이하로 감소하거나, 상기 정전척 전류가 기준 전류 이상으로 증가하거나, 상기 바이어스 전력이 기준 전력 이상으로 증가하면 상기 방전이 발생한 것으로 판단하여 상기 정전척 전압 및 상기 바이어스 전력 중 적어도 하나를 차단하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 공정의 제어 방법은, 챔버가 플라즈마를 이용한 식각 공정을 진행하는 동안, 웨이퍼가 안착된 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계, 상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력의 변화량을 제1 내지 제3 기준 변화량과 각각 비교하는 단계, 및 상기 정전척 전압의 변화량이 제1 기준 변화량보다 크거나, 상기 정전척 전류의 변화량이 제2 기준 변화량보다 크거나, 상기 바이어스 전력의 변화량이 제3 기준 변화량보다 크면 상기 방전이 발생한 것으로 판단하여 상기 정전척 전압 및 상기 바이어스 전력 중 적어도 하나를 차단하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 플라즈마를 이용한 반도체 공정이 진행되는 챔버 내의 다양한 위치에서 전압 또는 전류를 검출하고 이를 기준값과 비교하여 웨이퍼와 정전척 사이에서 방전이 발생하는지 여부를 판단할 수 있다. 따라서, 방전 발생을 효과적으로 탐지할 수 있으며, 방전 발생 시 정전척에 공급되는 전압 또는 챔버에 공급되는 바이어스 전력 등을 차단함으로써 웨이퍼 및 정전척을 효과적으로 보호할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 공정 장비를 나타낸 도면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 웨이퍼를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 공정 장비를 간단하게 나타낸 블록도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 설명하기 위해 제공되는 흐름도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 설명하기 위해 제공되는 회로도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 공정 장비를 나타낸 도면이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 설명하기 위해 제공되는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 공정 장비를 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 장비(100)는 플라즈마를 이용하여 반도체 공정을 진행하는 장비일 수 있다. 반도체 공정 장비(100)는 챔버(110), 척 전압 공급부(120), 제1 바이어스 전력 공급부(130), 제2 바이어스 전력 공급부(140), 및 가스 유입부(150) 등을 포함할 수 있다.
챔버(110)는 하우징(111), 정전척(Electrostatic Chuck, ESC)(112), 제1 바이어스 전극(113), 제2 바이어스 전극(114), 및 가스 유입부(115) 등을 포함할 수 잇다. 정전척(112)에는 반도체 공정을 진행할 웨이퍼(W)가 안착될 수 있으며, 일례로 정전척(112)의 상면에는 돌기 형상을 갖는 돌출부(112A)가 복수 개 형성될 수 있다. 웨이퍼(W)는 돌출부(112A) 상에 안착되며, 따라서 정전척(112)의 상면과 웨이퍼(W) 사이에는 공간이 존재할 수 있다. 정전척(112)의 상면과 웨이퍼(W)의 사이 공간에는, 웨이퍼(W)를 냉각하기 위한 목적으로 헬륨 가스 등이 채워질 수 있다.
일 실시예에서, 웨이퍼(W)는 척 전압 공급부(120)가 정전척(112)에 공급하는 전압에 의해 정전척(112) 상에 안착될 수 있다. 일례로 척 전압 공급부(120)는 정전압을 정전척(112)에 공급할 수 있으며, 상기 정전압은 수백 내지 수천 볼트의 크기를 가질 수 있다. 척 전압 공급부(120)는 정전척(112) 내부의 전극에 연결되어 정전압을 공급할 수 있으며, 정전척(112) 내부의 전극은 웨이퍼(W) 실질적인 전면에 마주하도록 형성될 수 있다.
반도체 공정을 진행하기 위해 가스 유입부(150)를 통해 반응 가스가 유입될 수 있다. 제1 바이어스 전력 공급부(130)는 정전척(112)의 하부에 위치한 제1 바이어스 전극(113)에 제1 바이어스 전력을 공급하며, 제2 바이어스 전력 공급부(140)는 정전척(112)의 상부에 위치한 제2 바이어스 전극(114)에 제2 바이어스 전력을 공급할 수 있다. 제1 바이어스 전력 공급부(130)와 제2 바이어스 전력 공급부(140) 각각은, 바이어스 전력을 공급하기 위한 고주파(RF) 파워 소스를 포함할 수 있다.
제1 바이어스 전력 및 제2 바이어스 전력에 의해 반응 가스의 라디칼(161)과 이온(162)을 포함하는 플라즈마(160)가 생성될 수 있으며, 플라즈마(160)에 의해 반응 가스가 활성화되어 반응성이 높아질 수 있다. 일례로, 반도체 공정 장비(100)가 식각 장비인 경우, 제1 바이어스 전력 공급부(130)가 제1 바이어스 전극(113)에 공급하는 제1 바이어스 전력에 의해, 반응 가스의 라디칼(161)과 이온(162)이 웨이퍼(W)로 집중될 수 있다. 웨이퍼(W)에 포함되는 반도체 기판 또는 레이어들 중 적어도 일부는 반응 가스의 라디칼(161) 및 이온(162)에 의해 건식으로 식각될 수 있다.
제1 바이어스 전극(113)과 제2 바이어스 전극(114) 각각에 공급되는 제1 바이어스 전력 및 제2 바이어스 전력에 의해 웨이퍼(W)의 상부에는 셀프-바이어스 전압이 발생할 수 있다. 일 실시예에서, 제1 바이어스 전극(113)에 공급되는 제1 바이어스 전력은 수천 내지 수만 와트일 수 있으며, 그 결과 웨이퍼(W)의 상부에는 마이너스 수천 볼트의 셀프-바이어스 전압이 형성될 수 있다.
요약하면, 웨이퍼(W)의 하면에 접촉하는 정전척(112)에는 수백 내지 수천 볼트의 척 전압이 공급되며, 웨이퍼(W)의 상면에는 마이너스 수천 볼트의 셀프-바이어스 전압이 발생할 수 있다. 상기와 같은 웨이퍼(W) 상하부의 전압 차로 인해 웨이퍼(W)의 하면과 정전척(112)의 상면 사이의 공간에 웨이퍼(W)의 냉각 목적으로 주입되는 헬륨에서, 의도치 않은 방전이 발생할 수 있다. 헬륨에서 발생하는 방전은, 웨이퍼(W)를 파손시키거나, 웨이퍼(W)에 형성된 반도체 소자들을 손상시키거나, 또는 정전척(112)을 파손시키는 등의 문제를 일으킬 수 있다.
도 2를 참조하면, 웨이퍼(W)는 정전척(112)의 상면에 형성된 돌출부(112A) 위에 안착될 수 있다. 따라서, 웨이퍼(W)의 하면과 정전척(112)의 상면 사이에는 공간이 존재할 수 있으며, 상기 공간에 웨이퍼(W)의 냉각 목적으로 헬륨(He)이 주입될 수 있다. 플라즈마를 이용한 반도체 공정을 진행하기 위해 정전척(112)에 고전압이 인가되고 높은 바이어스 전력들이 공급되면, 헬륨(He)에서 의도치 않은 방전이 발생하여 웨이퍼(W) 및 정전척(112)에 데미지가 가해질 수 있다.
본 발명의 일 실시예에서는, 헬륨에서 발생하는 방전으로 인해 웨이퍼(W) 및 정전척(112)에 가해지는 데미지를 최소화할 수 있도록, 헬륨 방전을 빠른 시간에 탐지할 수 있는 방법을 제안한다. 본 발명의 일 실시예에 따르면, 헬륨에서 방전이 발생할 때 나타나는 전압, 전류, 전력 등의 다양한 파라미터의 변화를 감지할 수 있으며, 감지 결과에 따라 전압, 전류, 전력 등을 차단하거나 또는 반도체 공정 장비(100)를 셧 다운시킴으로써 웨이퍼(W)는 물론, 정전척(112) 등의 장비를 효과적으로 보호할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 웨이퍼의 일부 영역을 도시한 도면이다.
도 3을 참조하면, 반도체 웨이퍼(200)는 기판(201), 핀 구조물(205), 소스/드레인 영역(210), 게이트 구조체(220), 및 층간 절연층(230) 등을 포함할 수 있다. 핀 구조물(205)은 기판(201)의 상면에 수직하는 방향으로 연장될 수 있으며, 기판(201)과 연결되는 제1 핀 구조물(202) 및 제2 핀 구조물(203)을 포함할 수 있다.
게이트 구조체(220)는 핀 구조물(205)과 교차하도록 형성될 수 있으며, 일례로 제1 핀 구조물(202) 상에서 제2 핀 구조물(203)을 덮으며 핀 구조물(205)과 교차할 수 있다. 게이트 구조체(220)는 게이트 절연층(221), 제1 게이트 금속층(222), 제2 게이트 금속층(223), 캡핑층(224), 및 게이트 스페이서(225) 등을 포함할 수 있다.
게이트 절연층(221)은 제1 게이트 금속층(222)과 핀 구조물(205) 사이에 배치되며, 핀 구조물(205)의 상면과 게이트 스페이서(225)의 내부 측면에 컨포멀하게 형성될 수 있다. 제1 게이트 금속층(222)은 일함수(work function) 금속층일 수 있으며, 티타늄, 티타늄 나이트라이드 등으로 형성될 수 있다. 제2 게이트 금속층(223)은 제1 게이트 금속층(222) 내부의 공간을 채울 수 있으며, 텅스텐 등으로 형성될 수 있다. 캡핑층(224)은 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있으며, 게이트 절연층(221), 제1 게이트 금속층(222), 및 제2 게이트 금속층(223)의 상부에 형성될 수 있다.
소스/드레인 영역(210)은 게이트 구조체(220)의 양측에서 반도체 소자의 소스 영역 및 드레인 영역을 제공할 수 있다. 소스/드레인 영역(210)은 제1 층(211) 및 제2 층(212)을 포함할 수 있다. 제1 층(211)은 핀 구조물(205)로부터 성장하는 영역일 수 있으며, 제2 층(212)은 제1 층(211)으로부터 성장하는 영역일 수 있다. 소스/드레인 영역(210)은 N형 또는 P형 불순물로 도핑될 수 있다.
층간 절연층(230)은 게이트 구조체(220) 사이의 공간을 채우며, 소스/드레인 영역(205)을 덮을 수 있다. 층간 절연층(230)은 실리콘 산화물 등으로 형성될 수 있다. 도 3에 도시한 일 실시예에서, 층간 절연층(230)의 적어도 일부 영역을 제거하여 소스/드레인 영역(210)을 노출시키는 트렌치를 형성하고, 상기 트렌치에 도전성 물질을 채워넣음으로써 컨택을 형성할 수 있다.
최근 들어 핀 구조물(205) 사이의 간격 및 게이트 구조체(220) 사이의 간격이 점점 감소하고 높이가 증가함에 따라, 반도체 소자에 포함되는 구조체들의 종횡비(aspect ratio)가 증가하는 추세이다. 일례로, 층간 절연층(230) 내에 형성되는 컨택의 종횡비가 증가함에 따라, 컨택을 형성하기 위해 층간 절연층(230)의 일부 영역을 제거하는 식각 공정에서 반도체 공정 장비에 입력되는 전압, 전류, 및 전력의 크기가 점점 증가할 수 있다.
따라서, 반도체 공정 장비의 정전척과 반도체 웨이퍼(200)의 사이에 주입되는 헬륨에서 방전이 발생할 가능성이 높아질 수 있다. 앞서 설명한 바와 같이, 헬륨에서 방전이 발생할 경우, 정전척 또는 반도체 웨이퍼(200)가 파손되거나, 반도체 웨이퍼(200)에 형성된 반도체 소자의 일부가 손상되어 불량을 일으킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 공정 장비를 간단하게 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 장비(300)는 제1 바이어스 전극(301), 제2 바이어스 전극(302), 정전척(310), 척 전압 공급부(320), 제1 바이어스 전력 공급부(330), 제2 바이어스 전력 공급부(340), 및 제어 장치(350) 등을 포함할 수 있다. 척 전압 공급부(320)는 웨이퍼를 정전척(310)에 고정시키기 위한 목적으로, 정전척(310)에 척 전압을 공급할 수 있다. 일례로 척 전압은 수천 볼트의 크기를 가질 수 있다.
제1 바이어스 전력 공급부(330)와 제2 바이어스 전력 공급부(340) 각각은 제1 바이어스 전극(301) 및 제2 바이어스 전극(302)에 전력을 공급할 수 있으며, 고주파 파워 소스를 포함할 수 있다. 일례로, 제2 바이어스 전력 공급부(340)가 제2 바이어스 전극(302)에 공급하는 전력에 의해, 정전척(310)의 상부에 라디칼과 이온 등을 포함하는 플라즈마가 형성될 수 있다. 또한, 제1 바이어스 전력 공급부(330)가 제1 바이어스 전극(301)에 공급하는 전력에 의해, 정전척(310)의 상부에 형성된 라디칼과 이온 등이 정전척(310) 쪽으로 가속할 수 있다. 상기와 같은 원리에 의해, 반도체 공정 장비는 식각 공정, 또는 증착 공정 등의 반도체 공정을 진행할 수 있다.
제어 장치(350)는 반도체 공정 장비(300)의 전반적인 동작을 제어할 수 있다. 본 발명의 일 실시예에서, 제어 장치(350)는 척 전압 공급부(320)가 정전척(310)에 공급하는 정전척 전압, 정전척(310)에 흐르는 정전척 전류, 제1 바이어스 전력 공급부(330)가 제1 바이어스 전극(301)에 공급하는 제1 바이어스 전력, 및 제2 바이어스 전력 공급부(340)가 제2 바이어스 전극(302)에 공급하는 제2 바이어스 전력 중 적어도 하나를 검출할 수 있다. 제어 장치(350)는 정전척 전압, 정전척 전류, 제1 바이어스 전력, 및 제2 바이어스 전력을 이용하여, 웨이퍼와 정전척(310) 사이에 주입되는 헬륨에서 의도치 않은 방전이 발생하는지 여부를 판단할 수 있다. 일 실시예에서, 제어 장치(350)는 제1 바이어스 전력 및 제2 바이어스 전력 각각으로부터 바이어스 전압 또는 바이어스 전류를 검출하여 웨이퍼와 정전척(310) 사이의 헬륨에서 방전이 발생하는지 여부를 판단할 수 있다.
일 실시예에서, 제어 장치(350)는 정전척 전압, 정전척 전류, 제1 바이어스 전력, 및 제2 바이어스 전력 중 적어도 일부를, 기준 값과 비교하여 웨이퍼와 정전척(310) 사이의 헬륨에서 방전이 발생하는지를 판단할 수 있다. 제어 장치(350)는 정전척 전압이 기준 전압 이하로 감소하거나, 정전척 전류가 기준 전류 이상으로 증가하거나, 제1 및 제2 바이어스 전력 중 적어도 하나가 기준 전력 이상으로 증가하면 방전이 발생한 것으로 판단할 수 있다.
또한 일 실시예에서, 제어 장치(350)는 정전척 전압, 정전척 전류, 제1 바이어스 전력, 및 제2 바이어스 전력 중 적어도 일부를, 기준 변화량과 비교하여 웨이퍼와 정전척(310) 사이의 헬륨에서 방전이 발생하는지를 판단할 수 있다. 제어 장치(350)는 정전척 전압의 변화량이 제1 기준 변화량보다 크거나, 정전척 전류의 변화량이 제2 기준 변화량보다 크거나, 제1 및 제2 바이어스 전력 중 적어도 하나의 변화량이 제3 기준 변화량보다 크면, 방전이 발생한 것으로 판단할 수 있다.
웨이퍼와 정전척(310) 사이의 헬륨에서 방전이 발생한 것으로 판단되면, 제어 장치(350)는 척 전압 공급부(320), 제1 바이어스 전력 공급부(330), 및 제2 바이어스 전력 공급부(340)의 동작을 중단시키거나, 또는 반도체 공정 장비(300) 자체를 셧 다운시킬 수 있다. 일례로, 정전척 전압의 감소 또는 정전척 전류의 증가에 기초하여 헬륨의 방전이 판단되면, 제어 장치(350)는 반도체 공정 장비(300) 자체를 셧 다운시키거나, 또는 척 전압 공급부(320)의 동작을 중단시킬 수 있다. 또한, 제1 바이어스 전력 또는 제2 바이어스 전력의 증가에 기초하여 헬륨의 방전이 판단되면, 제어 장치(350)는 반도체 공정 장비(300) 자체를 셧 다운시키거나, 또는 제1 바이어스 전력 공급부(330) 또는 제2 바이어스 전력 공급부(340)의 동작을 중단시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 설명하기 위해 제공되는 흐름도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법은, 반도체 공정 장비에 포함되는 챔버에서 반도체 공정을 진행하는 것으로 시작될 수 있다(S10). 일 실시예에서 상기 반도체 공정은 소스 가스의 라디칼과 이온 등을 포함하는 플라즈마를 이용하는 공정으로, 식각 공정 또는 증착 공정 등일 수 있다. 플라즈마를 이용하는 반도체 공정을 진행하기 위해, 챔버 내의 정전척에는 소정의 정전척 전압이 공급되며, 챔버 내의 바이어스 전극들에는 바이어스 전력이 공급될 수 있다.
반도체 공정이 진행되는 동안, 반도체 공정 장비의 제어 장치는 정전척으로부터 정전척 전압과 정전척 전류를 검출하고, 바이어스 전극들에 공급되는 바이어스 전력을 검출할 수 있다(S20). 제어 장치는 정전척 전압과 정전척 전류, 및 바이어스 전력을 실시간으로 검출하거나, 또는 일정한 주기마다 검출할 수 있다. 제어 장치는 정전척 전압과 정전척 전류, 및 바이어스 전력 각각을 기준 값, 또는 기준 변화량과 비교함으로써 웨이퍼와 정전척 사이에서 의도치 않은 방전이 발생하는지 여부를 판단할 수 있다(S30).
일 실시예에서, 제어 장치는 정전척 전압과 정전척 전류, 및 바이어스 전력 중 둘 이상의 파라미터들을 기준 값과 비교하여 웨이퍼와 정전척 사이에서 방전이 발생하는지를 판단할 수 있다. 예를 들어, 제어 장치는 정전척 전압이 기준 전압 이하로 감소하고 정전척 전류가 기준 전류 이상으로 증가하면, 웨이퍼와 정전척 사이에서 방전이 발생한 것으로 판단할 수 있다. 또한 제어 장치는, 정전척 전압이 기준 전압 이하로 감소하고 바이어스 전력이 기준 전력 이상으로 증가하면, 헬륨에서 방전이 발생한 것으로 판단할 수 있다. 또한 제어 장치는, 정전척 전류가 기준 전류 이상으로 증가하고 바이어스 전력이 기준 전력 이상으로 증가하면, 웨이퍼와 정전척 사이에서 방전이 발생하는 것으로 판단할 수 있다. 제어 장치는 기준 전압, 기준 전류, 및 기준 전력을 설정할 수 있는 사용자 인터페이스를, 반도체 공정 장비의 관리자에게 제공할 수 있다.
다른 일 실시예에서, 제어 장치는 정전척 전압과 정전척 전류, 및 바이어스 전력 중 둘 이상의 파라미터들의 변화량을 기준 변화량과 비교하여 웨이퍼와 정전척 사이에서 방전이 발생하는지를 판단할 수 있다. 예를 들어, 제어 장치는 정전척 전압의 변화량이 제1 기준 변화량보다 크고 정전척 전류의 변화량이 제2 기준 변화량보다 크면, 웨이퍼와 정전척 사이에서 방전이 발생한 것으로 판단할 수 있다. 또한 제어 장치는, 정전척 전압이 정전척 전류의 변화량이 제2 기준 변화량보다 크고, 바이어스 전력의 변화량이 제3 기준 변화량보다 크면, 헬륨에서 방전이 발생한 것으로 판단할 수 있다. 또한 제어 장치는, 바이어스 전력의 변화량이 제3 기준 변화량보다 크고, 정전척 전압의 변화량이 제1 기준 변화량보다 크면, 웨이퍼와 정전척 사이에서 방전이 발생하는 것으로 판단할 수 있다. 제어 장치는 제1 내지 제3 기준 변화량들을 설정할 수 있는 사용자 인터페이스를, 반도체 공정 장비의 관리자에게 제공할 수 있다.
웨이퍼와 정전척 사이에는 웨이퍼 냉각 목적으로 헬륨(He) 등과 같은 불활성 가스가 주입될 수 있다. S30 단계의 판단 결과 웨이퍼와 정전척 사이에서 방전이 발생한 것으로 판단되면, 제어 장치는 정전척 전압 및 바이어스 전력 중 적어도 하나를 차단하거나, 또는 반도체 공정 장비 자체를 셧 다운할 수 있다(S40). 반면 S30 단계의 판단 결과 웨이퍼와 정전척 사이에서 방전이 발생한 것으로 판단되면, 제어 장치는 별다른 보호 조치 없이 정전척 전압, 정전척 전류, 및 바이어스 전력을 지속적으로 검출할 수 있다.
도 5를 참조하여 설명한 반도체 공정의 제어 방법은 반도체 공정 장비의 제어 장치에서 실행 가능한 소프트웨어로 구현되거나, 또는 제어 장치에 탑재되는 하드웨어로도 구현될 수 있다. 일 실시예에서, 정전척 전압과 정전척 전류 및 바이어스 전력 등은 플라즈마를 이용하는 식각 공정 또는 증착 공정을 진행하는 챔버에서 일반적으로 모니터링하는 값이므로, 하드웨어 변경없이 제어 장치에 소프트웨어를 추가하는 것만으로 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 구현할 수도 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 설명하기 위해 제공되는 회로도들이다.
먼저 도 6을 참조하면, 본 발명의 일 실시예에 따른 방전 탐지 회로(400)는 제1 내지 제3 비교기들(401-403)과 제1 내지 제3 AND 게이트들(404-406) 및 OR 게이트(407)를 포함할 수 있다. 제1 내지 제3 비교기들(401-403)은 정전척 전압(VESC), 정전척 전류(IESC), 및 바이어스 전력(PBIAS)을 기준 전압(VREF), 기준 전류(IREF), 및 기준 전력(PREF)과 각각 비교할 수 있다.
제1 비교기(401)는 정전척 전압(VESC)이 기준 전압(VREF) 이하로 감소하면 하이(high) 논리 값을 출력할 수 있으며, 제2 비교기(402)는 정전척 전류(IESC)가 기준 전류(IREF) 이상으로 증가하면 하이 논리 값을 출력할 수 있다. 마지막으로 제3 비교기(403)는 바이어스 전력(PBIAS)이 기준 전력(PREF) 이상으로 증가하면 하이 논리 값을 출력할 수 있다.
제1 AND 게이트(404)는 제1 비교기(401)와 제2 비교기(402)가 모두 하이 논리 값을 출력할 때 하이 논리 값을 출력할 수 있다. 즉, 정전척 전압(VESC)이 기준 전압(VREF) 이하로 감소하고 정전척 전류(IESC)가 기준 전류(IREF) 이상으로 증가하면 제1 AND 게이트(404)는 하이 논리 값을 출력할 수 있다.
제2 AND 게이트(405)는 제2 비교기(402)와 제3 비교기(403)가 모두 하이 논리 값을 출력할 때 하이 논리 값을 출력할 수 있다. 즉, 정전척 전류(IESC)가 기준 전류(IREF) 이상으로 증가하고 바이어스 전력(PBIAS)이 기준 전력(PREF) 이상으로 증가하면, 제2 AND 게이트(405)는 하이 논리 값을 출력할 수 있다.
제3 AND 게이트(406)는 제3 비교기(403)와 제1 비교기(401)가 모두 하이 논리 값을 출력할 때 하이 논리 값을 출력할 수 있다. 즉, 바이어스 전력(PBIAS)이 기준 전력(PREF) 이상으로 증가하고 정전척 전압(VESC)이 기준 전압(VREF) 이하로 감소하면, 제3 AND 게이트(406)는 하이 논리 값을 출력할 수 있다.
OR 게이트(407)의 출력 신호(OUT)는 제1 내지 제3 AND 게이트들(404-406) 중에서 어느 하나가 하이 논리 값을 가질 경우, 하이 논리 값을 가질 수 있다. OR 게이트(407)의 출력단은 척 전압 공급부 및/또는 바이어스 전력 공급부의 전원 스위치에 연결될 수 있으며, 일례로, 척 전압 공급부 및/또는 바이어스 전력 공급부의 전원 스위치는 OR 게이트(407)의 출력 신호(OUT)가 하이 논리 값을 가질 때 오프될 수 있다. 또는, OR 게이트(407)의 출력단이 반도체 공정 장비에 포함되는 챔버의 전원 스위치에 연결될 수 있으며, OR 게이트(407)의 출력 신호(OUT)가 하이 논리 값을 가질 때 챔버의 전원 스위치는 오프될 수 있다.
다음으로 도 7을 참조하면, 본 발명의 일 실시예에 따른 방전 탐지 회로(410)는 제1 내지 제3 비교기들(411-413)과 제1 내지 제3 AND 게이트들(414-416) 및 OR 게이트(417)를 포함할 수 있다. 제1 내지 제3 비교기들(401-403)은 정전척 전압의 변화량(ΔVESC), 정전척 전류의 변화량(ΔIESC), 및 바이어스 전력의 변화량(ΔPBIAS)을 제1 기준 변화량(ΔVREF), 제2 기준 변화량(ΔIREF), 및 제3 기준 변화량(ΔPREF)과 각각 비교할 수 있다.
제1 비교기(411)는 정전척 전압의 변화량(ΔVESC)이 제1 기준 변화량(ΔVREF)보다 크면 하이(high) 논리 값을 출력할 수 있으며, 제2 비교기(412)는 정전척 전류의 변화량(ΔIESC)이 제2 기준 변화량(ΔIREF)보다 크면 하이 논리 값을 출력할 수 있다. 마지막으로 제3 비교기(413)는 바이어스 전력의 변화량(ΔPBIAS)이 제3 기준 변화량(ΔPREF)보다 크면 하이 논리 값을 출력할 수 있다.
제1 AND 게이트(414)는 제1 비교기(411)와 제2 비교기(412)가 모두 하이 논리 값을 출력할 때 하이 논리 값을 출력할 수 있다. 즉, 정전척 전압의 변화량(ΔVESC)이 제1 기준 변화량(ΔVREF)보다 크고 정전척 전류의 변화량(ΔIESC)이 제2 기준 변화량(ΔIREF)보다 크면 제1 AND 게이트(414)는 하이 논리 값을 출력할 수 있다.
제2 AND 게이트(415)는 제2 비교기(412)와 제3 비교기(413)가 모두 하이 논리 값을 출력할 때 하이 논리 값을 출력할 수 있다. 즉, 정전척 전류의 변화량(ΔIESC)이 제2 기준 변화량(ΔIREF)보다 크고 바이어스 전력의 변화량(ΔPBIAS)이 제3 기준 변화량(ΔPREF)보다 크면, 제2 AND 게이트(415)는 하이 논리 값을 출력할 수 있다.
제3 AND 게이트(416)는 제3 비교기(413)와 제1 비교기(411)가 모두 하이 논리 값을 출력할 때 하이 논리 값을 출력할 수 있다. 즉, 바이어스 전력의 변화량(ΔPBIAS)이 제3 기준 변화량(ΔPREF)보다 크고 정전척 전압의 변화량(ΔVESC)이 제1 기준 변화량(ΔVREF)보다 크면, 제3 AND 게이트(416)는 하이 논리 값을 출력할 수 있다.
OR 게이트(417)의 출력 신호(OUT)는 제1 내지 제3 AND 게이트들(414-416) 중에서 어느 하나가 하이 논리 값을 가질 경우, 하이 논리 값을 가질 수 있다. OR 게이트(417)의 출력단은 척 전압 공급부, 바이어스 전력 공급부, 및/또는 챔버의 전원 스위치에 연결될 수 있다. 일례로, 척 전압 공급부, 바이어스 전력 공급부, 및/또는 챔버의 전원 스위치는 출력 신호(OUT)가 하이 논리 값을 가질 때 오프될 수 있다.
본 발명의 일 실시예에 따른 반도체 공정 장비는, 도 6 및 도 7을 참조하여 설명한 실시예들에 따른 방전 탐지 회로들(400, 410) 중 적어도 하나를 포함할 수 있다. 반도체 공정 장비가 도 6 및 도 7을 참조하여 설명한 실시예들에 따른 방전 탐지 회로들(400, 410)을 모두 포함하는 경우, 방전 탐지 회로들(400, 410) 각각의 출력 신호(OUT)는 하나의 OR 게이트에 입력될 수 있다. 상기 OR 게이트의 출력단은 척 전압 공급부, 바이어스 전력 공급부, 및/또는 챔버의 전원 스위치에 연결되며, 상기 OR 게이트의 출력 신호가 하이 논리 값을 가질 때, 척 전압 공급부, 바이어스 전력 공급부, 및/또는 챔버의 전원 스위치가 오프될 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법이 적용될 수 있는 반도체 공정 장비를 나타낸 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 공정 장비는 복수의 챔버들(510-540)을 포함할 수 있다. 복수의 챔버들(510-540)은 이송 챔버(501) 및 로드락 챔버(502)를 통해 웨이퍼를 전달받아 반도체 공정을 진행할 수 있다. 일레로, 복수의 챔버들(510-540) 중 적어도 하나는, 소스 가스의 라디칼과 이온을 포함하는 플라즈마를 생성하여 식각 공정 또는 증착 공정을 진행하는 플라즈마 공정 챔버일 수 있다.
일 실시예로 이송 챔버(501) 내에는 이송 로봇이 마련될 수 있으며, 이송 로봇은 웨이퍼들을 로드락 챔버(502)에 전달할 수 있다. 로드락 챔버(502) 역시 이송 로봇을 포함할 수 있으며, 이송 로봇은 웨이퍼를 복수의 챔버들(510-540)에 전달하거나, 또는 복수의 챔버들(510-540) 사이에서 웨이퍼를 옮길 수 있다.
제어 장치(550)는 복수의 챔버들(510-540)과 이송 챔버(501), 및 로드락 챔버(502)의 동작을 모니터링할 수 있다. 일례로, 제어 장치(550)는 복수의 챔버들(510-540) 중에서 플라즈마 공정 챔버에 공급되는 정전척 전압, 바이어스 전력 등을 모니터링함과 동시에, 정전척으로부터 정전척 전류를 검출할 수 있다. 제어 장치(550)는 정전척 전압, 정전척 전류, 및/또는 바이어스 전력을 기준 값과 비교하거나, 또는 정전척 전압의 변화량, 정전척 전류의 변화량, 및/또는 바이어스 전력의 변화량을 기준 변화량과 비교할 수 있다.
제어 장치(550)는 상기 비교 결과에 기초하여 정전척 전압 및/또는 바이어스 전력의 공급을 중단하거나, 복수의 챔버들(510-540) 중에서 정전척 전압, 정전척 전류, 및/또는 바이어스 전력의 급격한 변화가 검출된 챔버의 동작을 중단시킬 수 있다. 정전척 전압, 정전척 전류, 및/또는 바이어스 전력의 급격한 변화는, 챔버 내의 정전척과 웨이퍼 사이에 주입되는 비활성 가스, 예를 들어 헬륨(He) 등에서 의도치 않은 방전이 발생하는 것을 의미할 수 있다. 제어 장치(550)는 정전척 전압, 정전척 전류, 및/또는 바이어스 전력의 급격한 변화가 검출된 챔버의 동작을 중단시키거나, 챔버에 공급되는 정전척 전압 및/또는 바이어스 전력을 차단하여 챔버 및 웨이퍼를 보호할 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 반도체 공정의 제어 방법을 설명하기 위해 제공되는 그래프들이다.
우선 도 9(a)는 챔버 내의 정전척과 웨이퍼 사이에 주입된 비활성 가스에서 방전이 발생하지 않은 경우에 정전척으로부터 검출되는 정전척 전류를 나타낸 그래프일 수 있다. 한편 도 9(b)는 챔버 내의 정전척과 웨이퍼 사이에 주입된 비활성 가스에서 방전이 발생하는 경우에 검출되는 정전척 전류를 나타낸 그래프일 수 있다.
도 9(a)를 참조하면, 시간의 경과에 관계없이 정전척 전류가 상대적으로 안정된 값을 갖는 것을 확인할 수 있다. 반면 도 9(b)를 참조하면, 정전척 전류가 중심값을 기준으로 증가와 감소를 반복하며 크게 요동치는 것을 확인할 수 있다. 따라서, 반도체 공정 장비는 정전척 전류의 증가 또는 감소를 검출함으로써 챔버 내의 정전척과 웨이퍼 사이에 주입된 비활성 가스에서 방전이 발생하는지 여부를 판단할 수 있다.
도 10은 챔버 내의 정전척과 웨이퍼 사이에 주입된 비활성 가스에서 방전이 발생하는 경우에, 정전척 전압과 정전척 전류, 및 바이어스 전력의 변화를 나타낸 그래프이다. 도 10에 도시한 일 실시예를 참조하면, 공정 시간 약 9분 50초 근방에서 바이어스 전력 및 정전척 전류가 증가하고 정전척 전압은 감소하는 것을 확인할 수 있다. 즉, 챔버 내의 정전척과 웨이퍼 사이에 주입된 비활성 가스에서 방전이 발생하면, 이는 정전척 전류와 바이어스 전력의 증가 및 정전척 전압의 감소로 이어질 수 있다.
본 발명의 일 실시예에서는, 정전척 전압과 정전척 전류, 및 바이어스 전력 중 적어도 하나를 검출하고 이를 기준 값 또는 기준 변화량과 비교함으로써, 챔버 내의 정전척과 웨이퍼 사이에 주입된 비활성 가스의 방전을 빠르게 탐지할 수 있다. 또한, 비활성 가스의 방전이 탐지되면 챔버에 공급되는 정전척 전압 및/또는 바이어스 전력을 차단할 수 있다. 따라서, 작업자의 별도의 확인 작업 없이 비활성 가스의 방전을 자동으로 탐지하고 공정을 중단시킴으로써, 웨이퍼와 챔버를 효과적으로 보호할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 본 발명의 기본적인 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 300, 500: 반도체 공정 장비
112, 310: 정전척
113, 301: 제1 바이어스 전극
114, 302: 제2 바이어스 전극
120, 320: 척 전압 공급부
130, 330: 제1 바이어스 전력 공급부
140, 340: 제2 바이어스 전력 공급부
400, 410: 방전 탐지 회로
510-540: 챔버들
350, 550: 제어 장치

Claims (10)

  1. 웨이퍼가 안착되는 정전척(electrostatic chuck, ESC)을 포함하는 챔버에서 플라즈마를 이용한 반도체 공정을 진행하는 단계;
    상기 챔버에서 상기 반도체 공정을 진행하는 동안, 상기 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계; 및
    상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력 중 적어도 하나를 이용하여 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는지 여부를 판단하는 단계; 를 포함하는 반도체 공정의 제어 방법.
  2. 제1항에 있어서,
    상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는 것으로 판단되면, 상기 정전척 전압 및 상기 바이어스 전력 중 적어도 하나를 차단하거나, 상기 챔버를 셧 다운하는 단계; 를 더 포함하는 반도체 공정의 제어 방법.
  3. 제1항에 있어서,
    상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력 각각의 크기 및 변화량 중 적어도 하나를, 기준값들과 각각 비교하여 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는지 여부를 판단하는 반도체 공정의 제어 방법.
  4. 제1항에 있어서,
    상기 정전척 전압이 기준 전압 이하로 감소하고 상기 정전척 전류가 기준 전류 이상으로 증가하면, 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는 것으로 판단하는 반도체 공정의 제어 방법.
  5. 제1항에 있어서,
    상기 정전척 전압이 기준 전압 이하로 감소하고 상기 바이어스 전력이 기준 전력 이상으로 증가하면, 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는 것으로 판단하는 반도체 공정의 제어 방법.
  6. 제1항에 있어서,
    상기 정전척 전류가 기준 전류 이상으로 증가하고 상기 바이어스 전력이 기준 전력 이상으로 증가하면, 상기 정전척과 상기 웨이퍼 사이에서 방전이 발생하는 것으로 판단하는 반도체 공정의 제어 방법.
  7. 제1항에 있어서,
    상기 정전척은 상기 웨이퍼를 향해 돌출되어 상기 웨이퍼의 하면과 접촉하는 복수의 돌출부들을 포함하는 반도체 공정의 제어 방법.
  8. 제7항에 있어서,
    상기 복수의 돌출부들과 상기 웨이퍼의 하면 사이의 공간에서 상기 방전이 발생하며, 상기 공간에는 헬륨(He)이 채워지는 반도체 공정의 제어 방법.
  9. 챔버가 플라즈마를 이용한 반도체 공정을 진행하는 동안, 웨이퍼가 안착된 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계;
    상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력의 크기를 기준 전압, 기준 전류, 및 기준 전력과 각각 비교하는 단계; 및
    상기 정전척 전압이 기준 전압 이하로 감소하거나, 상기 정전척 전류가 기준 전류 이상으로 증가하거나, 상기 바이어스 전력이 기준 전력 이상으로 증가하면 상기 웨이퍼와 상기 정전척 사이에서 방전이 발생한 것으로 판단하여 상기 정전척 전압 및 상기 바이어스 전력 중 적어도 하나를 차단하는 단계; 를 포함하는 반도체 공정의 제어 방법.
  10. 챔버가 플라즈마를 이용한 반도체 공정을 진행하는 동안, 웨이퍼가 안착된 정전척에 공급되는 정전척 전압, 상기 정전척으로부터 검출되는 정전척 전류, 및 상기 챔버 내부의 바이어스 전극에 공급되는 바이어스 전력을 획득하는 단계;
    상기 정전척 전압과 상기 정전척 전류, 및 상기 바이어스 전력의 변화량을 제1 내지 제3 기준 변화량과 각각 비교하는 단계; 및
    상기 정전척 전압의 변화량이 제1 기준 변화량보다 크거나, 상기 정전척 전류의 변화량이 제2 기준 변화량보다 크거나, 상기 바이어스 전력의 변화량이 제3 기준 변화량보다 크면 상기 웨이퍼와 상기 정전척 사이에서 방전이 발생한 것으로 판단하여 상기 정전척 전압 및 상기 바이어스 전력 중 적어도 하나를 차단하는 단계; 를 포함하는 반도체 공정의 제어 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07240458A (ja) * 1994-03-01 1995-09-12 Fujitsu Ltd 半導体基板処理装置及び方法
JPH10199965A (ja) * 1997-01-10 1998-07-31 Shibaura Eng Works Co Ltd 真空処理装置の静電チャック装置
KR100290748B1 (ko) * 1993-01-29 2001-06-01 히가시 데쓰로 플라즈마 처리장치
US20040031699A1 (en) * 2002-08-19 2004-02-19 Applied Materials, Inc. Method for performing real time arcing detection
US20170077002A1 (en) * 2012-03-15 2017-03-16 Applied Materials, Inc. System to detect wafer arcing in semiconductor manufacturing equipment

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838923B2 (en) * 2003-05-16 2005-01-04 Ballard Power Systems Inc. Power supply and ultracapacitor based battery simulator
US7292045B2 (en) 2004-09-04 2007-11-06 Applied Materials, Inc. Detection and suppression of electrical arcing
JP4468194B2 (ja) 2005-01-28 2010-05-26 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP5094002B2 (ja) 2005-09-06 2012-12-12 ルネサスエレクトロニクス株式会社 プラズマ処理装置およびその異常放電抑止方法
JP4842752B2 (ja) 2006-09-28 2011-12-21 株式会社ダイヘン プラズマ処理システムのアーク検出装置、アーク検出装置を実現するためのプログラム及び記憶媒体
US8158017B2 (en) 2008-05-12 2012-04-17 Lam Research Corporation Detection of arcing events in wafer plasma processing through monitoring of trace gas concentrations
IE20090628A1 (en) 2009-08-17 2011-03-30 Lexas Res Ltd Method and apparatus for the detection of arc events during the plasma processing of a wafer, surface or substrate.
WO2011055822A1 (ja) * 2009-11-09 2011-05-12 東京エレクトロン株式会社 基板処理装置、基板搬送装置及び基板処理装置の制御方法
KR101302158B1 (ko) 2011-03-30 2013-08-30 엘아이지에이디피 주식회사 플라즈마 처리장치 제어방법
KR101303040B1 (ko) 2012-02-28 2013-09-03 주식회사 뉴파워 프라즈마 플라즈마 챔버의 아크 검출 방법 및 장치
KR101466127B1 (ko) 2012-12-06 2014-11-28 (주)화백엔지니어링 플라즈마 모니터링 장치
JP6226777B2 (ja) 2014-03-06 2017-11-08 Ｓｐｐテクノロジーズ株式会社 プラズマ処理装置の異常放電予知方法及び装置、並びに異常放電予知機能付きプラズマ処理装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100290748B1 (ko) * 1993-01-29 2001-06-01 히가시 데쓰로 플라즈마 처리장치
JPH07240458A (ja) * 1994-03-01 1995-09-12 Fujitsu Ltd 半導体基板処理装置及び方法
JPH10199965A (ja) * 1997-01-10 1998-07-31 Shibaura Eng Works Co Ltd 真空処理装置の静電チャック装置
US20040031699A1 (en) * 2002-08-19 2004-02-19 Applied Materials, Inc. Method for performing real time arcing detection
US20170077002A1 (en) * 2012-03-15 2017-03-16 Applied Materials, Inc. System to detect wafer arcing in semiconductor manufacturing equipment

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