KR20190069952A - Display apparatus - Google Patents

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Abstract

A display device according to an embodiment of the present invention comprises: a first thin film transistor which includes a first active layer arranged on a buffer layer and made of a first semiconductor material, a first gate electrode overlapping the first active layer with a first gate insulating layer interposed therebetween, a first interlayer insulating layer formed on the first gate electrode, and a first source electrode and a first drain electrode arranged on the first interlayer insulating layer and electrically connected to the first active layer; a separation insulating layer which is formed on the first thin film transistor; and a second thin film transistor which includes a second active layer arranged on the separation insulating and made of a second semiconductor material different from the first semiconductor material, a second gate electrode overlapping the second active layer with the second gate insulating layer interposed therebetween, and a second source electrode and a second drain electrode connected to the second active layer, wherein at least one of the buffer layer, the first gate insulating layer, and the first interlayer insulating layer may include an opening part from which an area overlapping the second gate electrode is removed.

Description

표시 장치{DISPLAY APPARATUS}DISPLAY APPARATUS

본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 박막 트랜지스터가 상이한 반도체로 형성된 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly to a display device in which a plurality of thin film transistors are formed of different semiconductors.

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Apparatus)가 개발되고 있다.In recent years, the display field has been rapidly developed to represent an electrical information signal visually as the information age becomes a full-fledged information age. In response to this, various display apparatuses having excellent performance such as thinning, light weight, Is being developed.

이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 그리고 유기 발광 표시 장치(OLED) 및 퀀텀닷 발광 표시 장치 (QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display)등을 들 수 있다. Specific examples of such a display device include a liquid crystal display (LCD), an electroluminescence display such as an organic light emitting display (OLED) and a quantum dot light emitting display (QLED), and the like.

표시 장치는 영상을 표시하기 위한 표시 영역을 포함한다. 표시 영역의 화소 회로 및 구동 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소에 배치된 소자를 구동시킨다. 복수의 박막 트랜지스터를 증착하는 과정은 다수의 층을 관통하는 홀을 형성하는 과정이 포함되며, 홀을 형성하는 과정에서 반도체 소자가 손상될 수 있다. 예를 들면, 서로 다른 깊이의 홀을 통해 노출되는 반도체 소자를 생성하는 과정에서 상대적으로 얕은 홀을 통해 노출되는 반도체 소자가 손상될 수 있다. 공정 과정에서의 홀을 통해 노출되는 반도체 소자의 표면 손상은 소자의 구동성능을 감소시키고, 표시 장치의 신뢰성이 낮아지는 문제가 된다.The display device includes a display area for displaying an image. A plurality of thin film transistors are placed in the pixel circuit and the driving circuit of the display region to drive elements arranged in a plurality of pixels. The process of depositing a plurality of thin film transistors includes a process of forming holes passing through a plurality of layers, and the semiconductor device may be damaged in the process of forming the holes. For example, semiconductor devices exposed through relatively shallow holes may be damaged in the process of creating semiconductor devices exposed through holes of different depths. Damage to the surface of the semiconductor device exposed through the hole in the process decreases the driving performance of the device and lowers the reliability of the display device.

본 명세서의 발명자는 표시 장치의 제조 방법에 있어서, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성함으로써 화소의 동작 특성을 개선할 수 있다는 점을 인지하였다. The inventors of the present invention have recognized that in the method of manufacturing a display device, the operational characteristics of a pixel can be improved by forming a plurality of thin film transistors from different semiconductors.

이에 본 명세서의 발명자는 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성하기 위하여, 복수의 박막 트랜지스터의 반도체 각각을 서로 상이한 층에 형성하면서도, 반도체 소자들의 손상을 최소화할 수 있는 표시 장치를 발명하였다.The inventors of the present invention have invented a display device capable of minimizing damage to semiconductor elements while forming a plurality of thin film transistors in different layers from each other in order to form a plurality of thin film transistors with different semiconductors.

이에, 본 명세서가 해결하고자 하는 과제는 복수개의 박막 트랜지스터를 상이한 반도체 물질로 형성하여 표시 장치 제조 시에, 반도체 소자들의 손상이 감소된 박막 트랜지스터 및 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a thin film transistor and a display device in which a plurality of thin film transistors are formed of different semiconductor materials to reduce the damage of semiconductor devices in manufacturing a display device.

본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

본 명세서의 실시예에 따른 표시장치는, 버퍼층 상에 배치되며 제1 반도체 물질로 이루어진 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층, 및 제1 층간 절연층상에 배치되고 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상의 분리 절연층, 분리 절연층 상에 배치되며 제 1 반도체 물질과는 상이한 제2 반도체 물질로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 버퍼층, 제1 게이트 절연층, 및 제1 층간 절연층 중 적어도 하나의 층은 제2 게이트 전극과 중첩하는 영역이 제거된 오프닝부를 포함할 수 있다. A display device according to an embodiment of the present invention includes a first active layer disposed on a buffer layer and made of a first semiconductor material, a first gate electrode overlapping a first active layer with a first gate insulating layer interposed therebetween, A first thin film transistor including a first interlayer insulating layer on the gate electrode and a first source electrode and a first drain electrode disposed on the first interlayer insulating layer and electrically connected to the first active layer, A second active layer disposed on the isolation insulating layer and made of a second semiconductor material different from the first semiconductor material, a second gate electrode overlapping the second active layer with the second gate insulating layer interposed therebetween, A second thin film transistor including a second source electrode and a second drain electrode connected to the second active layer, and at least one of a buffer layer, a first gate insulating layer, and a first interlayer insulating layer, And an opening portion in which a region overlapping the two gate electrodes is removed.

본 명세서의 실시예에 따른 표시장치는, 제1 반도체 물질로 이루어진 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제2 채널영역, 제2 소스영역, 및 제2 드레인영역을 포함하고 제 1 반도체 물질과는 상이한 제2 반도체 물질로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층의 제2 채널영역과 중첩하는 제2 게이트 전극, 및 제2 액티브층의 제2 소스영역 및 제2 드레인영역과 각각 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 박막 트랜지스터 및 제2 박막 트랜지스터 사이에 배치되는 분리 절연층, 및 분리 절연층 하부에 배치되며 제2 소스 영역 및 제2 드레인 영역과 각각 중첩하는 제1 돌출패턴 및 제2 돌출패턴을 포함할 수 있다. A display device according to an embodiment of the present invention includes a first active layer made of a first semiconductor material, a first gate electrode overlapping a first active layer with a first gate insulating layer therebetween, a first gate electrode electrically connected to the first active layer, A second channel region, a second source region, and a second drain region, the first thin film transistor including a first source electrode and a first drain electrode connected to the first thin film transistor, the second thin film transistor comprising a second semiconductor material A second active layer, a second gate electrode overlying the second channel region of the second active layer with a second gate insulating layer therebetween, and a second gate electrode overlying the second source region and the second drain region of the second active layer, A second insulating layer disposed between the second thin film transistor, the first thin film transistor and the second thin film transistor including the second source electrode and the second drain electrode, and a second source region The may include a first protrusion patterns and second protrusion patterns to overlap with the drain region 2, respectively.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 배치함으로써, 표시 장치의 신뢰성이 향상될 수 있다.By placing a thin film transistor including different semiconductor materials in this specification, the reliability of the display device can be improved.

그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 형성함에 있어서, 박막 트랜지스터의 게이트 전극과 중첩하며 액티브 층 하부에 배치되는 복수의 절연층 중 적어도 하나의 절연층을 제거함으로써, 박막 트랜지스터의 게이트 전극에 의한 단차를 줄여 박막 트랜지스터의 손상을 방지할 수 있다. In this specification, in forming a thin film transistor including different semiconductor materials, by removing at least one insulating layer among a plurality of insulating layers superimposed on the gate electrode of the thin film transistor and disposed under the active layer, It is possible to reduce the level difference caused by the gate electrode, thereby preventing damage to the thin film transistor.

그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 형성함에 있어서, 박막 트랜지스터의 액티브층의 소스 및 드레인 영역 하부에 돌출 패턴이 중첩되도록 배치함으로써, 박막 트랜지스터의 게이트 전극에 의한 단차를 줄여 박막 트랜지스터의 손상을 방지할 수 있다.In this specification, in forming a thin film transistor including a different semiconductor material, by disposing a protruding pattern so as to overlap the source and drain regions of the active layer of the thin film transistor, the step by the gate electrode of the thin film transistor is reduced, The damage of the transistor can be prevented.

본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present specification are not limited by the contents exemplified above, and a more various effects are included in the specification.

도 1은 본 명세서의 실시예에 따른 표시장치를 도시한 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.
도 3은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.1 is a cross-sectional view illustrating a display device according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a display device according to another embodiment of the present invention.
3 is a cross-sectional view showing a display device according to another embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Where the terms "comprises", "having", "done", and the like are used in this specification, other portions may be added unless "only" is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.An element or layer is referred to as being another element or layer "on ", including both intervening layers or other elements directly on or in between.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The sizes and thicknesses of the individual components shown in the figures are shown for convenience of explanation and the present invention is not necessarily limited to the size and thickness of the components shown.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other partially or entirely and technically various interlocking and driving is possible as will be appreciated by those skilled in the art, It may be possible to cooperate with each other in association.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명한다.Various embodiments of the present invention will now be described with reference to the accompanying drawings.

본 명세서의 표시 장치는 유기 발광 표시 장치(OLED) 또는 퀀텀닷 발광 표시 장치 (QLED)와 같은 전계 발광 표시 장치(Electroluminescence Display)에 적용될 수 있으나, 이에 제한되지 않으며, 다양한 표시 장치에 적용될 수 있다. 예를 들어, 액정 표시 장치(LCD)에도 적용될 수 있다.The display device of the present invention can be applied to an electroluminescence display device such as an organic light emitting display (OLED) or a quantum dot light emitting display device (QLED), but is not limited thereto and can be applied to various display devices. For example, a liquid crystal display (LCD).

도 1은 본 명세서의 실시예에 따른 표시 장치를 도시한 단면도이다. 1 is a cross-sectional view illustrating a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 명세서의 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114), 제2 게이트 절연층(115), 제2 층간 절연층(116), 보호층(117), 평탄화층(118), 애노드(150), 연결전극(150) 및 뱅크(160)을 포함한다. Referring to FIG. 1, a display device 100 according to an embodiment of the present invention includes a substrate 110, a buffer layer 111, a first thin film transistor 120, a second thin film transistor 130, The first interlayer insulating layer 113, the isolation insulating layer 114, the second gate insulating layer 115, the second interlayer insulating layer 116, the protective layer 117, the planarization layer 118, An anode 150, a connection electrode 150, and a bank 160.

기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지한다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.The substrate 110 supports various components of the display device 100. The substrate 110 may be made of glass, or plastic material having flexibility. When the substrate 110 is made of a plastic material, it may be made of, for example, polyimide (PI). In the case where the substrate 110 is made of polyimide (PI), the display device manufacturing process is performed in a state where a support substrate made of glass is disposed under the substrate 110. After the display device manufacturing process is completed, release. Further, a back plate for supporting the substrate 110 may be disposed below the substrate 110 after the supporting substrate is released.

버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다. 그리고, 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.The buffer layer 111 may be formed on the entire surface of the substrate 110. The buffer layer 111 may be formed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or a multilayer thereof. The buffer layer 111 improves the adhesion between the layers formed on the buffer layer 111 and the substrate 110 and can block the alkali component or the like flowing out from the substrate 110. The buffer layer 111 is not an essential component and may be omitted based on the type and material of the substrate 110, the structure and type of the thin film transistor, and the like.

제1 박막 트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 제1 박막 트랜지스터(120)는 제1 액티브 층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다. 버퍼층(111) 상에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121)이 배치될 수 있다.The first thin film transistor 120 may be disposed on the buffer layer 111. The first thin film transistor 120 may include a first active layer 121, a first gate electrode 124, a first source electrode 122, and a first drain electrode 123. The first active layer 121 of the first thin film transistor 120 may be disposed on the buffer layer 111.

제1 액티브층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용될 수 있으며, 본 명세서의 실시예에 따른 표시 장치(100)에서 구동 박막 트랜지스터의 액티브층으로 적용될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 표시 장치(100)의 특성에 따라 스위칭 박막 트랜지스터의 액티브 층으로 적용될 수 도 있다. 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 액티브층(121)이 형성될 수 있다. 제1 액티브층(121)은 제1 박막 트랜지스터(120)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다. 제1 소스 영역(121b)은 제1 소스 전극(122)과 연결된 제1 액티브층(121)의 부분을 의미하며, 제1 드레인 영역(121c)은 제1 드레인 전극(123)과 연결된 제1 액티브 층(121)의 부분을 의미한다. 제1 채널 영역(121a), 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 액티브층(121)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(121a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.The first active layer 121 may comprise Low Temperature Poly-Silicon (LTPS). The polysilicon material can be applied to a gate driver for a driving device and / or a multiplexer (MUX) that drives thin film transistors for display devices because the mobility is high (100 cm 2 / Vs or more), energy consumption is low and reliability is excellent , The active layer of the driving thin film transistor in the display device 100 according to the embodiment of the present invention, but the present invention is not limited thereto. For example, it may be applied as an active layer of a switching thin film transistor according to the characteristics of the display device 100. The amorphous silicon (a-Si) material is deposited on the buffer layer 111, the dehydrogenation process and the crystallization process are performed, and the first active layer 121 is formed by patterning the polysilicon . The first active layer 121 includes a first channel region 121a in which a channel is formed when the first thin film transistor 120 is driven, a first source region 121b on both sides of the first channel region 121a, Drain region 121c. The first source region 121b refers to a portion of the first active layer 121 connected to the first source electrode 122. The first drain region 121c includes a first active region 121 connected to the first drain electrode 123, Layer 121 < / RTI > The first channel region 121a, the first source region 121b and the first drain region 121c may be formed by ion doping (impurity doping) of the first active layer 121. The first source region 121b and the first drain region 121c may be formed by ion doping a polysilicon material and the first channel region 121a may be a portion left without a doping ion and made of polysilicon material have.

제1 박막 트랜지스터(120)의 제1 액티브 층(121) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112)에는 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(133) 각각이 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.A first gate insulating layer 112 may be disposed on the first active layer 121 of the first thin film transistor 120. The first gate insulating layer 112 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof. The first source electrode 122 and the first drain electrode 133 of the first thin film transistor 120 are connected to the first active layer 121 of the first thin film transistor 120, A contact hole may be formed for connecting to the first source region 121b and the first drain region 121c, respectively.

제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)이 배치될 수 있다. 제1 게이트 전극(124) 은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.. 제1 게이트 전극(124)은 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다. The first gate electrode 124 of the first thin film transistor 120 may be disposed on the first gate insulating layer 112. The first gate electrode 124 may be formed of one selected from the group consisting of Mo, Cu, Ti, Al, Cr, Au, Ni, The first gate electrode 124 overlaps with the first channel region 121a of the first active layer 121 of the first thin film transistor 120. The first gate electrode 124 overlaps with the first channel region 121a of the first active layer 121 of the first thin film transistor 120. [ May be formed on the first gate insulating layer 112 as much as possible.

제1 게이트 절연층(112) 및 제1 게이트 전극(124) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제1 층간 절연층(113)에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.A first interlayer insulating layer 113 may be disposed on the first gate insulating layer 112 and the first gate electrode 124. The first interlayer insulating layer 113 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or a multilayer thereof. A contact hole may be formed in the first interlayer insulating layer 113 to expose the first source region 121b and the first drain region 121c of the first active layer 121 of the first thin film transistor 120 have.

제1 층간 절연층(113) 상에 제1 소스 전극(122), 제1 드레인 전극(123)이 형성될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 제1 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제1 액티브 층(121)과 연결될 수 있다. 예를 들면, 제1 소스 전극(122) 및 제1 드레인 전극(123)은, 제1 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여, 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)과 각각 전기적으로 연결될 수 있다. 제1 소스 전극(122), 및 제1 드레인 전극(123)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다. 예를 들면, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. A first source electrode 122 and a first drain electrode 123 may be formed on the first interlayer insulating layer 113. The first source electrode 122 and the first drain electrode 123 may be connected to the first active layer 121 through the contact holes formed in the first interlayer insulating layer 113 and the first gate insulating layer 112 . The first source electrode 122 and the first drain electrode 123 are electrically connected to the first active layer through the contact holes formed in the first interlayer insulating layer 113 and the first gate insulating layer 112. [ 121 may be electrically connected to the first source region 121b and the first drain region 121c, respectively. The first source electrode 122 and the first drain electrode 123 may have a three-layer structure of titanium (Ti) / aluminum (Al) / titanium (Ti) . For example, any one of or an alloy of any one of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al) chromium (Cr), gold (Au), nickel (Ni), and neodymium Or may be formed as a single layer or multiple layers.

그리고, 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 연결된 제1 액티브층(121)의 부분은 도체화될 수 있다. 예를 들면, 제1 게이트 절연층(112) 및 제1 층간 절연층(113)을 관통하여 제1 액티브층(121)을 노출시키는 컨택홀이 형성된 뒤, 컨택홀을 통하여 노출된 제1 액티브층(121)의 일부는 도체화될 수 있다. 그리고, 컨택홀을 통하여 노출된 제1 액티브층(121)의 일부는 열처리 공정을 통하여 도체화될 수 있다. 노출된 컨택홀을 통하여 제1 액티브층(121)을 열처리함으로써, 효과적으로 제1 액티브층(121)의 일부를 도체화할 수 있다. A portion of the first active layer 121 to which the first source electrode 122 and the first drain electrode 123 are connected may be made conductive. For example, after a contact hole is formed through the first gate insulating layer 112 and the first interlayer insulating layer 113 to expose the first active layer 121, the first active layer 121 exposed through the contact hole, A part of the electrode 121 may be made conductive. A part of the first active layer 121 exposed through the contact hole may be made conductive by a heat treatment process. By heat-treating the first active layer 121 through the exposed contact holes, it is possible to conduct a part of the first active layer 121 effectively.

제1 층간 절연층(113), 제1 소스 전극(122), 및 제1 드레인 전극(123) 상에 분리 절연층(114)이 배치될 수 있다. 분리 절연층(114)에는 제1 소스 전극(122) 및 제1 드레인 전극(123)의 적어도 일부를 노출시키기 위한 컨택홀이 형성될 수 있다. 분리 절연층(114)은 분리 절연층(114) 상에 배치된 제2 박막 트랜지스터(130)와 분리 절연층(114) 하부에 배치된 제1 박막 트랜지스터(120)를 분리시키는 역할을 수행할 수 있다. 예를 들면, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 상에 분리 절연층(114)이 배치되고, 그 상에 제2 박막 트랜지스터(130)가 배치될 수 있다. The isolation insulating layer 114 may be disposed on the first interlayer insulating layer 113, the first source electrode 122, and the first drain electrode 123. A contact hole may be formed in the isolation insulating layer 114 to expose at least a part of the first source electrode 122 and the first drain electrode 123. The isolation insulating layer 114 may serve to separate the second thin film transistor 130 disposed on the isolation insulating layer 114 and the first thin film transistor 120 disposed below the isolation insulating layer 114 have. For example, a separation insulating layer 114 is disposed on the first source electrode 122 and the first drain electrode 123 of the first thin film transistor 120, and a second thin film transistor 130 .

분리 절연층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.The isolation insulating layer 114 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or a multilayer thereof.

분리 절연층(114) 상에는 제2 박막 트랜지스터(130)의 제2 액티브층(131)이 배치될 수 있다. 제2 박막 트랜지스터(130)는 제2 액티브층(131), 제2 게이트 절연층(114), 제2 게이트 전극(134), 보호층(115), 제2 소스 전극(132) 및 제2 드레인 전극(133)을 포함할 수 있다. The second active layer 131 of the second thin film transistor 130 may be disposed on the isolation insulating layer 114. The second thin film transistor 130 includes a second active layer 131, a second gate insulating layer 114, a second gate electrode 134, a protective layer 115, a second source electrode 132, Electrode 133 as shown in FIG.

제2 액티브층(131)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드 갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브 층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 표시장치의 특성에 따라서, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 예를 들면, 제2 액티브층(131)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 제2 박막 트랜지스터(130)의 제2 액티브층(131)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 IZO(indium-zinc-oxide), IGTO(indium-gallium-tin-oxide), 또는 IGO(indium-gallium-oxide) 등과 같은 다른 금속 산화물로 형성될 수도 있다.The second active layer 131 may be made of an oxide semiconductor. Since the oxide semiconductor material has a larger band gap than the silicon material, the electrons can not exceed the band gap in the off state, and thus the off-current is low. Therefore, a thin film transistor including an active layer made of an oxide semiconductor may be suitable for a switching thin film transistor that has a short ON time and a long OFF time, but is not limited thereto. Depending on the characteristics of the display device, it may be applied as a driving thin film transistor. And since the off-current is small, the size of the storage capacitor can be reduced, which is suitable for a high-resolution display element. For example, the second active layer 131 is made of a metal oxide and may be made of various metal oxides such as, for example, indium-gallium-zinc-oxide (IGZO). The second active layer 131 of the second thin film transistor 130 is formed on the basis of the IGZO layer on the assumption that the second active layer 131 is composed of IGZO among various metal oxides. However, the present invention is not limited thereto, and an IZO (indium- oxide, indium-gallium-tin-oxide (IGTO), or indium-gallium-oxide (IGO).

제2 액티브층(131)은, 금속 산화물을 분리 절연층(114) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다. The second active layer 131 may be formed by depositing a metal oxide on the isolation insulating layer 114, performing a heat treatment process for stabilization, and then patterning the metal oxide.

제2 액티브층(131)을 포함한 기판(110) 전체 면에 절연물질층 및 금속물질층을 차례로 형성하고, 금속물질층 상에 포토레지스트 패턴을 형성할 수 있다. An insulating material layer and a metal material layer may be sequentially formed on the entire surface of the substrate 110 including the second active layer 131 and a photoresist pattern may be formed on the metal material layer.

절연물질층은 PECVD법을 이용하여 형성하고, 금속물질층은 스퍼터링법(Sputtering)을 이용하여 형성할 수 있다. The insulating material layer may be formed by PECVD, and the metal material layer may be formed by sputtering.

포토레지스트 패턴을 마스크로 하여 금속물질층을 습식 식각하여 제2 게이트 전극(134)을 형성할 수 있다. 금속물질층을 식각하기 위한 습식 식각 액은 금속물질층을 구성하는 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 또는 그들의 합금을 선택적으로 식각하고, 절연물질층을 식각하지 않는 물질이 이용될 수 있다.The second gate electrode 134 can be formed by wet-etching the metal material layer using the photoresist pattern as a mask. The wet etching solution for etching the metal material layer may include at least one of molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), chromium (Cr), gold (Au) , Neodymium (Nd), or alloys thereof, and does not etch the layer of insulating material can be used.

포토레지스트 패턴 및 제2 게이트 전극(134)을 마스크로 하여 절연 물질층을 건식 식각하여 제2 게이트 절연층(115)을 형성할 수 있다. The second gate insulating layer 115 may be formed by dry-etching the insulating material layer using the photoresist pattern and the second gate electrode 134 as masks.

건식 식각 공정을 통하여, 절연 물질층이 식각되어 제2 액티브층(131) 상에 제2 게이트 절연층(115) 패턴이 형성될 수 있다. 그리고, 패터닝된 제2 게이트 절연층(115)에 의해 노출된 제2 액티브층(131)은 건식 식각 공정에 의해 도체화가 될 수 있다. Through the dry etching process, the insulating material layer may be etched to form the second gate insulating layer 115 pattern on the second active layer 131. The second active layer 131 exposed by the patterned second gate insulating layer 115 may be made conductive by a dry etching process.

제2 게이트 전극(134)이 형성된 영역에 대응하여 도체화가 되지 않은 제2 채널 영역(131a)과 제2 액티브층(131)의 양단에서 각각 도체화 처리된 제2 소스 영역(131b) 및 제2 드레인 영역(131c)을 포함하는 제2 액티브층(131)이 형성될 수 있다. The second channel region 131a corresponding to the region where the second gate electrode 134 is formed and the second channel region 131a which is not made conductive and the second source region 131b and the second source region 131b subjected to the conductivation treatment at both ends of the second active layer 131, And a second active layer 131 including a drain region 131c may be formed.

도체화된 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)은 저항이 낮아짐으로써, 제2 박막 트랜지스터(130)의 소자 성능이 향상될 수 있으며, 이에 따라 본 명세서의 실시예에 따른 표시 장치(100)의 신뢰성이 향상될 수 있는 효과를 얻을 수 있다.The resistance of the second source region 131b and the second drain region 131c of the second conductive layer 131 is lowered so that the device performance of the second thin film transistor 130 can be improved, The reliability of the display device 100 according to the embodiment of the present invention can be improved.

제2 액티브층(131)의 제2 채널 영역(131a)은 제2 게이트 전극(134)과 중첩하여 배치될 수 있다. 그리고, 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)은 제2 채널 영역(131a)의 양측에 배치될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 게이트 전극(134)과 제2 액티브층(131) 사이에 배치될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 게이트 전극(134) 및 제2 액티브층(131)의 제2 채널 영역(131a)과 중첩하도록 배치될 수 있다. The second channel region 131a of the second active layer 131 may overlap the second gate electrode 134. The second source region 131b and the second drain region 131c of the second active layer 131 may be disposed on both sides of the second channel region 131a. The second gate insulating layer 115 may be disposed between the second gate electrode 134 and the second active layer 131. The second gate insulating layer 115 may be disposed so as to overlap with the second channel region 131a of the second gate electrode 134 and the second active layer 131. [

포토레지스트 패턴(PR)을 마스크로 절연 물질층 및 금속 물질층을 식각함에 따라 제2 게이트 절연층(115)과 제2 게이트 전극(134)은 동일한 패턴으로 형성될 수 있다. 제2 게이트 절연층(115)은 제2 액티브 층(131) 상에 배치될 수 있다. 제2 게이트 절연층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 게이트 절연층(115)은 제2 액티브층(131)과 중첩되도록 패터닝될 수 있다. The second gate insulating layer 115 and the second gate electrode 134 may be formed in the same pattern as the insulating material layer and the metal material layer are etched using the photoresist pattern PR as a mask. The second gate insulating layer 115 may be disposed on the second active layer 131. The second gate insulating layer 115 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof. The second gate insulating layer 115 may be patterned to overlap with the second active layer 131.

제2 게이트 전극(134)은 제2 게이트 절연층(114) 상에 배치될 수 있다. 제2 게이트 전극(134)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 게이트 전극(134)은 제2 액티브 층(131) 및 제2 게이트 절연층(115)과 중첩되도록 패터닝될 수 있다. 제2 게이트 전극(134)은 제2 액티브층(131)의 제2 채널 영역(131a)과 중첩되도록 패터닝될 수 있다. 그리고, 제2 게이트 절연층(115)은 제2 액티브층(131)의 제2 채널 영역(131a)과 중첩되도록 패터닝될 수 있다. 따라서, 제2 게이트 전극(134) 및 제2 게이트 절연층(115)은 제2 액티브층(131)의 제2 채널 영역(131a)과 중첩할 수 있다. The second gate electrode 134 may be disposed on the second gate insulating layer 114. The second gate electrode 134 may be formed of any one selected from the group consisting of Mo, Cu, Ti, Al, Cr, Au, Ni, Or may be formed of a single layer or multiple layers of these alloys. The second gate electrode 134 may be patterned to overlap the second active layer 131 and the second gate insulating layer 115. The second gate electrode 134 may be patterned to overlap the second channel region 131a of the second active layer 131. [ The second gate insulating layer 115 may be patterned to overlap with the second channel region 131a of the second active layer 131. [ Thus, the second gate electrode 134 and the second gate insulating layer 115 may overlap the second channel region 131a of the second active layer 131. [

제2 층간 절연층(116)은 분리 절연층(114), 제2 액티브층(131), 및 제2 게이트 전극(134) 상에 배치될 수 있다. 제2 층간 절연층(116)에는 제1 박막 트랜지스터(120)의 제1 드레인 전극(123) 및 제2 박막 트랜지스터(130)의 제2 액티브층(131)을 노출시키기 위한 컨택홀이 형성될 수 있다. 예를 들면, 제2 층간 절연층(116)에는 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)을 노출하기 위한 컨택홀을 형성할 수 있으며, 제2 박막 트랜지스터(130)에서 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)을 노출하기 위한 컨택홀이 형성될 수 있다. 제2 층간 절연층(116)에는 제1 박막 트랜지스터(120)의 제1 소스 전극(122)을 노출하기 위한 컨택홀이 더 형성될 수 있다.The second interlayer insulating layer 116 may be disposed on the isolation insulating layer 114, the second active layer 131, and the second gate electrode 134. A contact hole may be formed in the second interlayer insulating layer 116 to expose the first drain electrode 123 of the first thin film transistor 120 and the second active layer 131 of the second thin film transistor 130 have. For example, a contact hole for exposing the first drain electrode 123 of the first thin film transistor 120 may be formed in the second interlayer insulating layer 116, and a second contact hole may be formed in the second thin film transistor 130 A contact hole for exposing the second source region 131b and the second drain region 131c of the active layer 131 may be formed. The second interlayer insulating layer 116 may further include a contact hole for exposing the first source electrode 122 of the first thin film transistor 120.

제2 층간 절연층(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.The second interlayer insulating layer 116 may be composed of a single layer of silicon nitride (SiNx) or silicon oxide (SiOx) or multiple layers thereof.

제2 층간 절연층(116)상에는 연결전극(140), 제2 소스 전극(132), 및 제2 드레인 전극(133)이 배치될 수 있다. A connection electrode 140, a second source electrode 132, and a second drain electrode 133 may be disposed on the second interlayer insulating layer 116.

연결 전극(140)은 분리 절연층(114) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 드레인 전극(123)과 전기적으로 연결될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 연결 전극(140)은 분리 절연층(114) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 소스 전극(122)과 전기적으로 연결될 수 있다. 그리고, 분리 절연층(114) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 드레인 전극(123)과 전기적으로 연결되는 연결 전극(140)을 형성하는 경우, 분리 절연층(114) 및 제2 층간 절연층(116)에 형성된 컨택홀을 통하여 제1 소스 전극(122)과 전기적으로 연결되는 제1 보조 소스 전극을 더 형성할 수 있다. The connection electrode 140 may be electrically connected to the first drain electrode 123 through the contact hole formed in the isolation insulating layer 114 and the second interlayer insulating layer 116, but is not limited thereto. For example, the connection electrode 140 may be electrically connected to the first source electrode 122 through the contact hole formed in the isolation insulating layer 114 and the second interlayer insulating layer 116. When the connection electrode 140 electrically connected to the first drain electrode 123 is formed through the contact hole formed in the isolation insulating layer 114 and the second interlayer insulating layer 116, And a first auxiliary source electrode electrically connected to the first source electrode 122 through a contact hole formed in the second interlayer insulating layer 116. [

그리고, 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제2 액티브층(131)과 연결될 수 있다. 따라서, 제2 박막 트랜지스터(130)의 제2 소스 전극(132)은 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제2 액티브층(131)의 제2 소스 영역(131b)과 연결될 수 있으며, 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)은 제2 층간 절연층(116)에 형성된 컨택홀을 통해 제2 액티브층(131)의 제2 드레인 영역(131c)과 연결될 수 있다.The second source electrode 132 and the second drain electrode 133 of the second thin film transistor 130 may be connected to the second active layer 131 through the contact hole formed in the second interlayer insulating layer 116 have. The second source electrode 132 of the second thin film transistor 130 can be connected to the second source region 131b of the second active layer 131 through the contact hole formed in the second interlayer insulating layer 116 And the second drain electrode 133 of the second thin film transistor 130 may be connected to the second drain region 131c of the second active layer 131 through a contact hole formed in the second interlayer insulating layer 116 have.

연결 전극(140), 제2 소스 전극(132), 및 제2 드레인 전극(133)은 동일한 공정에 의해 형성될 수 있다. 그리고, 연결 전극(140), 제2 소스 전극(132), 및 제2 드레인 전극(133)은 동일한 물질로 형성될 수 있다. 연결 전극(140), 제2 소스 전극(132), 및 제2 드레인 전극(133)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.The connection electrode 140, the second source electrode 132, and the second drain electrode 133 may be formed by the same process. The connection electrode 140, the second source electrode 132, and the second drain electrode 133 may be formed of the same material. The connection electrode 140, the second source electrode 132 and the second drain electrode 133 may be formed of a metal such as molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al) ), Nickel (Ni), neodymium (Nd), or an alloy thereof.

제1 박막 트랜지스터(120)는 분리 절연층(114) 하부에 배치될 수 있으며, 제2 박막 트랜지스터(130)는 분리 절연층(114) 상에 배치될 수 있다. 그리고, 분리 절연층(114)에 의하여 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 분리되어 배치될 수 있다. 연결 전극(140)은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결되며, 제2 박막 트랜지스터(130)의 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)은 연결전극(140)을 통하여 제2 박막 트랜지스터(130)의 제2 소스 전극(132)과 전기적으로 연결될 수 있다. The first thin film transistor 120 may be disposed below the isolation insulating layer 114 and the second thin film transistor 130 may be disposed on the isolation insulating layer 114. The first thin film transistor 120 and the second thin film transistor 130 may be separated from each other by the separation insulating layer 114. The connection electrode 140 may be electrically connected to the first drain electrode 123 of the first thin film transistor 120 and may be electrically connected to the second source electrode 132 of the second thin film transistor 130. The first drain electrode 123 of the first thin film transistor 120 may be electrically connected to the second source electrode 132 of the second thin film transistor 130 through the connection electrode 140.

본 명세서의 실시예에 따른 표시 장치(100)는, 제1 박막 트랜지스터(120)가 형성된 후에 제1 박막 트랜지스터(120) 상에 분리 절연층(114)이 형성되고, 분리 절연층(114) 상에 제2 박막 트랜지스터(130)가 형성된다. 이에 따라, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결된 제2 액티브층(131)의 부분에 대한 손상이 최소화될 수 있다. The display device 100 according to the embodiment of the present invention includes a first insulating layer 114 formed on the first thin film transistor 120 after the first thin film transistor 120 is formed, The second thin film transistor 130 is formed. Thus, damage to the portions of the second active layer 131 connected to the second source electrode 132 and the second drain electrode 133 can be minimized.

제1 드레인 전극(123) 및 연결 전극(140)은, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하는 컨택홀을 통하여 하나의 소스 전극 또는 드레인 전극으로 형성되어 제1 액티브층과 연결되도록 구성될 수도 있다. 이 경우, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 제2 층간 절연층(116)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀은 동일 공정에 의해 형성될 수 있다. 이와 같이, 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일 공정에 의해 형성될 수 있다. 예를 들면, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 소스 전극 및 드레인 전극은 제2 층간 절연층(116)을 형성한 다음 동일공정에 의해 함께 형성될 수 있다. The first drain electrode 123 and the connection electrode 140 are formed on both the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114 and the second interlayer insulating layer 116 And may be formed as one source electrode or a drain electrode through the penetrating contact hole and connected to the first active layer. In this case, the first active layer 121 is exposed through both the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114, and the second interlayer insulating layer 116 A contact hole penetrating the contact hole and the second interlayer insulating layer 116 to expose the second active layer 131 can be formed by the same process. In this way, the first source electrode 122, the first drain electrode 123, the second source electrode 132, and the second drain electrode 133 can be formed by the same process. For example, the source electrode and the drain electrode of the first thin film transistor 120 and the second thin film transistor 130 may be formed together by the same process after the second interlayer insulating layer 116 is formed.

그리고, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 제2 층간 절연층(116)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀은 건식 식각(dry etching)하여 형성될 수 있다. A contact hole is formed through the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114 and the second interlayer insulating layer 116 to expose the first active layer 121 The contact hole penetrating the hole and the second interlayer insulating layer 116 and exposing the second active layer 131 may be formed by dry etching.

제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀을 형성하기 위해서 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)이 모두 식각되어야 한다. 그리고, 제2 층간 절연층(116)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀을 형성하기 위해서 층간 절연층(116)이 식각되어야 한다. 따라서, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 제2 층간 절연층(116)만을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀을 함께 형성하기 위해서는 다수의 층을 식각해야 한다. 다수의 층은 습식 식각(wet etching) 방식을 이용하여 식각하기에는 식각의 완성도가 충분하지 않으므로 건식 식각을 통해 식각될 수 있다. A contact hole is formed through the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114 and the second interlayer insulating layer 116 to expose the first active layer 121 The first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114, and the second interlayer insulating layer 116 must be etched to form a gate insulating layer. The interlayer insulating layer 116 must be etched to form a contact hole penetrating the second interlayer insulating layer 116 and exposing the second active layer 131. Therefore, the contact hole exposing the first active layer 121 through both the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114 and the second interlayer insulating layer 116 A plurality of layers must be etched to form a contact hole that penetrates only the hole and the second interlayer insulating layer 116 to expose the second active layer 131 together. Many layers may be etched through a dry etch because the etch is not complete to etch using a wet etch.

그리고, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀은 제2 층간 절연층(116)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀보다 분리 절연층(114), 제1 층간 절연층(113) 및 제1 게이트 절연층(112)을 더 관통하게 된다.A contact hole is formed through the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114 and the second interlayer insulating layer 116 to expose the first active layer 121 The first interlayer insulating layer 113 and the first gate insulating layer 112 are formed on the insulating layer 114, the first interlayer insulating layer 113 and the first gate insulating layer 112 through the second interlayer insulating layer 116 to expose the second active layer 131, .

따라서, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(114) 및 제2 층간 절연층(116)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 제2 층간 절연층(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀을 건식식각을 통하여 동시에 형성하는 경우, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)이 손상될 수 있다. 예를 들어, 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c) 일부가 건식 식각 시 제거될 수도 있고, 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c) 표면에 물리적인 결함(defect)이 생길 수도 있다. 이에 따라, 소자의 특성이 악화되고, 제2 박막 트랜지스터(130)의 신뢰성이 저하될 수 있다.Therefore, the contact hole exposing the first active layer 121 through both the first gate insulating layer 112, the first interlayer insulating layer 113, the separating insulating layer 114 and the second interlayer insulating layer 116 The second source electrode 132 and the second drain electrode 133 may be formed in the same manner as in the case of forming the contact hole through the hole and the second interlayer insulating layer 115 to expose the second active layer 131, The second source region 131b and the second drain region 131c of the second active layer 131 may be damaged. For example, a portion of the second source region 131b and the second drain region 131c of the second active layer 131 may be removed by dry etching and the second source region 131b of the second active layer 131 131b and the second drain region 131c may be physically defective. As a result, the characteristics of the element may deteriorate and the reliability of the second thin film transistor 130 may be deteriorated.

따라서, 본 명세서의 실시예에 따른 표시 장치(100)는, 제1 소스 전극(122) 및 연결 전극(140)을 하나의 소스 전극으로 생성하거나, 제1 드레인 전극(123) 및 연결 전극(140)을 하나의 드레인 전극으로 생성하지 않고, 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결 전극(140)을 분리하여 생성할 수 있다. 예를 들면, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 분리된 층으로 형성될 수 있다. 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성된 뒤에, 분리 절연층(114) 및 제2 층간 절연층(116)을 관통하여 제1 액티브층(121)을 노출하는 컨택홀을 형성하고, 제2 층간 절연층(116)을 관통하여 제2 액티브층(131)을 노출하는 컨택홀을 형성할 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결 전극(140)을 분리하여 생성함에 따라, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)의 손상이 최소화될 수 있다. 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)의 손상이 최소화됨으로써, 제2 박막 트랜지스터(130)의 소자 성능이 향상될 수 있으며, 이에 따라 본 명세서의 실시예에 따른 표시 장치(100)의 신뢰성이 향상될 수 있는 효과를 얻을 수 있다.Accordingly, the display device 100 according to the embodiment of the present invention may be configured such that the first source electrode 122 and the connection electrode 140 are formed as one source electrode, or the first drain electrode 123 and the connection electrode 140 The first source electrode 122 and the first drain electrode 123 and the connection electrode 140 may be formed separately from each other without being formed as a single drain electrode. For example, the first thin film transistor 120 and the second thin film transistor 130 may be formed as separate layers. After the first source electrode 122 and the first drain electrode 123 of the first thin film transistor 120 are formed, the first active layer (the second active layer) is formed through the isolation insulating layer 114 and the second interlayer insulating layer 116 Contact holes for exposing the second active layer 131 may be formed through the second interlayer insulating layer 116. [ The first source electrode 122 and the first drain electrode 123 and the connection electrode 140 are separated and formed so that the second active layer 132 connected to the second source electrode 132 and the second drain electrode 133, The damage of the second source region 131b and the second drain region 131c of the first transistor 131 can be minimized. Damage to the second source region 131b and the second drain region 131c of the second active layer 131 connected to the second source electrode 132 and the second drain electrode 133 is minimized, The device performance of the transistor 130 can be improved and the reliability of the display device 100 according to the embodiment of the present invention can be improved.

보호층(117)은 제2 소스 전극(132), 제2 드레인 전극(133), 연결 전극(140), 및 제2 층간 절연층(116) 상에 배치될 수 있다. 도 1에 도시된 바와 같이, 보호층(117)에는 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 보호층(117)에는 제2 박막 트랜지스터(130)의 제2 소스 전극(132)을 노출시키기 위한 컨택홀이 형성될 수 있다. 또는, 보호층(117)에는 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된 연결 전극(140)을 노출시키기 위한 컨택홀이 형성될 수 있다. 보호층(117)은 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130)의 상부를 보호하기 위한 무기물질층일 수 있다. 예를 들면, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 보호층(117)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130) 상부로부터 확산되는 수소를 억제시킬 수 있다. 보호층(117)은 본 명세서의 실시예에 따른 표시장치(100)의 특성 또는 박막 트랜지스터의 구조 및 특성에 따라서 생략될 수 있다. The protective layer 117 may be disposed on the second source electrode 132, the second drain electrode 133, the connecting electrode 140, and the second interlayer insulating layer 116. As shown in FIG. 1, a contact hole may be formed in the passivation layer 117 to expose the second drain electrode 133, but the present invention is not limited thereto. For example, a contact hole for exposing the second source electrode 132 of the second thin film transistor 130 may be formed in the passivation layer 117. Alternatively, the protective layer 117 may be provided with a contact hole for exposing the connection electrode 140 electrically connected to the first drain electrode 123 of the first TFT 120. The protective layer 117 may be an inorganic material layer for protecting the first thin film transistor 120 and the second thin film transistor 130. For example, a single layer of silicon nitride (SiNx) or silicon oxide (SiOx), or multiple layers thereof. The passivation layer 117 can suppress hydrogen diffused from the top of the first thin film transistor 120 and the second thin film transistor 130. The protective layer 117 may be omitted depending on the characteristics of the display device 100 or the structure and characteristics of the thin film transistor according to the embodiment of the present invention.

평탄화층(118)은 보호층(117)상에 배치될 수 있다. 그리고, 도 1에 도시된 바와 같이, 평탄화층(118)에는 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 평탄화층(118)에는 제2 박막 트랜지스터(130)의 제2 소스 전극(132)을 노출시키기 위한 컨택홀이 형성될 수 있다. 또는, 평탄화층(118)에는 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결된 연결 전극(140)을 노출시키기 위한 컨택홀이 형성될 수 있다. 평탄화층(118)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 상부를 평탄화하기 위한 유기물질층일 수 있다. 예를 들면, 평탄화층(118)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.The planarization layer 118 may be disposed on the protective layer 117. 1, a contact hole may be formed in the planarization layer 118 to expose the second drain electrode 133 of the second thin film transistor 130, but the present invention is not limited thereto. For example, a contact hole for exposing the second source electrode 132 of the second thin film transistor 130 may be formed in the planarization layer 118. Alternatively, the planarization layer 118 may be provided with a contact hole for exposing the connection electrode 140 electrically connected to the first drain electrode 123 of the first TFT 120. The planarization layer 118 may be an organic material layer for planarizing the first thin film transistor 120 and the second thin film transistor 130. For example, the planarization layer 118 may be formed of an organic material such as an acryl resin, an epoxy resin, a phenolic resin, a polyamide resin, and a polyimide resin. / RTI > material.

제1 전극(150)은 평탄화층(118) 상에 배치될 수 있다. 제1 전극(150)은 보호층(117) 및 평탄화층(118)에 형성된 컨택홀을 통하여 제2 박막 트랜지스터(130)의 제2 드레인 전극(133)과 전기적으로 연결될 수 있다. 따라서, 제1 전극(150)은 보호층(117) 및 평탄화층(118)에 형성된 컨택홀을 통하여 제2 박막 트랜지스터(130)와 전기적으로 연결될 수 있다. The first electrode 150 may be disposed on the planarization layer 118. The first electrode 150 may be electrically connected to the second drain electrode 133 of the second thin film transistor 130 through a contact hole formed in the passivation layer 117 and the planarization layer 118. Accordingly, the first electrode 150 may be electrically connected to the second thin film transistor 130 through the contact hole formed in the passivation layer 117 and the planarization layer 118.

본 명세서의 실시예에 따른 표시장치(100)는 상부 발광(Top Emission)표시장치이므로, 제1 전극(150)은 애노드 전극일 수 있다. 표시 장치(100)가 하부 발광(Bottom Emission)인 경우에는 평탄화층(118) 상에 배치된 제1 전극(150)은 캐소드 전극일 수 있다. Since the display device 100 according to the embodiment of the present invention is a top emission display device, the first electrode 150 may be an anode electrode. When the display apparatus 100 is bottom emission, the first electrode 150 disposed on the planarization layer 118 may be a cathode electrode.

제1 전극(150) 및 평탄화층(118) 상에는 뱅크(160)가 배치될 수 있다. 뱅크(160)는 제1 전극(150)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크(160)는 표시장치(100)의 발광 영역을 정의할 수 있으므로 화소 정의막이라고 할 수도 있다.A bank 160 may be disposed on the first electrode 150 and the planarization layer 118. An opening for exposing the first electrode 150 may be formed in the bank 160. Since the bank 160 can define the light emitting region of the display device 100, the bank 160 may be referred to as a pixel defining film.

제1 전극(150) 및 뱅크(160) 상에는 발광층을 포함하는 발광 구조물이 더 배치될 수 있다. 발광 구조물 상에는 제2 전극이 더 배치될 수 있다. 본 명세서의 실시예에 따른 표시장치(100)에서 제2 전극은 캐소드 전극일 수 있다. 제2 전극 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다.A light emitting structure including a light emitting layer may further be disposed on the first electrode 150 and the bank 160. A second electrode may be further disposed on the light emitting structure. In the display device 100 according to the embodiment of the present invention, the second electrode may be a cathode electrode. On the second electrode, a sealing portion for suppressing moisture permeation may be further disposed.

도 2는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다. 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 1의 제1 박막 트랜지스터(120)와 도 2의 제1 박막 트랜지스터(220)는 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 2의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다. 2 is a cross-sectional view illustrating a display device according to another embodiment of the present invention. Will be described with reference to Fig. 1, and redundant description will be omitted or briefly explained. For example, the first thin film transistor 120 of FIG. 1 and the first thin film transistor 220 of FIG. 2 are substantially the same. Therefore, a duplicate description of the configuration of FIG. 2 substantially the same as FIG. 1 will be omitted or briefly explained.

도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 기판(210), 버퍼층(211), 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230), 제1 게이트 절연층(212), 제1 층간 절연층(213), 분리 절연층(214), 제2 게이트 절연층(215), 제2 층간 절연층(216), 보호층(217), 평탄화층(218), 연결 전극(240), 뱅크(260) 및 제1 전극(250)을 포함할 수 있다. 그리고, 제1 박막 트랜지스터(220)의 제1 액티브층(221)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(230)의 제2 액티브층(231)은 산화물 반도체로 이루어질 수 있다.Referring to FIG. 2, a display device 200 according to another embodiment of the present invention includes a substrate 210, a buffer layer 211, a first thin film transistor 220, a second thin film transistor 230, The second interlayer insulating layer 216, the protective layer 217, the planarization layer 218, the first interlayer insulating layer 212, the first interlayer insulating layer 213, the isolation insulating layer 214, the second gate insulating layer 215, A connection electrode 240, a bank 260, and a first electrode 250. The first active layer 221 of the first thin film transistor 220 may be made of LTPS and the second active layer 231 of the second thin film transistor 230 may be made of an oxide semiconductor.

그리고, 제1 박막 트랜지스터(220)는 제1 채널 영역(221a), 제1 소스 영역(221b), 및 제1 드레인 영역(221c)을 포함하는 제1 액티브층(221), 제1 소스 전극(222), 제1 드레인 전극(223), 및 제1 게이트 전극(224)을 포함할 수 있다. The first thin film transistor 220 includes a first active layer 221 including a first channel region 221a, a first source region 221b and a first drain region 221c, a first source electrode 221a, 222, a first drain electrode 223, and a first gate electrode 224.

그리고, 제2 박막 트랜지스터(230)는 제2 채널영역(231a), 제2 소스 영역(231b), 및 제2 드레인 영역(231c)을 포함하는 제2 액티브층(231), 제2 소스 전극(232), 제1 드레인 전극(233), 및 제2 게이트 전극(234)을 포함할 수 있다. The second thin film transistor 230 includes a second active layer 231 including a second channel region 231a, a second source region 231b and a second drain region 231c, a second source electrode 231b, 232, a first drain electrode 233, and a second gate electrode 234.

도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 제2 박막 트랜지스터(230)의 제2 게이트 전극(234)과 제2 게이트 절연층(215)을 사이에 두고 중첩하는 제2 액티브층(231)의 제2 채널 영역(231a)을 포함할 수 있다. 그리고, 제2 게이트 절연층(215)은 제2 게이트 전극(234) 및 제2 채널 영역(231a)과 중첩할 수 있다. 제2 액티브층(231)의 하부에 배치되는 복수의 절연층 중 적어도 하나의 층의 일부 영역이 제거될 수 있다. 예를 들면, 제2 액티브층(231)의 하부에 배치되는 복수의 절연층인 버퍼층(211), 제1 게이트 절연층(212), 제1 층간 절연층(213), 분리 절연층(214)중 적어도 하나의 절연층의 일부 영역이 제거될 수 있다. 그리고, 제2 액티브층(231)의 하부에 배치되는 복수의 절연층인 버퍼층(211), 제1 게이트 절연층(212), 제1 층간 절연층(213), 분리 절연층(214) 중 제1 게이트 절연층(212)의 일부 영역이 제거될 수 있다. Referring to FIG. 2, the display device 200 according to another embodiment of the present invention includes a second gate electrode 234 and a second gate insulating layer 215 of the second thin film transistor 230, And a second channel region 231a of the second active layer 231. The second gate insulating layer 215 may overlap the second gate electrode 234 and the second channel region 231a. A portion of at least one of the plurality of insulating layers disposed under the second active layer 231 may be removed. For example, a buffer layer 211, a first gate insulating layer 212, a first interlayer insulating layer 213, a separating insulating layer 214, which are a plurality of insulating layers disposed under the second active layer 231, A portion of the at least one insulating layer may be removed. The buffer layer 211, the first gate insulating layer 212, the first interlayer insulating layer 213, and the isolation insulating layer 214, which are a plurality of insulating layers disposed under the second active layer 231, 1 region of the gate insulating layer 212 can be removed.

제1 게이트 절연층(212) 및 제1 층간 절연층(213)의 일부 영역을 제거하는 경우에는, 제1 액티브층(221)과 제1 소스 전극(222) 및 제1 드레인 전극(223)을 연결하기 위하여 제1 게이트 절연층(212) 및 제1 층간 절연층(213)에 컨택홀을 형성하는 공정 시 함께 제거될 수 있으므로 별도의 공정 추가가 필요하지 않을 수 있다.The first active layer 221 and the first source electrode 222 and the first drain electrode 223 may be removed by removing the first gate insulating layer 212 and the first interlayer insulating layer 213, A separate process may not be necessary since the first gate insulating layer 212 and the first interlayer insulating layer 213 may be removed together in the process of forming the contact holes.

제2 액티브층(231)의 제2 채널 영역(231a)과 대응하는 제1 게이트 절연층(212)의 영역이 제거될 수 있다. The area of the first gate insulating layer 212 corresponding to the second channel region 231a of the second active layer 231 can be removed.

제2 액티브층(231)의 하부에 위치하며, 제2 액티브층(231)의 제2 채널 영역(231a)과 중첩하는 영역에 위치하는 제1 게이트 절연층(212)을 제거함으로써, 제2 채널 영역(231a)상에 배치된 제2 게이트 전극(234)의 상부면과 제2 소스 영역(231b) 및 제2 드레인 영역(231c)의 상부면 간의 단차를 줄일 수 있다. 그리고, 제2 게이트 전극과 제2 소스 영역(231b)간의 단차 및 제2 게이트 전극과 제2 드레인 영역(231c)간의 단차를 줄임으로써, 제2 층간 절연층(216)이 두께의 편차 없이 제2 게이트 전극(234), 제2 소스 영역(231b), 및 제2 드레인 영역(231c) 상에 형성될 수 있다. 그리고, 제1 게이트 전극(234)과 제2 층간 절연층(216) 상에 형성된 제2 소스 전극(232) 및 제2 드레인 전극(233)간의 단락이 되는 불량 발생을 방지할 수 있다. By removing the first gate insulating layer 212 located below the second active layer 231 and located in the region overlapping the second channel region 231a of the second active layer 231, The step between the upper surface of the second gate electrode 234 disposed on the region 231a and the upper surface of the second source region 231b and the upper surface of the second drain region 231c can be reduced. By reducing the step between the second gate electrode and the second source region 231b and the step between the second gate electrode and the second drain region 231c, the second interlayer insulating layer 216 can be formed in the second The gate electrode 234, the second source region 231b, and the second drain region 231c. It is also possible to prevent a short circuit between the first source electrode 234 and the second source electrode 232 and the second drain electrode 233 formed on the second interlayer insulating layer 216.

본 명세서의 다른 실시예에 따른 표시장치(200)는, 제2 게이트 전극(234) 및 제2 게이트 절연층(215)과 중첩하는 제2 액티브층(231)의 영역에 대응하는 복수의 절연층 중 적어도 하나의 절연층을 제거함으로써, 제2 게이트 전극(234)과 중첩하지 않는 제2 액티브층(231)의 영역과 제2 게이트 전극(234)간의 단차를 줄일 수 있다. 예를 들면, 제2 게이트 전극(234) 및 제2 게이트 절연층(215)과 중첩하는 제2 액티브층(231)의 제2 채널 영역(231a)에 대응하며 하부에 위치하는 복수의 절연층 중에서 제1 게이트 절연층(212)을 제거하여 오프닝부(OP)를 형성할 수 있다. 제2 액티브층(231)의 제2 채널 영역(231a)과 대응하는 제1 게이트 절연층(212)의 영역을 제거함으로써, 제2 게이트 전극(234)과 중첩하지 않는 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)은 제2 게이트 전극(234)과의 단차를 줄일 수 있다. The display device 200 according to another embodiment of the present invention includes a plurality of insulating layers 231 corresponding to regions of the second active layer 231 overlapping the second gate electrode 234 and the second gate insulating layer 215, The step between the second active layer 231 and the second gate electrode 234 which does not overlap with the second gate electrode 234 can be reduced. For example, a plurality of insulating layers corresponding to the second channel region 231a of the second active layer 231 overlapping with the second gate electrode 234 and the second gate insulating layer 215, The first gate insulating layer 212 may be removed to form the opening OP. The second active layer 231 which does not overlap with the second gate electrode 234 can be removed by removing the region of the first gate insulating layer 212 corresponding to the second channel region 231a of the second active layer 231. [ The second source region 231b and the second drain region 231c of the second gate electrode 234 can be reduced in level difference with the second gate electrode 234.

제2 액티브층(231)의 제2 채널영역(231a) 아래에 위치하는 복수의 절연층 중에서 제거되는 절연층의 개수는 제2 게이트 전극(234) 및 제2 게이트 절연층(215)의 두께에 의해 결정될 수 있다. 예를 들면, 제2 액티브층(231)의 제2 채널 영역(231a) 아래에 위치하는 복수의 절연층 중에서 제거되는 절연층의 총 두께는 제2 게이트 전극(234)과 제2 게이트 절연층(215)의 두께의 합보다 작거나 동일할 수 있다. 제2 액티브층(231)의 제2 채널 영역(231a) 아래에 위치하는 절연층의 개수는 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)의 개수보다 적을 수 있다. The number of insulating layers to be removed from among the plurality of insulating layers located under the second channel region 231a of the second active layer 231 depends on the thickness of the second gate electrode 234 and the second gate insulating layer 215 Lt; / RTI > For example, the total thickness of the insulating layer removed from among the plurality of insulating layers located under the second channel region 231a of the second active layer 231 is greater than the total thickness of the second gate electrode 234 and the second gate insulating layer 215). ≪ / RTI > The number of the insulating layers located under the second channel region 231a of the second active layer 231 is greater than the number of the second source region 231b and the second drain region 231c of the second active layer 231 Can be written down.

도 2에 도시된 바와 같이, 제1 게이트 절연층(212)은 제2 박막 트랜지스터(230)가 배치되는 위치에 대응하여 형성된 오프닝부(OP)를 포함할 수 있다. 예를 들면, 제2 박막 트랜지스터(230)의 제2 게이트 전극(234)이 배치될 위치에 대응하는 제1 게이트 절연층(212)을 제거하여 버퍼층(211)을 노출하는 오프닝부(OP)를 형성할 수 있다. 제2 액티브층(231)의 제2 채널 영역(231a)은 제1 게이트 절연층(212)의 오프닝부(OP)에 대응하여 배치될 수 있다. 예를 들어, 제2 액티브층(231)의 제2 채널 영역(231a)은 오프닝부(OP)에 위치한 분리 절연층(214) 상에 배치될 수 있다. As shown in FIG. 2, the first gate insulating layer 212 may include an opening part OP formed corresponding to a position where the second thin film transistor 230 is disposed. For example, the first gate insulating layer 212 corresponding to the position where the second gate electrode 234 of the second thin film transistor 230 is to be disposed is removed to expose the opening portion OP for exposing the buffer layer 211 . The second channel region 231a of the second active layer 231 may be disposed corresponding to the opening portion OP of the first gate insulating layer 212. For example, the second channel region 231a of the second active layer 231 may be disposed on the isolation insulating layer 214 located in the opening OP.

본 명세서의 다른 실시예에 따른 표시장치(200)는, 도 2에 도시된 바와 같이, 제2 게이트 전극(234)과 제2 액티브층(231)의 제2 채널 영역(231a)은 제2 게이트 절연층(215)을 사이에 두고 중첩할 수 있다. 그리고, 제2 게이트 전극(235) 및 제2 액티브층(231)의 제2 채널 영역(231a)에 중첩하도록 배치되며, 제2 액티브층(231) 하부에 위치하는 오프닝부(OP)를 포함할 수 있다. 오프닝부(OP)는 제2 액티브층(231)의 제2 채널 영역(231a) 하부에 위치하는 복수의 절연층 중 적어도 하나의 절연층을 제거하여 형성될 수 있다. 예를 들면, 버퍼층(211), 제1 게이트 절연층(212), 제1 층간 절연층(213), 및 분리 절연층(214) 중 적어도 하나의 층은 제2 게이트 전극(234)과 중첩하는 영역이 제거된 오프닝부(OP)를 포함할 수 있다. 그리고, 오프닝부(OP)의 높이는 제2 게이트 전극(234) 및 제2 게이트 절연층(215)의 두께의 합보다 작거나 동일할 수 있다. 2, the second gate electrode 234 and the second channel region 231a of the second active layer 231 are electrically connected to the second gate electrode 234 of the second active layer 231. In the display device 200 according to another embodiment of the present invention, It can be overlapped with the insulating layer 215 interposed therebetween. The second gate electrode 235 and the second active layer 231 are disposed to overlap with the second channel region 231a and include an opening OP located below the second active layer 231 . The opening part OP may be formed by removing at least one insulating layer among a plurality of insulating layers located under the second channel region 231a of the second active layer 231. [ For example, at least one of the buffer layer 211, the first gate insulating layer 212, the first interlayer insulating layer 213, and the separating insulating layer 214 is formed to overlap with the second gate electrode 234 And may include an opening part (OP) from which the area is removed. The height of the opening portion OP may be smaller than or equal to the sum of the thicknesses of the second gate electrode 234 and the second gate insulating layer 215.

오프닝부(OP)의 높이가 제2 게이트 전극(234) 및 제2 게이트 절연층(215)의 두께의 합보다 큰 경우, 오프닝부(OP)의 단차가 커지게 되어 오프닝부(OP)에 배치되는 제2 액티브층(231)의 단락이 발생할 수 있다. 그러므로, 오프닝부(OP)의 높이는 제2 액티브층(231)의 단락을 방지할 수 있도록, 높이는 제2 게이트 전극(234) 및 제2 게이트 절연층(215)의 두께의 합보다 작거나 동일하게 설계하는 것이 바람직할 수 있다.When the height of the opening part OP is larger than the sum of the thicknesses of the second gate electrode 234 and the second gate insulating layer 215, the stepped part of the opening part OP becomes large, A shorting of the second active layer 231 may occur. The height of the opening portion OP is set to be less than or equal to the sum of the thicknesses of the second gate electrode 234 and the second gate insulating layer 215 so as to prevent shorting of the second active layer 231 It may be desirable to design.

도 3은 본 명세서의 다른 실시예에 따른 표시장치를 도시한 단면도이다.3 is a cross-sectional view showing a display device according to another embodiment of the present invention.

도 2를 참조하여 함께 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 2의 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)와 도 3의 제1 박막 트랜지스터(220) 및 제2 박막 트랜지스터(230)는 실질적으로 동일하다. 따라서, 도 2와 실질적으로 동일한 도 3의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다. Will be described together with reference to FIG. 2, and redundant description will be omitted or briefly explained. For example, the first thin film transistor 120 and the second thin film transistor 130 of FIG. 2 and the first thin film transistor 220 and the second thin film transistor 230 of FIG. 3 are substantially the same. Therefore, a duplicate description of the configuration of Fig. 3 substantially the same as Fig. 2 will be omitted or briefly explained.

도 3을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 기판(210), 버퍼층(211), 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230), 제1 게이트 절연층(212), 제1 층간 절연층(213), 분리 절연층(214), 제2 게이트 절연층(215), 제2 층간 절연층(216), 보호층(217), 평탄화층(218), 뱅크(260), 연결 전극(240), 돌출패턴(270) 및 제1 전극(250)을 포함할 수 있다. 그리고, 제1 박막 트랜지스터(220)의 제1 액티브층(221)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(230)의 제2 액티브층(231)은 산화물 반도체로 이루어질 수 있다.Referring to FIG. 3, a display device 200 according to another embodiment of the present invention includes a substrate 210, a buffer layer 211, a first thin film transistor 220, a second thin film transistor 230, The second interlayer insulating layer 216, the protective layer 217, the planarization layer 218, the first interlayer insulating layer 212, the first interlayer insulating layer 213, the isolation insulating layer 214, the second gate insulating layer 215, A bank 260, a connection electrode 240, a protrusion pattern 270, and a first electrode 250. The first active layer 221 of the first thin film transistor 220 may be made of LTPS and the second active layer 231 of the second thin film transistor 230 may be made of an oxide semiconductor.

그리고, 제1 게이트 절연층(212) 상에 제2 게이트 전극(234)과 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)의 단차를 줄일 수 있는 돌출패턴(270)을 형성할 수 있다. 제2 박막 트랜지스터(230)에서 제2 액티브층(231)의 제2 채널 영역(231a) 상에 제2 게이트 절연층(215)을 형성하고, 제2 게이트 절연층(215)상에 제2 채널 영역(231a)과 중첩하도록 제2 게이트 전극(234)을 형성하는 경우, 제2 게이트 전극(234)과 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c) 사이에는 높은 단차가 발생할 수 있다. 그리고, 제2 게이트 전극(234)과 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)간의 높은 단차에 의하여, 제2 게이트 전극(234)과 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c) 상에 배치되는 제2 층간 절연층(216)은 제2 게이트 전극(234)에 의해 발생된 단차부에서 얇은 두께로 형성될 수 있다. 그리고, 제2 층간 절연층(216)을 사이에 두고 배치되는 제2 소스 전극(232) 및 제2 드레인 전극(233)은 얇은 두께로 형성된 제2 층간 절연막(216)을 뚫고서 제2 게이트 전극(234)과 단락이 되어 불량이 발생할 수 있다. The second gate electrode 234 and the second active region 231 are formed on the first gate insulating layer 212 in such a manner that a step between the second source region 231b and the second drain region 231c can be reduced. The pattern 270 can be formed. A second gate insulating layer 215 is formed on the second channel region 231a of the second active layer 231 in the second thin film transistor 230 and a second channel insulating layer 215 is formed on the second gate insulating layer 215. [ The second gate electrode 234 and the second source region 231b and the second drain region 231c of the second active layer 231 are formed so as to overlap with the region 231a, A high step may be generated. Due to the high step between the second gate electrode 234 and the second source region 231b and the second drain region 231c between the second gate electrode 234 and the second active region 231, The second source region 231b of the layer 231 and the second interlayer insulating layer 216 disposed on the second drain region 231c are formed to have a small thickness at the step generated by the second gate electrode 234 . The second source electrode 232 and the second drain electrode 233 which are disposed with the second interlayer insulating layer 216 interposed therebetween penetrate the second interlayer insulating film 216 formed to have a small thickness, 234) may be short-circuited to cause a failure.

돌출패턴(270)은 제2 박막 트랜지스터(230)의 제2 액티브층(231) 하부에 배치되고 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)과 중첩하도록 위치함으로써, 제2 게이트 절연층(215)을 사이에 두고 제2 액티브층(231)과 중첩하는 제2 게이트 전극(234)에 의해 발생되는 단차를 줄일 수 있다. 그리고, 돌출패턴(270)은 제2 게이트 전극(234)과 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)간의 단차를 줄일 수 있다. The protrusion pattern 270 is disposed under the second active layer 231 of the second thin film transistor 230 and overlaps with the second source region 231b and the second drain region 231c of the second active layer 231 The steps generated by the second gate electrode 234 overlapping the second active layer 231 with the second gate insulating layer 215 therebetween can be reduced. The protrusion patterns 270 can reduce a step between the second gate electrode 234 and the second source region 231b and the second drain region 231c of the second active layer 231. [

그리고, 돌출패턴(270)은 제2 액티브층(231)의 제2 소스 영역(231b)과 중첩하는 제1 돌출패턴(271) 및 제2 액티브층(231)의 제2 드레인 영역(231c)와 중첩하는 제2 돌출패턴(272)을 포함할 수 있다. The protruding pattern 270 is formed by the first protruding pattern 271 overlapping the second source region 231b of the second active layer 231 and the second protruding pattern 271 overlapping the second drain region 231c of the second active layer 231 And may include a second protruding pattern 272 that overlaps.

제1 돌출패턴(271)은 분리 절연층(214) 또는 제2 박막 트랜지스터(230)의 제2 액티브층(231) 하부에 배치되고 제2 액티브층(231)의 제2 소스 영역(231b)과 중첩할 수 있다. 그리고, 제2 돌출패턴(272)은 분리 절연층(214) 또는 제2 박막 트랜지스터(230)의 제2 액티브층(231) 하부에 배치되고 제2 액티브층(231)의 제2 드레인 영역(231c)과 중첩할 수 있다.The first protruding pattern 271 is disposed under the second insulating layer 214 or the second active layer 231 of the second thin film transistor 230 and the second source region 231b of the second active layer 231 Can be overlapped. The second protrusion pattern 272 is disposed under the second insulating layer 214 or the second active layer 231 of the second thin film transistor 230 and the second drain region 231c of the second active layer 231 ). ≪ / RTI >

본 발명의 다른 실시예에 따른 표시장치(200)에서 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 게이트 절연층(212) 상에 배치될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 버퍼층(211) 상에 배치되거나, 제1 층간 절연층(213) 상에 배치될 수도 있다.In the display device 200 according to another embodiment of the present invention, the first protrusion pattern 271 and the second protrusion pattern 272 may be disposed on the first gate insulation layer 212, but are not limited thereto . For example, the first protruding pattern 271 and the second protruding pattern 272 may be disposed on the buffer layer 211, or disposed on the first interlayer insulating layer 213.

제1 게이트 절연층(212) 상에 제1 돌출패턴(271) 및 제2 돌출패턴(272)이 배치되는 경우에는, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 박막 트랜지스터(220)의 제1 게이트 전극(224)과 동일한 물질로 형성될 수 있으며, 동일한 층에 형성될 수 있다. 그리고, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 게이트 전극(224)과 동일한 두께로 형성될 수 있다. When the first protrusion pattern 271 and the second protrusion pattern 272 are disposed on the first gate insulating layer 212, the first protrusion pattern 271 and the second protrusion pattern 272 are formed in the same direction May be formed of the same material as the first gate electrode 224 of the transistor 220, and may be formed in the same layer. The first protrusion pattern 271 and the second protrusion pattern 272 may be formed to have the same thickness as the first gate electrode 224.

그리고, 제1 돌출패턴(271) 및 제2 돌출패턴(272) 상에는 제1 층간 절연층(213) 및 분리 절연층(214)이 배치될 수 있다. 그리고, 분리 절연층(214) 상에 제2 박막 트랜지스터(230)의 제2 액티브층(231)이 형성될 수 있다. 그리고, 도 3을 참조하면, 제2 액티브층(231)상에 제2 게이트 절연층(215) 및 제2 게이트 전극(234)이 배치될 수 있으며, 제2 게이트 절연층(215) 및 제2 게이트 전극(234)은 제1 돌출패턴(271) 및 제2 돌출패턴(272) 사이에 위치할 수 있다. 그리고, 제2 액티브층(231)의 제2 채널 영역(231a)은 제1 돌출패턴(271) 및 제2 돌출패턴(272) 사이에 위치하고, 제2 게이트 절연층(215) 및 제2 게이트 전극(234)과 중첩할 수 있다. 제2 액티브층(231)의 제2 소스 영역(231b)은 제1 돌출패턴(271)과 중첩할 수 있으며, 제2 액티브층(231)의 제2 드레인 영역(231c)은 제2 돌출패턴(272)과 중첩할 수 있다. 제2 액티브층(231)의 제2 소스 영역(231b) 및 제2 드레인 영역(231c)과 각각 중첩하는 제1 돌출패턴(271)과 제2 돌출패턴(272)을 통하여, 제2 소스 영역(231b)및 제2 드레인 영역(231c)의 상부 면과 제2 채널 영역(231a) 상에 배치된 제2 게이트 전극(234)의 상부 면과의 높이 차이를 줄일 수 있다. 따라서, 제2 층간 절연층(216) 상에 배치된 제2 소스 전극(232) 또는 제2 드레인 전극(233)과 제2 게이트 전극(234)간의 단락을 방지할 수 있다. The first interlayer insulating layer 213 and the isolation insulating layer 214 may be disposed on the first protruding pattern 271 and the second protruding pattern 272. The second active layer 231 of the second thin film transistor 230 may be formed on the isolation insulating layer 214. Referring to FIG. 3, a second gate insulating layer 215 and a second gate electrode 234 may be disposed on the second active layer 231, and the second gate insulating layer 215 and the second The gate electrode 234 may be positioned between the first protrusion pattern 271 and the second protrusion pattern 272. The second channel region 231a of the second active layer 231 is located between the first protrusion pattern 271 and the second protrusion pattern 272 and the second gate insulating layer 215 and the second gate electrode Lt; RTI ID = 0.0 > 234 < / RTI > The second source region 231b of the second active layer 231 may overlap the first protrusion pattern 271 and the second drain region 231c of the second active layer 231 may overlap the second protrusion pattern 271. [ 272). The second source region 231b and the second drain region 231c of the second active layer 231 are electrically connected to each other through the first protrusion pattern 271 and the second protrusion pattern 272 overlapping the second source region 231b and the second drain region 231c, The height difference between the upper surface of the second drain region 231b and the second drain region 231c and the upper surface of the second gate electrode 234 disposed on the second channel region 231a can be reduced. Thus, a short circuit between the second source electrode 232 or the second drain electrode 233 and the second gate electrode 234 disposed on the second interlayer insulating layer 216 can be prevented.

제1 돌출패턴(271) 및 제2 돌출패턴(272)이 제1 층간 절연층(213)상에 배치되는 경우에는, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 박막 트랜지스터(220)의 제1 소스 전극(222) 및 제1 드레인 전극(223)과 동일한 물질로 형성될 수 있으며, 동일한 층에 형성될 수 있다. 그리고, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 소스 전극(222) 및 제1 드레인 전극(223)과 동일한 두께로 형성될 수 있다. The first protruding pattern 271 and the second protruding pattern 272 are disposed on the first interlayer insulating layer 213. The first protruding pattern 271 and the second protruding pattern 272 are disposed on the first interlayer insulating layer 213, May be formed of the same material as the first source electrode 222 and the first drain electrode 223 of the transistor 220 and may be formed on the same layer. The first protrusion pattern 271 and the second protrusion pattern 272 may be formed to have the same thickness as the first source electrode 222 and the first drain electrode 223.

그리고, 제1 돌출패턴(271) 및 제2 돌출패턴(272) 상에는 분리 절연층(214)이 배치될 수 있다. 그리고, 분리 절연층(214) 상에 제2 박막 트랜지스터(230)의 제2 액티브층(231)이 형성될 수 있다. 그리고, 제2 액티브층(231) 상에 제2 게이트 절연층(215) 및 제2 게이트 전극(234)이 배치될 수 있으며, 제2 게이트 절연층(215) 및 제2 게이트 전극(234)은 제1 돌출패턴(271) 및 제2 돌출패턴(272) 사이에 위치할 수 있다. 그리고, 제2 액티브층(231)의 제2 채널 영역(231a)은 제1 돌출패턴(271) 및 제2 돌출패턴(272) 사이에 위치하고, 제 제2 게이트 절연층(215) 및 제2 게이트 전극(234)과 중첩할 수 있다. 제2 액티브층(231)의 제2 소스 영역(231b)은 제1 돌출패턴(271)과 중첩할 수 있으며, 제2 액티브층(231)의 제2 드레인 영역(231c)은 제2 돌출패턴(272)과 중첩할 수 있다. 제2 액티브층(231)의 제2 소스 영역(231b)및 제2 드레인 영역(231c)과 각각 중첩하는 제1 돌출패턴(271)과 제2 돌출패턴(272)을 통하여, 제2 소스 영역(231b)및 제2 드레인 영역(231c)의 상부면과 제2 채널 영역(231a) 상에 배치된 제2 게이트 전극(234)의 상부면과의 높이 차이를 줄일 수 있다. 따라서, 제2 층간 절연층(216)상에 배치된 제2 소스전극(232) 또는 제2 드레인 전극(233)과 제2 게이트 전극(234) 간의 단락을 방지할 수 있다. A separation insulating layer 214 may be disposed on the first protruding pattern 271 and the second protruding pattern 272. The second active layer 231 of the second thin film transistor 230 may be formed on the isolation insulating layer 214. A second gate insulating layer 215 and a second gate electrode 234 may be disposed on the second active layer 231 and the second gate insulating layer 215 and the second gate electrode 234 And may be located between the first protruding pattern 271 and the second protruding pattern 272. The second channel region 231a of the second active layer 231 is located between the first protrusion pattern 271 and the second protrusion pattern 272 and the second gate insulating layer 215 The electrode 234 can be overlapped. The second source region 231b of the second active layer 231 may overlap the first protrusion pattern 271 and the second drain region 231c of the second active layer 231 may overlap the second protrusion pattern 271. [ 272). The second source region 231b and the second drain region 231c of the second active layer 231 are electrically connected to each other through the first protrusion pattern 271 and the second protrusion pattern 272 overlapping the second source region 231b and the second drain region 231c, The height difference between the upper surface of the second drain region 231b and the second drain region 231c and the upper surface of the second gate electrode 234 disposed on the second channel region 231a can be reduced. Thus, a short circuit between the second source electrode 232 or the second drain electrode 233 and the second gate electrode 234 disposed on the second interlayer insulating layer 216 can be prevented.

제1 돌출패턴(271) 및 제2 돌출패턴(272)이 버퍼층(211) 상에 배치되는 경우에는, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 박막 트랜지스터(220)의 제1 액티브층(221)과 동일한 물질로 형성될 수 있으며, 동일한 층에 형성될 수 있다. 그리고, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 액티브층(221)과 동일한 두께로 형성될 수 있다. 그리고, 제1 돌출패턴(271) 및 제2 돌출패턴(272) 상에는 제1 게이트 절연층(212), 제1 층간 절연층(213), 및 분리 절연층(214)이 배치될 수 있다. 그리고, 분리 절연층(214)상에 제2 박막 트랜지스터(230)의 제2 액티브층(231)이 형성될 수 있다. 제2 액티브층(231)은 제1 돌출패턴(271)과 제2 돌출패턴(272)사이에 위치하는 제2 채널영역(231a), 제1 돌출패턴(271)과 중첩하는 제2 소스영역(231b), 제2 돌출패턴(272)과 중첩하는 제2 드레인 영역(231c)를 포함할 수 있다. 그리고, 제2 액티브층(231) 상에 배치되며, 제2 액티브층(231)의 제2 채널 영역(231a)와 중첩하는 제2 게이트 절연층(215)이 형성될 수 있다. 그리고, 제2 게이트 절연층(215)상에 배치되며, 제2 액티브층(231)의 제2 채널영역(231a)과 중첩하는 제2 게이트 전극(234)이 형성될 수 있다. The first protruding pattern 271 and the second protruding pattern 272 are formed on the first thin film transistor 220 when the first protruding pattern 271 and the second protruding pattern 272 are disposed on the buffer layer 211. [ The first active layer 221 may be formed of the same material as the first active layer 221 and may be formed on the same layer. The first protrusion patterns 271 and the second protrusion patterns 272 may be formed to have the same thickness as the first active layer 221. A first gate insulating layer 212, a first interlayer insulating layer 213, and a separation insulating layer 214 may be disposed on the first protruding pattern 271 and the second protruding pattern 272. The second active layer 231 of the second thin film transistor 230 may be formed on the isolation insulating layer 214. The second active layer 231 includes a second channel region 231a positioned between the first protruding pattern 271 and the second protruding pattern 272, a second source region And a second drain region 231c overlapping with the second protrusion pattern 272. [ A second gate insulating layer 215, which is disposed on the second active layer 231 and overlaps with the second channel region 231a of the second active layer 231, may be formed. A second gate electrode 234 disposed on the second gate insulating layer 215 and overlapping the second channel region 231a of the second active layer 231 may be formed.

그리고, 제2 게이트 절연층(215) 및 제2 게이트 전극(234)은 제1 돌출패턴(271)과 제2 돌출패턴(272) 사이에 배치될 수 있다. The second gate insulating layer 215 and the second gate electrode 234 may be disposed between the first protrusion pattern 271 and the second protrusion pattern 272.

제2 게이트 절연층(215) 및 제2 게이트 전극(234)의 총 두께에 따라서, 제1 돌출패턴(271) 및 제2 돌출패턴(272)은 제1 게이트 절연층(212)상에 형성할 뿐만 아니라, 제1 층간 절연층(213) 상 또는 버퍼층(211) 상에도 형성할 수 있다.The first protrusion pattern 271 and the second protrusion pattern 272 are formed on the first gate insulating layer 212 in accordance with the total thickness of the second gate insulating layer 215 and the second gate electrode 234. [ In addition, it can be formed on the first interlayer insulating layer 213 or on the buffer layer 211.

제1 돌출패턴(271) 및 제2 돌출패턴(272)의 두께는 제2 게이트 절연층(215) 및 제2 게이트 전극(234)의 총 두께보다 작거나 동일할 수 있다.  The thickness of the first protrusion pattern 271 and the second protrusion pattern 272 may be less than or equal to the total thickness of the second gate insulating layer 215 and the second gate electrode 234. [

본 명세서의 실시예에 따른 표시장치는 버퍼층 상에 배치되며 제1 반도체 물질로 이루어진 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층, 및 제1 층간 절연층상에 배치되고 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상의 분리 절연층, 분리 절연층 상에 배치되며 제 1 반도체 물질과는 상이한 제2 반도체 물질로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극, 및 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 및 버퍼층, 제1 게이트 절연층, 및 제1 층간 절연층 중 적어도 하나의 층은 제2 게이트 전극과 중첩하는 영역이 제거된 오프닝부를 포함할 수 있다. A display device according to an embodiment of the present invention includes a first active layer disposed on a buffer layer and made of a first semiconductor material, a first gate electrode overlapping a first active layer with a first gate insulating layer therebetween, A first thin film transistor on the first thin film transistor, the first thin film transistor including a first interlayer insulating layer on the electrode and a first source electrode and a first drain electrode disposed on the first interlayer insulating layer and electrically connected to the first active layer, A second active layer disposed on the isolation insulating layer and made of a second semiconductor material different from the first semiconductor material, a second gate electrode overlapping the second active layer with a second gate insulating layer interposed therebetween, At least one of the buffer layer, the first gate insulating layer, and the first interlayer insulating layer includes a second source electrode and a second drain electrode connected to the second active layer, And an opening portion in which a region overlapping with the gate electrode is removed.

본 명세서의 실시예에 따르면, 제1 박막 트랜지스터의 제1 액티브층은 제1 게이트 전극과 중첩하는 제1 채널영역, 제1 소스전극과 연결되는 제1 소스영역, 및 제1 드레인 전극과 연결되는 제1 드레인 영역을 포함할 수 있다. 그리고, 제2 박막 트랜지스터의 제2 액티브층은 제2 게이트 전극 및 오프닝부와 중첩하는 제2 채널영역, 제2 소스전극과 연결되는 제2 소스영역, 및 제2 드레인 전극과 연결되는 제2 드레인 영역을 포함할 수 있다. According to an embodiment of the present invention, the first active layer of the first thin film transistor has a first channel region overlapping the first gate electrode, a first source region connected to the first source electrode, and a second source region connected to the first drain electrode And may include a first drain region. The second active layer of the second thin film transistor has a second channel region overlapping the second gate electrode and the opening, a second source region connected to the second source electrode, and a second drain connected to the second drain electrode. Region. ≪ / RTI >

본 명세서의 실시예에 따르면, 제2 게이트 절연층은 오프닝부 및 제2 액티브층의 제2 채널영역과 중첩할 수 있다.According to embodiments of the present disclosure, the second gate insulating layer may overlap the opening portion and the second channel region of the second active layer.

본 명세서의 실시예에 따르면, 제2 소스영역 및 제2 드레인 영역은 제2 채널영역의 양측에 배치되며, 오프닝부, 제2 게이트 전극, 및 제2 게이트 절연층은 제2 소스영역 및 제2 드레인 영역 사이에 위치할 수 있다.According to the embodiment of the present invention, the second source region and the second drain region are disposed on both sides of the second channel region, and the opening portion, the second gate electrode, and the second gate insulating layer are formed on the second source region and the second Drain regions.

본 명세서의 실시예에 따르면, 오프닝부의 높이는 제2 게이트 전극 및 제2 게이트 절연층의 두께의 합보다 작거나 동일할 수 있다.According to the embodiment of the present invention, the height of the opening portion may be smaller than or equal to the sum of the thicknesses of the second gate electrode and the second gate insulating layer.

본 명세서의 실시예에 따르면, 오프닝부는 제2 게이트 전극, 제2 게이트 절연층, 및 제2 채널영역과 중첩하는 영역의 제1 게이트 절연층이 제거된 영역일 수 있다.According to the embodiment of the present disclosure, the opening portion may be a region where the first gate insulating layer in the region overlapping the second gate electrode, the second gate insulating layer, and the second channel region is removed.

본 명세서의 실시예에 따르면, 오프닝부는 제2 게이트 전극, 제2 게이트 절연층, 및 제2 채널영역과 중첩하는 영역의 제1 게이트 절연층 및 제1 층간 절연층이 제거된 영역일 수 있다.According to the embodiment of the present invention, the opening portion may be a region where the first gate insulating layer and the first interlayer insulating layer in the region overlapping the second gate electrode, the second gate insulating layer, and the second channel region are removed.

본 명세서의 실시예에 따른 표시장치는, 제1 반도체 물질로 이루어진 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터, 제2 채널영역, 제2 소스영역, 및 제2 드레인영역을 포함하고 제 1 반도체 물질과는 상이한 제2 반도체 물질로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 제2 액티브층의 제2 채널영역과 중첩하는 제2 게이트 전극, 및 제2 액티브층의 제2 소스영역 및 제2 드레인영역과 각각 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터, 제1 박막 트랜지스터 및 제2 박막 트랜지스터 사이에 배치되는 분리 절연층, 및 분리 절연층 하부에 배치되며 제2 소스 영역 및 제2 드레인 영역과 각각 중첩하는 제1 돌출패턴 및 제2 돌출패턴을 포함할 수 있다. A display device according to an embodiment of the present invention includes a first active layer made of a first semiconductor material, a first gate electrode overlapping a first active layer with a first gate insulating layer therebetween, a first gate electrode electrically connected to the first active layer, A second channel region, a second source region, and a second drain region, the first thin film transistor comprising a first source electrode and a first drain electrode connected to the first thin film transistor, the second thin film transistor comprising a second semiconductor material A second active layer, a second gate electrode overlying the second channel region of the second active layer with a second gate insulating layer therebetween, and a second gate electrode overlying the second source region and the second drain region of the second active layer, A second insulating layer disposed between the second thin film transistor, the first thin film transistor and the second thin film transistor including the second source electrode and the second drain electrode, and a second source region The may include a first protrusion patterns and second protrusion patterns to overlap with the drain region 2, respectively.

본 명세서의 실시예에 따르면, 제1 돌출패턴 및 제2 돌출패턴은 제1 액티브층과 동일한 층에 배치되고, 제1 액티브층과 동일한 물질일 수 있다.According to an embodiment of the present disclosure, the first projecting pattern and the second projecting pattern are disposed in the same layer as the first active layer, and may be the same material as the first active layer.

본 명세서의 실시예에 따르면, 제1 돌출패턴 및 제2 돌출패턴은 제1 게이트 전극과 동일한 층에 배치되고, 제1 게이트 전극과 동일한 물질일 수 있다.본 명세서의 실시예에 따르면, 제1 돌출패턴 및 제2 돌출패턴은 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 배치되고, 제1 소스 전극 및 제1 드레인 전극과 동일한 물질일 수 있다.According to the embodiment of the present invention, the first protrusion pattern and the second protrusion pattern are disposed in the same layer as the first gate electrode, and may be the same material as the first gate electrode. According to the embodiment of the present invention, The protruding pattern and the second protruding pattern may be disposed on the same layer as the first source electrode and the first drain electrode, and may be the same material as the first source electrode and the first drain electrode.

본 명세서의 실시예에 따르면, 제2 소스영역 및 제2 드레인 영역은 제2 채널영역의 양측에 배치되며 제2 채널영역, 제2 게이트 절연층, 및 제2 게이트 전극은 제1 돌출패턴과 제2 돌출패턴 사이에 위치할 수 있다. 이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.According to the embodiment of the present invention, the second source region and the second drain region are disposed on both sides of the second channel region, and the second channel region, the second gate insulating layer, 2 protruding patterns. While the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to these embodiments, and various modifications may be made without departing from the scope of the present invention . Therefore, the embodiments disclosed herein are for the purpose of describing rather than limiting the technical spirit of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

100: 표시 장치
110, 210: 기판
111, 211: 버퍼층
112, 212: 제 1 게이트 절연층
113, 213: 제 1 층간 절연층
114, 214: 분리 절연층
115, 215: 제 2 게이트 절연층
116, 216: 제 2 층간 절연층
117, 217: 보호층
118, 218: 평탄화층
120, 220: 제1 박막 트랜지스터
121, 221: 제1 액티브층
121a, 221a: 제1 채널 영역
121b, 221b: 제1 소스영역
121c, 221c: 제1 드레인 영역
122, 222: 제 1 소스전극
123, 223: 제 1 드레인 전극
124, 224: 제 1 게이트 전극
130, 230: 제2 박막 트랜지스터
131, 231: 제 2 액티브 층
132, 232: 제 2 소스전극
133 233: 제 2 드레인 전극
134, 234: 제 2 게이트 전극
140, 240: 연결전극
150, 250: 애노드 전극
160, 260: 뱅크
270: 돌출 패턴
271: 제 1 돌출패턴
272: 제 2 돌출패턴
OP: 오프닝부100: display device
110, 210: substrate
111, 211: buffer layer
112, 212: first gate insulating layer
113, 213: a first interlayer insulating layer
114, 214: separating insulating layer
115, 215: second gate insulating layer
116, 216: a second interlayer insulating layer
117, 217: protective layer
118, 218: planarization layer
120, 220: first thin film transistor
121, 221: a first active layer
121a, 221a: a first channel region
121b, 221b: a first source region
121c and 221c: first drain regions
122, 222: first source electrode
123 and 223: first drain electrode
124, 224: first gate electrode
130 and 230: a second thin film transistor
131, 231: a second active layer
132, 232: a second source electrode
133 233: second drain electrode
134, 234: second gate electrode
140, 240: connecting electrode
150, 250: anode electrode
160, 260: bank
270: protrusion pattern
271: First protrusion pattern
272: Second protrusion pattern
OP: Opening section

Claims (12)

절연층을 사이에 두고 상기 제1 액티브 층과 중첩하는 제1 게이트 전극, 상기 제1 게이트 전극 상의 제1 층간 절연층, 및 상기 제1 층간 절연층상에 배치되고 상기 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
상기 제1 박막 트랜지스터 상의 분리 절연층; 및
상기 분리 절연층 상에 배치되며 상기 제 1 반도체 물질과는 상이한 제2 반도체 물질로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 게이트 전극, 및 상기 제2 액티브층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터를 포함하고,
상기 버퍼층, 상기 제1 게이트 절연층, 및 상기 제1 층간 절연층 중 적어도 하나의 층은 상기 제2 게이트 전극과 중첩하는 영역이 제거된 오프닝부를 포함하는, 표시 장치.A first gate electrode overlying the first active layer with an insulating layer interposed therebetween, a first interlayer insulating layer on the first gate electrode, and a second interlayer insulating layer disposed on the first interlayer insulating layer and electrically connected to the first active layer A first thin film transistor including a first source electrode and a first drain electrode;
A separation insulating layer on the first thin film transistor; And
A second active layer disposed on the isolation insulating layer and made of a second semiconductor material different from the first semiconductor material, a second gate electrode overlapping the second active layer with a second gate insulating layer interposed therebetween, And a second thin film transistor including a second source electrode and a second drain electrode connected to the second active layer,
Wherein at least one of the buffer layer, the first gate insulating layer, and the first interlayer insulating layer includes an opening portion in which a region overlapping with the second gate electrode is removed. 제1항에 있어서,
상기 제1 박막 트랜지스터의 상기 제1 액티브층은 상기 제1 게이트 전극과 중첩하는 제1 채널영역, 상기 제1 소스전극과 연결되는 제1 소스영역, 및 상기 제1 드레인 전극과 연결되는 제1 드레인 영역을 포함하고,
상기 제2 박막 트랜지스터의 상기 제2 액티브층은 상기 제2 게이트 전극 및 상기 오프닝부와 중첩하는 제2 채널영역, 상기 제2 소스전극과 연결되는 제2 소스영역, 및 상기 제2 드레인 전극과 연결되는 제2 드레인 영역을 포함하는, 표시 장치.The method according to claim 1,
Wherein the first active layer of the first thin film transistor has a first channel region overlapping the first gate electrode, a first source region connected to the first source electrode, and a first drain region connected to the first drain electrode, Area,
The second active layer of the second thin film transistor has a second channel region overlapping the second gate electrode and the opening portion, a second source region connected to the second source electrode, and a second source region connected to the second drain electrode And a second drain region formed on the substrate. 제2항에 있어서,
상기 제2 게이트 절연층은 상기 오프닝부 및 상기 제2 액티브층의 상기 제2 채널영역과 중첩하는, 표시 장치.3. The method of claim 2,
And the second gate insulating layer overlaps the second channel region of the opening and the second active layer. 제2항에 있어서,
상기 제2 소스영역 및 상기 제2 드레인 영역은 상기 제2 채널영역의 양측에 배치되며,
상기 오프닝부, 상기 제2 게이트 전극, 및 상기 제2 게이트 절연층은 상기 제2 소스영역 및 상기 제2 드레인 영역 사이에 위치하는, 표시 장치.3. The method of claim 2,
The second source region and the second drain region are disposed on both sides of the second channel region,
Wherein the opening portion, the second gate electrode, and the second gate insulating layer are located between the second source region and the second drain region. 제2항에 있어서,
상기 오프닝부의 높이는 상기 제2 게이트 전극 및 상기 제2 게이트 절연층의 두께의 합보다 작거나 동일한, 표시 장치.3. The method of claim 2,
And the height of the opening portion is smaller than or equal to the sum of the thicknesses of the second gate electrode and the second gate insulating layer. 제2항에 있어서,
상기 오프닝부는 상기 제2 게이트 전극, 상기 제2 게이트 절연층, 및 상기 제2 채널영역과 중첩하는 영역의 상기 제1 게이트 절연층이 제거된 영역인, 표시 장치. 3. The method of claim 2,
Wherein the opening portion is an area where the first gate insulating layer in the region overlapping the second gate electrode, the second gate insulating layer, and the second channel region is removed. 제2항에 있어서,
상기 오프닝부는 상기 제2 게이트 전극, 상기 제2 게이트 절연층, 및 상기 제2 채널영역과 중첩하는 영역의 상기 제1 게이트 절연층 및 상기 제1 층간 절연층이 제거된 영역인, 표시 장치.3. The method of claim 2,
Wherein the opening portion is a region where the first gate insulating layer and the first interlayer insulating layer in the region overlapping the second gate electrode, the second gate insulating layer, and the second channel region are removed. 제1 반도체 물질로 이루어진 제1 액티브 층, 제1 게이트 절연층을 사이에 두고 상기 제1 액티브 층과 중첩하는 제1 게이트 전극, 상기 제1 액티브 층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
제2 채널영역, 제2 소스영역, 및 제2 드레인영역을 포함하고 상기 제 1 반도체 물질과는 상이한 제2 반도체 물질로 이루어진 제2 액티브층, 제2 게이트 절연층을 사이에 두고 상기 제2 액티브층의 상기 제2 채널영역과 중첩하는 제2 게이트 전극, 및 상기 제2 액티브층의 상기 제2 소스영역 및 상기 제2 드레인영역과 각각 연결되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 사이에 배치되는 분리 절연층; 및
상기 분리 절연층 하부에 배치되며 상기 제2 소스 영역 및 상기 제2 드레인 영역과 각각 중첩하는 제1 돌출패턴 및 제2 돌출패턴을 포함하는, 표시 장치.A first active layer made of a first semiconductor material, a first gate electrode overlapping the first active layer with a first gate insulating layer therebetween, a first source electrode electrically connected to the first active layer, A first thin film transistor including a drain electrode;
A second active layer comprising a second channel region, a second source region, and a second drain region and made of a second semiconductor material different from the first semiconductor material; a second active layer comprising a second active region, A second gate electrode overlapping the second channel region of the first active layer and a second source electrode and a second drain electrode connected to the second source region and the second drain region of the second active layer, 2 thin film transistor;
A separation insulating layer disposed between the first thin film transistor and the second thin film transistor; And
And a first protrusion pattern and a second protrusion pattern which are disposed under the isolation insulating layer and overlap the second source region and the second drain region, respectively. 제8항에 있어서,
상기 제1 돌출패턴 및 상기 제2 돌출패턴은 상기 제1 액티브층과 동일한 층에 배치되고, 상기 제1 액티브층과 동일한 물질인, 표시 장치.9. The method of claim 8,
Wherein the first protruding pattern and the second protruding pattern are disposed in the same layer as the first active layer and are the same material as the first active layer. 제8항에 있어서,
상기 제1 돌출패턴 및 상기 제2 돌출패턴은 상기 제1 게이트 전극과 동일한 층에 배치되고, 상기 제1 게이트 전극과 동일한 물질인, 표시 장치.9. The method of claim 8,
Wherein the first protrusion pattern and the second protrusion pattern are disposed in the same layer as the first gate electrode and are the same material as the first gate electrode. 제8항에 있어서,
상기 제1 돌출패턴 및 상기 제2 돌출패턴은 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일한 층에 배치되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일한 물질인, 표시 장치.9. The method of claim 8,
Wherein the first protrusion pattern and the second protrusion pattern are disposed in the same layer as the first source electrode and the first drain electrode and are the same material as the first source electrode and the first drain electrode. 제8항에 있어서,
상기 제2 소스영역 및 상기 제2 드레인 영역은 상기 제2 채널영역의 양측에 배치되며,
상기 제2 채널영역, 상기 제2 게이트 절연층, 및 상기 제2 게이트 전극은 상기 제1 돌출패턴과 상기 제2 돌출패턴 사이에 위치하는, 표시 장치.9. The method of claim 8,
The second source region and the second drain region are disposed on both sides of the second channel region,
Wherein the second channel region, the second gate insulating layer, and the second gate electrode are positioned between the first protrusion pattern and the second protrusion pattern.
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