KR20190065679A - 박막 트랜지스터 및 표시 장치 - Google Patents
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Abstract
본 명세서의 실시예에 따른 박막 트랜지스터는, 기판 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극, 서로 이격하여 배치된 소스 전극 및 드레인 전극 사이에 배치되는 액티브층, 소스 전극, 드레인 전극, 및 액티브층 상에 있는 게이트 절연층, 및 게이트 절연층 상에 배치되며 액티브층과 중첩하는 게이트 전극을 포함할 수 있다.
Description
본 명세서는 박막 트랜지스터 및 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 박막 트랜지스터가 상이한 반도체로 형성된 박막 트랜지스터 및 표시 장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Apparatus)가 개발되고 있다.
이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 유기 발광 표시 장치(OLED), 퀀텀닷 발광 표시 장치 (QLED), 전기 영동 표시 장치(EPD), 및 전기 습윤 표시 장치(EWD) 등을 들 수 있다.
표시 장치는 영상을 표시하기 위한 표시 영역을 포함한다. 표시 영역의 화소 회로 및 구동 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소에 배치된 소자를 구동시킨다. 복수의 박막 트랜지스터를 증착하는 과정은 다수의 층을 관통하는 홀을 형성하는 과정이 포함되며, 홀을 형성하는 과정에서 반도체 소자가 손상될 수 있다. 예를 들면, 서로 다른 깊이의 홀을 통해 노출되는 반도체 소자를 생성하는 과정에서 상대적으로 얕은 홀을 통해 노출되는 반도체 소자가 손상될 수 있다. 공정 과정에서의 홀을 통해 노출되는 반도체 소자의 표면 손상은 소자의 구동성능을 감소시키고, 표시 장치의 신뢰성이 낮아지는 문제가 된다.
본 명세서의 발명자는 표시 장치의 제조 방법에 있어서, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성함으로써 화소의 동작 특성을 개선할 수 있다는 점을 인지하였다.
이에 본 명세서의 발명자는 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성하기 위하여, 복수의 박막 트랜지스터의 반도체 각각을 서로 상이한 층에 형성하면서도, 반도체 소자들의 손상을 최소화할 수 있는 표시 장치를 발명하였다.
이에, 본 명세서가 해결하고자 하는 과제는 복수개의 박막 트랜지스터를 상이한 반도체 물질로 형성하여 표시 장치 제조 시에, 반도체 소자들의 손상이 감소된 박막 트랜지스터 및 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 박막 트랜지스터는 기판 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극, 서로 이격하여 배치된 소스 전극 및 드레인 전극 사이의 공간에 배치되는 액티브층, 소스 전극, 드레인 전극, 및 액티브층 상에 있는 게이트 절연층, 게이트 절연층 상에 배치되며 액티브층과 중첩하는 게이트 전극을 포함할 수 있다.
그리고, 본 명세서의 실시예에 따른 표시 장치는 제1 반도체 물질을 포함하는 제1 박막 트랜지스터 및 제1 반도체 물질과는 상이한 물질로 이루어진 제2 반도체 물질을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터는 제1 반도체 물질을 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함할 수 있다. 그리고, 제2 박막 트랜지스터는 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 배치되며 제1 소스 전극 및 제1 드레인 전극과 동일한 물질로 이루어진 제2 소스 전극 및 제2 드레인 전극, 제2 소스 전극 및 상기 제2 드레인 전극과 직접 접촉하며 제2 반도체 물질을 포함하는 제2 액티브층, 및 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 배치함으로써, 표시 장치의 신뢰성이 향상될 수 있다.
그리고, 본 명세서는 박막 트랜지스터의 액티브층을 노출하는 홀을 형성하는 과정에서 손상된 박막 트랜지스터의 액티브층의 표면을 식각하는 공정을 통하여 제거함으로써 박막 트랜지스터의 액티브층의 손상을 줄일 수 있으므로, 박막 트랜지스터의 특성 및 표시 장치의 신뢰성이 향상될 수 있다.
그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막트랜지스터를 형성함에 있어서, 각각의 박막 트랜지스터의 소스 및 드레인 전극을 동일공정을 통하여 동일층에 형성함으로써, 표시 장치 제조방법의 공정단계를 줄일 수 있으므로, 공정 비용을 절감할 수 있는 효과가 있다.
그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막트랜지스터를 형성함에 있어서, 박막 트랜지스터의 소스 및 드레인 전극을 형성한 후 액티브층을 형성함으로써, 박막 트랜지스터의 액티브층을 노출하는 홀을 형성하는 공정단계를 생략할 수 있으므로, 공정비용을 절감할 수 있는 효과가 있다.
그리고, 본 명세서는 서로 다른 반도체 물질을 포함하는 박막트랜지스터를 형성함에 있어서, 박막 트랜지스터의 소스 및 드레인 전극을 형성한 후 액티브층을 형성함으로써, 박막 트랜지스터의 액티브층을 노출하는 컨택홀 형성 공정이 생략되기에, 컨택홀 형성공정에 따른 액티브층의 손상을 방지할 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다.
도 3a 내지 도 3d는 도 2의 A를 확대하여 도시한 단면도이다.
도 4는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다.
도 3a 내지 도 3d는 도 2의 A를 확대하여 도시한 단면도이다.
도 4는 본 명세서의 다른 실시예에 따른 표시 장치를 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명한다.
본 명세서의 표시 장치는 유기 발광 표시 장치(OLED) 또는 퀀텀닷 발광 표시 장치 (QLED)에 적용될 수 있으나, 이에 제한되지 않으며, 다양한 표시 장치에 적용될 수 있다. 예를 들어, 액정 표시 장치(LCD)에도 적용될 수 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 도시한 단면도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 스토리지 커패시터(140), 제1 게이트 절연층(112), 층간 절연층(113), 제2 게이트 절연층(114), 보호층(115), 평탄화층(116), 애노드(150), 분리 절연층(160) 및 뱅크층(117)을 포함한다.
기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지한다. 기판(110)은 유리, 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다. 그리고, 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 박막 트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 제1 박막 트랜지스터(120)는 제1 액티브층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다. 버퍼층(111) 상에는 제1 박막 트랜지스터(120)의 제1 액티브층(121)이 배치될 수 있다.
제1 액티브층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용될 수 있으며, 실시예에 따른 표시 장치에서 구동 박막 트랜지스터의 액티브층으로 적용될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 표시 장치의 특성에 따라 스위칭 박막 트랜지스터의 액티브층으로 적용될 수 도 있다. 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 액티브층(121)이 형성될 수 있다. 제1 액티브층(121)은 제1 박막 트랜지스터(120)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다. 제1 소스 영역(121b)은 제1 소스 전극(122)과 연결된 제1 액티브층(121)의 부분을 의미하며, 제1 드레인 영역(121c)은 제1 드레인 전극(123)과 연결된 제1 액티브층(121)의 부분을 의미한다. 제1 채널 영역(121a), 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 액티브층(121)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있으며, 제1 채널 영역(121a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.
제1 커패시터 전극(141)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 제1 커패시터 전극(141)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다. 제1 액티브층(121)과 제1 커패시터 전극(141)은 동일공정에 의하여 형성 될 수 있다.
제1 박막 트랜지스터(120)의 제1 액티브층(121) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141)상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112)에는 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(133) 각각이 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 및 스토리지 커패시터(140)의 제1 커패시터 전극(141)이 배치될 수 있다. 제1 게이트 전극(124) 및 제1 커패시터 전극(141)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.. 제1 게이트 전극(124)은 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다. 제1 커패시터 전극(141)은 제1 게이트 전극(124)과 동일한 물질로 형성될 수 있다. 제1 커패시터 전극(141)은 표시 장치의 구동 특성, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 게이트 절연층(112), 제1 게이트 전극(124) 및 제1 커패시터 전극(141) 상에 층간 절연층(113)이 배치될 수 있다. 층간 절연층(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 층간 절연층(113)에는 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
층간 절연층(113) 상에 제1 소스 전극(122), 제1 드레인 전극(123), 및 제2 커패시터 전극(142)이 형성될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제1 액티브층(121)과 연결될 수 있다. 예를 들면, 제1 소스 전극(122) 및 제1 드레인 전극(123)은, 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여, 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)과 각각 전기적으로 연결될 수 있다. 제2 커패시터 전극(142), 제1 소스 전극(122), 및 제1 드레인 전극(123)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 이에 한정되지는 않는다. 예를 들면, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 제2 커패시터 전극(142)은 동일한 공정으로 형성될 수 있다. 예를 들면, 층간 절연층(113) 상에 소스/드레인 물질층을 형성하고, 제2 커패시터 전극(142), 제1 소스 전극(122), 및 제1 드레인 전극(123)이 동시에 형성되도록 소스/드레인 물질층이 패터닝될 수 있다. 이에, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 제2 커패시터 전극(142)은 동일한 공정에 의해 동일한 두께 및 동일한 물질로 이루어질 수 있다.
그리고, 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 연결된 제1 액티브층(121)의 부분은 도체화될 수 있다. 예를 들면, 제1 게이트 절연층(112) 및 층간 절연층(113)을 관통하여 제1 액티브층(121)을 노출시키는 컨택홀이 형성된 뒤, 컨택홀을 통하여 노출된 제1 액티브층(121)의 일부는 도체화될 수 있다. 그리고, 컨택홀을 통하여 노출된 제1 액티브층(121)의 일부는 열처리 공정을 통하여 도체화될 수 있다. 노출된 컨택홀을 통하여 제1 액티브층(121)을 열처리함으로써, 효과적으로 제1 액티브층(121)의 일부를 도체화할 수 있다.
층간 절연층(113), 제2 커패시터 전극(142), 제1 소스 전극(122), 및 제1 드레인 전극(123) 상에 분리 절연층(160)이 배치될 수 있다. 분리 절연층(160)에는 제1 소스 전극(122) 및 제1 드레인 전극(123)의 적어도 일부를 노출시키기 위한 컨택홀이 형성될 수 있다. 분리 절연층(160)은 분리 절연층(160) 상에 배치된 제2 박막 트랜지스터(130)와 분리 절연층(160) 하부에 배치된 제1 박막 트랜지스터(120)를 분리시키는 역할을 수행할 수 있다. 예를 들면, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 상에 분리 절연층(160)이 배치되고, 그 상에 제2 박막 트랜지스터(130)가 배치될 수 있다.
분리 절연층(160)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
분리 절연층(160) 상에는 제2 박막 트랜지스터(130)의 제2 액티브층(131)이 배치될 수 있다. 제2 박막 트랜지스터(130)는 제2 액티브층(131), 제2 게이트 절연층(114), 제2 게이트 전극(134), 보호층(115), 제2 소스 전극(132) 및 제2 드레인 전극(133)을 포함할 수 있다.
제2 액티브층(131)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합할 수 있으며, 이에 한정되지는 않는다. 표시 장치의 특성에 따라서, 구동 박막 트랜지스터로 적용될 수도 있다. 그리고, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 예를 들면, 제2 액티브층(131)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide)등과 같은 다양한 금속 산화물로 이루어질 수 있다. 제2 액티브층(131)은, 금속 산화물을 분리 절연층(160) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝하여 형성될 수 있다.
제2 박막 트랜지스터(130)의 제2 액티브층(131)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 IZO (indium-zinc-oxide) 또는 IGO (indium-gallium-oxide)등과 같은 다른 금속 산화물로 형성될 수도 있다.
제2 게이트 절연층(114)은 제2 액티브층(131) 상에 배치될 수 있다. 제2 게이트 절연층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 제2 게이트 절연층(114)은 제2 액티브층(131)과 중첩되도록 패터닝될 수 있다.
제2 게이트 전극(134)은 제2 게이트 절연층(114) 상에 배치될 수 있다. 제2 게이트 전극(134)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 게이트 전극(134)은 제2 액티브층(131) 및 제2 게이트 절연층(114)과 중첩되도록 패터닝될 수 있다.
보호층(115)은 분리 절연층(160), 제2 액티브층(131), 제2 게이트 전극(134) 상에 배치될 수 있다. 보호층(115)에는 제1 박막 트랜지스터(120)의 제1 드레인 전극(123) 및 제2 박막 트랜지스터(130)의 제2 액티브층(131)을 노출시키기 위한 컨택홀이 형성될 수 있다.
보호층(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
연결 전극(170)은 분리 절연층(160) 및 보호층(115)에 형성된 컨택홀을 통하여 제1 드레인 전극(123)과 전기적으로 연결될 수 있으며, 이에 한정되지는 않는다. 예를 들면, 연결 전극(170)은 분리 절연층(160) 및 보호층(115)에 형성된 컨택홀을 통하여 제1 소스 전극(122)과 전기적으로 연결될 수 있다.
그리고, 제3 커패시터 전극(143)은 분리 절연층(160) 및 보호층(115)에 형성된 컨택홀을 통하여 제2 커패시터 전극(142)과 전기적으로 연결될 수 있다.
그리고, 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 보호층(115)에 형성된 컨택홀을 통해 제2 액티브층(131)과 연결될 수 있다.
제3 커패시터 전극(143), 연결 전극(170), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일한 공정으로 형성될 수 있다. 예를 들면, 보호층(115) 상에 소스/드레인 물질층이 형성되고, 제3 커패시터 전극(143), 연결 전극(170), 제2 소스 전극(132) 및 제2 드레인 전극(133)이 동일 공정에 의해 소스/드레인 물질층이 패터닝될 수 있다. 그리고, 제3 커패시터 전극(143), 연결 전극(170), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일한 두께 및 동일한 물질로 이루어질 수 있다. 제3 커패시터 전극(143), 연결 전극(170), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 박막 트랜지스터(120)는 분리 절연층(160) 하부에 배치될 수 있으며, 제2 박막 트랜지스터(130)는 분리 절연층(160) 상에 배치될 수 있다. 따라서, 분리 절연층(160)에 의하여 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 분리되어 배치될 수 있다. 연결 전극(170)은 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)과 전기적으로 연결되며, 제2 박막 트랜지스터(130)의 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 제1 박막 트랜지스터(120)의 제1 드레인 전극(123)은 연결전극(170)을 통하여 제2 박막 트랜지스터(130)의 제2 소스 전극(132)과 전기적으로 연결될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)는, 제1 박막 트랜지스터(120)가 형성된 후에 제1 박막 트랜지스터(120) 상에 분리 절연층(160)이 형성되고, 분리 절연층(160) 상에 제2 박막 트랜지스터(130)가 형성된다. 이에 따라, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결된 제2 액티브층(131)의 부분에 대한 손상이 최소화될 수 있다.
제1 드레인 전극(123) 및 연결 전극(170)은, 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하는 컨택홀을 통하여 하나의 소스 전극 또는 드레인 전극으로 형성되어 제1 액티브층과 연결되도록 구성될 수도 있다. 이 경우, 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 보호층(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀은 동일 공정에 의해 형성될 수 있다. 이와 같이, 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일 공정에 의해 형성될 수 있다. 예를 들면, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 소스 전극 및 드레인 전극은 보호층(115) 형성한 다음 동일공정에 의해 함께 생성될 수 있다.
그리고, 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 보호층(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀은 건식 식각(dry etching)하여 형성될 수 있다.
제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀을 형성하기 위하여는 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)이 모두 식각되어야 한다. 그리고, 보호층(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀을 형성하기 위하여는 보호층(115)이 식각되어야 한다. 따라서 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 보호층만(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀을 함께 형성하기 위해서는 다수의 층을 식각해야 한다. 다수의 층은 습식 식각(wet etching) 방식을 이용하여 식각하기에는 식각의 완성도가 충분하지 않으므로 건식식각을 통해 식각될 수 있다.
그리고, 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀은 보호층(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀보다 분리 절연층(160), 층간 절연층(113) 및 제1 게이트 절연층(112)을 더 관통하게 된다.
따라서, 제1 게이트 절연층(112), 층간 절연층(113), 분리 절연층(160) 및 보호층(115)을 모두 관통하여 제1 액티브층(121)을 노출시키는 컨택홀과 보호층(115)을 관통하여 제2 액티브층(131)을 노출시키는 컨택홀을 건식식각을 통하여 동시에 형성하는 경우, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브층(131)의 부분이 손상될 수 있다. 예를 들어, 제2 액티브층(131)의 일부가 건식 식각 시 제거될 수도 있고, 제2 액티브층(131)의 표면에 물리적인 결함(defect)가 생길 수도 있다. 이에 따라, 소자의 특성이 악화되고, 제2 박막 트랜지스터(130)의 신뢰성이 저하될 수 있다.
따라서, 본 명세서의 일 실시예에 따른 표시 장치(100)는, 제1 소스 전극(122) 및 연결 전극(170)을 하나의 소스 전극으로 생성하거나, 제1 드레인 전극(123) 및 연결 전극(170)을 하나의 드레인 전극으로 생성하지 않고, 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결 전극(170)을 분리하여 생성할 수 있다. 예를 들면, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 분리된 층으로 형성될 수 있다. 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성된 뒤에, 분리 졀연층(160) 및 보호층(115)을 관통하여 제1 액티브층(121)을 노출하는 컨택홀을 형성하고, 보호층(115)을 관통하여 제2 액티브층(131)을 노출하는 컨택홀을 형성할 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결 전극(170)을 분리하여 생성함에 따라, 제2 액티브층(131)의 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 부분의 손상이 최소화될 수 있다. 상기 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브층(131)의 부분의 손상이 최소화됨으로써, 제2 박막 트랜지스터(130)의 소자 성능이 향상될 수 있으며, 이에 따라 본 명세서의 일 실시예에 따른 표시 장치(100)의 신뢰성이 향상될 수 있는 효과를 얻을 수 있다.
평탄화층(116)은 제2 소스 전극(132), 제2 드레인 전극(133), 연결전극(170), 제3 커패시터 전극(143), 및 보호층(115) 상에 배치될 수 있다. 도 1에 도시된 바와 같이, 평탄화층(116)에는 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다. 평탄화층(116)은 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130) 및 스토리지 커패시터(140)의 상부를 평탄화하기 위한 유기물질층일 수 있다. 예를 들면, 평탄화층(116)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
그리고, 평탄화층(116)과 보호층(115) 사이에 무기물질층이 더 형성될 수도 있다. 무기물질층은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)를 보호하고, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130) 상부로부터 확산되는 수소를 억제시킬 수 있다.
애노드 전극(150)은 평탄화층(116)상에 배치될 수 있다. 애노드 전극(150)은 평탄화층(116)에 형성된 컨택홀을 통하여 제2 드레인 전극(133)과 전기적으로 연결될 수 있다. 애노드 전극(150)은 평탄화층(116)에 형성된 컨택홀을 통하여 제2 박막 트랜지스터(130)와 전기적으로 연결될 수 있다.
본 명세서의 실시예에 따른 표시 장치(100)는 상부 발광(Top Emission)표시 장치이므로, 애노드 전극(150)이 형성되어 있으며, 하부 발광(Bottom Emission)인 경우에는 평탄화층(116)상에 캐소드 전극이 배치될 수 있다.
애노드 전극(150) 및 평탄화층(116) 상에는 뱅크층(117)이 배치될 수 있다. 뱅크층(117)은 애노드 전극(150)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(117)은 표시 장치(100)의 발광영역을 정의할 수 있으므로 화소 정의막 이라고 할 수도 있다.
애노드 전극(150) 및 뱅크층(117) 상에는 발광층을 포함하는 발광 구조물이 더 배치될 수 있다. 발광 구조물 상에는 캐소드 전극이 더 배치될 수 있다. 캐소드 전극 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다.
도 2는 본 명세서의 다른 실시예에 따른 표시 장치(200)를 도시한 단면도이다. 도 1을 참조하여 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 1의 제1 박막 트랜지스터(120)와 도 2의 제1 박막 트랜지스터(220)는 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 2의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 기판(210), 버퍼층(211), 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230), 스토리지 커패시터(240), 제1 게이트 절연층(212), 층간 절연층(213), 제2 게이트 절연층(214), 보호층(215), 평탄화층(216), 뱅크층(217) 및 애노드 전극(250)을 포함한다. 그리고, 제1 박막 트랜지스터(220)의 제1 액티브층(221)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(230)의 제2 액티브층(231)은 산화물 반도체로 이루어질 수 있다.
도 2를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 층간 절연층(213)상에 제1 박막 트랜지스터(220)의 제1 소스 전극(222) 및 제1 드레인 전극(223), 제2 박막 트랜지스터(230)의 제2 소스 전극(232) 및 제2 드레인 전극(233), 및 스토리지 커패시터(240)의 제2 커패시터 전극(242)이 형성될 수 있다. 그리고, 제1 소스 전극(222), 제1 드레인 전극(223), 제2 소스 전극(232), 제2 드레인 전극(233), 및 제2 커패시터 전극(242)은 동일공정에 의해서 동일한 물질로 형성될 수 있다. 그리고, 제1 소스 전극(222), 제1 드레인 전극(223), 제2 소스 전극(232), 제2 드레인 전극(233), 및 제2 커패시터 전극(242)은 동일한 층에 형성될 수 있다. 제1 소스 전극(222), 제1 드레인 전극(223), 제2 소스 전극(232), 제2 드레인 전극(233), 및 제2 커패시터 전극(242)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 박막 트랜지스터(120)의 제1 드레인 전극(223)과 제2 박막 트랜지스터(130)의 제2 소스 전극(232)은 층간 절연층(213) 상에서 일체형으로 형성될 수 있다.
서로 이격하여 배치된 제2 소스 전극(232) 및 제2 드레인 전극(233) 사이의 영역에 제2 액티브층(231)이 형성될 수 있다. 예를 들면, 층간 절연층(213)상에 제2 소스 전극(232) 및 제2 드레인 전극(233)이 서로 이격하여 배치되고, 서로 이격하여 배치된 제2 소스 전극(232) 및 제2 드레인 전극(233) 사이의 영역은 층간 절연층(213)을 노출할 수 있다. 그리고, 제2 소스 전극(232) 및 제2 드레인 전극(233)이 서로 이격하여 배치됨으로써 노출된 층간 절연층(213) 상에 제2 액티브층(231)이 형성될 수 있다. 그리고, 제2 액티브층(231)은 제2 소스 전극(232) 및 제2 드레인 전극(233)의 일측면 및 상면 일부와 중첩하여 형성될 수 있다. 제2 액티브층(231)은 서로 이격하여 마주하고 있는 제2 소스 전극(232) 및 제2 드레인 전극(233)의 끝단과 중첩하여 형성될 수 있다. 예를 들면, 제2 액티브층(231)은 제2 소스 전극(232)의 일측영역 및 제2 드레인 전극(233)의 일측영역과 중첩하여 형성될 수 있다. 그리고, 도 2에 도시된 바와 같이, 제2 액티브층(231)의 하부면은 제2 소스 전극(232) 및 제2 드레인 전극(233)의 끝단 상부면과 직접 접촉하도록 형성될 수 있다. 예를 들면, 제2 액티브층(231)의 제2 소스 전극(232)의 일측영역 및 제2 드레인 전극(233)의 일측영역과 중첩하는 하부면은 의 제2 소스 전극(232)의 일측영역 및 제2 드레인 전극(233)의 일측영역의 각각의 상부면과 직접 접촉될 수 있다. 따라서, 제1 소스 전극(222), 제1 드레인 전극(223), 제2 소스 전극(232), 제2 드레인 전극(233), 및 제2 액티브층(231)은 동일한 절연층인 층간 절연층(213) 상에 배치될 수 있다. 그리고, 제2 커패시터 전극(242)도 동일한 절연층인 층간 절연층(213) 상에 배치될 수 있다.
도 2에 도시된 바와 같이, 제2 소스 전극(232) 및 제2 드레인 전극(233)을 층간 절연층(213) 상에 서로 이격하여 배치되도록 형성한 다음, 제2 액티브층(231)을 제2 소스 전극(232) 및 제2 드레인 전극(233)이 서로 이격하여 배치됨으로써 노출된 층간 절연층(213) 상에 형성하면서 제2 소스 전극(232) 및 제2 드레인 전극(233)과 직접 접촉하여 전기적으로 연결될 수 있다. 따라서, 제2 소스 전극(232) 및 제2 드레인 전극(233)과 연결하기 위하여 제2 액티브층(231)을 노출하기 위한 컨택홀을 형성하기 위한 공정이 생략될 수 있다. 도 1을 참조하면, 제1 액티브층(131)을 노출하기 위한 컨택홀을 형성하기 위하여 보호층(115)을 식각하는 경우, 식각공정에 의해 제1 액티브층(131)이 손상을 받을 수 있다. 그리고, 제2 박막 트랜지스터(130)의 성능이 저하될 수 있다.
도 2에 도시된 바와 같이, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 제2 액티브층(231)이 제2 소스 전극(232) 및 제2 드레인 전극(233)의 상부면과 직접 접촉하도록 형성하여, 제2 액티브층(231)을 형성하기 위한 후속공정에서의 손상을 줄일 수 있다. 예를 들면, 층간 절연층(213) 상에 제2 소스 전극(232) 및 제2 드레인 전극(233)이 서로 이격하여 배치되어 층간 절연층(213)을 노출하도록 형성한 다음, 제2 액티브층(231)이 서로 이격하여 배치된 제2 소스 전극(232) 및 제2 드레인 전극(233)의 일측 상부면과 직접 접촉하도록 중첩하며 층간 절연층(213) 상에 형성될 수 있다.
제2 액티브층(231)이 제2 소스 전극(232) 및 제2 드레인 전극(233) 하부에 형성하는 경우에는, 제2 액티브층(231) 상에 소스 및 드레인 물질층을 형성한 다음, 소스 및 드레인 물질층을 패터닝하여 제2 소스 전극(232) 및 제2 드레인 전극(233)을 형성할 수 있다. 이러한 경우에는, 제2 액티브층(231)이 소스 및 드레인 물질층을 패터닝하는 공정에 의해 손상을 받을 수 있다. 따라서, 제2 액티브층(231) 상에 제2 액티브층(231)을 보호하기 위한 절연층이 형성될 수 있다. 그리고, 제2 소스 전극(232) 및 제2 드레인 전극(233)과 접속하기 위하여, 절연층에 제2 액티브층(231)을 노출하기 위한 컨택홀을 형성할 수 있다. 이러한 경우에는, 제2 액티브층(231)을 노출하기 위한 컨택홀을 형성하기 위한 식각 공정에 의하여 제2 액티브층(231)이 손상받을 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치(200)는 제2 액티브층(231)을 제2 소스 전극(232) 및 제2 드레인 전극(233) 상부에 형성함으로써, 후속 공정에 의한 제2 액티브층(231)의 손상을 줄일 수 있다.
도 2를 참조하면, 제1 소스 전극(222), 제1 드레인 전극(223), 제2 소스 전극(232), 제2 드레인 전극(232), 제2 커패시터 전극(242) 및 제2 액티브층(231)상에 제2 게이트 절연층(214)을 형성할 수 있다.
제2 게이트 절연층(214)은 제2 드레인 전극(233)을 노출하기 위한 컨택홀을 포함할 수 있다.
그리고, 제2 게이트 절연층(214) 상에 제2 박막 트랜지스터(230)의 게이트 전극(234) 및 스토리지 커패시터(240)의 제3 커패시터 전극(243)이 형성될 수 있다. 게이트 전극(234)은 제2 액티브층(231)과 중첩하도록 배치될 수 있다. 그리고, 제3 커패시터 전극(243)은 제2 커패시터 전극(242)과 중첩하도록 배치될 수 있다.
그리고, 게이트 전극(234), 제2 커패시터 전극(242), 및 제2 게이트 절연층(214)상에 보호층(215) 및 평탄화층(216)이 형성될 수 있다.
보호층(215) 및 평탄화층(216)은 제2 드레인 전극(233)을 노출하기 위한 컨택홀을 포함할 수 있다.
평탄화층(216)상에 애노드 전극(250)이 형성될 수 있다. 그리고, 애노드 전극(250)은 평탄화층(216), 보호층(215), 및 제2 게이트 절연층(214)에 형성된 컨택홀을 통하여 제2 드레인 전극(233)과 전기적으로 연결될 수 있다. 애노드 전극(250)은 평탄화층(216), 보호층(215), 및 제2 게이트 절연층(214)에 형성된 컨택홀을 통하여 제2 박막 트랜지스터(230)와 전기적으로 연결될 수 있다.
본 명세서의 다른 실시예에 따른 표시 장치(200)는 상부 발광(Top Emission)표시 장치이므로, 애노드 전극(250)이 형성되어 있으며, 하부 발광(Bottom Emission)인 경우에는 평탄화층(216)상에 캐소드 전극이 배치될 수 있다.
애노드 전극(250) 및 평탄화층(216) 상에는 뱅크층(217)이 배치될 수 있다. 뱅크층(217)은 애노드 전극(250)을 노출하기 위한 개구부가 형성될 수 있다. 뱅크층(217)은 표시 장치(200)의 발광영역을 정의할 수 있으므로 화소 정의막 이라고 할 수도 있다.
애노드 전극(250) 및 뱅크층(217)상에는 발광층을 포함하는 발광 구조물이 더 배치될 수 있다. 발광 구조물 상에는 캐소드 전극이 더 배치될 수 있다. 캐소드 전극상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다.
도 2를 참조하면, 제1 박막 트랜지스터(220)의 제1 소스 전극(222) 및 제1 드레인 전극(223) 중 적어도 하나는 제1 액티브층(221)을 관통하여 제1 액티브층(221)의 측면과 접할 수 있다. 제1 소스 전극(222)과 제1 드레인 전극(223)은 모두 제1 액티브층(221)을 관통하는 것으로 도 2에 도시되었으며, 제1 소스 전극(222) 및 제1 드레인 전극(223)중 적어도 하나는 제1 액티브층(221)을 관통할 수도 있다. 예를 들면, 제1 소스 전극(222) 및 제1 드레인 전극(223)은 제1 액티브층(221)을 관통하여 버퍼층(211)의 내부까지 연장된 형태로 제1 액티브층(221)과 연결될 수 있다. 제1 게이트 절연층(212) 및 층간 절연층(213)을 관통하여 제1 액티브층(221)을 노출시키는 컨택홀은 제1 액티브층(221)을 더 관통하여 버퍼층(211)의 상층부를 노출시킬 수 있다. 그리고, 버퍼층(211)의 상층부를 일부 제거하여 형성될 수 있다. 예를 들면, 컨택홀은 제1 액티브층(221)를 관통하면서, 버퍼층(211)의 상층부의 일부를 더 제거하여 형성될 수도 있다. 제1 소스 전극(222) 및 제1 드레인 전극(223)은 층간 절연층(213), 제1 게이트 절연층(212), 제1 액티브층(221)을 관통하여 버퍼층(211)의 상층부와 제1 액티브층(221)의 측면을 노출시키는 컨택홀을 통하여 제1 액티브층(221)과 전기적으로 연결될 수 있다.
그리고, 제1 소스 전극(222) 및 제1 드레인 전극(223)은 층간 절연층(213), 제1 게이트 절연층(212), 제1 액티브층(221)을 관통하고 버프층(211)의 상층부의 일부를 제거하여서, 버퍼층(211)의 상층부의 측면과 제 1 액티브층(221)의 측면을 노출시키는 컨택홀을 통하여 제1 액티브층(221)과 전기적으로 연결될 수 있다.
도 3a 내지 도 3d는 도 2의 제1 액티브층(221)을 노출하기 위하여 컨택홀이 형성된 영역 A를 확대하여 도시한 단면도이다.
도 3a를 참조하면, 제1 소스 전극(222)과 접속할 수 있도록 제1 액티브층(221)의 상층부를 노출하기 위하여 제1 게이트 절연층(212) 및 층간 절연층(213)을 식각하는 공정에서, 컨택홀(CNT)과 대응하는 영역의 제1 액티브층(221)의 두께(h1)는 컨택홀(CNT)과 대응하지 않는 영역의 제1 액티브층(221)의 두께(h2)보다도 작게 형성될 수 있다.
제1 액티브층(221)에 형성된 홈의 폭 또는 깊이는 식각공정 시의 식각 용액, 식각 속도, 식각 시간 등에 따라 달라질 수 있다.
예를 들면, 도 3b에 도시된 바와 같이, 컨택홀(CNT)과 대응하는 영역의 제1 액티브층(221)을 모두 제거하여 제1 액티브층(221) 하부에 형성된 버퍼층(211)을 노출시킬 수도 있다.
그리고, 도 3d에 도시된 바와 같이, 제1 액티브층(221)을 제거하여 버퍼층(211)을 노출하는 경우, 버퍼층(211)의 상층부가 더 식각될 수 있다. 이와 같이, 버퍼층(211)의 상층부가 더 식각되는 경우, 제1 액티브층(221)에 형성된 홈에 대응하는 영역의 버퍼층(211)의 두께는 홈에 대응하지 않는 영역의 버퍼층(211)의 두께보다 작아질 수 있다. 따라서, 제1 드레인 전극(223)이 컨택홀(CNT)을 통하여 제1 액티브층(221)과 접촉하는 경우에는 제1 드레인 전극(223)은 제1 액티브층(221)에 형성된 홈의 측면과 접촉하여 전기적으로 연결될 수 있다.
도 3a에서는 컨택홀(CNT)의 폭과 제1 액티브층(221)의 홈의 폭이 일치하는 것으로 도시되어 있으며, 이에 한정되지는 않는다. 예를 들면, 도 3c에 도시된 바와 같이, 제1 액티브층(221)의 제1 소스영역(221b)에 형성된 홈의 폭(w1)은 컨택홀(CNT)의 폭(w2)보다 작게 형성될 수 있다. 그리고, 제1 드레인 전극(223)이 컨택홀(CNT)을 통하여 제1 액티브층(221)과 접촉하는 경우에는 제1 드레인 전극(223)은 제1 액티브층(221)의 상부면, 그리고 제1 액티브층(221)에 형성된 홈의 측면 및 하면과 접촉할 수 있다.
도 3a 내지 도 3d에서는 컨택홀(CNT)에 대응해서 제1 액티브층(121)의 제1 소스영역(221b)이 제거되는 예시를 도시하였으며, 제1 액티브층(121)의 제1 소스영역(221b) 또한 컨택홀 형성공정에 의해 제거될 수 있다.
도 4는 본 명세서의 다른 실시예에 따른 표시 장치(200)를 도시한 단면도이다.
도 2를 참조하여 함께 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 도 2의 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130) 및 스토리지 커패시터(140)와 도 4의 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230) 및 스토리지 커패시터(240)는 실질적으로 동일하다. 따라서, 도 2와 실질적으로 동일한 도 4의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 4를 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치(200)는 기판(210), 버퍼층(211), 제1 박막 트랜지스터(220), 제2 박막 트랜지스터(230), 스토리지 커패시터(240), 제1 게이트 절연층(212), 층간 절연층(213), 제2 게이트 절연층(214), 보호층(215), 평탄화층(216), 뱅크층(217) 및 애노드 전극(250)을 포함할 수 있다. 그리고, 제1 박막 트랜지스터(220)의 제1 액티브층(221)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(230)의 제2 액티브층(231)은 산화물 반도체로 이루어질 수 있다.
그리고, 제1 게이트 절연층(212) 상에 제2 박막 트랜지스터(230)의 제2 액티브층(231)을 외부광으로부터 보호하는 역할을 수행할 수 있는 차단 패턴(SL)을 형성할 수 있다. 표시 장치(200)에서 기판(210)이 폴리이미드(PI)로 이루어지는 경우, 폴리이미드(PI)에 전하가 충전될 수 있다. 폴리이미드(PI)에 충전된 전하는 폴리이미드(PI)로 구성된 기판(210) 상에 있는 제2 박막 트랜지스터(230)에 영향을 줄 수 있다. 차단 패턴(SL)은 폴리이미드(PI)상에서, 제2 박막 트랜지스터(230)의 제2 액티브층(231) 하부에 배치되어, 폴리이미드(PI)에 충전된 전하가 제2 박막 트랜지스터(230)에 미치는 영향을 줄일 수 있다. 그리고, 제2 박막 트랜지스터(230)의 제2 액티브층(231)으로의 외부광에 의한 영향을 차단하기 위하여, 차단 패턴(SL)은 제2 액티브층(231) 하부에 배치되며 제2 액티브층(231)과 중첩하도록 형성될 수 있다.
그리고, 차단 패턴(SL)은 제2 박막트랜지스터(230)의 제2 소스 전극(232)과 제2 드레인 전극(233)이 서로 이격되어 있는 사이의 영역에 대응하여 배치될 수 있다. 제1 박막 트랜지스터(220) 의 제1 게이트 전극(224) 및 스토리지 커패시터(240)의 제1 커패시터 전극(241)과 동일한 공정에 의하여 형성될 수 있다. 그리고, 차단 패턴(SL)은 제1 박막 트랜지스터(220) 의 제1 게이트 전극(224) 및 스토리지 커패시터(240)의 제1 커패시터 전극(241)과 동일한 물질로 형성될 수 있으며, 동일한 층에 형성될 수 있다.
차단 패턴(SL)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
본 명세서의 실시예에 따른 박막 트랜지스터 및 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 박막 트랜지스터는 기판 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극, 서로 이격하여 배치된 소스 전극 및 드레인 전극 사이에 배치되는 액티브층, 소스 전극, 드레인 전극, 및 액티브층 상에 있는 게이트 절연층, 게이트 절연층 상에 배치되며 액티브층과 중첩하는 게이트 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 기판과, 소스 전극 및 드레인 전극 사이에 배치된 차단 패턴을 더 포함할 수 있으며, 차단 패턴은 액티브층과 중첩할 수 있다.
본 명세서의 실시예에 따르면, 액티브층은 산화물 반도체 물질을 포함할 수 있다.
본 명세서의 실시예에 따르면, 액티브층은 소스 전극 및 드레인 전극의 끝단과 중첩할 수 있다.
본 명세서의 실시예에 따르면, 액티브층의 하부면은 소스 전극 및 드레인 전극의 끝단의 상부면과 직접 접촉할 수 있다.
본 명세서의 실시예에 따른 표시 장치는 제1 반도체 물질을 포함하는 제1 박막 트랜지스터 및 제1 반도체 물질과는 상이한 물질로 이루어진 제2 반도체 물질을 포함하는 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터는 제1 반도체 물질을 포함하는 제1 액티브층, 제1 게이트 절연층을 사이에 두고 제1 액티브층과 중첩하는 제1 게이트 전극, 및 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함할 수 있다. 그리고, 제2 박막 트랜지스터는 제1 박막 트랜지스터의 제1 소스 전극 및 제1 드레인 전극과 동일한 층에 배치되며 제1 소스 전극 및 제1 드레인 전극과 동일한 물질로 이루어진 제2 소스 전극 및 제2 드레인 전극, 제2 소스 전극 및 상기 제2 드레인 전극과 직접 접촉하며 제2 반도체 물질을 포함하는 제2 액티브층, 및 제2 게이트 절연층을 사이에 두고 제2 액티브층과 중첩하는 제2 게이트 전극을 포함할 수 있다.
본 명세서의 실시예에 따르면, 제2 박막 트랜지스터의 제2 소스 전극과 제1 박막 트랜지스터의 제1 드레인 전극은 일체형으로 이루어질 수 있다.
본 명세서의 실시예에 따르면, 제2 소스 전극 및 제2 드레인 전극은 서로 이격하여 배치되고, 제2 액티브층은 서로 이격하여 배치된 제2 소스 전극 및 제2 드레인 전극 사이에 형성될 수 있다.
본 명세서의 실시예에 따르면, 제2 액티브층은 제2 소스 전극 및 제2 드레인 전극의 끝단과 중첩할 수 있다.
본 명세서의 실시예에 따르면, 제2 액티브층의 하부면은 제2 소스 전극 및 제2 드레인 전극의 끝단의 상부면과 직접 접촉할 수 있다.
본 명세서의 실시예에 따르면, 제1 반도체 물질은 저온 폴리 실리콘 물질이며, 제2 반도체 물질은 산화물 반도체 물질일 수 있다.
본 명세서의 실시예에 따르면, 제2 박막 트랜지스터의 하부에 형성된 차단 패턴을 더 포함하며, 차단 패턴은 제2 박막 트랜지스터의 제2 액티브층과 중첩할 수 있다.
본 명세서의 실시예에 따르면, 차단 패턴은 제1 박막 트랜지스터의 제1 게이트 전극과 동일한 층에 배치되며 제1 게이트 전극과 동일한 물질로 이루어질 수 있다.
본 명세서의 실시예에 따르면, 제1 게이트 절연층 상에는 층간 절연층을 더 포함하며 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극, 제2 드레인 전극, 및 제2 액티브층은 층간 절연층 상에 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110, 210: 기판
111, 211: 버퍼층
112, 212: 제 1 게이트 절연층
113, 213: 층간 절연층
114, 214: 제 2 게이트 절연층
115, 215: 보호층
116, 216: 평탄화층
117, 217: 뱅크층
120, 220: 제1 박막 트랜지스터
121, 221: 제1 액티브층
121a, 221a: 제1 채널 영역
121b, 221b: 제1 소스영역
121c, 221c: 제1 드레인 영역
122, 222: 제 1 소스 전극
123, 223: 제 1 드레인 전극
124, 224: 제 1 게이트 전극
130, 230: 제2 박막 트랜지스터
131, 231: 제 2 액티브층
132, 232: 제 2 소스 전극
133 233: 제 2 드레인 전극
134, 234: 제 2 게이트 전극
140, 240: 스토리지 커패시터
141, 241: 제1 커패시터 전극
142, 242: 제2 커패시터 전극
143, 243: 제3 커패시터 전극
150, 250: 애노드 전극
160: 분리 절연층
170: 연결전극
SL: 차단 패턴
110, 210: 기판
111, 211: 버퍼층
112, 212: 제 1 게이트 절연층
113, 213: 층간 절연층
114, 214: 제 2 게이트 절연층
115, 215: 보호층
116, 216: 평탄화층
117, 217: 뱅크층
120, 220: 제1 박막 트랜지스터
121, 221: 제1 액티브층
121a, 221a: 제1 채널 영역
121b, 221b: 제1 소스영역
121c, 221c: 제1 드레인 영역
122, 222: 제 1 소스 전극
123, 223: 제 1 드레인 전극
124, 224: 제 1 게이트 전극
130, 230: 제2 박막 트랜지스터
131, 231: 제 2 액티브층
132, 232: 제 2 소스 전극
133 233: 제 2 드레인 전극
134, 234: 제 2 게이트 전극
140, 240: 스토리지 커패시터
141, 241: 제1 커패시터 전극
142, 242: 제2 커패시터 전극
143, 243: 제3 커패시터 전극
150, 250: 애노드 전극
160: 분리 절연층
170: 연결전극
SL: 차단 패턴
Claims (14)
- 기판 상에 서로 이격하여 배치된 소스 전극 및 드레인 전극;
상기 서로 이격하여 배치된 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 액티브층;
상기 소스 전극, 상기 드레인 전극, 및 상기 액티브층 상에 있는 게이트 절연층; 및
상기 게이트 절연층 상에 배치되며, 상기 액티브층과 중첩하는 게이트 전극을 포함하는, 박막 트랜지스터. - 제1 항에 있어서,
상기 기판과, 상기 소스 전극 및 상기 드레인 전극 사이에 배치된 차단 패턴을 더 포함하며, 상기 차단 패턴은 상기 액티브층과 중첩하는, 박막 트랜지스터. - 제1 항에 있어서,
상기 액티브층은 산화물 반도체 물질을 포함하는, 박막 트랜지스터. - 제1 항에 있어서,
상기 액티브층은 상기 소스 전극 및 상기 드레인 전극의 끝단과 중첩하는, 박막 트랜지스터. - 제4 항에 있어서,
상기 액티브층의 하부면은 상기 소스 전극 및 상기 드레인 전극의 상기 끝단의 상부면과 직접 접촉하는, 박막 트랜지스터. - 제1 반도체 물질을 포함하는 제1 박막 트랜지스터 및 상기 제1 반도체 물질과는 상이한 물질로 이루어진 제2 반도체 물질을 포함하는 제2 박막 트랜지스터를 포함하는 표시 장치에 있어서,
상기 제1 박막 트랜지스터는,
상기 제1 반도체 물질을 포함하는 제1 액티브층;
제1 게이트 절연층을 사이에 두고 상기 제1 액티브층과 중첩하는 제1 게이트 전극; 및
상기 제1 액티브층과 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
상기 제2 박막 트랜지스터는,
상기 제1 박막 트랜지스터의 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일한 층에 배치되며, 상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일한 물질로 이루어진 제2 소스 전극 및 제2 드레인 전극;
상기 제2 소스 전극 및 상기 제2 드레인 전극과 직접 접촉하며, 상기 제2 반도체 물질을 포함하는 제2 액티브층; 및
제2 게이트 절연층을 사이에 두고 상기 제2 액티브층과 중첩하는 제2 게이트 전극을 포함하는, 표시 장치. - 제6 항에 있어서,
상기 제2 박막 트랜지스터의 상기 제2 소스 전극과 상기 제1 박막 트랜지스터의 상기 제1 드레인 전극은 일체형으로 이루어진, 표시 장치. - 제6 항에 있어서,
상기 제2 소스 전극 및 상기 제2 드레인 전극은 서로 이격하여 배치되고, 상기 제2 액티브층은 상기 서로 이격하여 배치된 상기 제2 소스 전극 및 상기 제2 드레인 전극 사이에 배치되는, 표시 장치. - 제8 항에 있어서,
상기 제2 액티브층은 상기 제2 소스 전극 및 상기 제2 드레인 전극의 끝단과 중첩하는, 표시 장치. - 제9 항에 있어서,
상기 제2 액티브층의 하부면은 상기 제2 소스 전극 및 상기 제2 드레인 전극의 상기 끝단의 상부면과 직접 접촉하는, 표시 장치. - 제6 항에 있어서,
상기 제1 반도체 물질은 저온 폴리 실리콘 물질이며,
상기 제2 반도체 물질은 산화물 반도체 물질인, 표시 장치. - 제6 항에 있어서,
상기 제2 박막 트랜지스터의 하부에 배치된 차단 패턴을 더 포함하며, 상기 차단 패턴은 상기 제2 박막 트랜지스터의 상기 제2 액티브층과 중첩하는, 표시 장치. - 제12 항에 있어서,
상기 차단 패턴은 상기 제1 박막 트랜지스터의 상기 제1 게이트 전극과 동일한 층에 배치되며, 상기 제1 게이트 전극과 동일한 물질로 이루어진, 표시 장치. - 제8 항에 있어서,
상기 제1 게이트 절연층 상에는 층간 절연층을 더 포함하며, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 상기 제2 드레인 전극, 및 상기 제2 액티브층은 상기 층간 절연층 상에 배치되는, 표시 장치.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023230922A1 (zh) * | 2022-05-31 | 2023-12-07 | 京东方科技集团股份有限公司 | 显示基板及其制备方法、显示装置 |
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2017
- 2017-12-04 KR KR1020170165095A patent/KR102570469B1/ko active IP Right Grant
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| KR102570469B1 (ko) | 2023-08-23 |
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