KR20190063864A - contact hole, thin film transistor and method of fabricating the thin film transistor - Google Patents
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Abstract
Description
본 발명은 컨택홀과 박막 트랜지스터 및 박막 트랜지스터 제조방법에 관한 것으로서, 내부 표면에만 금속을 형성함으로써 공정을 단순화하고, 컨택 금속의 면적을 최소화하여 설계마진을 줄일 수 있는 컨택홀과 박막 트랜지스터 및 박막 트랜지스터 제조방법에 관한 것이다.The present invention relates to a contact hole, a thin film transistor, and a method of manufacturing a thin film transistor, which can simplify a process by forming a metal only on the inner surface, reduce a design margin by minimizing an area of a contact metal, And a manufacturing method thereof.
최근, 음극선관(CRT : Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시장치들이 개발되고 있다. 이러한, 평판표시장치의 예로는, 액정표시장치(LCD : Liquid Crystal Display), 전계방출표시장치(FED : Field Emission Display), 플라즈마표시장치(PDP : Plasma Display Panel) 및 유기 발광 표시장치(OLED : Organic Light Emitting Display) 등이 있다. 이 중에서 유기발광표시장치는(Organic Light Emitting Display)는 유기화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 유기발광표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.2. Description of the Related Art In recent years, various flat panel display devices capable of reducing weight and volume, which are disadvantages of CRT (Cathode Ray Tube), have been developed. Examples of such flat panel display devices include a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), and an organic light emitting display (OLED) Organic Light Emitting Display). Among them, the organic light emitting display (OLED) is a self-emission type display device which excites an organic compound to emit light, and it does not require a backlight used in an LCD, . Further, the organic light emitting display device can be manufactured at a low temperature, has a response speed of 1ms or less, has a high response speed, exhibits characteristics such as low power consumption, wide viewing angle, and high contrast.
디스플레이 분야의 기술이 고도화됨에 따라 사용자들의 요구 또한 증가되고 있다. 특히, 고해상도의 표시장치에 대한 요구에 부합하기 위해, 화소의 크기를 점점 작게 설계해야 한다.As the technology of the display field is advanced, demands of users are also increasing. Particularly, in order to meet the demand for a high-resolution display device, the pixel size must be designed smaller and smaller.
그러나, 현재의 서브 픽셀의 설계에서는 데이터 라인이 컨택홀과 상부 금속 패턴의 주변부를 지나도록 설계되어 있다. 컨택홀의 상부 금속과 데이터 라인 사이의 신호 간섭을 방지하기 위해 상부 금속 위에는 절연막이 적층되는데, 적층되는 절연막은 컨택홀에 형성되는 상부 금속으로 인해 단차가 발생한다. 따라서, 상기 절연막의 단차로 인해 데이터 라인을 컨택홀의 상부에 바로 형성할 수 없다. 즉, 절연막의 단차로 인해 데이터 라인이 단선될 가능성이 있기 때문이다. 따라서, 데이터 라인을 컨택홀과 상부 금속 패턴의 주변부를 지나도록 설계한다. 다른 컨택홀과의 사이에 형성되는 공간에 데이터 라인이 놓이게 되면 컨택홀 사이의 설계 마진이 부족할 수 있다. 또한, 상기 컨택홀의 외부에 노출되는 상부 금속층의 위치가 가변적이어서 정렬(align)이 틀어지는 문제가 발생할 수도 있다.However, in the design of the current subpixel, the data line is designed to pass through the periphery of the contact hole and the upper metal pattern. In order to prevent signal interference between the upper metal of the contact hole and the data line, an insulating film is stacked on the upper metal, and a step is generated due to the upper metal formed in the contact hole. Therefore, the data line can not be directly formed on the upper portion of the contact hole due to the step difference of the insulating film. That is, there is a possibility that the data line is disconnected due to the step difference of the insulating film. Thus, the data line is designed to pass through the contact hole and the periphery of the upper metal pattern. If the data line is placed in a space formed between the other contact holes, the design margin between the contact holes may be insufficient. Also, since the position of the upper metal layer exposed to the outside of the contact hole is variable, there is a possibility that alignment may be distorted.
본 발명은 서로 다른 두 레이어를 동일 전위로 만들기 위해 컨택이 필요한 부분에만 컨택 메탈을 형성하여 불필요한 패턴을 줄여 공정을 단순화할 수 있는 컨택홀과 박막 트랜지스터 및 박막 트랜지스터 제조방법을 제공하는 것을 목적으로 한다.It is an object of the present invention to provide a contact hole, a thin film transistor and a thin film transistor manufacturing method which can simplify the process by forming contact metal only in a part where a contact is required to make two different layers to the same potential, thereby reducing an unnecessary pattern .
본 발명의 다른 목적은 컨택홀과 컨택 금속과의 정렬 오류가 발생하는 것을 방지할 수 있는 컨택홀과 박막 트랜지스터 및 박막 트랜지스터 제조방법을 제공하는 것이다.Another object of the present invention is to provide a contact hole, a thin film transistor, and a method of manufacturing a thin film transistor that can prevent an alignment error between a contact hole and a contact metal from occurring.
본 발명의 다른 목적은 적층되는 최상단의 단차를 줄일 수 있어 후속 공정에 유리한 컨택홀과 박막 트랜지스터 및 박막 트랜지스터 제조방법을 제공하는 것이다.Another object of the present invention is to provide a contact hole, a thin film transistor, and a method of manufacturing a thin film transistor, which can reduce the step at the uppermost layer to be laminated, which is advantageous for a subsequent process.
이러한 목적들을 달성하기 위한 본 발명에 따른 컨택홀은 하부 금속층; 상기 하부 금속층 위에 형성된 절연층; 상기 하부 금속층 표면이 노출되도록 상기 절연층에 형성된 컨택홀에 있어서, 상기 컨택홀의 내부에만 적층된 상부 금속층을 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a contact hole comprising: a lower metal layer; An insulating layer formed on the lower metal layer; A contact hole formed in the insulating layer such that a surface of the lower metal layer is exposed, and an upper metal layer stacked only inside the contact hole.
본 발명에 따른 컨택홀에서의 하부 금속층과 상부 금속층은 서로 다른 물질이거나 동일한 물질로 이루어질 수 있다.The lower metal layer and the upper metal layer in the contact hole according to the present invention may be made of different materials or the same material.
본 발명의 기술적 특징은 박막 트랜지스터에도 적용할 수 있는데, 본 발명에 따른 박막 트랜지스터는 하부 금속층; 상기 하부 금속층 위에 형성된 제1 절연층; 상기 절연층의 상부에 형성된 액티브층; 상기 액티브층 위에 형성된 제2 절연층; 상기 하부 금속층의 상부 표면까지 형성된 컨택홀의 내부 표면 중 상기 제2 절연층의 최상부까지만 적층된 상부 금속층을 포함하여 이루어진다.The technical features of the present invention can also be applied to a thin film transistor. The thin film transistor according to the present invention includes a lower metal layer; A first insulating layer formed on the lower metal layer; An active layer formed on the insulating layer; A second insulating layer formed on the active layer; And an upper metal layer stacked only on the uppermost portion of the second insulating layer among the inner surfaces of the contact holes formed up to the upper surface of the lower metal layer.
본 발명의 바람직한 실시에 따른 박막 트랜지스터는 상부 금속층 위에 형성된 제3 절연층; 및 컨택홀에 대응하는 위치의 제3 절연층의 상부에 형성된 데이터 라인을 더 포함하여 이루어진다.A thin film transistor according to a preferred embodiment of the present invention includes: a third insulating layer formed on an upper metal layer; And a data line formed on an upper portion of the third insulating layer at a position corresponding to the contact hole.
상기 제3 절연층은 상기 상부 금속층과 데이터 라인 사이의 신호 간섭을 방지할 수 있는 두께로 적층되어야 한다.The third insulating layer must be laminated to a thickness that can prevent signal interference between the upper metal layer and the data line.
본 발명에 따른 박막 트랜지스터 제조 방법은 하부 금속층을 형성하는 단계; 상기 하부 금속층 위에 제1 절연층을 형성하는 단계; 상기 제1 절연층 위에 액티브 영역을 형성하는 단계; 상기 액티브 영역 위에 제2 절연층을 형성하는 단계; 상기 제2 절연층 위에 감광막을 도포하는 단계; 홀 패턴을 이용하여 건식 식각 방법으로 상기 하부 금속층의 표면이 노출되도록 컨택홀을 형성하는 단계; 상부 금속층을 증착하는 단계; 상기 상부 금속층을 열처리하여 상기 상부 금속층에 크랙(crack)을 형성하는 단계; 및 크랙이 형성된 상부 금속층과 감광막을 제거하는 단계를 포함하여 이루어진다.A method of manufacturing a thin film transistor according to the present invention includes: forming a lower metal layer; Forming a first insulating layer on the lower metal layer; Forming an active region on the first insulating layer; Forming a second insulating layer on the active region; Applying a photoresist over the second insulating layer; Forming a contact hole such that a surface of the lower metal layer is exposed by a dry etching method using a hole pattern; Depositing an upper metal layer; Heat-treating the upper metal layer to form a crack in the upper metal layer; And removing the photoresist film and the upper metal layer on which the crack is formed.
본 발명에 따른 박막 트랜지스터 제조방법의 세부적 특징은 상기 상부 금속층의 열처리에 의해 상기 상부 금속층 중 상기 감광막에 접촉하는 부분에만 크랙을 형성하는 것이다.A detailed feature of the method of manufacturing a thin film transistor according to the present invention is that a crack is formed only in a portion of the upper metal layer which is in contact with the photoresist film by heat treatment of the upper metal layer.
상부 금속층은 스퍼터링 방식으로 증착될 수 있다.The upper metal layer may be deposited by sputtering.
본 발명에 따른 컨택홀과 박막 트랜지스터 및 박막 트랜지스터 제조방법은 다음과 같은 효과를 나타낼 수 있다.The contact hole, the thin film transistor and the thin film transistor manufacturing method according to the present invention can exhibit the following effects.
첫째, 서로 다른 두 레이어를 동일 전위로 만들기 위해 컨택이 필요한 부분에만 컨택 메탈을 형성하여 불필요한 패턴을 줄여 설계마진을 줄일 수 있다.First, it is possible to reduce the unnecessary pattern by reducing the design margin by forming the contact metal only in the portion where the contact is necessary in order to make the two different layers to the same potential.
둘째, 컨택홀과 컨택 금속과의 정렬 오류가 발생하는 것을 방지할 수 있다.Second, an alignment error between the contact hole and the contact metal can be prevented from occurring.
셋째, 적층되는 최상단의 단차를 줄일 수 있어 후속 공정에 유리하다.Third, it is possible to reduce the step at the uppermost layer to be laminated, which is advantageous for the subsequent process.
도 1은 본 발명에 따른 서브 픽셀의 컨택홀과 데이터 라인의 설계 상태의 평면도이다.
도 2는 본 발명에 따른 박막 트랜지스터의 제조 방법의 진행과정을 나타낸 흐름도이다.
도 3a 내지 도 3n은 본 발명에 따른 박막 트랜지스터의 제조 공정을 나타낸 예시도이다.
도 4a 내지 도 4e는 본 발명에 따른 컨택홀을 적용한 서브 픽셀의 적층 상태를 나타낸 평면도이다.1 is a plan view of a design state of a contact hole and a data line of a subpixel according to the present invention.
FIG. 2 is a flowchart illustrating a method of manufacturing a thin film transistor according to the present invention.
3A to 3N are views illustrating an example of a manufacturing process of a thin film transistor according to the present invention.
FIGS. 4A to 4E are plan views illustrating a stacked state of subpixels to which a contact hole according to the present invention is applied.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.For specific embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be embodied in various forms, And should not be construed as limited to the embodiments described.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It is to be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 없는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가진다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises ", or" having ", and the like, are intended to specify the presence of stated features, integers, But do not preclude the presence or addition of steps, operations, elements, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 나타내는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be construed to indicate meaning consistent with the meaning of the context in the relevant art and are to be construed as either ideal or overly formal in meaning unless expressly defined in the present application Do not.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 흐름도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.On the other hand, if an embodiment is otherwise feasible, the functions or operations specified in a particular block may occur differently than the order specified in the flowchart. For example, two consecutive blocks may actually be performed at substantially the same time, and depending on the associated function or operation, the blocks may be performed backwards.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 서브 픽셀의 컨택홀과 데이터 라인의 설계 상태의 평면도이다.1 is a plan view of a design state of a contact hole and a data line of a subpixel according to the present invention.
도시한 바와 같이 본 발명에 따른 서브 픽셀에서는 컨택홀(CH)의 상부에 데이터 라인(DL)이 놓이므로, 데이터 라인(DL)을 일직선으로 형성할 수 있어 설계 마진이 확보될 수 있다. 상기 컨택홀(CH)은 박막 트랜지스터의 소스단 또는 드레인단의 일부가 될 수 있다. 컨택홀(CH)에 의해 연결되는 금속층에 걸리는 전위에 따라 소스단이 되거나 드레인단이 될 수 있다.As shown in the figure, in the subpixel according to the present invention, since the data line DL is located above the contact hole CH, the data line DL can be formed as a straight line, and a design margin can be secured. The contact hole CH may be a part of a source terminal or a drain terminal of the thin film transistor. And may be a source terminal or a drain terminal depending on the potential applied to the metal layer connected by the contact hole CH.
도 2는 본 발명에 따른 박막 트랜지스터의 제조 방법의 진행과정을 나타낸 흐름도이고, 도 3a 내지 도 3n은 본 발명에 따른 박막 트랜지스터의 제조 공정을 나타낸 예시도이고, 도 4a 내지 도 4e는 본 발명에 따른 컨택홀을 적용한 서브 픽셀의 적층 상태를 나타낸 평면도이다.FIGS. 3A to 3N are views illustrating a method of manufacturing a thin film transistor according to the present invention, and FIGS. 4A to 4E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention. FIG. 2 is a plan view showing a stacked state of subpixels to which a contact hole is applied.
먼저, 도 3a 및 도 4a와 같이 유리, 플라스틱 또는 금속 등으로 이루어지는 기판(201) 위에 패턴을 이용하여 하부 금속층(202)을 형성한다. 상기 하부 금속층(202)는 박막 트랜지스터의 게이트 전극으로 사용될 수 있으며, 몰리브덴 또는 몰리브덴 합금층으로 형성될 수 있다 (S201 단계).First, as shown in FIGS. 3A and 4A, a
이어, 도 3b와 같이 상기 하부 금속층(202) 위에 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등과 같은 무기 절연물질 또는 이들의 다중층으로 이루어지는 물질을 화학기상증착법(CVD), 물리기상증착법(PECVD)으로 하부 금속층(202) 위의 전면에 제1 절연층(203)을 형성한다 (S202 단계).3B, an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx) or the like or a multilayered material thereof is deposited on the
도 3c 및 도 4b에 도시된 바와 같이 상기 제1 절연층(203) 위에 비정질 실리콘 또는 폴리 실리콘을 사용하여 액티브 영역(204)을 형성한다. 상기 액티브 영역에서 컨택홀을 형성하는 위치는 소스 전극 또는 드레인 전극의 상단이 일반적이지만 액티브 영역의 다른 부분에 컨택홀을 형성할 수도 있다. 즉, 소스단 또는 드레인단에서 다른 금속층과 동일 전위를 이루기 위해 컨택홀이 사용될 수 있으며, 이때, 상기 액티브 영역(204)은 소스 전극 또는 드레인 전극과의 채널을 형성하기 위한 액티브 영역에 연결될 수 있다. 본 발명에 따른 컨택홀이 소스단 또는 드레인단 중 어느 하나의 일부가 될 수 있는 것이므로, 상기 액티브 영역(204)의 연장선 상에 채널 형성을 위한 액티브 층이 연결된다. 따라서, 본 발명은 박막 트랜지스터에 포함된 소스단 또는 드레인단을 구성하기 위한 컨택홀에 적용될 수 있다. 한편, 3T1C 구조의 서브 픽셀에서의 구동 트랜지스터의 관점에서 볼 때에는 게이트단에 연결될 수도 있으므로, 게이트 단에도 적용될 수 있다고 할 수 있다. (S203 단계).As shown in FIGS. 3C and 4B, the
액티브 영역(204)의 상부 전면에는 도 3d에서 보는 바와 같이 제2 절연층(205)을 형성한다 (S204 단계).As shown in FIG. 3D, a second insulating
이어, 도 3e에 도시된 바와 같이, 상기 제2 절연층(205)의 상부에 감광막(206)을 도포한다 (S205 단계).Next, as shown in FIG. 3E, a
SF6와 O2 또는 Cl2와 O2 등을 사용하는 건식 식각 방법을 이용하여, 도 3f 및 도 4c와 같이 컨택홀(207)을 형성한다. 이때, 상기 하부 금속층(202)의 표면이 노출된다 (S206 단계).A
이 상태에서 종래 기술과 달리 감광막(206)을 제거하지 않고, 스퍼터링 방법으로 도 3g 및 도 4d와 같이 상부 금속층(208)을 증착한다. 상기 상부 금속층(208)은 상기 하부 금속층(202)과 동일한 물질로 구성될 수도 있으며, 하부 금속층(202)과 다른 물질로 구성될 수도 있다. 즉, 하부 금속층과 상부 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 하부 금속층과 상부 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다. 상기 컨택홀(207)에 의해 상부 금속층(208)은 하부 금속층(202)이 동일 전위를 가질 수 있다. (S207 단계).In this state, the
도 3h와 같이 상기 상부 금속층(208)의 상부에서 또는 도 4i와 같이 기판(201)의 하부에서 열을 가하여 열처리를 수행한다. 상기 감광막(206)은 열에 의해 수축되는 특성을 갖는다. 감광막(206)이 수축되면서, 도 3j와 같이 감광막(206)과 맞닿는 상부 금속층(208)이 들뜨게 되면서, 상부 금속층(208)에 크랙(crack)(208a)이 형성된다. 상기 감광막(206)을 수축시켜 상부 금속층(208)에 크랙을 형성하기 위한 방법은 다양하게 적용될 수 있으나, 본 실시 예에서는 하드 베이킹(hard baking)의 방법을 적용하여 열처리하는 것을 예로 하였다 (S208 단계).As shown in FIG. 3H, heat is applied at the top of the
감광막 스트립(strip) 공정을 이용하여 상부 금속층(208) 중 크랙이 형성된 부분(208a)과 감광막(206)을 제거하면 도 3k와 같이 상부 금속층(208)이 컨택홀(207)의 내부에만 적층될 수 있다 (S209 단계).When the cracked
이 상태에서 도 3l에서와 같이 제3 절연층(209)을 적층하는데, 상부 금속층(208)이 컨택홀(207)의 내부에만 적층되므로 제3 절연층(209)이 평탄하게 적층될 수 있다. 제3 절연층(209)는 그 일부분이 컨택홀(207)에 충진되면서 컨택홀(207)의 상부에 위치하는 제3 절연층(209)의 일부분이 다소 함몰될 수 있다 (S210 단계).In this state, as shown in FIG. 31, the third insulating
이어, 도 3m 및 도 4e에서와 같이 일반적인 두께의 제3 절연층(209)의 상부에 데이터 라인(210)을 적층한다. 상기 제3 절연층(209)은 상부 금속층(208)과 데이터 라인(210) 사이의 신호 간섭을 방지할 수 있을 정도의 두께(d)를 갖는다. 따라서, 제3 절연층(209)을 사이에 두고 상부 금속층(208)의 바로 윗부분에 데이터 라인(210)이 형성되어도 신호 간섭이 일어나지 않는다.Next, as shown in FIGS. 3M and 4E, the
또한, 종래의 기술에 따른 서브 픽셀에서는 상부 금속층 위에 절연막이 형성되어 있더라도, 상부 금촉층이 제2 절연층의 상부 일부분까지 노출되어 있다. 따라서, 컨택홀의 상부 금속과 데이터 라인 사이의 신호 간섭을 방지하기 위해서도 상부 금속층의 바로 윗부분이 아닌 제3 절연층의 돌출부 측면에 상부 금속층과 소정 거리를 두고 데이터 라인이 배치된다. 그러나, 본 발명에서는 상부 금속층(208)이 컨택홀(207)의 내부에만 위치하므로, 상기 상부 금속층(208)과 데이터 라인(210) 사이에 위치하는 제3 절연층(209)의 두께만으로 상부 금속과 데이터 라인 사이의 신호 간섭을 방지할 수 있다.Further, in the subpixel according to the related art, even though the insulating film is formed on the upper metal layer, the upper gold metal layer is exposed to a portion of the upper portion of the second insulating layer. Therefore, in order to prevent signal interference between the upper metal of the contact hole and the data line, the data line is disposed at a predetermined distance from the upper metal layer on the side of the projection of the third insulating layer, not directly above the upper metal layer. However, in the present invention, since the
이와 같이 종래 기술과 달리 컨택홀(207)에 대응하는 위치의 상부 금속층(208)의 상부 바로 위에 데이터 라인(DL)을 적층할 수 있으므로, 설계 마진을 확보할 수 있다.The data line DL can be stacked on the upper portion of the
한편, 도 3n에서와 같이 제3 절연층(209a)의 두께를 좀 더 두껍게 적층하면 그 두께(d')로 인하여 함몰되는 현상을 방지할 수 있으며, 그 위에 데이터 라인(DL)을 컨택홀(207)의 상부에 적층할 수 있다 (S211 단계).3n, if the thickness of the third insulating
이러한 공정에 의해 제조된 박막 트랜지스터는 이상에서는 본 발명에 따른 박막 트랜지스터를 제조하는 과정을 설명하였으나, 본 발명의 기술적 특징은 서로 다른 두 레이어를 동일 전위를 만들기 위해 사용되는 다양한 형태의 컨택홀에 적용할 수 있다. 즉, 종래 기술에 의하면 일반적으로 컨택홀에 도포되는 컨택 메탈(상부 금속층)은 안정적인 도전 동작을 구현하기 위해 홀을 충분히 덮도록 설계된다. 따라서, 홀의 내부와 외부에 컨택 메탈(상부 금속층)이 형성되어 있다.Though the thin film transistor fabricated by such a process has been described above in the process of fabricating the thin film transistor according to the present invention, the technical feature of the present invention is that two different layers are applied to various types of contact holes used to make the same potential can do. That is, according to the related art, a contact metal (upper metal layer), which is generally applied to a contact hole, is designed to sufficiently cover the hole to realize a stable conductive operation. Therefore, a contact metal (upper metal layer) is formed inside and outside the hole.
본 발명에 따른 기술적 특징은 서로 다른 레이어에 형성된 금속층들이 동일 전위를 가질 수 있도록 도전성 금속층을 컨택홀의 내부에만 적층하기 위한 것이다.The technical feature of the present invention is to laminate the conductive metal layer only inside the contact hole so that the metal layers formed on different layers can have the same potential.
그런데, 현재의 기술로는 컨택홀의 내부에만 정확하게 도전성 금속층을 적층할 수 있는 초정밀 반도체 제조장치에 관한 기술이 개발되어 있지 않다. 컨택홀 내부에만 도전성 금속층을 적층할 수 있는 본원발명은 현재의 반도체 소자 제조 기술에서는 충분히 효율성을 갖는 것이라 할 수 있다. 특히, 초고해상도 디스플레이와 같이 화소 간의 간극이 매우 좁은 표시장치에서는 그 효과가 더욱 확실하게 나타날 수 있다. 따라서, 본 발명은 이상에서 설명한 공정에 국한되지 않으며, 장비의 개발로 인해 제조할 수 있는 경우에도 이상에서 설명한 바와 같이 컨택홀 내부에만 도전성 금속층이 적층된 구성을 갖는 컨택홀과 박막 트랜지스터를 비롯한 반도체 소자에 대하여는 본 발명의 기술적 특징을 적용한 것이라 할 수 있겠다. 또한, 디스플레이 장치의 화소 픽셀들에 포함되는 컨택홀들의 설계 마진이 줄어들게 되므로, 픽셀 사이즈를 줄일 수 있다. 예를 들어, 이는 Top emission 발광 구조에서는 그 효과가 증대된다. Top emission 발광 구조에서는 하부의 TFT 구조를 형성한 후, 평탄화 물질을 도포한 상태에서 애노드 전극을 패터닝한다. 이어서 애노드 패턴 상부에서 개구부를 결정하는 패터닝 공정이 진행된다. 이때, 애노드 전극은 OLED의 애노드 전극을 뜻한다. 결과적으로 정해진 면적을 갖는 개구부의 하부에 구성되는 픽셀의 사이즈가 줄어들면, 상대적으로 개구율이 증가되는 효과가 있다.However, the present technology has not developed a technique for a super precision semiconductor manufacturing apparatus that can accurately laminate a conductive metal layer only inside a contact hole. The present invention capable of laminating a conductive metal layer only in the contact hole can be said to be sufficiently efficient in current semiconductor device manufacturing technology. In particular, a display device having a very narrow gap between pixels, such as an ultra-high resolution display, can exhibit the effect more reliably. Therefore, the present invention is not limited to the above-described processes, and even if the device can be manufactured by the development of equipment, the contact hole having a structure in which the conductive metal layer is stacked only in the contact hole and the semiconductor It can be said that the technical features of the present invention are applied to the device. In addition, since the design margin of the contact holes included in the pixel pixels of the display device is reduced, the pixel size can be reduced. For example, this effect is enhanced in a top emission light emitting structure. In the top emission light emitting structure, the lower TFT structure is formed, and then the anode electrode is patterned with the planarizing material applied. Then, a patterning process for determining an opening portion on the anode pattern proceeds. Here, the anode electrode means the anode electrode of the OLED. As a result, when the size of the pixel formed at the lower portion of the opening having the predetermined area is reduced, the aperture ratio is relatively increased.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that
201: 베이스 기판
202: 하부 금속층
203: 제1 절연층
204: 액티브층
205: 제2 절연층
206: 감광막
207: 컨택홀
208: 상부 금속층
209: 제3 절연층
210: 데이터 라인201: base substrate 202: lower metal layer
203: first insulating layer 204: active layer
205: second insulating layer 206: photosensitive film
207: contact hole 208: upper metal layer
209: third insulating layer 210: data line
Claims (12)
상기 하부 금속층 위에 형성된 절연층;
상기 하부 금속층 표면이 노출되도록 상기 절연층에 형성된 컨택홀에 있어서,
상기 컨택홀의 내부 표면에만 적층된 상부 금속층을 포함하는 것을 특징으로 하는 컨택홀.The lower metal layer
An insulating layer formed on the lower metal layer;
A contact hole formed in the insulating layer such that a surface of the lower metal layer is exposed,
And an upper metal layer stacked only on an inner surface of the contact hole.
상기 하부 금속층 위에 형성된 제1 절연층;
상기 제1 절연층의 상부에 형성된 액티브층;
상기 액티브층 위에 형성된 제2 절연층;
상기 하부 금속층의 상부 표면까지 형성된 컨택홀; 및
상기 컨택홀의 내부 표면 중 상기 제2 절연층의 최상부까지만 형성된 상부 금속층을 포함하여 이루어지는 박막 트랜지스터.A lower metal layer;
A first insulating layer formed on the lower metal layer;
An active layer formed on the first insulating layer;
A second insulating layer formed on the active layer;
A contact hole formed to the upper surface of the lower metal layer; And
And an upper metal layer formed on the inner surface of the contact hole only to the uppermost portion of the second insulating layer.
상기 컨택홀에 대응하는 위치의 제3 절연층의 상부에 형성된 데이터 라인을 더 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터.5. The semiconductor device of claim 4, further comprising: a third insulating layer formed on the upper metal layer; And
And a data line formed on an upper portion of the third insulating layer at a position corresponding to the contact hole.
상기 하부 금속층 위에 제1 절연층을 형성하는 단계;
상기 절연층 위에 액티브 영역을 형성하는 단계;
상기 액티브 영역 위에 제2 절연층을 형성하는 단계;
상기 제2 절연층 위에 감광막을 도포하는 단계;
홀 패턴을 이용하여 건식 식각 방법으로 상기 하부 금속층의 표면이 노출되도록 컨택홀을 형성하는 단계;
상부 금속층을 증착하는 단계;
상기 상부 금속층을 열처리하여 상기 감광막을 수축시켜 상기 상부 금속층에 크랙(crack)을 형성하는 단계;
크랙이 형성된 상부 금속층과 감광막을 제거하는 단계를 포함하여 이루어지는 박막 트랜지스터 제조방법.Forming a lower metal layer;
Forming a first insulating layer on the lower metal layer;
Forming an active region on the insulating layer;
Forming a second insulating layer on the active region;
Applying a photoresist over the second insulating layer;
Forming a contact hole such that a surface of the lower metal layer is exposed by a dry etching method using a hole pattern;
Depositing an upper metal layer;
Heat-treating the upper metal layer to shrink the photoresist layer to form a crack in the upper metal layer;
And removing the photoresist film and the upper metal layer on which cracks have been formed.
상기 컨택홀에 대응하는 위치의 제3 절연층의 상부에 데이터 라인을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조방법.10. The method of claim 9, further comprising: forming a third insulating layer on the upper metal layer; And
And forming a data line on the third insulating layer at a position corresponding to the contact hole.
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Citations (2)
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|---|---|---|---|---|
| JPH09199594A (en) * | 1995-12-07 | 1997-07-31 | Samsung Electron Co Ltd | Method for forming metal wirings of semiconductor element and wiring structure thereof |
| KR19990003924A (en) * | 1997-06-26 | 1999-01-15 | 김영환 | Method of manufacturing semiconductor device for forming contact hole |
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