KR20190063641A - 스핀 궤도 토크 자성 메모리 - Google Patents

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Abstract

본 발명에 따른 스핀 궤도 토크 자성 메모리는, 실리콘 기판 상에 적어도 하나로 위치되어 내부에서 스핀 궤도 상호작용(spin orbit interaction)을 야기시키는 로우 선택 라인(row selection line); 로우 라인 패턴 상에 적어도 하나로 위치되는 제1 자성 패턴; 제1 자성 패턴 상에 위치되는 제2 자성 패턴; 제2 자성 패턴 상에 위치되는 터널 베리어; 및 터널 베리어 상에 위치되는 제3 자성 패턴을 포함하고, 상기 제1 자성 패턴은 코발트 막(Co film)으로 이루어지고, 제1 자성 패턴과 제2 자성 패턴은 총 두께 5㎚로 이루어져 자유층(free layer)을 형성하고, 제3 자성 패턴은 자화 방향을 고정시킨 고정층(pinned layer)으로 형성된다.

Description

스핀 궤도 토크 자성 메모리{SPIN OBIT TORQUE(SOT) MRAM}
본 발명은 스핀 궤도 토크에 의해 구동되는 메모리 셀에서 자기 터널 접합(magnetic tunnel junction; MTJ) 중 자유층을 이중으로 적층하여 적층 순서에 따라 물리적 변수를 조절시켜서 자유층에 소비되는 전류 밀도를 조절하는 스핀 궤도 토크 자성 메모리에 관한 것이다.
최근에, 자성 메모리는 자기 터널 접합(MTJ) 주변으로부터 적용되는 외부 자기장을 이용하는 대신에 자기 터널 접합의 내부에서 야기되는 스핀 전달 토크(spin-transfer torque; STT) 또는 스핀 궤도 토크(spin orbit torque; SOT)를 이용하여 고정층(pinned layer)의 자화에 대해 자유층(free layer)의 자화를 평행하게 또는 반평행하게 바꾸는 구동 동작을 적용받도록 제조되고 있다.
왜냐하면, 상기 외부 자기장 기반의 자성 메모리는 메모리 셀(자기 터널 접합을 포함) 크기와 외부 자기장 크기의 반비례를 극복하지 못하며, 로우(row) 라인과 칼럼(column) 라인의 직교를 통해 하나의 특정 메모리 셀을 선택하는 동안 로우 라인과 칼럼 라인의 교차 영역에 위치되는 특정 메모리 셀 이외의 나머지 메모리 셀을 반 선택(half-selection)시키는 문제를 가지기 때문이다.
이에 반해서, 상기 스핀 전달 토크 기반의 자성 메모리는 외부 전원을 사용하여 쓰기 동작 및 읽기 동작 시 로우 라인과 칼럼 라인을 통해 자기 터널 접합(MTJ)에 직접적으로 전류를 흘려 자유층의 자화 반전을 유도하므로 메모리 셀 크기를 줄일 수 있으며, 외부 자기장 기반의 자성 메모리 대비 외부 자기장을 인가시키는 부가적인 라인을 갖지 않으므로 구조적으로 단순하다.
더욱이, 상기 스핀 궤도 토크 기반의 자성 메모리는 외부 전원을 사용하여 쓰기 동작 시 로우 라인을 통해 자기 터널 접합에 스핀 전류를 흘려 주고 읽기 동작 시 칼럼 라인을 통해 자기 터널 접합에 전하(또는 전도) 전류를 흘려 주므로 스핀 전달 토크 기반의 자성 메모리 대비 터널 베리어 층의 성능 저하를 일으키지 않아 스핀 전달 토크 기반의 자성 메모리보다 더 오랜 시간 동안 쓸 수 있고 데이터 처리 속도 및 전력에서도 더 이득이 크다.
따라서, 상기 스핀 궤도 토크 기반의 자성 메모리는 외부 자기장 기반 또는 스핀 궤도 토크 기반의 자성 메모리 대비 자성 동역학 또는 스핀 동역학의 최근 연구 결과물로 제작되고 있다. 한편, 상기 스핀 궤도 토크 기반의 자성 메모리를 위해, 한국 등록특허공보 제 10-0232667호 가 '교환 결합막과 자기저항효과소자'를 개시하여 종래기술로 채택될 수 있습니다. 상기 종래 기술에서, 상기 자기저항소자는 강자성체층에 코발트(Co) 또는 코발트 합금을 갖습니다.
상기 강자성체층이 스핀 궤도 토크 기반의 자성 메모리에서 자유층을 단일 막으로 대체하는 때, 상기 강자성체층이 수직 자기 이방성을 크게 가지므로, 상기 스핀 궤도 토크 기반의 자성 메모리는 구동 시 로우 라인(중금속으로 이루어짐)과 강자성체층의 계면에서 스핀 투명도(spin transparancy)를 크게 가지면서 자유층에서 자기 감쇄 상수(α)와 스핀 홀 각도(θSH)를 모두 크게 가져 구동 전류 밀도(JC)를 증가시킨다.
한국 등록특허공보 제 10-0232667 호
본 발명은, 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 순차적으로 적층되는 로우 선택 라인, 자유층, 터널 베리어, 고정층과 컬럼 선택 라인에서, 로우 선택 라인과 자유층의 계면에서 스핀 투명도를 크게 가지더라도, 구동시 자유층에서 자기 감쇄 상수(α)의 크기 증감 경향과 스핀 홀 각도(θSH)의 크기 증감 경향을 서로 반대로 유지시켜 구동 전류밀도(JC)를 감소시키는데 적합한 스핀 궤도 토크 자성 메모리를 제공하는데 그 목적이 있다.
본 발명에 따른 스핀 궤도 토크 자성 메모리는, 실리콘 기판 상에 적어도 하나로 위치되어 내부에서 스핀 궤도 상호작용(spin orbit interaction)을 야기시키는 로우 선택 라인(row selection line); 상기 로우 라인 패턴 상에 적어도 하나로 위치되는 제1 자성 패턴; 상기 제1 자성 패턴 상에 위치되는 제2 자성 패턴; 상기 제2 자성 패턴 상에 위치되는 터널 베리어; 및 상기 터널 베리어 상에 위치되는 제3 자성 패턴을 포함하고, 상기 제1 자성 패턴은 코발트 막(Co film)으로 이루어지고, 상기 제1 자성 패턴과 상기 제2 자성 패턴은 총 두께 5㎚로 이루어져 자유층(free layer)을 형성하고, 상기 제3 자성 패턴은 자화 방향을 고정시킨 고정층(pinned layer)으로 형성되는 것을 특징으로 한다.
상기 로우 선택 라인은, 백금(Pt), 탄탈륨(Ta), 텅스텐(W), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 백금-망간(PtMn), 철-망간(FeMn), 이리듐-망간(IrMn), 비스무스 셀레나이드(Bi2Se3), 비스무스 텔루라이드(Bi2Te3), 몰리브덴 황(MoS2), 텅스텐 텔루라이드(WTe2), 인듐 아세나이드(InAs), 갈륨 아세나이드(GaAs), 이차원 전이금속 디찰코게나이드계 화합물(2dimensional TMDs(transition metal dichalcogenides), 3족-5족 반도체(III-V semiconductors) 및 슈퍼컨덕터(superconductors) 중 적어도 하나를 포함할 수 있다.
상기 제1 자성 패턴의 두께는 상기 제2 자성 패턴에서 두께의 증가 또는 감소에 따라 동일한 크기로 감소 또는 증가될 수 있다.
상기 제2 자성 패턴은 퍼멀로이(Py)를 포함할 수 있다.
상기 제1 자성 패턴과 상기 제2 자성 패턴은 상기 총 두께를 유지하면서 서로에 대해 동일 두께로 증가 또는 감소, 그리고 감소 또는 증가되는 때 자기 감쇄 상수(α)의 증감 경향과 스핀홀 각도(θSH)의 증감 경향을 서로 반대로 가질 수 있다.
상기 제1 자성 패턴과 상기 제2 자성 패턴은 스핀 토크 강자성 공명(spin torque ferromagnetic resonance) 측정시 상기 제1 자성 패턴에서 상기 코발트의 두께 0.5㎚ 내지 4.5㎚ 를 따라 구동 전류 밀도 1.0E+08 내지 2.0E+08(A/㎠) 사이의 값을 가질 수 있다.
상기 제1 자성 패턴과 상기 제2 자성 패턴은, 상기 코발트 막 상에 철(Fe)과 붕소(B)를 포함하거나, 상기 코발트 막 상에 철과 가돌리늄(Gd)을 포함하거나, 상기 코발트 막 상에 철과 테르븀(Tb)을 포함하거나, 상기 코발트 막 상에 철과 가돌리늄과 테르븀과 디스프로슘(Dy)과 홀뮴(Ho)을 포함할 수 있다.
상기 제1 자성 패턴과 상기 제2 자성 패턴은, 상기 로우 선택 라인과 상기 제1 자성 패턴의 계면에서 스핀 투명도(spin transparancy)를 극대화시키고, 상기 제2 자성 패턴과 상기 터널 베리어의 계면에서 투 마그논 일렉트론 스캐터링(two magnon electron scattering)을 최소화시킬 수 있다.
상기 로우 선택 라인은, 로우 라인(row line) 전원(VR)을 통해 면내(in-plane) 제1 전류의 흐름 동안 상기 스핀-궤도 상호작용에 의해 상기 제1 전류로부터 스핀 전류를 생성시켜 상기 스핀 전류를 상기 제1 자성 패턴과 상기 제2 자성 패턴에 순차적으로 전달시키며, 상기 스핀 전류의 각운동량을 상기 제1 자성 패턴과 상기 제2 자성 패턴의 총 자기 모우멘트(total magnetic moment)인 하부 자화(lower magnitization)에 전달하여 상기 제3 자성 패턴의 상부 자화에 대해 상기 제1 자성 패턴과 상기 제2 자성 패턴의 상기 하부 자화를 평행(parallel) 또는 반평행(antiparallel)으로 방향 전환시켜 데이터 쓰기(write) 동작을 수행할 수 있다.
상기 로우 선택 라인과 교차하면서 컬럼 라인(column line) 전원(VC)과 상기 제3 자성 패턴에 전기적으로 접속되는 컬럼 선택 라인을 더 포함하고, 상기 컬럼 선택 라인은, 상기 컬럼 라인 전원(VC)을 통해 상기 제3 자성 패턴, 상기 터널 베리어, 상기 제2 자성 패턴, 상기 제1 자성 패턴과 상기 데이터 쓰기 패턴을 따라 제2 전류를 흘리고, 상기 제3 자성 패턴의 상부 자화에 대해 상기 제1 자성 패턴과 상기 제2 자성 패턴의 상기 하부 자화를 평행 방향으로 가지는 때 데이터 로우(data low)로 자기저항 신호를 측정하거나, 상기 제3 자성 패턴의 상부 자화에 대해 상기 제1 자성 패턴과 상기 제2 자성 패턴의 상기 하부 자화를 반평행 방향으로 가지는 때 데이터 하이(data high)로 자기저항의 신호를 측정하도록 데이터 읽기(read) 동작을 수행할 수 있다.
본 발명은, 순차적으로 적층되는 로우 선택 라인, 자유층, 터널 베리어, 고정층과 컬럼 선택 라인에서, 자유층에 제1 자성 패턴과 제2 자성 패턴을 구비하여 제1 자성 패턴에 스핀 투명도(spin transparancy)를 높게 갖는 자성체를 대응시키고, 제2 자성 패턴에 투 마그논 일렉트론 스캐터링(two magnon electron scattering)에 의한 자기 감쇄 상수 증가분을 낮게 갖는 자성체를 대응시키므로 자유층에서 자기 감쇄 상수(α)와 스핀 홀 각도(θSH)의 크기 증감 경향을 서로 반대로 유지시킬 수 있다.
본 발명은, 순차적으로 적층되는 로우 선택 라인, 자유층, 터널 베리어, 고정층과 컬럼 선택 라인을 구비하고, 자유층에 순차적으로 적층되는 적어도 두 개의 자성 패턴을 대응시켜 로우 선택 라인과 자유층의 계면에서 자기 감쇄 상수(α)의 크기 증감 경향과 자유층과 터널 베리어의 계면에서 스핀 홀 각도(θSH)의 크기 증감 경향을 서로 반대로 유지시키므로 구동시 구동 전류 밀도(JC)를 감소시킬 수 있다.
도 1은 본 발명에 따른 스핀 궤도 토크 자성 메모리의 개략도이다.
도 2는 도 1의 스핀 궤도 토크 자성 메모리에서 자기 터널 접합을 보여주는 개략도이다.
도 3은 도2의 자기 터널 접합 대비 비교예를 보여주는 개략도이다.
도 4는 진동 시료 자력계(vibrating sample magnetometer; VSM)에서 본 발명 또는 비교예에 따른 제1 시료의 위치를 보여주는 개략도이다.
도 5는 스핀 토크 자기 공명(spin torque ferromagnetic resonance; ST-FMR) 장치에서 본 발명 또는 비교예에 따른 제2 시료의 위치를 보여주는 개략도이다.
도 6은 도 4의 제1 시료에 대한 진동 시료 자력계의 측정 결과를 보여주는 그래프이다.
도 7 내지 도 11은 도 5의 제2 시료에 대한 스핀 토크 자기 공명 장치의 측정 결과를 보여주는 그래프이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 스핀 궤도 토크 자성 메모리의 개략도이다.
도 2는 도 1의 스핀 궤도 토크 자성 메모리에서 자기 터널 접합을 보여주는 개략도이다.
도 1 내지 도 2를 참조하면, 본 발명에 따르는 스핀 궤도 토크 자성 메모리(Spin-Obit-Torque(SOT) MRAM; 90)는 실리콘 기판(10) 상에 순차적으로 적층되는 로우 선택 라인(row selection line; 20), 자기 터널 접합(magnetic tunnel junction; 74) 및 컬럼 선택 라인(column selection line; 80)을 포함한다. 여기서, 상기 로우 선택 라인(20)은 실리콘 기판(10) 상에 적어도 하나 배치되고, 상기 자기 터널 접합(74)은 로우 선택 라인(20) 상에 적어도 하나 배치되며, 순차적으로 적층되는 제1 자성 패턴(34), 제2 자성 패턴(38), 터널 베리어(50)와 제3 자성 패턴(60)을 포함한다.
여기서, 상기 로우 선택 라인(20)은, 백금(Pt), 탄탈륨(Ta), 텅스텐(W), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 백금-망간(PtMn), 철-망간(FeMn), 이리듐-망간(IrMn), 비스무스 셀레나이드(Bi2Se3), 비스무스 텔루라이드(Bi2Te3), 몰리브덴 황(MoS2), 텅스텐 텔루라이드(WTe2), 인듐 아세나이드(InAs), 갈륨 아세나이드(GaAs), 이차원 전이금속 디찰코게나이드계 화합물(2dimensional TMDs(transition metal dichalcogenides), 3족-5족 반도체(III-V semiconductors) 및 슈퍼컨덕터(superconductors) 중 적어도 하나를 포함한다.
상기 로우 선택 라인(20)은 스핀 궤도 토크 자성 메모리(90)의 로우 라인(row line) 전원(VR)에 전기적으로 접속될 수 있다. 상기 로우 선택 라인(20)은 로우 라인 전원(VR)을 통해 구동 시 면내(in-plane) 제1 전류(I1)를 흘려 내부에서 스핀-궤도 상호작용(spin orbit interaction)을 야기시키고, 스핀-궤도 상호작용을 바탕으로 제1 전류(I1)로부터 스핀 전류(spin current; 도면에 미 도시)를 생성시킨다.
상기 자기 터널 접합(74)에서, 상기 제1 자성체(34)와 제2 자성체(38)는 총 두께 5㎚로 이루어져 자유층(free layer; 44)을 구성한다. 상기 제1 자성 패턴(34)은 코발트 막(Co film)으로 이루어진다. 상기 제2 자성 패턴(38)은 철(Fe)과 니켈(Ni)의 합금 막으로 이루어진 퍼멀로이(Py)를 포함한다. 상기 제1 자성 패턴(34)의 두께는 제2 자성 패턴(38)에서 두께의 증가 또는 감소에 따라 동일한 크기로 감소 또는 증가된다.
상기 자유층(44)은 제1 자성체(34)를 통해 로우 선택 라인(20)으로부터 스핀 전류를 공급받는다. 상기 스핀 전류는 자유층(44)의 총 자기 모우멘트(total magnetic moment)인 하부 자화(lower magnitization; S1)의 방향을 결정한다. 상기 터널 베리어(50)는 터널자기저항비(tunneling magnetoresistance; TMR)를 높이기 위해 마그네슘 옥사이드(MgO)를 포함한다. 상기 제3 자성 패턴(60)은 상부 자화(S3)의 자화 방향을 고정시킨 고정층(pinned layer)을 구성한다.
상기 컬럼 선택 라인(80)은 금속 물질로 이루어져 로우 선택 라인(20)과 교차하면서 제3 자성 패턴(60)과 전기적으로 접속하고, 스핀 궤도 토크 자성 메모리(90)의 컬럼 라인(column line) 전원(Vc)에 전기적으로 접속될 수 있다. 상기 컬럼 선택 라인(80)은 컬럼 라인 전원(Vc)을 통해 구동 시 자기 터널 접합(74)과 로우 선택 라인(20)에 제2 전류(I2)를 흘릴 수 있다.
도 3은 도2의 자기 터널 접합 대비 비교예를 보여주는 개략도이다.
도 3을 참조하면, 비교예에 따른 자기 터널 접합(TMR; 78)이 도 2의 자기 터널 접합(74)과 유사한 구조를 가지나, 상기 자기 터널 접합(78)의 자유층(48)은 자기 터널 접합(74)의 자유층(44)과 다르게 순차적으로 적층되는 제2 자성 패턴(38)과 제1 자성 패턴(34)으로 이루어진다. 상기 자기 터널 접합(74), 도 2에 도시된 바와 같이, 자유층(44)과 고정층(60)에 하부 자화(S1)와 상부 자화(S3)를 각각 갖는다.
상기 하부 자화(S1)는 도 1에서 로우 선택 라인(20)으로부터 자유층(44)을 향하는 스핀 전류에 의해 상부 자화(S3)와 평행 자화(S11) 또는 반평행 자화(S12)로 자화 반전된다. 이와 유사하게, 상기 자기 터널 접합(78)은 자유층(44)과 고정층(60)에 하부 자화(S2)와 상부 자화(S3)를 각각 가질 수 있다. 여기서, 상기 하부 자화(S2)는 도 1에서 로우 선택 라인(20)으로부터 자유층(48)을 향하는 스핀 전류에 의해 상부 자화(S3)와 평행 자화(S21) 또는 반평행 자화(S22)로 자화 반전될 수 있다.
이후로, 상기 자기 터널 접합들(74, 78)의 전기적 특성을 확인하기 위해, 상기 자유층(48)은 도 4 내지 도 11에서 자유층(44)과 물리적 특성을 비교하기 위해 사용된다. 상기 자유층들(44, 48)은 제1 자성 패턴(34)과 제2 자성 패턴(38)에서 동일한 물질을 갖는다. 상기 자유층(44)의 물리적 특성은 도 1의 스핀 궤도 토크 자성 메모리(90)에 적용된다.
도 4는 진동 시료 자력계(vibrating sample magnetometer; VSM)에서 본 발명 또는 비교예에 따른 제1 시료의 위치를 보여주는 개략도이고, 도 5는 스핀 토크 자기 공명(spin torque ferromagnetic resonance; ST-FMR) 장치에서 본 발명 또는 비교예에 따른 제2 시료의 위치를 보여주는 개략도이다.
여기서, 도 4의 진동 자력계와 도 5의 스핀 토크 자기 공명은, 평면으로 자화된 자성체에서, J. C. Slonczewski 의 공식을 스핀 궤도 토크 구조물에 맞도록 수정한 수학식 1의 구동 전류 밀도(JO)를 용이하게 계산하기 위해 구동 전류 밀도(JO)의 계산에 필요한 파라메터를 제1 및 제2 시료로부터 추출하는데 사용된다.
Figure pat00001
(단, α; 자기 감쇄 상수, MS; 포화 자화 세기, tFM; 자성체의 두께, θSH; 스핀홀 각도, Hk,∥; 평면 이방성 자기장 세기, Hk,┴ ; 수직 이방성 자기장 세기 임)
또한, 도 4의 제1 시료 또는 도 5의 제2 시료는, 본 발명에서 순차적으로 적층되는 실리콘(Si) 기판/ 탄탈륨(Ta, 1㎚)/ 백금(Pt, 5㎚)/자유층(도 2의 44; Co(t)/ Py(5-t))/ MgO(2㎚)/ Ta(2㎚)의 구조(단, t는 두께(㎚) 임)로 이루어지고, 비교예에서 순차적으로 적층되는 Si 기판/ Ta(1㎚)/ Pt(5㎚)/ 자유층(도 3의 48; Py(5-t)/ Co(t))/ MgO(2㎚)/ Ta(2㎚)의 구조로 이루어진다.
그러나, 본 발명의 설명을 단순화하기 위해, 도 4에서, 본 발명 및 비교예의 제1 시료는 자유층(44)으로 Co(t)/ Py(5-t) 그리고 자유층(48)으로 Py(5-t)/ Co(t) 만을 언급하고, 도 5에서, 본 발명 및 비교예의 제2 시료는 Pt(5㎚) 상에 자유층(44) 또는 자유층(48), 이와는 다르게 Pt(5㎚)와 MgO(5㎚)에 의해 샌드위치된 자유층(44) 또는 자유층(48) 만을 지칭하기로 한다.
상기 Ta(1㎚)/ Pt(5㎚)/ Co(t)/ Py(5-t)/ MgO(2㎚)/ Ta(2㎚)와, Ta(1㎚)/ Pt(5㎚)/ Py(5-t)/ Co(t)/ MgO(2㎚)/ Ta(2㎚)는 실리콘 기판 상에 DC/ RF 스퍼터링 장비에 의해 적층될 수 있다.
도 4를 참조하면, 본 발명의 자유층(도 2의 44), 또는 비교 예에 따른 자유층(도 3의 48)은 진동 시료 자력계(VSM)에서 코일(coil)들 사이에 제1 시료(sample)로써 위치될 수 있다. 여기서, 상기 제1 시료는 본 발명에서 순차적으로 적층되는 코발트(Co)/ 퍼멀로이(Py)로 이루어지고, 상기 제1 시료의 개수는 코발트(Co)/ 퍼멀로이(Py)의 총 두께(t)를 5㎚로 유지시키면서 코발트(Co(t))/ 퍼멀로이(Py(5-t))의 적층 구조에 두께 t=1㎚, 2㎚, 3㎚, 4㎚ 및 5㎚를 차례로 적용시켜 5개로 만들었다.
이와는 대조적으로, 상기 제1 시료는 비교 예에서 순차적으로 적층되는 퍼멀로이(Py)/ 코발트(Co)로 이루어지고, 상기 제1 시료의 개수는 퍼멀로이(Py)/ 코발트(Co)의 총 두께(t)를 5㎚로 유지시키면서 퍼멀로이(Py(5-t))/ 코발트(Co(t))의 적층 구조에 두께 t=1㎚, 2㎚, 3㎚, 4㎚ 및 5㎚를 차례로 적용시켜 5개로 만들었다. 상기 진동 시료 자력계(VSM)는 제1 시료의 포화 자화 세기(MS)와 유효 수직 포화 자기장 세기(Hk eff)를 측정할 수 있다. 여기서, 상기 유효 수직 포화 자기장 세기(Hk eff)은 수학식 2로 표기될 수 있다.
Figure pat00002
좀 더 상세하게는, 상기 진동 시료 자력계(VSM)는 오실레이터(oscillator)를 통해 일정한 외부 자기장 하에서 제1 시료를 정현 진동(sinusoidal vibration)시켜 제1 시료의 정현 운동에 따른 정현파 전기 신호(sinusoidal electrical signal)를 코일들에 유기시키고, lock-in 증폭기(amplifier)를 통해 코일들로부터 정현파 전기 신호를 전달받아 정현파 전기 신호를 증폭시키고, 컴퓨터(computer)를 통해 증폭된 정현파 전기 신호와 기준 자석의 자화(M)값으로부터 나오는 신호를 비교하여 제1 시료의 자기모멘트에 비례하는 값으로 전환시키도록 작동된다.
도 5를 참조하면, 본 발명의 자유층 및 터널 베리어(도 2의 44, 50), 또는 비교 예에 따른 자유층 및 터널 베리어(도 3의 48, 50)는 스핀 토크 강자성 공명(ST-FMR) 장치에서 시그널 노드(S)와 그라운드 노드(G) 사이에 제2 시료(sample)로써 위치될 수 있다.
상기 제2 시료는 본 발명에서 순차적으로 적층되는 백금(Pt; 20)/ 코발트(Co; 34)/ 퍼멀로이(Py; 38)/ 터널 베리어(MgO; 50)로 이루어지고, 상기 제2 시료의 개수는 코발트(Co)/ 퍼멀로이(Py)의 총 두께(t)를 5㎚로 유지시키면서 코발트(Co(t))/ 퍼멀로이(Py(5-t))의 적층 구조에 두께 t=1㎚, 2㎚, 3㎚, 4㎚ 및 5㎚를 차례로 적용시켜 5개로 만들었다.
이와는 대조적으로, 상기 제2 시료는 비교 예에서 순차적으로 적층되는 백금(Pt)/ 퍼멀로이(Py)/ 코발트(Co)/ 터널 베리어(MgO)로 이루어지고, 상기 제2 시료의 개수는 퍼멀로이(Py)/ 코발트(Co)의 총 두께(t)를 5㎚로 유지시키면서 퍼멀로이(Py(5-t))/ 코발트(Co(t))의 적층 구조에 두께 t=1㎚, 2㎚, 3㎚, 4㎚ 및 5㎚를 차례로 적용시켜 5개로 만들었다.
상기 스핀 토크 강자성 공명 장치에서, 스핀 토크 강자성 공명은, 제2 시료에 외부 자기장을 적용하고, 유효 자기장(=자유층(도 2의 44 또는 도 3의 48)의 외부로부터 자유층(44 또는 48)에 적용된 외부 자기장-자유층(44 또는 48)의 내부에서 외부 자기장에 저항하는 내부 자기장)의 방향을 축으로 하여 자유층(44 또는 48)의 총 자기모멘트인 자화를 세차운동시키고, 자화의 세차운동 진동수와 일치하는 진동수를 가진 전자기장을 적용하여 자유층(44 또는 48)에서 자화의 세차운동에 전자기장 에너지를 흡수시켜 발생된다.
이를 위해서, 상기 스핀 토크 강자성 공명 장치는 신호 생성기(signal generator; SG)를 통해 시그널 노드(S)에 파워 10dBm과 주파수 4~15 GHz를 입력하여 RF 전류를 제2 시료에 적용하고, RF 전류를 제2 시료에 인가하는 동안 DC 전압계(voltmeter)를 통해 제2 시료로부터 Vmix 신호를 측정하도록 구성된다. 여기서, 상기 스핀 토크 강자성 공명 장치는, 자기장 또는 주파수에 따른 Vmix 신호, 그리고 강자성 공명 신호의 공명 주파수(HO)와 선폭 반값(Δ)을 추출시킬 수 있다.
상기 Vmix 신호, 공명 주파수(HO)와 선폭 반값은 키텔 공식(Kittel formula; 수학식 3) 그리고 길버트 댐핑 공식(Gilbert damping formula)에 대입되어 키텔 공식 그리고 길버트 댐핑 공식으로부터 유효 형상 이방성 자기장 세기(4πMeff), 자기 감쇄 상수(α), 및 ΔO 를 추출할 수 있다. 상기 ΔO 는 제2 시료의 비동질성(inhomogeneity) 성분에 기인된다.
Figure pat00003
(단, f; 주파수(frequency), γ; 자기회전 비율(gyromagnetic ratio), 4πMeff; 유효 형상 이방성 자기장 세기 임)
한편, 상기 길버트 댐핑 공식은 자성 메모리 관련한 당업자에게 널리 공지되어 있으므로 생략하기로 한다.
도 6은 도 4의 제1 시료에 대한 진동 시료 자력계의 측정 결과를 보여주는 그래프이다.
도 6 을 참조하면, 상기 진동 시료 자력계(VSM)의 측정 결과물에서, 본 발명에 따른 자유층(44)의 포화 자화 세기(MS)가 코발트(Co)의 두께(t) 별로 비교예에 따른 자유층(48)의 포화 자화 세기(MS)보다 더 약간 크지만, 본 발명과 비교예에 따른 자유층들(44, 48)의 포화 자화 세기(MS)는 코발트(Co)의 두께(t)의 증가에 따라 선형적으로 모두 증가된다.
왜냐하면, 상기 코발트(Co)는 퍼멀로이(Py)보다 더 큰 포화 자화 세기(MS)를 가지기 때문이다. 또한, 상기 유효 수직 포화 자기장 세기(Hk eff)는 도 7에서 코발트의 두께(t)에 따라 유효 형상 이방성 자기장 세기(4πMeff)와 유사한 형상으로 선형적으로 증가된다.
Figure pat00004
여기서, 상기 유효 수직 포화 자기장 세기(Hk eff)가 수학식 4의 유효 형상 이방성 자기장 세기(4πMeff)와 동일한 수식으로 기술되며(수학식 2와 4를 참조요), 상기 유효 수직 포화 자기장 세기(Hk eff)와 유효 형상 이방성 자기장 세기(4πMeff)는 서로 다른 측정 장비에서 측정되므로 장비 간 차이로 크기 관점에서 약간의 차이를 가질 수 있으나 유사한 경향성을 나타낸다.
한편, 도 7을 통해 코발트(Co)의 두께(t)에 따른 유효 수직 포화 자기장 세기(Hk eff)의 증감을 고려해 볼 때, 본 발명에 따른 자유층(44)의 유효 수직 포화 자기장 세기(Hk eff)가 코발트(Co)의 두께(t) 별로 비교 예에 따른 자유층(48)의 유효 수직 포화 자기장 세기(Hk eff)보다 더 작지만, 본 발명과 비교예에 따른 자유층들(44, 48)의 유효 수직 포화 자기장 세기(Hk eff)는 코발트(Co)의 두께(t)의 증가에 따라 선형적으로 모두 증가될 수 있다.
상기 자유층(44)이 유효 수직 포화 자기장 세기(Hk eff)에서 자유층(48)보다 더 작은 이유는, 퍼멀로이(Py) 보다 코발트(Co)에서 수직 이방성 자기장 세기(Hk,┴)를 크게 가지기 때문이다. 좀 더 상세하게 설명하면, 상기 Ta(1㎚)/ Pt(5㎚)/Co(t)/ Py(5-t)/ MgO(2㎚)/ Ta(2㎚)와 Ta(1㎚)/ Pt(5㎚)/ Py(5-t)/ Co(t)/ MgO(2㎚)/ Ta(2㎚)의 적층 구조를 고려하는 때, 상기 백금(Pt)과 코발트(Co)의 직접 접촉 조합은 백금(Pt)과 퍼멀로이(Py)의 직접 접촉 조합 보다 3d-5d 혼성화(또는 혼성오비탈이론(hybridization); 오비탈 3d-5d 전자들의 상호 작용)을 더 잘 이룬다.
따라서, 상기 코발트(Co)는 백금(Pt) 상에서 퍼멀로이(Py) 대비 수직 자기 이방성(백금의 표면에 대해 수직하게 스핀들을 정렬하는 성질)을 강하게 가지고 백금(Pt) 상에서 퍼멀로이(Py) 보다 더 큰 수직 이방성 자기장 세기(Hk,┴)를 갖는다.
도 7 내지 도 11은 도 5의 제2 시료에 대한 스핀 토크 자기 공명 장치의 측정 결과를 보여주는 그래프이다.
도 7을 참조하면, 상기 스핀 토크 자기 공명 장치의 측정 결과물에서, 코발트(Co)의 두께(t)에 따른 유효 형상 이방성 자기장 세기(4πMeff)의 증감을 고려해 볼 때, 본 발명에 따른 백금(Pt)/ 자유층(44)의 유효 형상 이방성 자기장 세기(4πMeff)가 코발트(Co)의 두께(t) 별로 비교 예에 따른 백금(Pt)/ 자유층(48)의 유효 형상 이방성 자기장 세기(4πMeff)보다 더 작지만, 본 발명과 비교예에 따른 자유층들(44, 48)의 유효 형상 이방성 자기장 세기(4πMeff)는 코발트(Co)의 두께(t)의 증가에 따라 선형적으로 모두 증가될 수 있다.
상기 백금(Pt)/자유층(44)의 적층구조가 유효 형상 이방성 자기장 세기(4πMeff)에서 백금(Pt)/ 자유층(48)의 적층구조보다 더 작은 이유는, 도 6에서 유효 수직 포화 자기장 세기(Hk eff)의 설명으로 갈음한다. 왜냐하면, 상기 유효 형상 이방성 자기장 세기(4πMeff)와 유효 수직 포화 자기장 세기(Hk eff)는 동일한 수식으로 기술되기 때문이다(수학식 2 및 4를 참조요).
도 8을 참조하면, 상기 스핀 토크 자기 공명 장치의 측정 결과물에서, 코발트(Co)의 두께(t)에 따른 자기 감쇄 상수(α)의 증감을 고려해 볼 때, 본 발명에 따른 백금(Pt)/ 자유층(44)의 자기 감쇄 상수(α)가 코발트(Co)의 두께(t) 별로 비교 예에 따른 백금(Pt)/ 자유층(48)의 자기 감쇄 상수(α)보다 더 작지만, 본 발명과 비교예에 따른 자유층들(44, 48)의 자기 감쇄 상수(α)는 코발트(Co)의 두께(t)의 증가에 따라 대체적으로 수평하게 유지된다.
상기 자기 감쇄 상수(α)는 물리적으로 바닥 상태에 있던 스핀을 외부 요인에 의해 높은 에너지 상태에 여기시킨 후 높은 에너지 상태로부터 에너지를 잃으면서 다시 바닥 상태로 돌아오는 현상을 설명하는 값이다. 상기 백금(Pt)/자유층(44)/ 터널 베리어(50)의 적층구조가 자기 감쇄 상수(α)에서 백금(Pt)/ 자유층(48)/ 터널 베리어(50)의 적층구조보다 더 작은 이유는, 백금(Pt) 상에서 코발트(Co)와 퍼멀로이(Py)의 적층 순서 그리고 백금(Pt)으로부터 이격되는 자성 물질의 종류를 고려해 볼 때, 코발트(Co) 대비 퍼멀로이(Py)에서 투 마그논 일렉트론 스캐터링(two magnon electron scattering)을 작게 가지기 때문이다.
상기 투 마그논 일렉트론 스캐터링은 박막의 거칠기에 의해 야기되며 유한한 모멤텀 벡터를 갖는 마그논과 '0'인 모멤텀을 갖는 마그논의 중첩으로 유한한 모멤텀 벡터를 갖는 마그논의 여기에 의해 감쇄현상을 발생시킨다. 여기서, 상기 투 마그논 일렉트론 스캐터링은 백금(Pt)/자유층(44)/ 터널 베리어(50)의 적층구조와 백금(Pt)/ 자유층(48)/ 터널 베리어(50)의 적층 구조에서 자유층(44)/ 터널 베리어(50)의 계면과 자유층(48)/ 터널 베리어(50)의 계면에서 발생된다.
도 9를 참조하면, 상기 스핀 토크 강자성 공명 장치의 측정 결과물에서, 코발트(Co)의 두께(t)에 따른 공명 주파수(ΔHO)의 증감을 고려해 볼 때, 본 발명에 따른 백금(Pt)/ 자유층(44)의 공명 주파수(ΔHO)가 코발트(Co)의 두께(t) 별로 비교 예에 따른 백금(Pt)/ 자유층(48)의 공명 주파수(ΔHO)보다 더 작지만, 본 발명과 비교예에 따른 자유층들(44, 48)의 공명 주파수(ΔHO)는 코발트(Co)의 두께(t)의 증가에 따라 선형적으로 증가된다.
상기 스핀 토크 강자성 공명 장치에서, 상기 스핀 토크 강자성 공명의 발생 동안, 본 발명과 비교예에 따른 자유층들(44 또는 48)은 스핀 펌핑 효과(spin pumping effect)를 야기시켜 자유층(44 또는 48)에서 자화(S1 또는 S2)의 세차운동 동안 자화(S1, S2)의 각운량을 전도 전자에 전이시켜 강자성 공명 신호의 위상을 변화시키며 강자성 공명 신호의 선폭 반값(Δ)과 공명 주파수(ΔHO)를 동시에 변경시킨다.
즉, 상기 선폭 반값(Δ)의 변화는 강자성 공명 신호에서 공명 주파수(ΔHO)의 변화를 일으킨다. 여기서, 상기 백금(Pt)/자유층(44)의 적층구조가 공명 주파수(ΔHO)에서 백금(Pt)/ 자유층(48)의 적층구조보다 더 작은 이유는, 스핀 토크 강자성 공명의 발생 동안, 자유층(48)의 자화(S2) 보다 자유층(44)의 자화(S1)에서 각운동량에 따른 강자성 공명 신호의 위상을 더 작게 변화시키기 때문이다.
도 10을 참조하면, 상기 스핀 토크 강자성 공명 장치의 측정 결과물에서, 코발트(Co)의 두께(t)에 따른 스핀홀 각도(θSH)의 증감을 고려해 볼 때, 본 발명에 따른 백금(Pt)/ 자유층(44)의 스핀홀 각도(θSH)가 코발트(Co)의 두께(t) 별로 비교 예에 따른 백금(Pt)/ 자유층(48)의 스핀홀 각도(θSH)보다 더 크지만, 본 발명과 비교예에 따른 자유층들(44, 48)의 스핀홀 각도(θSH)는 코발트(Co)의 두께(t)의 증가에 따라 선형적으로 증가된다.
상기 스핀 토크 강자성 공명 장치에서, 상기 스핀 토크 강자성 공명의 발생 동안, 본 발명 또는 비교예에 따른 자유층(44 또는 48)은 스핀 펌핑 효과(spin pumping effect)를 야기시켜 자유층(44 또는 48)에서 자화(S1 또는 S2)의 세차운동 동안 자화(S1 또는 S2)의 각운량을 전도 전자에 전이시켜 전도 전자의 스핀 분극을 일으켜 스핀 전류를 생성하고 자화층(44 또는 48)으로부터 백금(Pt)을 향해 스핀 전류를 흐르게 한다. 여기서, 상기 스핀홀 각도(θSH)는 아래의 수학식 5로 기술된다.
Figure pat00005
(단, JS; 스핀 전류 밀도, JC; 전하(또는 전도) 전류 밀도 임)
상기 스핀 토크 강자성 공명의 측정 시, 도 5에서, 상기 스핀 토크 강자성 공명 장치는 신호 생성기(SG)를 통해 시그널 노드(S)에 RF 전류를 인가하는 동안 본 발명 또는 비교예의 자유층(44 또는 48)에서 시그널 노드(S)로부터 그라운드 노드(G)를 향해 전하(또는 전도) 전류(IC (= JC X A1; 단, A1 은 면적임))를 흐르게 하고, 자유층(44 또는 48)에서 자화(S1 또는 S2)의 세차운동 동안 자화(S1 또는 S2)와 전도 전자들을 충동시켜 자화의 각운동량을 감쇠시키면서 유효 자기장의 방향으로 전도 전자들의 스핀을 분극시키고, 자유층(44 또는 48)으로부터 백금(Pt, 50)을 향해 분극된 스핀의 전자 전자들을 주입하여 백금(Pt, 50)에 스핀 전류(IS(= JS X A2; 단, A2는 면적임))를 흐르게 할 수 있다.
여기서, 상기 백금(Pt, 50)/자유층(44)의 적층구조가 스핀홀 각도(θSH)에서 백금(Pt, 50)/ 자유층(48)의 적층구조보다 더 큰 이유는, 스핀 토크 강자성 공명의 발생 동안, 자유층(48)의 자화(S2) 보다 자유층(44)의 자화(S1)에서 각운동량에 따른 스핀 전류 밀도(JS)를 더 크게 가지기 때문이다. 즉, 상기 백금(Pt, 50)/자유층(44 또는 48)이 오믹 컨택(ohmic contact)을 이루는 때, 상기 백금(Pt)과 코발트(Co)의 계면은 백금(Pt)과 퍼멀로이(Py)의 계면보다 스핀 투명성(spin transparancy)을 더 크게 갖는다. 따라서, 상기 스핀 전류(IS)는 백금(Pt)과 퍼멀로이(Py)의 계면 보다 백금(Pt)과 코발트(Co)의 계면에서 더 큰 투과율을 갖는다.
도 11을 참조하면, 상기 진동 시료 자력계와 스핀 토크 강자성 공명 장치의 측정 결과물을 바탕으로, 코발트(Co)의 두께(t)에 따른 구동 전류 밀도(수학식 1의 JO)의 증감을 고려해 볼 때, 본 발명에 따른 백금(Pt)/ 자유층(44)의 구동 전류 밀도(JO)가 코발트(Co)의 두께(t) 별로 비교 예에 따른 백금(Pt)/ 자유층(48)의 구동 전류 밀도(JO)보다 더 작으며, 본 발명과 비교예에 따른 자유층들(44, 48)의 구동 전류 밀도(JO)는 코발트(Co)의 두께(t)의 증가에 따라 선형적으로 증가된다.
좀 더 상세하게는, 상기 진동 시료 자력계와 스핀 토크 강자성 공명 장치는 본 발명 및 비교예에 따른 제1 시료와 제2 시료에서 아래 표와 같은 측정 결과물을 확보하였다.

구분		 제1 및 제2 시료
(본 발명)
대소비교		 제1 및 제2 시료
(비교예)
포화 자화 세기(MS)



≒



유효 형상 이방성 자기장 세기(4πMeff)
〈
자기 감쇄 상수(α) 〈
스핀홀 각도(θSH) 〉
구동 전류 밀도(JO) 〈
(단, 본 발명에 따른 제1 및 제2 시료는 실리콘(Si) 기판/ 탄탈륨(Ta, 1㎚)/ 백금(Pt, 5㎚)/Co(t)/ Py(5-t)/ MgO(2㎚)/ Ta(2㎚)의 구조이고, 비교예에 따른 제1 및 제2 시료는 Si 기판/ Ta(1㎚)/ Pt(5㎚)/ Py(5-t)/ Co(t)/ MgO(2㎚)/ Ta(2㎚)의 구조로 이루어짐)
수학식 1의 구동 전류 밀도에서, 상기 평면 이방성 자기장 세기(Hk,∥)가 두 개의 스핀 정보 상태 사이에서 열적 안정성 관련하여 중요한 요소이지만, 일반적으로 Hk,∥《 (4πMeff/2) 이므로, 상기 평면 이방성 자기장 세기(Hk,∥)는 구동 전류 밀도(JO)에 크게 영향을 주지 않아 수학식 1의 괄호 안에서 구동 전류 밀도(JO)의 계산시 고려하지 않았다.
한편, 도 2, 도 3, 도 4, 도 8 및 도 10을 고려해 볼 때, 본 발명에 따른 자유층(44)이 순차적으로 적층되는 제1 자성 패턴(34)과 제2 자성 패턴(38)을 가지므로, 상기 제1 자성 패턴(34)과 제2 자성 패턴(38)은 총 두께(5㎚)를 유지하면서 서로에 대해 동일 두께로 증가 또는 감소, 그리고 감소 또는 증가되는 때 자기 감쇄 상수(α)의 증감 경향과 스핀홀 각도(θSH)의 증감 경향을 서로 반대로 갖는다.
상기 제1 자성 패턴(34)이 단일 막으로 코발트 막을 가지므로, 상기 제1 자성 패턴(34)과 제2 자성 패턴(38)은, 코발트 막 상에 철(Fe)과 붕소(B)를 포함하거나, 코발트 막 상에 철과 가돌리늄(Gd)을 포함하거나, 코발트 막 상에 철과 테르븀(Tb)을 포함하거나, 코발트 막 상에 철과 가돌리늄과 테르븀과 디스프로슘(Dy)과 홀뮴(Ho)을 포함한다. 즉, 상기 제2 자성 패턴(38)은 제1 자성 패턴(34)을 이루는 코발트와 합금을 이루지 않는다.
또한, 상기 제1 자성 패턴(34)과 제2 자성 패턴(38)은, 로우 선택 라인(20)과 제1 자성 패턴(34)의 계면에서 스핀 투명도(spin transparancy)를 극대화시키고, 제2 자성 패턴(38)과 터널 베리어(50)의 계면에서 투 마그논 일렉트론 스캐터링(two magnon electron scattering)을 최소화시킨다.
상기 제1 자성 패턴(34)과 제2 자성 패턴(38)은 스핀 토크 강자성 공명 측정시 제1 자성 패턴(34)에서 코발트(Co)의 두께 0.5㎚ 내지 4.5㎚ 를 따라 구동 전류 밀도 1.0E+08 내지 2.0E+08(A/㎠) 사이의 값을 갖는다.
이하. 본 발명에 따른 스핀 궤드 토크 자성 메모리의 동작은 도 1 및 도 2를 참조하여 설명한다.
도 1 및 도 2를 참조하면, 상기 스핀 궤드 토크 자성 메모리(90)는 실리콘 기판(10) 상에 순차적으로 적층되는 로우 선택 라인(20), 자기 터널 접합(74), 컬럼 선택 라인(80)을 포함할 수 있다. 상기 자기 터널 접합(74)은 로우 선택 라인(20)과 컬럼 선택 라인(80)의 교차 영역에 위치되어 로우 선택 라인(20)과 컬럼 선택 라인(80)과 전기적으로 접속될 수 있다.
여기서, 상기 자기 터널 접합(74)은 순차적으로 적층되는 제1 자성 패턴(34)과 제2 자성 패턴(38)과 터널 베리어(50)와 제3 자성 패턴(60)으로 이루어질 수 있다. 상기 스핀 궤드 토크 자성 메모리(90)의 구동시, 상기 로우 선택 라인(20)은, 로우 라인 전원(VR)을 통해 면내(in-plane) 제1 전류(I1)의 흐름 동안 스핀-궤도 상호작용에 의해 제1 전류로부터 스핀 전류를 생성시켜 스핀 전류를 제1 자성 패턴(34)과 제2 자성 패턴(38)에 순차적으로 전달시킨다.
또한, 상기 로우 선택 라인(20)은, 스핀 전류의 각운동량을 제1 자성 패턴(34)과 제2 자성 패턴(38)의 총 자기 모우멘트(total magnetic moment)인 하부 자화(S1)에 전달하여 제3 자성 패턴(60)의 상부 자화(S3)에 대해 제1 자성 패턴(34)과 제2 자성 패턴(38)의 하부 자화(S1)를 평행(parallel) 또는 반평행(antiparallel)으로 방향 전환시켜 데이터 쓰기(write) 동작을 수행할 수 있다.
상기 로우 선택 라인(20)의 데이터 쓰기(write) 동작의 수행 후, 상기 컬럼 선택 라인(80)은, 컬럼 라인 전원(VC)을 통해 제3 자성 패턴(60), 터널 베리어(50), 제2 자성 패턴(38), 제1 자성 패턴(34)과 로우 선택 라인(20)을 따라 제2 전류(I2)를 흘리고, 제3 자성 패턴(60)의 상부 자화(S3)에 대해 제1 자성 패턴(34)과 제2 자성 패턴(38)의 하부 자화(S1)를 평행 방향으로 가지는 때 데이터 로우(data low)로 자기저항 신호를 측정하도록 데이터 읽기(read) 동작을 수행할 수 있다.
이와는 다르게, 상기 컬럼 선택 라인(80)은, 제3 자성 패턴(60)의 상부 자화(S3)에 대해 제1 자성 패턴(34)과 제2 자성 패턴(38)의 하부 자화(S1)를 반평행 방향으로 가지는 때 데이터 하이(data high)로 자기저항의 신호를 측정하도록 데이터 읽기 동작을 수행할 수 있다.
34; 제1 자성 패턴, 38; 제2 자성 패턴
44; 자유층, 50; 터널 베리어
60; 제3 자성 패턴, 74; 자기 터널 접합
S1; 하부 자화, S11; 평행 자화
S12; 반평행 자화, S3; 상부 자화

Claims (10)

  1. 실리콘 기판 상에 적어도 하나로 위치되어 내부에서 스핀 궤도 상호작용(spin orbit interaction)을 야기시키는 로우 선택 라인(row selection line);
    상기 로우 라인 패턴 상에 적어도 하나로 위치되는 제1 자성 패턴;
    상기 제1 자성 패턴 상에 위치되는 제2 자성 패턴;
    상기 제2 자성 패턴 상에 위치되는 터널 베리어; 및
    상기 터널 베리어 상에 위치되는 제3 자성 패턴을 포함하고,
    상기 제1 자성 패턴은 코발트 막(Co film)으로 이루어지고,
    상기 제1 자성 패턴과 상기 제2 자성 패턴은 총 두께 5㎚로 이루어져 자유층(free layer)을 형성하고,
    상기 제3 자성 패턴은 자화 방향을 고정시킨 고정층(pinned layer)으로 형성되는 스핀 궤도 토크 자성 메모리(Spin Obit Torque(SOT) MRAM).
  2. 제1 항에 있어서,
    상기 로우 선택 라인은,
    백금(Pt), 탄탈륨(Ta), 텅스텐(W), 하프늄(Hf), 레늄(Re), 이리듐(Ir), 구리(Cu), 금(Au), 은(Ag), 티타늄(Ti), 백금-망간(PtMn), 철-망간(FeMn), 이리듐-망간(IrMn), 비스무스 셀레나이드(Bi2Se3), 비스무스 텔루라이드(Bi2Te3), 몰리브덴 황(MoS2), 텅스텐 텔루라이드(WTe2), 인듐 아세나이드(InAs), 갈륨 아세나이드(GaAs), 이차원 전이금속 디찰코게나이드계 화합물(2dimensional TMDs(transition metal dichalcogenides), 3족-5족 반도체(III-V semiconductors) 및 슈퍼컨덕터(superconductors) 중 적어도 하나를 포함하는 스핀 궤도 토크 자성 메모리.
  3. 제1 항에 있어서,
    상기 제1 자성 패턴의 두께는 상기 제2 자성 패턴에서 두께의 증가 또는 감소에 따라 동일한 크기로 감소 또는 증가되는 스핀 궤도 토크 자성 메모리.
  4. 제1 항에 있어서,
    상기 제2 자성 패턴은 퍼멀로이(Py)를 포함하는 스핀 궤도 토크 자성 메모리.
  5. 제4 항에 있어서,
    상기 제1 자성 패턴과 상기 제2 자성 패턴은 상기 총 두께를 유지하면서 서로에 대해 동일 두께로 증가 또는 감소, 그리고 감소 또는 증가되는 때 자기 감쇄 상수(α)의 증감 경향과 스핀홀 각도(θSH)의 증감 경향을 서로 반대로 가지는 스핀 궤도 토크 자성 메모리.
  6. 제4 항에 있어서,
    상기 제1 자성 패턴과 상기 제2 자성 패턴은 스핀 토크 강자성 공명(spin torque ferromagnetic resonance) 측정시 상기 제1 자성 패턴에서 상기 코발트의 두께 0.5㎚ 내지 4.5㎚ 를 따라 구동 전류 밀도 1.0E+08 내지 2.0E+08(A/㎠) 사이의 값을 가지는 스핀 궤도 토크 자성 메모리.
  7. 제1 항에 있어서,
    상기 제1 자성 패턴과 상기 제2 자성 패턴은,
    상기 코발트 막 상에 철(Fe)과 붕소(B)를 포함하거나,
    상기 코발트 막 상에 철과 가돌리늄(Gd)을 포함하거나,
    상기 코발트 막 상에 철과 테르븀(Tb)을 포함하거나,
    상기 코발트 막 상에 철과 가돌리늄과 테르븀과 디스프로슘(Dy)과 홀뮴(Ho)을 포함하는 스핀 궤도 토크 자성 메모리.
  8. 제1 항에 있어서,
    상기 제1 자성 패턴과 상기 제2 자성 패턴은,
    상기 로우 선택 라인과 상기 제1 자성 패턴의 계면에서 스핀 투명도(spin transparancy)를 극대화시키고,
    상기 제2 자성 패턴과 상기 터널 베리어의 계면에서 투 마그논 일렉트론 스캐터링(two magnon electron scattering)을 최소화시키는 스핀 궤도 토크 자성 메모리.
  9. 제1 항에 있어서,
    상기 로우 선택 라인은,
    로우 라인(row line) 전원(VR)을 통해 면내(in-plane) 제1 전류의 흐름 동안 상기 스핀-궤도 상호작용에 의해 상기 제1 전류로부터 스핀 전류를 생성시켜 상기 스핀 전류를 상기 제1 자성 패턴과 상기 제2 자성 패턴에 순차적으로 전달시키며,
    상기 스핀 전류의 각운동량을 상기 제1 자성 패턴과 상기 제2 자성 패턴의 총 자기 모우멘트(total magnetic moment)인 하부 자화(lower magnitization)에 전달하여 상기 제3 자성 패턴의 상부 자화에 대해 상기 제1 자성 패턴과 상기 제2 자성 패턴의 상기 하부 자화를 평행(parallel) 또는 반평행(antiparallel)으로 방향 전환시켜 데이터 쓰기(write) 동작을 수행하는 스핀 궤도 토크 자성 메모리.
  10. 제9 항에 있어서,
    상기 로우 선택 라인과 교차하면서 컬럼 라인(column line) 전원(VC)과 상기 제3 자성 패턴에 전기적으로 접속되는 컬럼 선택 라인을 더 포함하고,
    상기 컬럼 선택 라인은,
    상기 컬럼 라인 전원(VC)을 통해 상기 제3 자성 패턴, 상기 터널 베리어, 상기 제2 자성 패턴, 상기 제1 자성 패턴과 상기 데이터 쓰기 패턴을 따라 제2 전류를 흘리고,
    상기 제3 자성 패턴의 상부 자화에 대해 상기 제1 자성 패턴과 상기 제2 자성 패턴의 상기 하부 자화를 평행 방향으로 가지는 때 데이터 로우(data low)로 자기저항 신호를 측정하거나,
    상기 제3 자성 패턴의 상부 자화에 대해 상기 제1 자성 패턴과 상기 제2 자성 패턴의 상기 하부 자화를 반평행 방향으로 가지는 때 데이터 하이(data high)로 자기저항의 신호를 측정하도록 데이터 읽기(read) 동작을 수행하는 스핀 궤도 토크 자성 메모리.
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