KR20190059832A - Apparatus and method for multiplying frequency - Google Patents

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한국전자통신연구원
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Abstract

Provided is an apparatus for multiplying a frequency which multiplies and outputs a frequency of an input signal. The apparatus comprises: a main differential unit for converting the input signal into a first differential signal and a second differential signal to output the first and second differential signals; a first multiplying unit for outputting a first signal by multiplying a frequency of the first differential signal received from the main differential unit; a second multiplying unit for outputting a second signal by multiplying a frequency of the second differential signal received from the main differential unit; and a combining unit for outputting a third signal from which a fundamental frequency component is removed by combining the first and second signals received from the first and second multiplying units.

Description

주파수 체배 장치 및 방법{APPARATUS AND METHOD FOR MULTIPLYING FREQUENCY}[0001] APPARATUS AND METHOD FOR MULTIPLYING FREQUENCY [0002]

본 기재는 기본 주파수 성분이 제거된 체배 신호를 출력하는 주파수 체배 장치에 관한 것이다.The present invention relates to a frequency multiplication device for outputting a multiplication signal from which fundamental frequency components have been removed.

주파수 체배기(frequency multiplier)는 낮은 주파수의 신호를 비선형 소자에 인가하여 높은 주파수의 신호를 얻는 장치이다. 주로 10GHz 이상의 밀리미터웨이브(millimeter wave, mmW) 대역 또는 테라헤르츠(THz) 대역의 신호를 구현하기 위해 필요한 장치이다. 능동소자를 이용하여 주파수 체배기를 구현한 구조는 도 1과 같다.A frequency multiplier is a device that applies a low frequency signal to a nonlinear device to obtain a high frequency signal. It is a device that is required to realize the signals of the millimeter wave (mmW) band or the terahertz (THz) band of more than 10 GHz. A structure in which a frequency multiplier is implemented using an active element is shown in FIG.

도 1을 참조하면, 입력 신호는 능동 또는 수동 소자에 의해 차동(differential) 신호로 변환된다. 각각의 차동 신호는 트랜지스터(transistor)에 인가된다. 각 트랜지스터의 바이어스(bias)를 핀치 오프(pinch off) 근처에 두면, 트랜지스터의 드레인(drain) 또는 콜렉터(collector) 전류는 반파정류된 형태로 출력된다. 각 트랜지스터를 통해 반파정류된 신호는 서로 위상이 다르므로, 최종 출력값은 반파정류된 두 신호가 결합되어 전파정류된 신호가 된다. 이상적인 최종 출력값은 짝수 하모닉(2fo, 4fo, 6fo, ...) 성분으로 이루어진다.Referring to Figure 1, the input signal is converted to a differential signal by an active or passive element. Each differential signal is applied to a transistor. When the bias of each transistor is placed near the pinch off, the drain or collector current of the transistor is output in half-wave rectified form. Since the signals that are half-wave rectified through each transistor have different phases from each other, the final output value is a full-wave rectified signal by combining the two half-wave rectified signals. The ideal final output value consists of even harmonics (2f o , 4f o , 6f o , ...).

실제 주파수 체배기 구현시 이상적인 차동 신호를 생성하기 어렵다. 또한, 능동 또는 수동 소자에 의해 두 차동 신호 사이의 진폭 또는 위상 오차가 발생하기 때문에, 홀수 하모닉 성분(fo, 3fo, ...)도 같이 출력된다. 이와 같은 형태로 구현된 주파수 체배기에서는 기본 주파수의 세기가 2fo 대비 -30 ~ -20dB 정도 높게 출력된다. 이를 해결하기 위해, 필터를 추가하게 되면 이차 하모닉 성분의 손실이 발생하는 문제점이 있다.It is difficult to generate an ideal differential signal in real frequency multiplier implementation. Further, since an amplitude or phase error occurs between the two differential signals by the active or passive elements, odd harmonic components (f o , 3 f o , ...) are also output. In this way the frequency multiplier implemented in the form of the intensity of the fundamental frequency, 2f o is output to a high level compared to -30 ~ -20dB. To solve this problem, there is a problem that loss of the secondary harmonic component occurs when the filter is added.

한 실시예는 기본 주파수 성분이 제거된 체배 신호를 출력하는 주파수 체배 장치를 제공한다.One embodiment provides a frequency multiplication device that outputs a multiplication signal from which fundamental frequency components are removed.

다른 실시예는 기본 주파수 성분이 제거된 체배 신호를 출력하는 주파수 체배 방법을 제공한다.Another embodiment provides a frequency multiplication method for outputting a multiplication signal from which a fundamental frequency component is removed.

한 실시예에 따르면, 입력 신호의 주파수를 체배하여 출력하는 주파수 체배 장치는, 입력 신호를 제1 차동 신호 및 제2 차동 신호로 변환하여 출력하는 주차동부, 상기 주차동부로부터 수신된 상기 제1 차동 신호의 주파수를 체배하여 제1 신호를 출력하는 제1 체배부, 상기 주차동부로부터 수신된 상기 제2 차동 신호의 주파수를 체배하여 제2 신호를 출력하는 제2 체배부, 그리고 상기 제1 체배부 및 상기 제2 체배부로부터 수신된 상기 제1 신호 및 상기 제2 신호를 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 결합부를 포함한다.According to one embodiment, a frequency multiplying device for multiplying the frequency of an input signal and outputting the frequency multiplying device includes a parking unit for converting an input signal into a first differential signal and a second differential signal and outputting the converted signal, A second body part for multiplying a frequency of the signal and outputting a first signal, a second body part for multiplying the frequency of the second differential signal received from the parking part and outputting a second signal, And a combining unit for combining the first signal and the second signal received from the second body part and outputting a third signal from which fundamental frequency components have been removed.

상기 제1 체배부 및 상기 제2 체배부는, 상기 주차동부 및 상기 결합부 사이에 병렬 연결될 수 있다.The first body part and the second body part may be connected in parallel between the parking part and the engaging part.

상기 주차동부는, 밸런(balun) 또는 트랜스포머(transformer)일 수 있다.The parking unit may be a balun or a transformer.

상기 제1 체배부는, 상기 주차동부로부터 수신된 상기 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하는 제1 차동부를 포함할 수 있다.The first body part may include a first differential part converting the first differential signal received from the parking sensing part into a third differential signal and a fourth differential signal.

상기 제2 체배부는, 상기 주차동부로부터 수신된 상기 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 제2 차동부를 포함할 수 있다.The second body part may include a second differential part converting the second differential signal received from the parking sensing part into a fifth differential signal and a sixth differential signal.

상기 제1 체배부는, 상기 제1 차동부로부터 수신된 상기 제3 차동 신호 및 상기 제4 차동 신호를 각각 반파 정류하여 제1, 2 반파 정류 신호를 출력하는 제1 트랜지스터부를 포함할 수 있다.The first body part may include a first transistor part for half-wave rectifying the third differential signal and the fourth differential signal received from the first differential part and outputting the first and second half-wave rectified signals, respectively.

상기 제2 체배부는, 상기 제2 차동부로부터 수신된 상기 제5 차동 신호 및 상기 제6 차동 신호를 각각 반파 정류하여 제3, 4 반파 정류 신호를 출력하는 제2 트랜지스터부를 포함할 수 있다.The second body part may include a second transistor part for half-wave rectifying the fifth differential signal and the sixth differential signal received from the second differential part and outputting the third and fourth half-wave rectified signals.

상기 제1 신호와 상기 제2 신호는 기본 주파수 성분과 이차 하모닉 성분을 포함할 수 있으며, 상기 제1 신호와 상기 제2 신호의 기본 주파수 성분은 서로 위상이 180도 차이가 나며, 상기 제1 신호와 상기 제2 신호의 이차 하모닉 성분은 서로 위상이 동일할 수 있다.Wherein the first signal and the second signal may include a fundamental frequency component and a second harmonic component and the fundamental frequency components of the first signal and the second signal are 180 degrees out of phase with each other, And the second harmonic component of the second signal may be in phase with each other.

상기 제1 체배부는, 상기 제1 트랜지스터부로부터 출력된 제1, 2 반파 정류 신호를 결합하여 상기 제1 신호를 출력하는 제1 합산부를 포함할 수 있다.The first body part may include a first summation part for combining the first and second half-wave rectification signals output from the first transistor part and outputting the first signal.

상기 제2 체배부는, 상기 제2 트랜지스터부로부터 출력된 제3, 4 반파 정류 신호를 결합하여 상기 제2 신호를 출력하는 제2 합산부를 포함할 수 있다.The second body part may include a second summation part for combining the third and fourth half-wave rectification signals output from the second transistor part and outputting the second signal.

다른 실시예에 따르면, 입력 신호의 주파수를 체배하여 출력하는 주파수 체배 방법은, 입력 신호를 주차동부를 통해 제1 차동 신호 및 제2 차동 신호로 변환하는 단계, 상기 제1 차동 신호의 주파수를 제1 체배부를 통해 체배하여 제1 신호를 출력하고, 상기 제2 차동 신호의 주파수를 제2 체배부를 통해 체배하여 제2 신호를 출력하는 단계, 그리고 상기 제1 신호 및 상기 제2 신호를 결합부를 통해 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 단계를 포함한다.According to another embodiment of the present invention, there is provided a frequency multiplication method for multiplying a frequency of an input signal by a frequency, the method comprising the steps of: converting an input signal into a first differential signal and a second differential signal through a parking section; Multiplying the first signal by the first signal and outputting the second signal by multiplying the frequency of the second differential signal by the second body division and outputting the second signal; And outputting a third signal from which fundamental frequency components have been removed.

상기 제1 체배부 및 상기 제2 체배부는, 상기 주차동부 및 상기 결합부 사이에 병렬 연결될 수 있다.The first body part and the second body part may be connected in parallel between the parking part and the engaging part.

상기 주차동부는, 밸런(balun) 또는 트랜스포머(transformer)일 수 있다.The parking unit may be a balun or a transformer.

상기 제1 신호 및 상기 제2 신호를 출력하는 단계는, 상기 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하고, 상기 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 단계, 그리고 상기 제3 차동 신호 및 상기 제4 차동 신호를 각각 반파 정류하여 출력된 제1, 2 반파 정류 신호를 결합하여 제1 신호를 출력하고, 상기 제5 차동 신호 및 상기 제6 차동 신호를 각각 반파 정류하여 출력된 제3, 4 반파 정류 신호를 결합하여 제2 신호를 출력하는 단계를 포함할 수 있다.The outputting of the first signal and the second signal may include converting the first differential signal into a third differential signal and a fourth differential signal and outputting the second differential signal as a fifth differential signal and a sixth differential signal And outputting a first signal by combining the first and second half-wave rectification signals output by half-wave rectification of the third and fourth differential signals, respectively, and outputting the first and second differential signals, And outputting the second signal by combining the output signals of the third and fourth half-wave rectification circuits.

다른 실시예에 따르면, 입력 신호의 주파수를 체배하여 출력하는 주파수 체배 장치는, 입력 신호를 제1 차동 신호 및 제2 차동 신호로 변환하여 출력하는 주차동부, 상기 주차동부의 출력단의 상단에 연결되며, 상기 주차동부로부터 출력된 상기 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하는 제1 차동부, 상기 주차동부의 출력단의 하단에 연결되며, 상기 주차동부로부터 출력된 상기 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 제2 차동부, 상기 제1 차동부의 출력단에 연결되며, 상기 제3 차동 신호 및 상기 제4 차동 신호를 각각 반파 정류하여 제1, 2 반파 정류 신호를 출력하는 제1 트랜지스터부, 상기 제2 차동부의 출력단에 연결되며, 상기 제5 차동 신호 및 상기 제6 차동 신호를 각각 반파 정류하여 제3, 4 반파 정류 신호를 출력하는 제2 트랜지스터부, 상기 제1 트랜지스터부의 출력단에 연결되며, 상기 제1 트랜지스터부로부터 출력된 제1, 2 반파 정류 신호를 결합하여 제1 신호를 출력하는 제1 합산부, 상기 제2 트랜지스터부의 출력단에 연결되며, 상기 제2 트랜지스터부로부터 출력된 제3, 4 반파 정류 신호를 결합하여 제2 신호를 출력하는 제2 합산부, 그리고 상기 제1 합산부 및 상기 제2 합산부의 출력단에 연결되며, 상기 제1 신호 및 상기 제2 신호를 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 결합부를 포함한다.According to another embodiment, a frequency multiplying device for multiplying the frequency of an input signal and outputting the frequency multiplying device comprises: a parking part for converting an input signal into a first differential signal and a second differential signal and outputting the converted signal; A first differential section for converting the first differential signal outputted from the parking section into a third differential signal and a fourth differential signal, a second differential section connected to a lower stage of the output stage of the parking differential section, A second differential section connected to the output terminal of the first differential section for half-wave rectifying the third differential signal and the fourth differential signal to generate a fifth differential signal and a sixth differential signal, Half-wave rectification signal, and a second transistor section connected to an output terminal of the second differential section for half-wave rectifying the fifth and sixth differential signals to generate a third and a fourth half- A first summing unit coupled to an output terminal of the first transistor unit and coupled to the first and second half-wave rectification signals output from the first transistor unit to output a first signal, Half-wave rectification signals output from the second transistor unit and outputting a second signal, and a second summing unit connected to the output terminals of the first and second summing units, And a combining unit for combining the first signal and the second signal and outputting a third signal from which fundamental frequency components have been removed.

상기 주차동부, 제1 차동부, 및 제2 차동부는, 밸런(balun) 또는 트랜스포머(transformer)일 수 있다.The parking section, the first differential section, and the second differential section may be a balun or a transformer.

상기 제1 차동부와 상기 제1 트랜지스터부 사이에는 상기 제3 차동 신호 및 상기 제4 차동 신호를 증폭하는 제1 증폭부, 그리고 상기 제2 차동부와 상기 제2 트랜지스터부 사이에는 상기 제5 차동 신호 및 상기 제6 차동 신호를 증폭하는 제2 증폭부를 더 포함할 수 있다.A first amplifying unit for amplifying the third differential signal and the fourth differential signal between the first differential unit and the first transistor unit and a second amplifying unit for amplifying the fourth differential signal between the second differential unit and the second transistor unit, And a second amplifying unit for amplifying the signal and the sixth differential signal.

기본주파수의 누설전력을 줄일 수 있다.The leakage power of the fundamental frequency can be reduced.

또한, 체배되는 주파수의 출력을 증가시킬 수 있다.Further, the output of the multiplied frequency can be increased.

도 1은 주파수 체배기를 나타내는 도면이다.
도 2는 한 실시예에 따른 평형(balanced) 주파수 체배기의 회로도를 나타내는 도면이다.
도 3은 한 실시예에 따른 입력전력에 대한 기본 주파수의 출력 전력을 나타내는 그래프이다.
도 4는 한 실시예에 따른 입력전력에 대한 체배된 주파수의 출력 전력을 나타내는 그래프이다.
도 5는 한 실시예에 따른 주파수 체배 장치의 블록도이다.
도 6은 한 실시예에 따른 주파수 체배 장치의 회로도이다.
도 7은 본 기재를 적용하였을 때의 입력전력에 대한 기본 주파수의 출력 전력을 나타내는 그래프이다.
도 8은 본 기재를 적용하였을 때의 입력전력에 대한 체배된 주파수의 출력 전력을 나타내는 그래프이다.
도 9는 한 실시예에 따른 주파수 체배 방법의 흐름도이다.1 is a diagram showing a frequency doubler.
2 is a circuit diagram of a balanced frequency doubler according to one embodiment.
3 is a graph showing output power of a fundamental frequency with respect to input power according to an embodiment.
4 is a graph showing the output power of the multiplied frequency with respect to the input power according to one embodiment.
5 is a block diagram of a frequency multiplication device according to an embodiment.
6 is a circuit diagram of a frequency multiplication device according to an embodiment.
7 is a graph showing the output power of the fundamental frequency with respect to the input power when the present disclosure is applied.
8 is a graph showing the output power of the multiplied frequency with respect to the input power when the present invention is applied.
9 is a flowchart of a frequency multiplication method according to an embodiment.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when an element is referred to as " comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.

도 2는 한 실시예에 따른 평형(balanced) 주파수 체배기의 회로도를 나타내는 도면이다.2 is a circuit diagram of a balanced frequency doubler according to one embodiment.

도 2를 참조하면, 입력 신호인 RFIN은 트랜스포머(transformer) 또는 밸런(balun)에 의해 차동 신호로 나뉘게 된다. 차동 신호는 증폭기에 의해 증폭될 수도 있고, 체배기에 바로 인가될 수도 있다.Referring to FIG. 2, the input signal RF IN is divided into a differential signal by a transformer or a balun. The differential signal may be amplified by an amplifier or directly applied to a multiplier.

트랜스포머가 이상적인 상태(1차측과 2차측의 크기가 동일하고 위상이 180도 차이가 나지 않는 상태)가 아닌 이상, 입력 주파수(RFIN) 성분은 완벽히 제거되지 않는다. 따라서, 실제 주파수 체배기 구현시, 트랜스포머 또는 밸런에 의해 상단 출력과 하단 출력 사이에 진폭 오차(ε)와 위상 오차(θ)가 발생한다. 진폭 오차와 위상 오차를 포함하는 상단 출력과 하단 출력은 수학식 1과 같다.The input frequency (RF IN ) component is not completely removed unless the transformer is in an ideal state (the same size as the primary and secondary sides and the phase does not differ by 180 degrees). Thus, in real frequency multiplier implementations, an amplitude error (epsilon) and a phase error ([theta]) occur between the upper and lower outputs by a transformer or a balun. The upper and lower outputs including the amplitude error and the phase error are shown in Equation (1).

Figure pat00001
Figure pat00001

진폭 오차(ε)와 위상 오차(θ)가 모두 0이 되면, 각각의 기본 주파수(ω) 성분은 서로 반대의 위상을 가져 상쇄되고, 짝수배 하모닉 성분은 서로 동일한 위상을 가져 결합될 수 있다. 트랜스포머 또는 밸런에 의한 진폭 및 위상 오차는 각각 약 1dB 이내 및 5도 이내이다. 진폭 및 위상 오차로 인해 기본 주파수의 출력 전력은 이차 하모닉 주파수의 출력 전력보다 약 20~30dB 정도 낮을 수 있다.When the amplitude error? And the phase error? Are both 0, each fundamental frequency? Component has a phase opposite to that of each other, and the even-numbered harmonic components have the same phase and can be combined. Amplitude and phase errors due to transformers or baluns are within about 1dB and within 5 degrees, respectively. Due to the amplitude and phase error, the output power of the fundamental frequency may be about 20 to 30 dB lower than the output power of the secondary harmonic frequency.

도 3은 한 실시예에 따른 입력전력(X축)에 대한 기본 주파수의 출력 전력을 나타내는 그래프이고, 도 4는 한 실시예에 따른 입력전력(X축)에 대한 체배된 주파수의 출력 전력을 나타내는 그래프이다.3 is a graph showing the output power of the fundamental frequency with respect to the input power (X axis) according to one embodiment, and Fig. 4 is a graph showing the output power of the fundamental frequency with respect to the input power Graph.

도 3에는 주파수 체배기를 설계하였을 때의 입력 전력에 대한 기본 주파수의 출력 전력이 도시되어 있고, 도 4에는 주파수 체배기를 설계하였을 때의 체배된 주파수의 출력 전력이 도시되어 있다. 입력 주파수는 120GHz이고, 출력 주파수는 240GHz이다.Fig. 3 shows the output power of the fundamental frequency with respect to the input power when the frequency doubler is designed, and Fig. 4 shows the output power of the doubled frequency when the frequency doubler is designed. The input frequency is 120 GHz, and the output frequency is 240 GHz.

도 3 및 도 4를 참조하면, 주파수 체배기 구현시 트랜스포머에 의한 진폭 및 위상 오차 때문에, 기본 주파수의 출력 전력이 체배된 주파수의 출력 전력보다 약 25dB 낮다. 이때 기본 주파수와 체배된 주파수 사이의 출력 전력 차이를 줄일 수 있도록, 기본 주파수 성분을 감소시키기 위한 필터가 요구된다.Referring to FIGS. 3 and 4, the output power of the fundamental frequency is about 25 dB lower than the output power of the multiplied frequency because of the amplitude and phase error caused by the transformer in the frequency multiplier implementation. At this time, a filter for reducing the fundamental frequency component is required to reduce the output power difference between the fundamental frequency and the multiplied frequency.

도 5는 한 실시예에 따른 주파수 체배 장치의 블록도이다.5 is a block diagram of a frequency multiplication device according to an embodiment.

도 5를 참조하면, 한 실시예에 따른 주파수 체배 장치는, 주차동부(10), 제1 체배부(100), 제2 체배부(200), 결합부(300)를 포함한다.Referring to FIG. 5, the frequency multiplication apparatus according to an embodiment includes a parking section 10, a first body part 100, a second body part 200, and a coupling part 300.

주차동부(10)는 입력 신호를 제1 차동(differential) 신호 및 제2 차동 신호로 변환하여 출력한다. 제1 차동 신호 및 제2 차동 신호의 주파수와 진폭은 같고, 위상은 반대이다. 주차동부(10)는 한 실시예로서 밸런(balun) 또는 트랜스포머(transformer)일 수 있다.The parking section 10 converts an input signal into a first differential signal and a second differential signal and outputs the same. The frequencies and amplitudes of the first differential signal and the second differential signal are the same and the phases are opposite. The parking part 10 may be a balun or a transformer as an example.

제1 체배부(100)는 주차동부(10)로부터 수신된 제1 차동 신호의 주파수를 체배하여 제1 신호를 출력한다.The first body part 100 multiplies the frequency of the first differential signal received from the parking part 10 and outputs the first signal.

제1 체배부(100)는 제1 차동부(110), 제1 증폭부(120), 제1 트랜지스터부(130), 제1 합산부(140)을 포함할 수 있다.The first body part 100 may include a first differential part 110, a first amplification part 120, a first transistor part 130, and a first summing part 140.

제1 차동부(110)는 주차동부(10)로부터 수신된 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환한다. 제1 차동부(110)는 한 실시예로서 밸런 또는 트랜스포머일 수 있다.The first differential section 110 converts the first differential signal received from the parking section 10 into a third differential signal and a fourth differential signal. The primary differential 110 may be a balun or a transformer as an example.

제1 증폭부(120)는 변환된 제3 차동 신호 및 제4 차동 신호를 증폭한다.The first amplifying unit 120 amplifies the converted third differential signal and the fourth differential signal.

제1 트랜지스터부(130)는 제1 증폭부(120)로부터 수신된 제3 차동 신호 및 제4 차동 신호를 각각 반파 정류하여 출력한다. 제1 트랜지스터부(130)는 두 개의 트랜지스터를 포함할 수 있으며, 각각의 트랜지스터를 통해 제3 차동 신호 및 제4 차동 신호를 반파 정류하여 두 개의 신호를 출력한다.The first transistor unit 130 half-wave rectifies and outputs the third differential signal and the fourth differential signal received from the first amplifier unit 120, respectively. The first transistor unit 130 may include two transistors, and half-wave rectifies the third differential signal and the fourth differential signal through each transistor to output two signals.

제1 합산부(140)는 제1 트랜지스터부(130)로부터 출력된 두 신호를 결합하여 체배된 신호인 제1 신호를 출력한다. 제1 신호는 기본 주파수 성분과 짝수배 하모닉 성분을 포함한다.The first summing unit 140 combines the two signals output from the first transistor unit 130 and outputs a first signal which is a multiplied signal. The first signal includes a fundamental frequency component and an even-numbered harmonic component.

제2 체배부(200)는 주차동부(10)로부터 수신된 제2 차동 신호의 주파수를 체배하여 제2 신호를 출력한다.The second body part 200 multiplies the frequency of the second differential signal received from the parking part 10 and outputs the second signal.

제2 체배부(200)는 제2 차동부(210), 제2 증폭부(220), 제2 트랜지스터부(230), 제2 합산부(240)을 포함할 수 있다.The second body portion 200 may include a second differential portion 210, a second amplification portion 220, a second transistor portion 230, and a second summing portion 240.

제2 차동부(210)는 주차동부(10)로부터 수신된 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환한다. 제2 차동부(210)는 한 실시예로서 밸런 또는 트랜스포머일 수 있다.The second differential section 210 converts the second differential signal received from the parking section 10 into a fifth differential signal and a sixth differential signal. The secondary differential 210 may be a balun or a transformer as an example.

제2 증폭부(220)는 변환된 제5 차동 신호 및 제6 차동 신호를 증폭한다.The second amplifying unit 220 amplifies the converted fifth and sixth differential signals.

제2 트랜지스터부(230)는 제2 증폭부(220)로부터 수신된 제5 차동 신호 및 제6 차동 신호를 각각 반파 정류하여 출력한다. 제2 트랜지스터부(230)는 두 개의 트랜지스터를 포함할 수 있으며, 각각의 트랜지스터를 통해 제5 차동 신호 및 제6 차동 신호를 각각 반파 정류하여 두 개의 신호를 출력한다.The second transistor unit 230 half-wave rectifies and outputs the fifth and sixth differential signals received from the second amplifier unit 220, respectively. The second transistor unit 230 may include two transistors, and half-wave rectifies the fifth and sixth differential signals through the respective transistors to output two signals.

제2 합산부(240)는 제2 트랜지스터부(230)로부터 출력된 두 신호를 결합하여 체배된 신호인 제2 신호를 출력한다. 제2 신호는 기본 주파수 성분과 짝수배 하모닉 성분을 포함한다.The second summing unit 240 combines the two signals output from the second transistor unit 230 and outputs a second signal, which is a multiplied signal. The second signal includes a fundamental frequency component and an even-numbered harmonic component.

제1 체배부(100)와 제2 체배부(200)는 주차동부(10) 및 결합부(300) 사이에 병렬 연결된다.The first body part 100 and the second body part 200 are connected in parallel between the parking part 10 and the engaging part 300.

제1 체배부(100)와 제2 체배부(200)는 평형(balanced) 구조를 가질 수 있다.The first body part 100 and the second body part 200 may have a balanced structure.

결합부(300)는 제1 체배부(100) 및 제2 체배부(200)로부터 각각 수신된 제1 신호와 제2 신호를 결합하여 기본 주파수 성분이 제거되고 짝수배 하모닉 성분만 존재하는 제3 신호를 출력한다. 제1 신호와 제2 신호의 기본 주파수 성분은 서로 위상이 180도 차이가 나므로, 결합부(300)에서 서로 상쇄된다. 반면, 제1 신호와 제2 신호의 짝수배 주파수 성분은 서로 위상이 동일하므로, 결합부(300)에서 서로 더해진다. 이를 통해, 기본 주파수 성분은 효과적으로 상쇄되는 효과와 짝수배 주파수 성분의 결합으로 출력이 상승하는 효과가 있다.The combining unit 300 combines the first signal and the second signal received from the first body 100 and the second body 200, respectively, so that the fundamental frequency component is removed and the third and fourth harmonic components, And outputs a signal. Since the fundamental frequency components of the first signal and the second signal are 180 degrees out of phase with each other, they cancel each other at the coupling unit 300. On the other hand, the even-numbered frequency components of the first signal and the second signal are added to each other in the combining unit 300 because they are in phase with each other. As a result, the fundamental frequency component has an effect of increasing the output due to the combination of the effect of canceling out effectively and the frequency component of the even-numbered frequency.

도 6은 한 실시예에 따른 주파수 체배 장치의 회로도이다.6 is a circuit diagram of a frequency multiplication device according to an embodiment.

도 6을 참조하면, 한 실시예에 따른 주파수 체배 장치는, 주차동부(10), 제1 체배부(100), 제2 체배부(200), 결합부(300)를 포함한다.Referring to FIG. 6, the frequency multiplication device according to an embodiment includes a parking part 10, a first body part 100, a second body part 200, and a coupling part 300.

주차동부(10)는 입력 신호를 제1 차동 신호(1) 및 제2 차동 신호(3)로 변환하여 출력한다.The parking section 10 converts an input signal into a first differential signal 1 and a second differential signal 3 and outputs the same.

제1 체배부(100)는 제1 차동부(110), 제1 증폭부(120), 제1 트랜지스터부(130), 제1 합산부(140)을 포함할 수 있다.The first body part 100 may include a first differential part 110, a first amplification part 120, a first transistor part 130, and a first summing part 140.

제1 차동부(110)는 주차동부(10)의 출력단의 상단에 연결되며, 주차동부(10)로부터 출력된 제1 차동 신호(1)를 제3 차동 신호(6) 및 제4 차동 신호(7)로 변환한다.The first differential section 110 is connected to the upper end of the output terminal of the parking section 10 and outputs the first differential signal 1 outputted from the parking section 10 to the third differential signal 6 and the fourth differential signal 7).

제1 트랜지스터부(130)는 제1 차동부(110)의 출력단에 연결되며, 제3 차동 신호(6) 및 제4 차동 신호(7)를 각각 반파 정류하여 제1 반파 정류 신호(I++) 및 제2 반파 정류 신호(I+-)를 출력한다.The first transistor unit 130 is connected to the output terminal of the first differential unit 110 and performs half-wave rectification of the third differential signal 6 and the fourth differential signal 7 to generate a first half-wave rectified signal I ++ ) And the second half-wave rectification signal (I + - ).

제1 합산부(140)는 제1 트랜지스터부(130)의 출력단에 연결되며, 제1 트랜지스터부(130)로부터 수신된 제1 반파 정류 신호(I++) 및 제2 반파 정류 신호(I+-)를 결합하여 체배된 신호인 제1 신호(2)를 출력한다.The first summing unit 140 is connected to the output terminal of the first transistor unit 130 and receives the first half wave rectified signal I ++ and the second half wave rectified signal I + - ) to output a first signal 2 which is a multiplied signal.

제1 반파 정류 신호(I++)는 제1 트랜지스터부(130)의 상단 드레인(drain) 전류 신호이고, 제2 반파 정류 신호(I+-)는 하단 드레인 전류 신호이다. 한 실시예로서, 제1 트랜지스터부(130)는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)를 포함할 수 있으며, 제1 반파 정류 신호(I++)는 제1 트랜지스터부(130)의 상단 콜렉터(collector) 전류 신호이고, 제2 반파 정류 신호(I+-)는 하단 콜렉터 전류 신호일 수 있다. 제1 반파 정류 신호(I++) 및 제2 반파 정류 신호(I+-)는 수학식 2와 같다.The first half-wave rectification signal I ++ is an upper drain current signal of the first transistor unit 130 and the second half-wave rectification signal I + - is a lower drain current signal. In one embodiment, the first transistor unit 130 may include a bipolar junction transistor, and the first half-wave rectification signal I ++ may include an upper collector of the first transistor unit 130, ) Current signal, and the second half-wave rectification signal I + - may be a bottom-end collector current signal. The first half-wave rectification signal I ++ and the second half-wave rectification signal I + - are as shown in the following equation (2).

Figure pat00002
Figure pat00002

제1 증폭부(120)는 제1 차동부(110)와 제1 트랜지스터부(130) 사이에 연결될 수 있으며, 제3 차동 신호(6) 및 제4 차동 신호(7)를 증폭할 수 있다.The first amplifying unit 120 may be connected between the first differential unit 110 and the first transistor unit 130 and may amplify the third differential signal 6 and the fourth differential signal 7.

제2 체배부(200)는 제2 차동부(210), 제2 증폭부(220), 제2 트랜지스터부(230), 제2 합산부(240)을 포함할 수 있다.The second body portion 200 may include a second differential portion 210, a second amplification portion 220, a second transistor portion 230, and a second summing portion 240.

제2 차동부(210)는 주차동부(10)의 출력단의 하단에 연결되며, 주차동부(10)로부터 출력된 제2 차동 신호(3)를 제5 차동 신호(8) 및 제6 차동 신호(9)로 변환한다.The second differential section 210 is connected to the lower end of the output end of the parking section 10 and outputs the second differential signal 3 outputted from the parking section 10 to the fifth differential signal 8 and the sixth differential signal 9).

제2 트랜지스터부(230)는 제2 차동부(210)의 출력단에 연결되며, 제5 차동 신호(8) 및 제6 차동 신호(9)를 각각 반파 정류하여 제3 반파 정류 신호(I-+) 및 제4 반파 정류 신호(I--)를 출력한다.The second transistor unit 230 is connected to the output terminal of the second differential unit 210 and performs half wave rectification of the fifth differential signal 8 and the sixth differential signal 9 to generate a third half wave rectified signal I + And the fourth half-wave rectification signal I - .

제2 합산부(240)는 제2 트랜지스터부(230)의 출력단에 연결되며, 제2 트랜지스터부(230)로부터 출력된 제3 반파 정류 신호(I-+) 및 제4 반파 정류 신호(I--)를 결합하여 체배된 신호인 제2 신호(4)를 출력한다.A second summing unit 240, the second is connected to the output terminal of the transistor 230, second transistor 230, the third half-wave rectified signal (I - +) output from the and the fourth half-wave rectified signal (I - - ) and outputs a second signal (4) which is a multiplied signal.

제3 반파 정류 신호(I-+)는 제2 트랜지스터부(230)의 상단 드레인 전류 신호이고, 제4 반파 정류 신호(I--)는 하단 드레인 전류 신호이다. 한 실시예로서, 제2 트랜지스터부(230)는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)를 포함할 수 있으며, 제3 반파 정류 신호(I-+)는 제2 트랜지스터부(230)의 상단 콜렉터 전류 신호이고, 제4 반파 정류 신호(I--)는 하단 콜렉터 전류 신호일 수 있다. 제3 반파 정류 신호(I-+) 및 제4 반파 정류 신호(I--)는 수학식 3과 같다.A third half-wave rectified signal (I - +) is the second and upper drain current signal of the transistor 230, the fourth half-wave rectified signal (I -) is the bottom of the drain current signal. In one embodiment, the second transistor unit 230 may include a bipolar junction transistor, and the third half-wave rectification signal I- + may include an upper collector current signal of the second transistor unit 230, And the fourth half-wave rectification signal I - may be the bottom-end collector current signal. The third half-wave rectification signal I - + and the fourth half-wave rectification signal I - are expressed by Equation 3.

Figure pat00003
Figure pat00003

제2 증폭부(220)는 제2 차동부(210)와 제2 트랜지스터부(230) 사이에 연결될 수 있으며, 제5 차동 신호(8) 및 제6 차동 신호(9)를 증폭할 수 있다.The second amplifying unit 220 may be connected between the second differential unit 210 and the second transistor unit 230 and may amplify the fifth differential signal 8 and the sixth differential signal 9.

결합부(300)는 제1 합산부(140) 및 제2 합산부(240)의 출력단에 연결되며, 제1 신호(2) 및 제2 신호(4)를 결합하여 기본 주파수 성분이 제거된 제3 신호(5)를 출력한다.The combining unit 300 is connected to the output terminals of the first summing unit 140 and the second summing unit 240 and combines the first signal 2 and the second signal 4, 3 signal (5).

제1 신호(2)와 제2 신호(4)의 기본 주파수 성분은 서로 위상이 180도 차이 가 나고 짝수배 하모닉 성분은 서로 위상이 동일하므로, 기본 주파수 성분은 상쇄되고 짝수배 하모닉 성분은 더해진다. 따라서, 제3 신호(5)에는 짝수배 하모닉 성분만 포함된다.Since the fundamental frequency components of the first signal 2 and the second signal 4 are 180 degrees out of phase with each other and the even-numbered harmonic components are in phase with each other, the fundamental frequency component is canceled and the even-numbered harmonic components are added . Therefore, the third signal 5 includes only the even-numbered harmonic components.

한 실시예로서, 결합부(300)의 출력단에 연결되며, 제3 신호(5)에서 이차 하모닉 성분을 제외한 나머지 고차 하모닉 성분을 제거하는 필터를 더 포함할 수 있다.In one embodiment, the filter may further include a filter connected to an output terminal of the coupling unit 300 and removing the remaining higher harmonic components excluding the secondary harmonic component from the third signal.

도 7은 CMOS 소자를 적용하여 본 기재의 주파수 체배 장치를 설계하였을 때의 입력전력(X축)에 대한 기본 주파수의 출력 전력을 나타내는 그래프이고, 도 8은 CMOS 소자를 적용하여 본 기재의 주파수 체배 장치를 설계하였을 때의 입력전력(X축)에 대한 체배된 주파수의 출력 전력을 나타내는 그래프이다.FIG. 7 is a graph showing the output power of the fundamental frequency with respect to the input power (X-axis) when the frequency multiplication device of the present invention is designed by applying the CMOS device. FIG. 8 is a graph showing the output power Is a graph showing the output power of the multiplied frequency with respect to the input power (X axis) when the device is designed.

도 7에는 본 기재의 주파수 체배 장치를 설계하였을 때의 입력전력에 대한 기본 주파수의 출력 전력이 도시되어 있고, 도 8에는 본 기재의 주파수 체배 장치를 설계하였을 때의 입력전력에 대한 체배된 주파수의 출력 전력이 도시되어 있다. 입력 주파수는 120GHz이고, 출력 주파수는 240GHz이다.7 shows the output power of the fundamental frequency with respect to the input power when the present frequency multiplication device is designed. Fig. 8 shows the output power of the fundamental frequency with respect to the input power when the present frequency multiplication device is designed. Output power is shown. The input frequency is 120 GHz, and the output frequency is 240 GHz.

도 7 및 도 8을 참조하면, 기본 주파수의 출력 전력이 체배된 주파수의 출력 전력보다 약 60dB 낮다. 본 기재에 따르면, 기존의 주파수 체배기에 비해 기본 주파수의 출력 전력이 약 35dB 이상 낮아지는 효과가 있다. 또한, 짝수배 주파수 성분들의 결합을 통해 기존의 주파수 체배기에 비해 출력이 상승하는 효과가 있다.Referring to FIGS. 7 and 8, the output power of the fundamental frequency is about 60 dB lower than the output power of the doubled frequency. According to the present invention, the output power of the fundamental frequency is lowered by about 35 dB or more as compared with the conventional frequency doubler. In addition, there is an effect that the output increases as compared with the conventional frequency multiplier through combination of even-numbered frequency components.

도 9는 한 실시예에 따른 주파수 체배 방법의 흐름도이다.9 is a flowchart of a frequency multiplication method according to an embodiment.

도 9를 참조하면, 한 실시예에 따른 주파수 체배 방법은, 입력 신호를 주차동부를 통해 제1 차동 신호 및 제2 차동 신호로 변환하는 단계(S100), 제1 차동 신호의 주파수를 제1 체배부를 통해 체배하여 제1 신호를 출력하고, 제2 차동 신호의 주파수를 제2 체배부를 통해 체배하여 제2 신호를 출력하는 단계(S200), 그리고 제1 신호 및 제2 신호를 결합부를 통해 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 단계(S300)를 포함한다.Referring to FIG. 9, a frequency multiplication method according to an embodiment includes converting a first differential signal to a first differential signal and a second differential signal through an in- (S200) of multiplying the frequency of the second differential signal by the frequency of the second differential signal and outputting the second signal by multiplying the first signal and the second signal by the multiplication through the distribution, And outputting a third signal in which the fundamental frequency component is removed (S300).

제1 신호 및 제2 신호를 출력하는 단계(S200)는 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하고, 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 단계(S210), 그리고 변환된 제3 차동 신호 및 제4 차동 신호를 각각 반파 정류하여 출력된 제1, 2 반파 정류 신호를 결합하여 체배된 제1 신호를 출력하고, 제5 차동 신호 및 제6 차동 신호를 반파 정류하여 출력된 제3, 4 반파 정류 신호를 결합하여 체배된 제2 신호를 출력하는 단계(S220)를 포함할 수 있다.The step S200 of outputting the first signal and the second signal converts the first differential signal into a third differential signal and a fourth differential signal and converts the second differential signal into a fifth differential signal and a sixth differential signal The second and third half-wave rectification signals are combined by the half-wave rectification of the third and fourth differential signals, respectively. The first and second half- And a step (S220) of half-wave rectifying the differential signal and combining the output of the third and fourth half-wave rectification signals and outputting the multiplied second signal.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

Claims (17)

입력 신호의 주파수를 체배하여 출력하는 주파수 체배 장치로서,
입력 신호를 제1 차동 신호 및 제2 차동 신호로 변환하여 출력하는 주차동부,
상기 주차동부로부터 수신된 상기 제1 차동 신호의 주파수를 체배하여 제1 신호를 출력하는 제1 체배부,
상기 주차동부로부터 수신된 상기 제2 차동 신호의 주파수를 체배하여 제2 신호를 출력하는 제2 체배부, 그리고
상기 제1 체배부 및 상기 제2 체배부로부터 수신된 상기 제1 신호 및 상기 제2 신호를 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 결합부
를 포함하는 주파수 체배 장치.1. A frequency multiplication device for multiplying a frequency of an input signal by a frequency,
A parking part for converting an input signal into a first differential signal and a second differential signal,
A first body distributing unit for multiplying the frequency of the first differential signal received from the parking brake unit and outputting a first signal,
A second body distribution section for multiplying the frequency of the second differential signal received from the parking section section and outputting a second signal;
And a third signal output unit for outputting a third signal from which the fundamental frequency component is removed by combining the first signal and the second signal received from the first body part and the second body part,
/ RTI > 제1항에서,
상기 제1 체배부 및 상기 제2 체배부는,
상기 주차동부 및 상기 결합부 사이에 병렬 연결된, 주파수 체배 장치.The method of claim 1,
Wherein the first body part and the second body part comprise:
And a coupling unit connected in parallel between the parking section and the coupling section. 제1항에서,
상기 주차동부는,
밸런(balun) 또는 트랜스포머(transformer)인, 주파수 체배 장치.The method of claim 1,
The parking-
A balun or a transformer. 제2항에서,
상기 제1 체배부는,
상기 주차동부로부터 수신된 상기 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하는 제1 차동부를 포함하는, 주파수 체배 장치.3. The method of claim 2,
Wherein the first body-
And a first differential section for converting the first differential signal received from the parking section into a third differential signal and a fourth differential signal. 제2항에서,
상기 제2 체배부는,
상기 주차동부로부터 수신된 상기 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 제2 차동부를 포함하는, 주파수 체배 장치.3. The method of claim 2,
Wherein the second body-
And a second differential section for converting the second differential signal received from the parking section into a fifth differential signal and a sixth differential signal. 제4항에서,
상기 제1 체배부는,
상기 제1 차동부로부터 수신된 상기 제3 차동 신호 및 상기 제4 차동 신호를 각각 반파 정류하여 제1, 2 반파 정류 신호를 출력하는 제1 트랜지스터부를 포함하는, 주파수 체배 장치.5. The method of claim 4,
Wherein the first body-
And a first transistor unit for half-wave rectifying the third differential signal and the fourth differential signal received from the first differential unit and outputting the first and second half-wave rectification signals, respectively. 제5항에서,
상기 제2 체배부는,
상기 제2 차동부로부터 수신된 상기 제5 차동 신호 및 상기 제6 차동 신호를 각각 반파 정류하여 제3, 4 반파 정류 신호를 출력하는 제2 트랜지스터부를 포함하는, 주파수 체배 장치.The method of claim 5,
Wherein the second body-
And a second transistor unit for half-wave rectifying each of the fifth and sixth differential signals received from the second differential unit and outputting a third and a half-wave rectified signal. 제1항에서,
상기 제1 신호와 상기 제2 신호는 기본 주파수 성분과 이차 하모닉 성분을 포함하며, 상기 제1 신호와 상기 제2 신호의 기본 주파수 성분은 서로 위상이 180도 차이가 나며, 상기 제1 신호와 상기 제2 신호의 이차 하모닉 성분은 서로 위상이 동일한, 주파수 체배 장치.The method of claim 1,
Wherein the first signal and the second signal include a fundamental frequency component and a second harmonic component, and the fundamental frequency components of the first signal and the second signal are 180 degrees out of phase with each other, The second harmonic components of the second signal are in phase with each other. 제6항에서,
상기 제1 체배부는,
상기 제1 트랜지스터부로부터 출력된 제1, 2 반파 정류 신호를 결합하여 상기 제1 신호를 출력하는 제1 합산부를 포함하는, 주파수 체배 장치.The method of claim 6,
Wherein the first body-
And a first summing unit for combining the first and second half-wave rectification signals output from the first transistor unit and outputting the first signal. 제7항에서,
상기 제2 체배부는,
상기 제2 트랜지스터부로부터 출력된 제3, 4 반파 정류 신호를 결합하여 상기 제2 신호를 출력하는 제2 합산부를 포함하는, 주파수 체배 장치.8. The method of claim 7,
Wherein the second body-
And a second summing unit for combining the third and fourth half-wave rectification signals output from the second transistor unit to output the second signal. 입력 신호의 주파수를 체배하여 출력하는 주파수 체배 방법으로서,
입력 신호를 주차동부를 통해 제1 차동 신호 및 제2 차동 신호로 변환하는 단계,
상기 제1 차동 신호의 주파수를 제1 체배부를 통해 체배하여 제1 신호를 출력하고, 상기 제2 차동 신호의 주파수를 제2 체배부를 통해 체배하여 제2 신호를 출력하는 단계, 그리고
상기 제1 신호 및 상기 제2 신호를 결합부를 통해 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 단계
를 포함하는, 주파수 체배 방법.A frequency multiplication method for multiplying a frequency of an input signal by a multiplication,
Converting the input signal into a first differential signal and a second differential signal through a parking brake section,
Multiplying the frequency of the first differential signal by the first body division to output a first signal and multiplying the frequency of the second differential signal by the second body division to output a second signal,
Combining the first signal and the second signal through a combining unit to output a third signal from which fundamental frequency components have been removed
/ RTI > 제11항에서,
상기 제1 체배부 및 상기 제2 체배부는,
상기 주차동부 및 상기 결합부 사이에 병렬 연결된, 주파수 체배 방법.12. The method of claim 11,
Wherein the first body part and the second body part comprise:
Wherein the parking section and the coupling section are connected in parallel. 제11항에서,
상기 주차동부는,
밸런(balun) 또는 트랜스포머(transformer)인, 주파수 체배 방법.12. The method of claim 11,
The parking-
A balun or a transformer. 제11항에서,
상기 제1 신호 및 상기 제2 신호를 출력하는 단계는,
상기 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하고, 상기 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 단계, 그리고
상기 제3 차동 신호 및 상기 제4 차동 신호를 각각 반파 정류하여 출력된 제1, 2 반파 정류 신호를 결합하여 제1 신호를 출력하고, 상기 제5 차동 신호 및 상기 제6 차동 신호를 각각 반파 정류하여 출력된 제3, 4 반파 정류 신호를 결합하여 제2 신호를 출력하는 단계를 포함하는, 주파수 체배 방법.12. The method of claim 11,
Wherein the outputting of the first signal and the second signal comprises:
Converting the first differential signal into a third differential signal and a fourth differential signal and converting the second differential signal into a fifth differential signal and a sixth differential signal,
Half-wave rectification of the third differential signal and the fourth differential signal to output a first signal, and the fifth differential signal and the sixth differential signal are subjected to half-wave rectification And outputting the second signal by combining the output signals of the third and fourth half-wave rectification circuits. 입력 신호의 주파수를 체배하여 출력하는 주파수 체배 장치로서,
입력 신호를 제1 차동 신호 및 제2 차동 신호로 변환하여 출력하는 주차동부,
상기 주차동부의 출력단의 상단에 연결되며, 상기 주차동부로부터 출력된 상기 제1 차동 신호를 제3 차동 신호 및 제4 차동 신호로 변환하는 제1 차동부,
상기 주차동부의 출력단의 하단에 연결되며, 상기 주차동부로부터 출력된 상기 제2 차동 신호를 제5 차동 신호 및 제6 차동 신호로 변환하는 제2 차동부,
상기 제1 차동부의 출력단에 연결되며, 상기 제3 차동 신호 및 상기 제4 차동 신호를 각각 반파 정류하여 제1, 2 반파 정류 신호를 출력하는 제1 트랜지스터부,
상기 제2 차동부의 출력단에 연결되며, 상기 제5 차동 신호 및 상기 제6 차동 신호를 각각 반파 정류하여 제3, 4 반파 정류 신호를 출력하는 제2 트랜지스터부,
상기 제1 트랜지스터부의 출력단에 연결되며, 상기 제1 트랜지스터부로부터 출력된 제1, 2 반파 정류 신호를 결합하여 제1 신호를 출력하는 제1 합산부,
상기 제2 트랜지스터부의 출력단에 연결되며, 상기 제2 트랜지스터부로부터 출력된 제3, 4 반파 정류 신호를 결합하여 제2 신호를 출력하는 제2 합산부, 그리고
상기 제1 합산부 및 상기 제2 합산부의 출력단에 연결되며, 상기 제1 신호 및 상기 제2 신호를 결합하여 기본 주파수 성분이 제거된 제3 신호를 출력하는 결합부,
를 포함하는 주파수 체배 장치.1. A frequency multiplication device for multiplying a frequency of an input signal by a frequency,
A parking part for converting an input signal into a first differential signal and a second differential signal,
A first differential section connected to an upper end of the output terminal of the parking section and converting the first differential signal outputted from the parking section into a third differential signal and a fourth differential signal,
A second differential section connected to a lower end of the output terminal of the parking section and converting the second differential signal output from the parking section into a fifth differential signal and a sixth differential signal,
A first transistor unit connected to the output terminal of the first differential unit for half-wave rectifying the third differential signal and the fourth differential signal to output first and second half-wave rectified signals,
A second transistor connected to an output terminal of the second differential section for half-wave rectifying the fifth differential signal and the sixth differential signal to output a third and a half-wave rectified signal,
A first summing unit coupled to an output terminal of the first transistor unit and coupled to the first and second half-wave rectification signals output from the first transistor unit to output a first signal,
A second summing unit coupled to an output terminal of the second transistor unit and coupled to the third and fourth half-wave rectification signals output from the second transistor unit to output a second signal,
A combining unit connected to output terminals of the first summing unit and the second summing unit to combine the first signal and the second signal to output a third signal from which fundamental frequency components are removed,
/ RTI > 제15항에서,
상기 주차동부, 제1 차동부, 및 제2 차동부는,
밸런(balun) 또는 트랜스포머(transformer)인, 주파수 체배 장치.16. The method of claim 15,
The parking section, the first differential section, and the second differential section may comprise:
A balun or a transformer. 제15항에서,
상기 제1 차동부와 상기 제1 트랜지스터부 사이에는 상기 제3 차동 신호 및 상기 제4 차동 신호를 증폭하는 제1 증폭부, 그리고
상기 제2 차동부와 상기 제2 트랜지스터부 사이에는 상기 제5 차동 신호 및 상기 제6 차동 신호를 증폭하는 제2 증폭부를 더 포함하는, 주파수 체배 장치.16. The method of claim 15,
A first amplifying unit for amplifying the third differential signal and the fourth differential signal between the first differential unit and the first transistor unit,
And a second amplifying unit for amplifying the fifth differential signal and the sixth differential signal between the second differential unit and the second transistor unit.
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