KR20190058254A - 양방향 웨이트 셀 - Google Patents

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KR20190058254A
KR20190058254A KR1020180059885A KR20180059885A KR20190058254A KR 20190058254 A KR20190058254 A KR 20190058254A KR 1020180059885 A KR1020180059885 A KR 1020180059885A KR 20180059885 A KR20180059885 A KR 20180059885A KR 20190058254 A KR20190058254 A KR 20190058254A
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Abstract

제1 저항 상태와 상기 제1 저항 상태와 다른 제2 저항 상태 사이를 스위칭하는 각 제1 및 제2 양방향 메모리 소자들을 포함하는 웨이트 셀. 제1 입력 라인은 상기 제1 양방향 메모리 소자의 제1 단자에 연결되어 있고, 제2 입력 라인은 상기 제2 양방향 메모리 소자의 제3 단자에 연결되어 있다. 순방향 바이어스의 제1 다이오드는 상기 제1 양방향 메모리 소자의 상기 제2 단자를 제1 출력 라인에 연결하고, 역방향 바이어스의 제2 다이오드는 상기 제2 양방향 메모리 소자의 상기 제4 단자를 제2 출력 라인에 연결하고, 역방향 바이어스의 제3 다이오드는 상기 제1 양방향 메모리 소자의 상기 제2 단자를 상기 제2 출력 라인에 연결하고, 순방향 바이어스의 제4 다이오드는 상기 제2 양방향 메모리 소자의 상기 제4 단자를 상기 제1 출력 라인에 연결한다.

Description

양방향 웨이트 셀{BI-DIRECTIONAL WEIGHT CELL}
본 발명은 MAC(Multiply and ACcumulate)동작들에 관한 것으로, 좀 더 구체적으로 저항 상태 사이를 스위칭하는 웨이트 셀 및 연산 수행 방법에 관한 것이다.
다른 다양한 애플리케이션들의 성능은 MAC(Multiply and ACcumulate) 동작들에 의해 제어된다. 예를 들어, 뉴로모픽(neuromorphic) 컴퓨팅과 머신 러닝 애플리케이션의 성능은 MAC 연산이 수행되는 효율에 의해 결정된다. 따라서, MAC 연산이 수행되는 효율을 높이기 위해 여러 가지 다른 하드웨어 솔루션들이 개발되고 발전되어 왔다.
고도로 병렬화 된 GPU(Graphics Processing Unit) 아키텍처가 개발자에게 다수의 곱셈을 병렬로 수행할 수 있는 능력을 제공하기 때문에, GPU들이 MAC 연산을 수행하기 위해 일반적으로 이용된다. 따라서, GPU들은 일반적으로 MAC 동작을 수행할 때 CPU(Central Processing Unit)들을 능가할 수 있다.
최근에, 전용 디지털 뉴로모픽 ASIC들(예를 들면, TPU(Tensor Processing Unit)들)의 아키텍처가 MAC 동작을 위해 최적화되었기 때문에, GPU를 능가할 수 있는 전용 디지털 뉴로모픽 ASIC이 개발되었다. 게다가, 뉴로모픽 애플리케이션들은 GPU에서 통상적으로 요구되는 것보다 일반적으로 낮은 정밀도(예를 들면, 8비트 이하)를 허용할 수 있으므로, 뉴로모픽 ASIC들은 감소된 정밀 곱셈 연산들을 수행함으로써, GPU에 비해 향상된 성능을 달성할 수 있다.
그러나, MAC 동작을 디지털 방식으로 수행하는 것은, 특히 뉴럴 네트워크의 경우와 같이, MAC 동작이 매트릭스로 곱해진 벡터인 경우, 아날로그 구현에 비해 상대적으로 비싸다.
또한, 큰 신경망을 요구하는 애플리케이션의 경우, 메모리 병목으로 인해 메모리부터 메모리까지의 웨이트들을 전송할 때 상당한 대기 및 전력 패널티가 발생할 수 있다. 비싼 웨이트 전송을 유발하는 메모리 병목 현상은 보드의 캐시/메모리를 늘림으로써 감소될 수 있다.
본 발명이 해결하고자 하는 과제는, 제1 저항 상태와 제2 저항 상태 사이를 스위칭하는 제1 양방향 메모리 소자, 제2 양방향 메모리 소자 및 다이오드를 포함하는 웨이트 셀 및 집적 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 집적 회로를 이용하여 MAC(Multiply and ACcumulate)연산을 수행하는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시는 웨이트 셀의 다양한 실시예에 직결된다. 일 실시예에서, 웨이트 셀은 제1 저항 상태와 제1 저항 상태와는 다른 제2 저항 상태의 사이를 스위칭하도록 각각 구성된 제1 및 제2 양방향 메모리 소자를 포함한다. 웨이트 셀은 또한 제1 양방향 메모리 소자의 제1 단자에 연결된 제1 입력 라인과, 제2 양방향 메모리 소자의 제3 단자에 연결된 제2 입력 라인을 포함한다. 웨이트 셀은 또한 제1 양방향 메모리 소자의 제2 단자를 제1 출력 라인에 연결하는 순방향 바이어스의 제1 다이오드, 제2 양방향 메모리 소자의 제4 단자를 제2 출력 라인에 연결하는 역방향 바이어스의 제2 다이오드, 제1 양방향 메모리 소자의 제2 단자를 제2 출력 단자에 연결하는 역방향 바이어스의 제3 다이오드, 및 제2 양방향 메모리 소자의 제4 단자를 제1 출력 라인에 연결하는 순방향 바이어스의 제4 다이오드를 포함한다.
제1 및 제2 양방향 메모리 소자들 각각은 고정층(pinned layer)과 자유층(free layer)을 포함하는 MTJ(Magnetic Tunnel Junction)일 수 있다.
제1 및 제2 양방향 메모리 소자들 각각의 MTJ는 수직 자기 이방성(perpendicular magneto anisotropy)을 포함할 수 있다.
제1 및 제2 양방향 메모리 소자들은 양방향 웨이트 셀과 같은 층(layer)에 위치할 수 있고, 고정층의 자화는 위 또는 아래로 배향될 수 있다.
제1 및 제2 양방향 메모리 소자들 각각의 MTJ는 면-내 자기 이방성(in-plane magneto anisotropy)을 가질 수 있다.
제1 및 제2 양방향 메모리 소자들은 양방향 웨이트 셀과 같은 층에 위치할 수 있고, 고정층의 자화는 서로 평행할 수 있다.
제1 및 제2 양방향 메모리 소자의 MTJ는 웨이트 셀의 서로 다른 층일 수 있다.
제1 내지 4 다이오드 각각은, 탄탈륨(tantalum)층, 탄탈륨층 상의 탄탈륨 질화물(tantalum nitride)층, 및 탄탈륨 질화물 상의 탄탈륨 산화 질화물(tantalum oxy nitride)층을 포함할 수 있다.
제1 내지 4 다이오드 중 적어도 하나의 순방향 바이어스 저항에 대한 역방향 바이어스 저항비는 약 106이다.
본 발명의 일 실시예는 또한 일련의 열 및 일련의 열을 갖는 크로스바 어레이(crossbar array)에 배열된 일련의 웨이트 셀을 포함하는 집적 회로에 관한 것이다. 셀은 또한 각 행에 대한 제1 입력 라인 및 제2 입력 라인을 갖는 입력 라인 쌍, 각 열에 대한 제1 출력 라인 및 제2 출력 라인을 갖는 출력 라인 쌍을 포함한다. 각각의 웨이트 셀은 제1 단자 및 제2 단자를 포함하는 제1 양방향 메모리 소자를 포함한다. 제1 양방향 메모리 셀은 제1 저항 상태 및 제1 저항 상태와는 다른 제2 저항 상태 사이를 스위칭하도록 구성된다. 제2 양방향 메모리 소자는 제3 단자 및 제4 단자를 포함한다. 제2 양방향 메모리 소자는 제1 저항 상태와 제2 저항 상태 사이를 스위칭하도록 구성된다. 셀은 또한 제2 단자를 출력 라인들 쌍 각각의 제1 출력 라인에 연결하는 제1 다이오드, 제2 양방향 메모리 소자의 제4 단자를 출력 라인들 쌍 각각의 제2 출력 라인에 연결하는 제2 다이오드, 제1 양방향 메모리 소자의 제2 단자를 제2 출력 라인에 연결하는 제3 다이오드, 및 제2 양방향 메모리 소자의 제4 단자를 제1 출력 라인에 연결하는 제4 다이오드를 포함한다. 제1 다이오드는 제1 양방향 메모리 소자로부터 제1 출력 라인의 순방향 바이어스로 배치되고, 제2 다이오드는 제2 양방향 메모리 소자로부터 제2 출력 라인의 역방향 바이어스로 배치되고, 제3 다이오드는 제1 양방향 메모리 소자로부터 제2 출력 라인의 역방향 바이어스로 배치되며, 제4 다이오드는 제2 양방향 메모리 소자로부터 제1 출력 라인의 순방향 바이어스로 배치된다.
본 발명의 일 실시예는 또한 집적 회로를 이용하여 MAC연산을 수행하는 방법에 관한 것이다. 일 실시예에서, 상기 방법은 입력 라인들 각 쌍에 대한 입력들의 벡터를 공급하고, 출력 라인들 각 쌍을 접지에 고정하고, 그리고 입력들의 벡터와 각 웨이트 셀들의 제1 및 제2 양방향 웨이트 소자들의 저항 상태들에 의해 인코딩된(encoded) 매트릭스 값들의 곱을 계산함으로써 판독(read) 동작을 수행하는 것을 포함한다. 입력들의 벡터를 공급하는 것은 입력 라인들 각 쌍에 대해 제1 및 제2 입력 라인에 반대 부호를 갖는 고정된 전위의 시간-인코딩된 펄스(time-encoded pulse)들 또는 포텐셜-인코딩된(potential-encoded) 값들을 입력 라인들 각 쌍에 대한 제1 및 제2 입력 라인들에 공급하는 것을 포함할 수 있다.
상기 방법은 또한 각각의 웨이트 셀의 제1 및 제2 양방향 메모리 소자를 높은 또는 낮은 저항 상태로 프로그래밍하기 위해 기록(write) 동작을 수행하는 것을 포함할 수 있다. 기록 동작을 수행하는 것은 또한 제1 열의 웨이트 셀 각각의 제1 및 제2 양방향 메모리 소자를 높은 또는 낮은 저항 상태로 프로그래밍하는 것과, 그 뒤 제2 열의 웨이트 셀 각각의 제1 및 제2 양방향 메모리 소자들을 높은 또는 낮은 저항 상태로 프로그래밍 하는 것을 포함할 수 있다. 제1 열의 웨이트 셀들 각각의 제1 및 제2 양방향 메모리 소자들을 프로그래밍하는 것은 역방향 바이어스에서 제2 열에 대한 출력 라인들 쌍을 설정함으로써 제2 열의 웨이트 셀들 각각의 제1 및 제2 양방향 메모리 소자들의 기록을 비활성화하는 것을 포함할 수 있다. 제1 열의 웨이트 셀들 각각의 제1 및 제2 양방향 메모리 소자들을 프로그래밍하는 것은 입력 라인들로부터 출력 라인들의 제1 방향으로 전류를 흐르게 함으로써 제1 열의 웨이트 셀들의 제1 및 제2 양방향 메모리 소자들의 일부를 프로그래밍하고, 출력 라인들로부터 입력 라인들의 제2 방향으로 전류를 흐르게 함으로써 제1 열의 웨이트 셀들의 제1 및 제2 양방향 메모리 소자들의 남은 일부를 프로그래밍하는 것을 더 포함할 수 있다.
이 요약은 이하 상세한 설명에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 주제의 핵심 또는 필수적인 특징을 식별하기 위한 것이 아니며 청구된 주제의 범위를 제한하는데 사용되지도 않는다. 설명된 특징 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합될 수 있다.
본 개시의 실시예들의 다른 특징들 및 이점들은 다음의 도면들과 함께 고려될 때 상세한 설명을 참조함으로써 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 동일한 특징 및 구성 요소를 참조하기 위해 도면 전체에 걸쳐 사용된다.
도 1a는 본 발명의 일 실시예에 따른 어레이로 배열된 일련의 웨이트 셀을 포함하는 셀의 도식적인 레이아웃 도면이다.
도 1b는 낮은 저항 상태에 있는 제1 메모리 소자와 높은 저항 상태에 있는 제2 메모리 소자가 도시된 도 1a의 웨이트 셀들 중 하나를 도시한 개략도이다.
도 1c는 높은 저항 상태에 있는 제1 메모리 소자와 낮은 저항 상태에 있는 제2 메모리 소자가 도시된 도 1a의 웨이트 셀들 중 하나를 도시한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 다이오드의 개략도이다.
도 3은 판독 동작 중 웨이트 셀의 메모리 소자들을 통과하는 전류를 도시하는 그래프이다.
도 4a 내지 4d는 도 1a에 설명된 셀의 일 실시예의 웨이트 셀들을 프로그래밍하는 작업을 도시하는 개략도이다.
본 명세서는 MAC 연산을 수행하는 웨이트 셀의 다양한 실시예에 관한 것이다. 하나 이상의 실시예들에서, 본 개시의 웨이트 셀은 뉴로모픽 컴퓨팅 또는 머신 러닝 애플리케이션들에서 MAC 연산을 수행하는데 이용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 그러나, 본 발명은 다양한 형태로 구체화 될 수 있으며, 여기에 도시된 실시예에만 한정된 것으로 해석되어서는 안 된다. 오히려, 이들 실시예는 본 개시가 철저하고 완전하게 이루어 지도록 당업자에게 본 발명의 양태 및 특징을 충분히 전달할 수 있도록 예로써 제공된다. 따라서, 본 발명의 양상들 및 특징들의 완전한 이해를 위해 당업자에게 불필요한 프로세스들, 요소들, 및 기술들은 설명되지 않을 수 있다. 다른 언급이 없는 한, 첨부된 도면 및 상세한 설명 전반에 걸쳐 동일한 참조 부호는 동일한 요소를 나타내며, 따라서 그 설명은 반복되지 않을 수 있다.
도면에서, 소자 층 및 영역의 상대적 크기는 명확성을 위해 과장되거나 간략화 될 수 있다. "아래", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 본 명세서에서 하나의 요소 또는 특징과 도면에 도시된 바와 같은 다른 요소(들) 또는 특징(들)의 관계를 설명하기 위해 설명의 용이함을 위해 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 방위에 추가하여, 사용 또는 작동 중에 장치의 상이한 방위를 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "아래"로 기술된 요소는 다른 요소 또는 특징의 "위에" 배향 될 것이다. 따라서, "아래"의 예시적인 용어는 위와 아래의 방향 모두를 포함할 수 있다. 장치는 다른 방향으로 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술은 그에 따라 해석되어야 한다.
"제1", "제2", "제3"등의 용어는 본 명세서에서 다양한 구성요소, 영역, 층 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이들 구성요소, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되어서는 안 된다. 이들 용어는 하나의 요소, 성분, 영역, 층 또는 섹션을 다른 요소, 성분, 영역, 층 또는 섹션과 구별하기 위해 사용된다. 따라서, 이하에서 설명되는 제1 요소, 구성 요소, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어 남이 없이 제2 요소, 구성 요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
요소 또는 층이 다른 요소 또는 층 "위에", "연결되어" 또는 "결합된" 것으로 지칭될 때, 그것은 요소 또는 층에 직접 연결되거나, 또는 그에 결합 될 수 있다는 것으로 이해될 것이다. 다른 요소 또는 층, 또는 하나 이상의 개재 요소 또는 층이 존재할 수 있다. 또한, 하나의 요소 또는 층이 2개의 요소 또는 층의 "사이"에 있는 것으로 언급될 때, 2개의 요소 또는 층 사이의 유일한 요소 또는 층, 또는 하나 이상의 개재하는 요소 또는 층일 수 있음이 또한 이해될 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기위한 것이며, 본 발명을 한정하려는 것은 아니다. 본원에서 사용된 단수 형태는 문맥상 다르게 지시하지 않는 한 복수 형태를 포함하는 것으로 의도 된다. 본 명세서에서 사용되는 경우, "포함하는", "갖는" 등의 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성 요소의 존재를 특정함을 더 잘 이해할 것이다. 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들 그룹의 존재 또는 추가를 배제하지 않는다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현식은 요소 목록 앞에서 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
본 명세서에서 사용된 용어 "실질적으로", "약" 및 유사한 용어는 근사 용어로 사용되며 정도의 용어로 사용되지 않으며, 측정된 또는 계산된 값의 고유한 변화를 설명하기 위한 것이다. 당업자에 의해 인식되며 또한, 본 발명의 실시예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 언급한다. 본 명세서에서 사용된 바와 같이, 용어 "사용하다", "이용하다"는 동의어로 간주될 수 있다. 용어 "활용", "적용"과 각각 관련된다. 또한, "예시적인"이라는 용어는 예 또는 설명을 의미한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 이상적이거나 지나치게 형식적인 의미로 해석되진 않는다.
도 1a에 도시된 바에 따르면, 본 개시의 일 실시예에 따른 집적 회로(100)는 일련의 열들(102)에 배열된 일련의 웨이트 셀들(101)과 일련의 행들(103)로 구성된 크로스바 어레이(104)를 포함한다.
도시된 실시예에서, 집적 회로(100)는 크로스바 어레이(104)의 각 행들(103)에 대한 2개의 입력 라인들(
Figure pat00001
,
Figure pat00002
)(즉, 제1 입력 라인은
Figure pat00003
, 제2 입력 라인은
Figure pat00004
)을 포함하며, 아래 첨자 i는 크로스바 어레이(104)의 행(103)을 의미한다. 크로스바 어레이(104)의 각 행(103)에 대하여, 제1 및 제2 입력 라인들(
Figure pat00005
,
Figure pat00006
)은 행(103)의 웨이트 셀들(101) 각각에 연결되어 있다(예를 들어, 제1 및 제2 입력 선들(
Figure pat00007
,
Figure pat00008
)은 제1 행(103)의 웨이트 셀들(101)에 연결되어 있고, 제1 및 제2 입력 선들(
Figure pat00009
,
Figure pat00010
)은 제2 행(103)의 웨이트 셀(101)에 연결 된다.). 또한, 도시된 실시예에서, 집적 회로(100)은 크로스바 어레이(104)의 각 열들(102)에 대해 두 개의 출력 라인들(
Figure pat00011
,
Figure pat00012
)을 포함하며, 아래 첨자 j는 크로스바 어레이(104)의 열(102)를 의미한다. 각 열(102)에 대하여, 제1 및 제2 출력 라인들(
Figure pat00013
,
Figure pat00014
)은 열(102)의 웨이트 셀(101)에 연결되어 있다(예를 들어, 제1 및 제2 출력 선들(
Figure pat00015
,
Figure pat00016
)은 제1 열(102)의 웨이트 셀들(101)에 연결되어 있고, 제1 및 제2 출력 선들(
Figure pat00017
,
Figure pat00018
)은 제2 열(102)의 웨이트 셀(101)에 연결 된다.). 또한, 아래에서 보다 상세하게 설명되는 판독 동작 동안, 각 열(102)의 제1 및 제2 출력 라인들(
Figure pat00019
,
Figure pat00020
)은 접지에 연결된다.
도시된 실시예에서, 크로스바 어레이(104)의 각 웨이트 셀(101)은 두 개의 양방향 메모리 소자들(
Figure pat00021
,
Figure pat00022
)(즉, 제1 양방향 메모리 소자(
Figure pat00023
), 제2 양방향 메모리 소자(
Figure pat00024
))을 포함하며, 아래 첨자 i는 양방향 메모리 소자가 위치한 행(103)을 의미하며, 아래 첨자 j는 양방향 메모리 소자가 위치한 열(102)을 의미한다. 하나 혹은 그 이상의 실시예에서, 웨이트 셀(101)의 양방향 메모리 소자의 각(
Figure pat00025
,
Figure pat00026
)는 STT-MTJ(Spin-Transfer Torque-Magnetic Tunnel Junction)일 수 있다. 웨이트 셀들(101)의 양방향 메모리 소자들(
Figure pat00027
,
Figure pat00028
)이 MTJ들인 하나 혹은 그 이상의 실시예에서, 양방향 메모리 소자들(
Figure pat00029
,
Figure pat00030
) 각각은 고정층(105), 자유층(106), 및 고정층(105) 및 자유층(106) 사이의 스페이서층(107)(즉, 절연층)을 포함한다.
양방향 메모리 소자(
Figure pat00031
,
Figure pat00032
) 각각은, 높은 저항 상태 및 낮은 저항 상태의 두 가지 상태들을 나타낸다. 양방향 메모리 소자(
Figure pat00033
,
Figure pat00034
)의 상태들은 프로그래밍된 전류가 양방향 메모리 소자(
Figure pat00035
,
Figure pat00036
)를 통해 흐르는 방향에 기초하여 프로그램 되도록 구성된다. 예를 들어, 하나 이상의 실시예에서, 양방향 메모리 소자(
Figure pat00037
,
Figure pat00038
)들은 양방향 메모리 소자들(
Figure pat00039
,
Figure pat00040
)을 통해 제1 방향(예를 들면, 입력 라인들(
Figure pat00041
,
Figure pat00042
)로부터 출력 라인들(
Figure pat00043
,
Figure pat00044
))로 흐르는 전류에 의해 낮은 저항 상태로 프로그램 되도록 구성되고, 양방향 메모리 소자들(
Figure pat00045
,
Figure pat00046
)을 통해 제1 방향과는 반대인 제2 방향(예를 들면, 출력 라인들(
Figure pat00047
,
Figure pat00048
)로부터 입력 라인들(
Figure pat00049
,
Figure pat00050
))로 흐르는 전류에 의해 높은 저항 상태에 프로그램 되도록 구성된다. 하나 이상의 실시예에서, 높은 저항 상태의 저항은 낮은 저항 상태의 저항보다 대략 2배 내지 3배 더 클 수 있다(예를 들어, 양방향 메모리 소자들(
Figure pat00051
,
Figure pat00052
)은 약 150% 내지 약 200%의 TMR(Tunnel MagnetoResistance)을 보인다.). 양방향 메모리 소자들(
Figure pat00053
,
Figure pat00054
)이 MTJ들인 하나 이상의 실시예에서, 양방향 메모리 소자들(
Figure pat00055
,
Figure pat00056
)들은 자유층(106)의 자화가 고정층(105)의 자화와 평행할 때, 낮은 저항 상태를 보인다. 또한, 양방향 메모리 소자들(
Figure pat00057
,
Figure pat00058
)이 MTJ들인 하나 이상의 실시예에서, 양방향 메모리 소자들(
Figure pat00059
,
Figure pat00060
)은 자유층(106)의 자화와 고정층(105)의 자화가 서로 역 평행할 때, 높은 저항 상태를 보인다. 양방향 메모리 소자들(
Figure pat00061
,
Figure pat00062
)이 MTJ들인 하나 이상의 실시예들에서, 양방향 메모리 소자들(
Figure pat00063
,
Figure pat00064
)은 PMA(Perpendicular Magneto Anisotropy) 또는 IPMA(In-Plane Magneto Anisotropy)를 가질 수 있다.
도 1b 내지 1c를 참조하면, 양방향 메모리 소자들(
Figure pat00065
,
Figure pat00066
) 각각은 두 개의 단자들(108, 109 및 110, 111) 각각을 포함한다(예를 들어, 양방향 메모리 소자들(
Figure pat00067
,
Figure pat00068
) 각각은 입력 단자(108, 110) 각각을 포함하고, 출력 단자(109, 111) 각각을 포함한다.).
도 1b 내지 1c에 도시된 바와 같이, 웨이트 셀들(101) 각각에 대해, 첫 번째 입력 라인(
Figure pat00069
)은 제1 양방향 메모리 소자(
Figure pat00070
)의 입력 단자(108)에 연결 되고 제2 입력 라인(
Figure pat00071
)은 제2 양방향 메모리 소자(
Figure pat00072
)의 입력 단자(110)에 연결 된다.
도시된 일 실시예에서, 각 웨이트 셀들(101)에 대해, 제1 양방향 메모리 소자(
Figure pat00073
)의 출력 단자(109)는 제1 다이오드(112)에 의해 제1 출력 라인(
Figure pat00074
)에 연결 되고 제2 다이오드(113)에 의해 제2 출력 라인(
Figure pat00075
)에 연결 된다. 도시된 실시예에서, 제1 양방향 메모리 소자(
Figure pat00076
)의 출력 단자(109)를 제1 출력 라인(
Figure pat00077
)에 연결하는 제1 다이오드(112)는 제1 양방향 메모리 소자(
Figure pat00078
)로부터 제1 출력 라인(
Figure pat00079
)의 순방향 바이어스로 배치되고, 제1 양방향 메모리 소자(
Figure pat00080
)의 출력 단자(109)를 제2 출력 라인(
Figure pat00081
)에 연결하는 제2 다이오드(113)는 제1 양방향 메모리 소자(
Figure pat00082
)로부터 제2 출력 라인(
Figure pat00083
)의 역방향 바이어스 방향으로 배치된다.
또한, 도시된 일 실시예에서, 각 웨이트 셀들(101)에 대해, 제2 양방향 메모리 소자(
Figure pat00084
)의 출력 단자(111)는 제3 다이오드(114)에 의해 제1 출력 라인(
Figure pat00085
)에 연결 되고 제4 다이오드(115)에 의해 제2 출력 라인(
Figure pat00086
)에 연결 된다. 도시된 일 실시예에서, 제2 양방향 메모리 소자(
Figure pat00087
)의 출력 단자(111)를 제1 출력 라인(
Figure pat00088
)에 연결하는 제3 다이오드(114)는 제2 양방향 메모리 소자(
Figure pat00089
)로부터 제1 출력 라인(
Figure pat00090
)의 순방향 바이어스 방향으로 배치되고, 제2 양방향 메모리 소자(
Figure pat00091
)의 출력 단자(111)를 제2 출력 라인(
Figure pat00092
)에 연결하는 제4 다이오드(115)는 제2 양방향 메모리 소자(
Figure pat00093
)로부터 제2 출력 라인(
Figure pat00094
)의 역방향 바이어스 방향으로 배치된다.
또한, 도시된 실시예에서, 각 웨이트 셀들(101)에 대해, 제2 양방향 메모리 소자(
Figure pat00095
)의 출력 단자(111)는 제3 다이오드(114)에 의해 제1 출력 라인(
Figure pat00096
)에 연결 되고 제4 다이오드(115)에 의해 제2 출력 라인(
Figure pat00097
)에 연결 된다. 도시된 실시예에서, 제2 양방향 메모리 소자(
Figure pat00098
)의 출력 단자(111)를 제1 출력 라인(
Figure pat00099
)에 연결하는 제3 다이오드(114)는 제2 양방향 메모리 소자(
Figure pat00100
)로부터 제1 출력 라인(
Figure pat00101
)의 순방향 바이어스 방향으로 배치되고, 제2 양방향 메모리 소자(
Figure pat00102
)의 출력 단자(111)를 제2 출력 라인(
Figure pat00103
)에 연결하는 제4 다이오드(115)는 제2 양방향 메모리 소자(
Figure pat00104
)로부터 제2 출력 라인(
Figure pat00105
)의 역방향 바이어스 방향으로 배치된다.
도 2는 본 발명의 개시의 일 실시예에 따른 다이오드들(112, 113, 114, 115)중 하나를 도시한다.
도시된 실시예에서, 다이오드들(112, 113, 114, 115) 각각은 탄탈륨(tantalum)층(116), 탄탈륨층(116) 상의 탄탈륨 질화물(TaN)층(117) 및 탄탈륨 질화물층(117) 상의 탄탈륨 산화 질화물(Ta-ON)층(118)을 포함할 수 있다. 도시된 실시예에서, TaON층(118)은 금속층(119)와 연결 되고, 탄탈륨층(116)은 비아(120)에 연결 된다. 하나 이상의 실시예에서, 순방향 바이어스 다이오드(112, 114)(예를 들어, 제1 및 제3 다이오드)의 저항은 1V에서 대략 10kΩ이며, 역방향 바이어스 다이오드(113, 115)(즉, 제2 및 제4 다이오드)의 저항은 1V에서 대략 10GΩ이다. 일 실시예에서, 다이오드(112, 113, 114, 115)의 순방향 바이어스 저항에 대한 역방향 바이어스 저항의 비는 대략 106일 수 있다. 하나 이상의 실시예에서, 다이오드들(112, 113, 114, 115)는 다마싱 공정(damascene process)를 통해 제조될 수 있다. 다이오드들(112, 113, 114, 115)은 아래 상세한 기술에 따라, 양방향 메모리 소자들(
Figure pat00106
,
Figure pat00107
)의 상태들(예를 들어, 높은 저항 상태 및 낮은 저항 상태)을 프로그램하기 위한 기록 동작 동안의 sneak path 및/또는 누설을 제거하거나 최소한 감소시키도록 구성된다.
벡터-매트릭스 곱 판독 동작 동안, 도 1a 내지 1c에 도시된 바와 같이, 집적 회로(100)의 출력 라인들(
Figure pat00108
,
Figure pat00109
)은 접지에 연결된다. 하나 이상의 실시예에서, 벡터-매트릭스 곱 판독 동작은 고정된 높이의 하지만 제1 및 제2 입력 라인들(
Figure pat00110
,
Figure pat00111
)의 부호와 반대인 전압의 펄스 폭 의해 시간-인코딩된(time-encoded) 입력 벡터 값 각각에 수행된다. 입력 벡터의 값들은 양수 혹은 음수일 수 있다. 하나 이상의 실시예에서, 입력 벡터의 값들은 입력 전압의 크기에 의해 인코딩될 수 있다(예를 들어, 입력 벡터는 전압-인코딩된(potential-encoded) 것이다.). 매트릭스의 값들은 각 웨이트 셀(101)의 양방향 메모리 소자들(
Figure pat00112
,
Figure pat00113
)의 상태들에 의해 인코딩된다. 웨이트 셀(101) 각각은 웨이트 셀(101)의 두 개의 양방향 메모리 소자들(
Figure pat00114
,
Figure pat00115
)의 각각의 상태들에 의존한 양의 값, 음의 값, 또는 0값(또는 0에 상당한)을 가질 수 있다. 곱은 웨이트 셀(101)에서 아날로그로 발생하는데, 고정 적분 동안 웨이트 셀(101)로부터 출력 라인들(
Figure pat00116
,
Figure pat00117
)을 통과하는 총 전하량이 두 값들의 곱으로 맵핑된다. 동일한 출력 라인들(
Figure pat00118
,
Figure pat00119
)에 연결된 모든 웨이트 셀들(101)의 전하량들의 합은 크로스바 어레이(104)의 열(102) 곱의 합에 맵핑된다. 열(102)에서 일정 기간에 걸친 총 적분된 전하는 입력 값들과 웨이트 어레이의 벡터-매트릭스 곱의 출력 벡터의 요소를 나타낸다. 따라서, MAC 연산은 아날로그에서 수행되며, 출력은 출력 라인들(
Figure pat00120
,
Figure pat00121
)상에 쌓인 전하들의 합에 비례한다.
도 1b는 낮은 저항 상태(r)의 제1 양방향 메모리 소자(
Figure pat00122
)와 높은 저항 상태(R)의 제2 양방향 메모리 소자(
Figure pat00123
)를 도시한다(예를 들어, 제1 양방향 메모리 소자(
Figure pat00124
)에 대해, 자유층(106)의 자화는 고정층(105)의 자화와 평행하고, 제2 양방향 메모리 소자(
Figure pat00125
)에 대해, 자유층(106)의 자화는 고정층(105)의 자화와 역 평행하다.).
도 1c는 높은 저항 상태(R)의 제1 양방향 메모리 소자(
Figure pat00126
)와 낮은 저항 상태(r)의 제2 양방향 메모리 소자(
Figure pat00127
)를 도시한다(예를 들어, 제1 양방향 메모리 소자(
Figure pat00128
)에 대해, 자유층(106)의 자화는 고정층(105)의 자화와 역 평행하고, 제2 양방향 메모리 소자(
Figure pat00129
)에 대해, 자유층(106)의 자화는 고정층(105)의 자화와 평행하다.).
웨이트 셀들(101) 각각은 XNOR 비트셀로써 기능하도록 구성된다. 표 1은 양방향 메모리 소자들(
Figure pat00130
,
Figure pat00131
)의 상태들에 의존한 출력 라인들(
Figure pat00132
, )을 통한 총 전류(Itotal) XNOR 진리표를 도시한다(예를 들어, 높은-저항 상태(R) 또는 낮은-저항 상태(r) 및 입력 라인들(
Figure pat00134
,
Figure pat00135
)에 인가되는 전압들의 부호(예를 들어, +V 또는 -V)).
Figure pat00136
Figure pat00137
Figure pat00138
Figure pat00139
Figure pat00140
Figure pat00141
Figure pat00142
r R +V -V -Ismall +Ibig +
Figure pat00143
r R -V +V -Ibig +Ismall -
Figure pat00144
R R +V -V -Ibig +Ismall -
Figure pat00145
R r -V +V -Ismall +Ibig +
Figure pat00146
도 3은 MAC 판독 동작 동안 웨이트 셀(101)의 양방향 메모리 소자들(
Figure pat00147
,
Figure pat00148
)을 흐르는 전류를 도시하는 그래프이다.
도 4a 내지 4d는 웨이트 셀들(101)의 양방향 메모리 소자들(
Figure pat00149
,
Figure pat00150
)의 상태들을 프로그램하는 기록 동작(예를 들어, 높은 저항 상태(R) 또는 낮은 저항 상태(r) 중 어느 하나로 웨이트 셀(101) 각각의 양방향 메모리 소자들(
Figure pat00151
,
Figure pat00152
)을 프로그램하는 기록 동작)을 도시하는 도면이다.
하나 이상의 실시예들에서, 웨이트 셀들(101)의 양방향 메모리 소자들(
Figure pat00153
,
Figure pat00154
)의 상태들을 설정하는 기록 동작(예를 들어, 높은 저항 상태(R) 또는 낮은 저항 상태(r) 중 어느 하나로 양방향 메모리 소자들(
Figure pat00155
,
Figure pat00156
)을 설정하는 것)은 column-by-column으로 수행된다(예를 들어, 제1 열(102)에서 양방향 메모리 소자들(
Figure pat00157
,
Figure pat00158
)의 상태들이 첫 번째로 프로그램될 수 있고, 그 후 제2 열(102)에서 양방향 메모리 소자들(
Figure pat00159
,
Figure pat00160
)이 후속적으로 프로그램될 수 있다.). 예를 들어, 하나 이상의 실시예들에서, 제1 열(102)에서 웨이트 셀들(101)의 양방향 메모리 소자들(
Figure pat00161
,
Figure pat00162
)의 상태들은 역방향 바이어에서 남은 열들에 연결된 출력 라인들(
Figure pat00163
,
Figure pat00164
)을 배치해 남은 열들(102)(예를 들어, 제2 열(102) 및 집적 회로(100)의 어떤 높은 열들)에 대한 첫 번째 기록을 비활성화 함으로써 프로그램될 수 있다(예를 들어, 제2 열(102)에 연결된 제1 출력 라인(
Figure pat00165
Figure pat00166
)을 +Vprog로 설정, 제2 열(102)에 연결된 제2 출력 라인(
Figure pat00167
)을 -Vprog로 설정).
또한, 양방향 메모리 소자들(
Figure pat00168
,
Figure pat00169
)의 상태들은 양방향 메모리 소자들(
Figure pat00170
,
Figure pat00171
)을 통해 흐르는 전류의 방향에 기초하여 프로그램 되도록 구성된다. 따라서, 주어진 열(예를 들어, 제1 열(102)의 양방향 메모리 소자들(
Figure pat00172
,
Figure pat00173
))에서 양방향 메모리 소자들(
Figure pat00174
,
Figure pat00175
)의 상태들을 프로그램 하기 위해, 제1 방향으로 흐르는 전류에 의해 프로그램된 양방향 메모리 소자들이 첫 번째로 프로그램 되고, 제1 방향과 반대인 제2 방향으로 흐르는 전류에 의해 프로그램된 양방향 메모리 소자들이 순차적으로 프로그램된다. 예를 들어, 도 4a에 도시된 실시예에서, 제1 열(102)의 출력 라인들(
Figure pat00176
,
Figure pat00177
) 모두를 낮은 전압(예를 들어,
Figure pat00178
)으로 설정하고 제1 양방향 메모리 소자(
Figure pat00179
)에 연결된 입력 라인(
Figure pat00180
)을 높은 전압(예를 들어,
Figure pat00181
)으로 설정함으로써 크로스바 어레이(104)의 제1 열(102) 및 제1 행(103)의 제1 양방향 메모리 소자(
Figure pat00182
)가 낮은 저항 상태(r)로 프로그램될 수 있고, 제1 방향의 전류는 제1 양방향 메모리 소자(
Figure pat00183
)를 통해 입력 라인(
Figure pat00184
)으로부터 출력 라인(
Figure pat00185
)으로 흐른다.
또한, 도4a에 도시된 일 실시예에서, 크로스바 어레이(104)의 제1 열(102)와 제2 행(103)의 제2 양방향 메모리 소자(
Figure pat00186
)는 제1 열(102)의 출력 라인들(
Figure pat00187
,
Figure pat00188
) 모두를 낮은 전압(예를 들어,
Figure pat00189
)으로 설정하고 제2 양방향 메모리 소자(
Figure pat00190
)에 연결된 입력 라인(
Figure pat00191
)을 높은 전압(예를 들어,
Figure pat00192
)으로 설정함으로써 낮은 저항 상태(r)로 프로그램될 수 있고, 제1 방향의 전류는 제2 양방향 메모리 소자(
Figure pat00193
)를 통해 입력 라인(
Figure pat00194
)으로부터 출력 라인(
Figure pat00195
)으로 흐른다.
표 2는 양방향 소자들(
Figure pat00196
,
Figure pat00197
)을 통해 입력 라인들(
Figure pat00198
,
Figure pat00199
)로부터 출력 라인(
Figure pat00200
,
Figure pat00201
) 방향으로 전류가 흐름으로써 제1 열(102)의 양방향 소자들(
Figure pat00202
,
Figure pat00203
)의 상태를 프로그램하는 입력 라인들(
Figure pat00204
,
Figure pat00205
)과 출력 라인들(
Figure pat00206
,
Figure pat00207
)에 적용되는 전압들의 값을 도시한다.
Line Value Effect
Figure pat00208
Figure pat00209
 양방향 웨이트 소자(
Figure pat00210
)를 낮은 저항 상태(r)로 설정한다.
Figure pat00211
Figure pat00212
Figure pat00213
를 가로지르는 전류가 없다.
Figure pat00214
Figure pat00215
Figure pat00216
를 가로지르는 전류가 없다.
Figure pat00217
Figure pat00218
 양방향 웨이트 소자(
Figure pat00219
)를 낮은 저항 상태(r)로 설정한다.
Figure pat00220
Figure pat00221
 제2 방향으로 흐르는 전류에 의한 높은 저항 상태로 프로그램될 제1 열의 양방향 웨이트 소자들(
Figure pat00222
)에 대한 기록을 비활성화 한다.
Figure pat00223
Figure pat00224
 제1 방향으로 흐르는 전류에 의한 낮은 저항 상태로 프로그램될 제1 열의 양방향 웨이트 소자들(
Figure pat00225
)에 대한 기록을 활성화 한다.
Figure pat00226
Figure pat00227
 제2 열의 양방향 웨이트 소자들(
Figure pat00228
)에 대한 기록을 비활성화 한다.
Figure pat00229
Figure pat00230
 제2 열의 양방향 웨이트 소자들(
Figure pat00231
)에 대한 기록을 비활성화 한다.
도 4b에 도시된 실시예에 따르면, 남은 제1 열(102)의 양방향 메모리 소자(예를 들어, 제1 열(102)의 제2 양방향 메모리 소자(
Figure pat00232
)와 크로스바 어레이(104)의 제1 행(103), 제1 열(102)의 제1 양방향 메모리 소자(
Figure pat00233
) 및 크로스바 어레이(104)의 제2 행(103))는 높은 저항 상태(R)로 프로그램될 수 있다. 예를 들어, 도시된 일 실시예에서, 제1 열(102)의 제2 양방향 메모리 소자(
Figure pat00234
) 및 크로스바 어레이(104)의 제1 행(103)은 제1 열(102)의 출력 라인들(
Figure pat00235
,
Figure pat00236
) 모두를 높은 전압(예를 들어,
Figure pat00237
)으로 설정하고, 제2 양방향 메모리 소자(
Figure pat00238
)에 연결된 입력 라인(
Figure pat00239
)을 낮은 전압(예를 들어,
Figure pat00240
)으로 설정함으로써 높은 저항 상태(R)로 프로그램될 수 있고, 전류는 제2 양방향 메모리 소자(
Figure pat00241
)를 통해 출력 라인(
Figure pat00242
)으로부터 입력 라인(
Figure pat00243
)의 제2 방향(제1 방향과 반대 방향)으로 흐른다.
또한, 도 4b에 도시된 일 실시예에서, 제1 열(102)의 제1 양방향 메모리 소자(
Figure pat00244
) 및 크로스바 어레이(104)의 제2 행(103)은 제1 열(102)의 출력 라인들(
Figure pat00245
,
Figure pat00246
) 모두를 높은 전압(예를 들어,
Figure pat00247
)으로 설정하고, 제1 양방향 메모리 소자(
Figure pat00248
)에 연결된 입력 라인(
Figure pat00249
)을 낮은 전압(예를 들어,
Figure pat00250
)으로 설정함으로써 높은 저항 상태(R)로 프로그램될 수 있고, 전류는 제1 양방향 메모리 소자(
Figure pat00251
)를 통해 출력 라인(
Figure pat00252
)으로부터 입력 라인(
Figure pat00253
)의 제2 방향으로 흐른다.
아래 표 3은 출력 라인(
Figure pat00254
Figure pat00255
)으로부터 입력 라인들(
Figure pat00256
,
Figure pat00257
) 방향으로 양방향 소자들(
Figure pat00258
,
Figure pat00259
)을 통해 전류가 흐름으로써 제1 열(102)의 양방향 소자들(
Figure pat00260
,
Figure pat00261
)의 상태를 프로그램 하기 위해 입력 라인들(
Figure pat00262
,
Figure pat00263
)과 출력 라인들(
Figure pat00264
,
Figure pat00265
)에 인가되는 전압 값을 도시한다.
Line Value Effect
Figure pat00266
Figure pat00267
Figure pat00268
을 가로지르는 전류가 없다.
Figure pat00269
Figure pat00270
 양방향 웨이트 소자(
Figure pat00271
)를 높은 저항 상태(R)로 설정한다.
Figure pat00272
Figure pat00273
 양방향 웨이트 소자(
Figure pat00274
)를 높은 저항 상태(R)로 설정한다.
Figure pat00275
Figure pat00276
Figure pat00277
을 가로지르는 전류가 없다.
Figure pat00278
Figure pat00279
 제2 방향으로 흐르는 전류에 의해 높은 저항 상태로 프로그래밍될 수 있는 제1 열의 양방향 웨이트 소자들(
Figure pat00280
)에 대한 기록을 활성화 한다.
Figure pat00281
Figure pat00282
 제1 방향으로 흐르는 전류에 의해 낮은 저항 상태로 프로그램되는 제1 열의 양방향 웨이트 소자들(
Figure pat00283
)에 대한 기록을 비활성화 한다.
Figure pat00284
Figure pat00285
 제2 열의 양방향 웨이트 소자들(
Figure pat00286
)에 대한 기록을 비활성화 한다.
Figure pat00287
Figure pat00288
 제2 열의 양방향 웨이트 소자들(
Figure pat00289
)에 대한 기록을 비활성화 한다.
도 4c, 4d에 따르면, 제2 열(102)의 웨이트 셀들(101)의 양방향 메모리 소자들(
Figure pat00290
,
Figure pat00291
,
Figure pat00292
,
Figure pat00293
)의 상태들은 역방향 바이어스에서 남은 열들에 연결된 출력 라인들(
Figure pat00294
,
Figure pat00295
)을 배치함으로써 남은 열들(102)(예를 들면, 제1 열(102)과 제2 열(102)이 아닌 어느 열들(102))에 대한 기록 동작을 비활성화함으로써 프로그램될 수 있다(예를 들면, 제1 열(102)에 연결된 제1 출력 라인(
Figure pat00296
)을 +Vprog로 설정하고 제1 열(102)에 연결된 제2 출력 라인(
Figure pat00297
)을 -Vprog로 설정).
도 4c에 따르면, 제2 열(102)의 제2 양방향 메모리 소자(
Figure pat00298
) 및 크로스바 어레이(104)의 제1 행(103)은 제2 열(102)의 출력 라인들(
Figure pat00299
,
Figure pat00300
) 모두를 낮은 전압(예를 들어,
Figure pat00301
)으로 설정하고, 제2 양방향 메모리 소자(
Figure pat00302
)에 연결된 입력 라인(
Figure pat00303
)을 높은 전압(예를 들어,
Figure pat00304
)으로 설정함으로써 낮은 저항 상태(r)로 프로그램될 수 있고, 전류는 제2 양방향 메모리 소자(
Figure pat00305
)를 통해 입력 라인(
Figure pat00306
)으로부터 출력 라인(
Figure pat00307
)의 제1 방향으로 흐른다.
아래 표 4는 입력 라인(
Figure pat00308
)으로부터 출력 라인(
Figure pat00309
) 방향으로 양방향 소자(
Figure pat00310
)를 통해 전류가 흐름으로써 제2 열(102)의 양방향 소자(
Figure pat00311
)의 상태를 프로그램 하기 위해 입력 라인들(
Figure pat00312
,
Figure pat00313
)과 출력 라인들(
Figure pat00314
,
Figure pat00315
)에 인가되는 전압 값을 도시한다.
Line Value Effect
Figure pat00316
Figure pat00317
Figure pat00318
를 가로지르는 전류가 없다.
Figure pat00319
Figure pat00320
 양방향 웨이트 소자(
Figure pat00321
)를 낮은 저항 상태(r)로 설정한다.
Figure pat00322
Figure pat00323
Figure pat00324
를 가로지르는 전류가 없다.
Figure pat00325
Figure pat00326
Figure pat00327
를 가로지르는 전류가 없다.
Figure pat00328
Figure pat00329
 제1 열의 양방향 웨이트 소자들(
Figure pat00330
)에 대한 작동을 비활성화 한다.
Figure pat00331
Figure pat00332
 제1 열의 양방향 웨이트 소자들(
Figure pat00333
)에 대한 기록을 비활성화 한다.
Figure pat00334
Figure pat00335
 제2 방향으로 흐르는 전류에 의해 높은 저항 상태로 프로그램되는 양방향 웨이트 소자들(
Figure pat00336
) 에 대한 기록을 비활성화 한다.
Figure pat00337
Figure pat00338
 제1 방향으로 흐르는 전류에 의해 낮은 저항 상태로 프로그램되는 양방향 웨이트 소자들 (
Figure pat00339
)에 대한 기록을 활성화 한다.
도 4d에 도시된 일 실시예에 따르면, 남은 제2 열(102)의 양방향 메모리 소자(예를 들어, 제2 열(102)의 제1 양방향 메모리 소자(
Figure pat00340
)와 크로스바 어레이(104)의 제1 행(103), 제2 열(102)의 제1, 제2 양방향 메모리 소자들(
Figure pat00341
,
Figure pat00342
) 및 크로스바 어레이(104)의 제2 행(103))는 높은 저항 상태(R)로 프로그램될 수 있다.
예를 들어, 도시된 일 실시예에서, 제2 열(102)의 제1 양방향 메모리 소자(
Figure pat00343
) 및 크로스바 어레이(104)의 제1 행(103)은 제2 열(102)의 출력 라인들(
Figure pat00344
,
Figure pat00345
) 모두를 높은 전압(예를 들어,
Figure pat00346
)으로 설정하고, 제1 양방향 메모리 소자(
Figure pat00347
)에 연결된 입력 라인(
Figure pat00348
)을 낮은 전압(예를 들어,
Figure pat00349
)으로 설정함으로써 높은 저항 상태(R)로 프로그램될 수 있고, 전류는 제1 양방향 메모리 소자(
Figure pat00350
)를 통해 출력 라인(
Figure pat00351
)으로부터 입력 라인(
Figure pat00352
)의 제2 방향(제1 방향과 반대 방향)으로 흐른다.
또한, 도 4d에 도시된 일 실시예에서, 제2 열(102)의 제1, 제2 양방향 메모리 소자들(
Figure pat00353
,
Figure pat00354
) 및 크로스바 어레이(104)의 제2 행(103)은 제2 열(102)의 출력 라인들(
Figure pat00355
,
Figure pat00356
) 모두를 높은 전압(예를 들어,
Figure pat00357
)으로 설정하고, 제1, 제2 양방향 메모리 소자들(
Figure pat00358
,
Figure pat00359
)에 연결된 입력 라인들(
Figure pat00360
Figure pat00361
) 각각을 낮은 전압(예를 들어,
Figure pat00362
)으로 설정함으로써 높은 저항 상태(R)로 프로그램될 수 있고, 전류는 제1 양방향 메모리 소자(
Figure pat00363
)를 통해 출력 라인(
Figure pat00364
)으로부터 입력 라인(
Figure pat00365
)의 제2 방향으로 흐르고, 전류는 제2 양방향 메모리 소자(
Figure pat00366
)를 통해 출력 라인(
Figure pat00367
)으로부터 입력 라인(
Figure pat00368
)의 제2 방향으로 흐른다.
아래 표 5은 출력 라인(
Figure pat00369
)으로부터 입력 라인들(
Figure pat00370
,
Figure pat00371
Figure pat00372
) 방향으로 양방향 소자들(
Figure pat00373
,
Figure pat00374
,
Figure pat00375
)을 통해 전류가 흐름으로써 제2 열(102)의 양방향 소자들(
Figure pat00376
,
Figure pat00377
,
Figure pat00378
)의 상태들을 프로그램 하기 위해 입력 라인들(
Figure pat00379
,
Figure pat00380
)과 출력 라인들(
Figure pat00381
,
Figure pat00382
)에 인가되는 전압 값을 도시한다.
Line Value Effect
Figure pat00383
Figure pat00384
 양방향 웨이트 소자(
Figure pat00385
)를 높은 전압 상태(R)로 설정한다.
Figure pat00386
Figure pat00387
Figure pat00388
를 가로지르는 전류가 없다.
Figure pat00389
Figure pat00390
 양방향 웨이트 소자(
Figure pat00391
)를 높은 저항 상태(R)로 설정한다.
Figure pat00392
Figure pat00393
 양방향 웨이트 소자(
Figure pat00394
)를 높은 저항 상태(R)로 설정한다.
Figure pat00395
Figure pat00396
 제1 열의 양방향 웨이트 소자들(
Figure pat00397
)에 대한 기록을 비활성화한다.
Figure pat00398
Figure pat00399
 제1 열의 양방향 웨이트 소자들(
Figure pat00400
)의 기록을 비활성화한다.
Figure pat00401
Figure pat00402
 제2 방향으로 흐르는 전류에 의해 높은 저항 상태로 프로그램될 양방향 웨이트 소자들(
Figure pat00403
)에 대한 기록을 활성화한다.
Figure pat00404
Figure pat00405
 Disables writing to bi-directional weight elements 제1 방향으로 흐르는 전류에 의해 낮은 저항 상태로 프로그램될 양방향 웨이트 소자들(
Figure pat00406
)에 대한 기록을 비활성화한다.
상술한 양방향 웨이트 소자들(
Figure pat00407
,
Figure pat00408
)의 상태들을 프로그래밍하는 작업은 크로스바 어레이(104)의 열들(102)의 각각에 대해 반복될 것이다. 양방향 웨이트 소자들(
Figure pat00409
,
Figure pat00410
)이 MAC 동작에 사용될 수 있는 바람직한 매트릭스의 값들에 의존하는 낮은 저항 상태들 및 높은 저항 상태들의 어떤 결합으로든 프로그램 될 수 있다는 것이 당업자에게 이해 될 것이다. 도 4a 내지 4d에 도시된 실시예는, 열(102) 각각에 대해, 양방향 메모리 소자들(
Figure pat00411
,
Figure pat00412
)의 일부는 입력 라인들로부터 출력 라인들을 향한 제1 방향으로 흐르는 전류에 의해 제1 상태(예를 들어, 낮은 저항 상태)로 첫 번째로 프로그램되고, 남은 양방향 메모리 소자들은 출력 라인들로부터 입력라인들을 향한 제2 방향으로 흐르는 전류에 의해 제2 상태(예를 들어, 높은 저항 상태)로 순차적으로 프로그램된다. 하나 이상의 실시예들에서, 크로스바 어레이(104)의 열들(102) 각각에 대해, 양방향 메모리 소자들(
Figure pat00413
,
Figure pat00414
)의 일부는 출력 라인들로부터 입력 라인들을 향한 제2 방향으로 흐르는 전류에 의해 제1 상태(예를 들어, 높은 저항 상태)로 첫 번째로 프로그램되고, 남은 양방향 메모리 소자들(
Figure pat00415
,
Figure pat00416
)은 입력 라인들로부터 출력 라인들을 향한 제1 방향으로 흐르는 전류에 의해 제2 상태(예를 들어, 낮은 저항 상태)로 순차적으로 프로그램된다.
100: 집적 회로 101: 웨이트 셀
102: 열 103: 행
104: 크로스바 어레이 105: 고정층
106: 자유층 107: 스페이서층
108, 109, 110, 111: 단자(terminal)
112, 113, 114, 115: 다이오드
116: 탄탈륨층 117: 탄탈륨 질화물층
118: 탄탈륨 산화 질화물층
120: 비아(via)

Claims (20)

  1. 제1 단자와 제2 단자를 포함하고, 제1 저항 상태와 상기 제1 저항 상태와 다른 제2 저항 상태 사이를 스위칭하는 제1 양방향 메모리 소자;
    상기 제1 단자에 연결된 제1 입력 라인;
    상기 제2 단자를 제1 출력 라인에 연결하고, 상기 제1 양방향 메모리 소자로부터 상기 제1 출력 라인의 순방향 바이어스(forward bias)로 배치된 제1 다이오드;
    제3 단자와 제4 단자를 포함하고, 상기 제1 저항 상태와 상기 제2 저항 상태 사이를 스위칭하는 제2 양방향 메모리 소자;
    상기 제2 양방향 메모리 소자의 상기 제3 단자에 연결된 제2 입력 라인;
    상기 제2 양방향 메모리 소자의 상기 제4 단자를 제2 출력 라인에 연결하고, 상기 제2 양방향 메모리 소자로부터 상기 제2 출력 라인의 역방향 바이어스(reverse bias)로 배치된 제2 다이오드;
    상기 제1 양방향 메모리 소자의 상기 제2 단자를 상기 제2 출력 라인에 연결하고, 상기 제1 양방향 메모리 소자로부터 상기 제2 출력 라인의 역방향 바이어스로 배치된 제3 다이오드; 및
    상기 제2 양방향 메모리 소자의 상기 제4 단자를 상기 제1 출력 라인에 연결하고, 상기 제2 양방향 메모리 소자로부터 상기 제1 출력 라인의 순방향 바이어스로 배치된 제4 다이오드를 포함하는 웨이트 셀.
  2. 제 1항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들 각각은, 고정층(pinned layer) 및 자유층(free layer)을 포함하는 MTJ(Magnetic Tunnel Junction)인 웨이트 셀.
  3. 제 2항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들 각각의 상기 MTJ는 수직 자기 이방성(perpendicular magneto anisotropy)을 갖는 웨이트 셀.
  4. 제 3항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들은 동일한 층(layer)에 위치하고, 상기 고정층들의 자화들(magnetizations)이 위 또는 아래를 향하는 웨이트 셀.
  5. 제 2항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들 각각의 상기 MTJ는 면-내 자기 이방성(in-plane magneto anisotropy)을 갖는 웨이트 셀.
  6. 제 5항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들은 동일한 층에 위치하고, 상기 제1 및 제2 양방향 메모리 소자들의 상기 고정층들의 자화들이 서로 평행하게 배향된 웨이트 셀.
  7. 제 2항에 있어서,
    상기 제1 양방향 메모리 소자의 상기 MTJ와 상기 제2 양방향 메모리 소자의 상기 MTJ는 웨이트 셀의 상이한 층들에 있는 웨이트 셀.
  8. 제 1항에 있어서,
    상기 제1 내지 제4 다이오드들 각각은 탄탈륨(tantalum)층, 상기 탄탈륨층 상의 탄탈륨 질화물(tantalum nitride)층, 및 상기 탄탈륨 질화물층 상의 탄탈륨 산화 질화물(tantalum oxy nitride)층을 포함하는 웨이트 셀.
  9. 제 1항에 있어서,
    상기 제1 내지 제4 다이오드들 중 적어도 하나의 순방향 바이어스 저항에 대한 역방향 바이어스 저항의 비는 106인 웨이트 셀.
  10. 복수의 열과 행 들을 갖는 크로스바 어레이(crossbar array) 내에 배치된 복수의 웨이트 셀;
    제1 및 제2 입력 라인을 포함하고, 상기 복수의 행들의 각 행에 대한 입력 라인들 쌍; 및
    제1 및 제2 출력 라인을 포함하고, 상기 복수의 열들의 각 열에 대한 출력 라인들 쌍을 포함하되,
    상기 복수의 웨이트 셀들의 각 웨이트 셀은,
    제1 단자와 제2 단자를 포함하고, 제1 저항 상태와 상기 제1 저항 상태와 다른 제2 저항 상태 사이를 스위칭하는 제1 양방향 메모리 소자와,
    제3 단자와 제4 단자를 포함하고, 상기 제1 저항 상태와 상기 제2 저항 상태 사이를 스위칭하는 제2 양방향 메모리 소자와,
    상기 제2 단자를 상기 출력 라인들 쌍 각각의 상기 제1 출력 라인에 연결하고, 상기 제1 양방향 메모리 소자로부터 상기 제1 출력 라인의 순방향 바이어스로 배치된 제1 다이오드와,
    상기 제2 양방향 메모리 소자의 상기 제4 단자를 상기 출력 라인들 쌍 각각의 상기 제2 출력 라인에 연결하고, 상기 제2 양방향 메모리 소자로부터 상기 제2 출력 라인의 역방향 바이어스로 배치된 제2 다이오드와,
    상기 제1 양방향 메모리 소자의 상기 제2 단자를 상기 제2 출력 라인에 연결하고, 상기 제1 양방향 메모리 소자로부터 상기 제2 출력 라인의 역방향 바이어스 방향으로 배치된 제3 다이오드와,
    상기 제2 양방향 메모리 소자의 상기 제4 단자를 상기 제1 출력 라인에 연결하고, 상기 제2 양방향 메모리 소자로부터 상기 제1 출력 라인의 순방향 바이어스로 배치된 제4 다이오드를 포함하는 집적 회로.
  11. 제 10항에 있어서,
    상기 복수의 웨이트 셀들 각각의 상기 제1 및 제2 양방향 메모리 소자들은 고정층 및 자유층을 포함하는 MTJ인 집적 회로.
  12. 제 11항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들 각각의 상기 MTJ는 수직 자기 이방성을 갖는 집적 회로.
  13. 제 11항에 있어서,
    상기 제1 및 제2 양방향 메모리 소자들 각각의 상기 MTJ는 면-내 자기 이방성을 갖는 집적 회로.
  14. 제10 항의 집적 회로를 이용하여 MAC(Multiply and ACcumulate) 연산을 수행하는 방법으로써,
    판독(read) 동작을 수행하는 것을 포함하되,
    상기 판독 동작을 수행하는 것은,
    입력 라인들 쌍 각각에 입력들의 벡터를 공급하고,
    출력 라인들 쌍 각각을 접지에 고정하고,
    상기 입력들의 벡터와 매트릭스 값들의 곱을 계산하는 것을 포함하고,
    상기 매트릭스 값들은 상기 복수의 웨이트 셀들의 각 웨이트 셀의 상기 제1 및 제2 양방향 웨이트 소자들의 저항 상태들에 의해 인코딩되는 연산 수행 방법.
  15. 제 14항에 있어서,
    상기 입력들의 벡터를 공급하는 것은 입력 라인들 쌍 각각에 대해 상기 제1 및 제2 입력 라인들에 반대 부호들을 갖는 고정 전위들의 시간-인코딩(time-encoded)된 펄스들을 공급하는 것을 포함하는 연산 수행 방법.
  16. 제 14항에 있어서,
    상기 입력들의 벡터를 공급하는 것은 입력 라인들 쌍 각각에 대해 상기 제1 및 제2 입력 라인들에 포텐셜-인코딩(potential-encoded)된 값들을 공급하는 것을 포함하는 연산 수행 방법.
  17. 제 14항에 있어서,
    상기 복수의 웨이트 셀들 각각의 상기 제1 양방향 메모리 소자들을 높은 저항 상태 또는 낮은 저항 상태로 프로그래밍하고, 상기 제2 양방향 메모리 소자들을 높은 저항 상태 또는 낮은 저항 상태로 프로그래밍하는 기록(write) 동작을 수행하는 것을 더 포함하는 연산 수행 방법.
  18. 제 17항에 있어서,
    상기 기록 동작을 수행하는 것은,
    상기 제1 열의 상기 각 웨이트 셀들의 상기 제1 양방향 메모리 소자들을 상기 높은 저항 상태 또는 상기 낮은 저항 상태로 프로그래밍하고 상기 제2 양방향 메모리 소자들을 상기 높은 저항 상태 또는 상기 낮은 저항 상태로 프로그래밍하 것과,
    이어서 상기 제2 열의 상기 각 웨이트 셀들의 상기 제1 양방향 메모리 소자들을 상기 높은 저항 상태 또는 상기 낮은 저항 상태로 프로그래밍하고 제2 양방향 메모리 소자들을 상기 높은 저항 상태 또는 상기 낮은 저항 상태로 프로그래밍하는 것을 포함하는 연산 수행 방법.
  19. 제 18항에 있어서,
    상기 제1 열의 상기 각 웨이트 셀들의 상기 제1 및 제2 양방향 메모리 소자들을 프로그래밍하는 것은,
    역방향 바이어스 내에서 상기 제2 열에 대한 상기 출력 라인들 쌍을 설정함으로써 상기 제2 열의 상기 각 웨이트 셀들의 상기 제1 및 제2 양방향 메모리 소자로의 기록을 비활성화(disabling)하는 것을 포함하는 연산 수행 방법.
  20. 제 19항에 있어서,
    상기 제1 열의 상기 각 웨이트 셀들의 상기 제1 및 제2 양방향 메모리 소자들을 프로그래밍하는 것은,
    상기 입력 라인들로부터 상기 출력 라인들의 제1 방향으로 흐르는 전류에 의해 상기 제1 열 내의 상기 웨이트 셀들의 상기 제1 및 제2 양방향 메모리 소자들의 일부를 프로그래밍하는 것과,
    상기 출력 라인들로부터 상기 입력라인들의 제2 방향으로 흐르는 전류에 의해 상기 제1 열 내의 상기 웨이트 셀들의 상기 제1 및 제2 양방향 메모리 소자들의 남은 일부를 프로그래밍하는 것을 더 포함하는 연산 수행 방법.
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