KR20190058239A - Multilayer ceramic capacitor and method of manufacturing the same - Google Patents

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Abstract

According to an aspect of the present invention, provided is a multi-layered ceramic capacitor which comprises: a body including a dielectric layer and an internal electrode; and an external electrode disposed on one surface of the body. The external electrode includes: a first electrode layer disposed on one surface of the body, being in contact with the internal electrode, and including titanium nitride (TiN); and a second electrode layer disposed on the first electrode layer.

Description

적층 세라믹 커패시터 및 그 제조방법{MULTILAYER CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic capacitor,

본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a manufacturing method thereof.

적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitr)의 소형화와 고 용량화 추세에 따라 적층 세라믹 커패시터의 유효 부피율(전체 부피대비 용량에 기여하는 부피의 비율)을 증가 시키는 것에 대한 중요성이 높아지고 있다. Increasing the importance of increasing the effective volume ratio of multilayer ceramic capacitors (the ratio of the volume contributing to total volume to capacity) with the trend toward miniaturization and high capacity of multilayer ceramic capacitors (MLCC).

종래에는 외부 전극을 형성할 때 도전성 금속이 포함된 페이스트를 사용하여, 바디의 내부 전극이 노출된 면을 페이스트에 딥핑(dipping)하는 방법이 주로 사용되었다.Conventionally, a method of dipping the exposed surface of the internal electrode of the body into a paste by using a paste containing a conductive metal when forming the external electrode has been mainly used.

하지만 딥핑(dipping) 공법에 의하여 형성된 외부 전극은 외부 전극의 두께가 균일하지 않고, 바디의 모서리 부분에는 외부 전극이 너무 얇게 형성되는 반면, 다른 부분은 외부 전극이 너무 두껍게 형성되었다. 이로 인해, 유효 부피율을 높게 확보하기 어려울 뿐만 아니라, 적층 세라믹 커패시터의 연결성 및 실장성을 높이기 위해 외부 전극에 도금층을 형성할 때, 도금액이 바디의 내측으로 침투되는 되어 적층 세라믹 커패시터의 신뢰성이 감소하는 문제가 있었다.However, the thickness of the outer electrode formed by the dipping method is not uniform, and the outer electrode is formed too thin at the corner of the body, while the outer electrode is formed too thick. Therefore, it is difficult to secure a high effective volume ratio. In addition, when the plating layer is formed on the external electrode in order to improve the connectivity and mounting property of the multilayer ceramic capacitor, the reliability of the multilayer ceramic capacitor is reduced due to penetration of the plating liquid into the inside of the body. There was a problem.

본 발명의 일 목적 중 하나는, 적층 세라믹 커패시터의 바디에 얇고 치밀한 1차 전극층을 형성함으로써, 외부 전극의 두께가 얇아도 충분한 내습 신뢰성을 확보할 수 있으며, 유효 부피율을 향상시킬 수 있는 적층 세라믹 커패시터를 제공하고자 한다. One of the objects of the present invention is to provide a multilayer ceramic capacitor in which a thin and dense primary electrode layer is formed in the body of a multilayer ceramic capacitor, thereby ensuring sufficient moisture and moisture reliability even when the thickness of the external electrode is thin, Capacitor.

본 발명의 일 측면은, 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하고, 상기 외부전극은, 상기 바디의 일면에 배치되며 상기 내부 전극과 접촉되고 질화티탄(TiN)을 포함하는 제1 전극층; 및 상기 제1 전극층 상에 배치되는 제2 전극층;을 포함하는 적층 세라믹 커패시터를 제공한다. According to an aspect of the present invention, there is provided a plasma display panel comprising a body including a dielectric layer and an internal electrode, and an external electrode disposed on one side of the body, wherein the external electrode is disposed on one surface of the body, (TiN); And a second electrode layer disposed on the first electrode layer.

본 발명의 다른 일 측면은, 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계; 상기 바디의 전면에 원자층 증착(Atomic Layer Depositon) 공법으로 질화티탄(TiN)을 포함하는 제1 전극층을 형성하는 단계; 상기 제1 전극층이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층을 형성하는 단계; 및 상기 제2 전극층이 형성된 바디에서 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계;를 포함하는 적층형 커패시터의 제조방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing a plasma display panel, comprising: preparing a body including a dielectric layer and an internal electrode; Forming a first electrode layer including titanium nitride (TiN) on an entire surface of the body by an atomic layer deposition method; Forming a second electrode layer on a portion of the body where the first electrode layer is formed, on which the first and second external electrodes are to be formed; And etching the exposed portion of the first electrode layer in the body having the second electrode layer to remove the exposed portion of the first electrode layer.

본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 적층 세라믹 커패시터의 바디에 얇고 치밀한 1차 전극층을 형성함으로써, 외부 전극의 두께가 얇아도 충분한 내습 신뢰성을 확보할 수 있으며, 유효 부피율을 향상시킬 수 있다. The multilayer ceramic capacitor according to an embodiment of the present invention can form a thin and dense primary electrode layer in the body of the multilayer ceramic capacitor, so that even when the thickness of the external electrode is thin, it is possible to secure sufficient moisture and moisture reliability, have.

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다.
도 3은 도 2의 A 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 4는 도 2의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 5는 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다.
도 7 내지 10은 본 발명의 다른 일 측면인 적층 세라믹 커패시터의 제조 방법의 각 단계를 개략적으로 도시한 사시도이다.
FIG. 1 schematically shows a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.
Fig. 2 schematically shows a cross-sectional view of II 'in Fig.
Fig. 3 schematically shows a cross-sectional view of an enlarged view of part A of Fig.
Fig. 4 schematically shows a cross-sectional view of an enlarged portion B in Fig.
5 is a schematic cross-sectional view of a portion B of a multilayer ceramic capacitor according to another embodiment of the present invention.
6 is a schematic cross-sectional view of a portion B of a multilayer ceramic capacitor according to another embodiment of the present invention.
7 to 10 are perspective views schematically showing steps of a method of manufacturing a multilayer ceramic capacitor according to another aspect of the present invention.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided for a more complete description of the present invention to the ordinary artisan. Accordingly, the shapes, sizes, etc. of the elements in the drawings may be exaggerated for clarity. In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. It is to be understood that, although the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be described using the symbols. Further, throughout the specification, when an element is referred to as " including " an element, it means that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.

도면에서 X 방향은 제1 방향 또는 길이방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.In the drawing, the X direction may be understood as a first direction or a longitudinal direction, a Y direction as a second direction or a width direction, a Z direction as a third direction, a thickness direction, or a lamination direction, but is not limited thereto.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1의 I-I`의 단면도를 개략적으로 도시한 것이다. 도 3은 도 2의 A 부분을 확대한 단면도를 개략적으로 도시한 것이다. 도 4는 도 3의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다. FIG. 1 schematically shows a perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention. Fig. 2 schematically shows a cross-sectional view taken along the line I-I 'in Fig. Fig. 3 schematically shows a cross-sectional view of an enlarged view of part A of Fig. Fig. 4 schematically shows a cross-sectional view of an enlarged portion B in Fig.

이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)에 대해 설명하도록 한다.Hereinafter, a multilayer ceramic capacitor 100 according to an embodiment of the present invention will be described with reference to FIGS. 1 to 4. FIG.

도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디(110)의 외측에 배치된 제1 및 제2 외부 전극(130, 140)을 포함한다.1, a multilayer ceramic capacitor 100 according to an embodiment of the present invention includes a body 110 and first and second external electrodes 130 and 140 disposed outside the body 110 .

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다. The body 110 has first and second surfaces 1 and 2 opposed to each other in the thickness direction (Z direction), first and second surfaces 1 and 2 connected to the first and second surfaces 1 and 2, And are connected to the third and fourth faces 3 and 4 and the first and second faces 1 and 2 and are connected to the third and fourth faces 3 and 4 and are connected to each other in the longitudinal direction And may have opposing fifth and sixth surfaces 5,6.

도 2를 참조하면, 바디(110)는 유전체층(111)과 유전체층(111)을 사이에 두고 상기 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 배치되는 내부 전극(121, 122)을 포함한다. 2, the body 110 includes internal electrodes 121 and 122 disposed alternately through the third and fourth surfaces 3 and 4 with a dielectric layer 111 therebetween and a dielectric layer 111 interposed therebetween, .

바디(110)는 복수의 유전체층(111)을 두께(Z) 방향으로 적층한 다음 소성하여 형성되며, 이러한 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다. The body 110 is formed by laminating a plurality of dielectric layers 111 in the thickness Z direction and then firing the body 110. The shape and dimensions of the body 110 and the number of stacked layers of the dielectric layer 111 are shown in this embodiment But is not limited thereto.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. The plurality of dielectric layers 111 forming the body 110 are in a baked state and the boundaries between the adjacent dielectric layers 111 can be integrated so as to be difficult to confirm without using a scanning electron microscope (SEM) have.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The raw material for forming the dielectric layer 111 is not particularly limited as long as sufficient electrostatic capacity can be obtained, for example, it may be a barium titanate (BaTiO 3 ) powder. A variety of ceramic additives, organic solvents, plasticizers, binders, dispersants and the like may be added to the powder of the barium titanate (BaTiO 3 ) according to the purpose of the present invention.

내부 전극(121, 122)은 제3 면(3)을 통해 노출되는 제1 내부 전극(121)과 제4 면(4)을 통해 노출되는 제2 내부 전극(122)을 포함할 수 있다. The internal electrodes 121 and 122 may include a first internal electrode 121 exposed through the third surface 3 and a second internal electrode 122 exposed through the fourth surface 4.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.The first and second internal electrodes 121 and 122 are a pair of electrodes having different polarities and are electrically insulated from each other by a dielectric layer 111 disposed in the middle.

제1 및 제2 내부 전극(121, 122)은 바디(110)의 길이 방향(X 방향)의 제3 및 제4 면(3, 4)으로 교대로 노출됨으로써, 바디(110)의 외측에 배치되는 제1 및 제2 외부 전극(130, 140)과 각각 연결된다.The first and second internal electrodes 121 and 122 are alternately exposed to the third and fourth surfaces 3 and 4 in the longitudinal direction (X direction) of the body 110, And the first and second external electrodes 130 and 140, respectively.

제1 및 제 2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.The thickness of the first and second internal electrodes 121 and 122 may be determined depending on the application.

예를 들어, 제1 및 제2 내부 전극(121, 122)의 폭은 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위를 만족하도록 형성할 수 있으나, 반드시 이에 제한되는 것은 아니다. For example, the widths of the first and second internal electrodes 121 and 122 may be formed to satisfy the range of 0.2 to 1.0 μm in consideration of the size of the body 110, but are not limited thereto.

제1 및 제2 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 이들의 합금의 도전성 금속을 포함할 수 있다.The first and second internal electrodes 121 and 122 may be formed of a single material such as nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), lead (Pb) And may include a conductive metal.

바디(110)의 상부 및 하부에는 각각 내부 전극이 형성되지 않은 유전체층을 적층하여 형성되는 커버층(112)을 포함할 수 있다. 커버층(112)은 외부 충격에 대해 적층 세라믹 커패시터의 신뢰성을 유지하는 역할을 수행할 수 있다.And a cover layer 112 formed by stacking dielectric layers not having internal electrodes on upper and lower parts of the body 110, respectively. The cover layer 112 can serve to maintain the reliability of the multilayer ceramic capacitor against an external impact.

외부전극(130, 140)은, 바디(110)의 일면에 배치되며, 내부 전극(121, 122)과 접촉되고, TiN을 포함하는 제1 전극층(131, 141) 및 제1 전극층(131, 141) 상에 배치되는 제2 전극층(132, 142)을 포함한다. The external electrodes 130 and 140 are disposed on one side of the body 110 and are in contact with the internal electrodes 121 and 122 and include first electrode layers 131 and 141 including TiN and first electrode layers 131 and 141 And second electrode layers 132 and 142 disposed on the second electrode layers 132 and 142.

외부 전극(130, 140)은 제1 및 제2 내부 전극(121, 122)과 각각 접속되는 제1 및 제2 외부 전극(130, 140)을 포함할 수 있다. The external electrodes 130 and 140 may include first and second external electrodes 130 and 140 connected to the first and second internal electrodes 121 and 122, respectively.

이때, 제1 및 제2 외부 전극(130, 140)은 바디(110)의 제3 및 제4 면(3, 4)에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면(1, 2, 5, 6)의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함할 수 있다. The first and second external electrodes 130 and 140 may include a connection portion formed on the third and fourth surfaces 3 and 4 of the body 110, 5 and the sixth surface 1, 2, 5, 6, and an edge portion where the connection portion and the band portion are in contact with each other.

도 3 및 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제1 및 제2 외부 전극(130, 140)의 구조에 대해 보다 상세히 살펴보도록 한다. 도 3 및 도 4는 제1 외부 전극(130)의 확대도이나, 이에 대한 설명은 제2 외부 전극(140)에 대해서도 적용될 수 있다. Referring to FIGS. 3 and 4, the structure of the first and second external electrodes 130 and 140 of the multilayer ceramic capacitor according to an embodiment of the present invention will be described in more detail. FIGS. 3 and 4 are enlarged views of the first external electrode 130, and descriptions thereof are also applicable to the second external electrode 140. FIG.

제1 전극층(131)은 TiN(질화티탄)을 포함한다. 또한, TiN으로만 이루어질 수 있다. The first electrode layer 131 includes TiN (titanium nitride). Further, it can be made of TiN alone.

TiN은 내산성 및 내구성이 뛰어나 공정 중 파손 가능성이 낮고, 세라믹 및 금속 등과의 접착력(adhesion)이 뛰어난 장점이 있다. 또한, 투습률이 낮아 내습 신뢰성을 향상시키는 역할을 한다. TiN is excellent in acid resistance and durability, and has a low possibility of breakage during the process, and has an advantage of excellent adhesion with ceramics and metals. In addition, the moisture permeability is low, thereby improving the moisture resistance reliability.

제1 전극층(131)은 원자층 증착(Atomic Layer Deposition, ALD) 공법에 의해 형성될 수 있다. The first electrode layer 131 may be formed by atomic layer deposition (ALD).

ALD 공법은 반도체공정 중 기판 표면에 박막이나 보호막을 증착시키는 기술로 화학적으로 박막을 입히는 기존 증착 기술과 달리 원자층을 한 층씩 쌓아 박막을 성장시키는 기술이다. ALD 공법은 단차 피복(Step-coverage)이 우수하며 박막 두께조절이 용이하고, 균일한 박막을 형성할 수 있는 장점이 있다. ALD technology is a technique of depositing a thin film or a protective film on the surface of a substrate during a semiconductor process. Unlike the conventional deposition technique in which a thin film is chemically deposited, the ALD technique is a technique of growing a thin film by stacking atom layers. The ALD method is excellent in step-coverage, has an advantage in that it can easily control the thickness of a thin film, and can form a uniform thin film.

또한, TiN을 이용하여 ALD 공법으로 제1 전극층을 형성하는 경우 약 5nm의 두께로도 내부 전극과 외부 전극의 연결성을 충분히 확보할 수 있다. 이에 따라, 외부 전극 두께를 감소시킬 수 있어 유효 부피율을 증가시킬 수 있다. Also, when the first electrode layer is formed by the ALD method using TiN, the interconnectivity between the inner electrode and the outer electrode can be sufficiently secured even with a thickness of about 5 nm. Accordingly, the thickness of the external electrode can be reduced, and the effective volume ratio can be increased.

제1 전극층(131)의 두께는 10~500nm일 수 있다. The thickness of the first electrode layer 131 may be 10 to 500 nm.

제1 전극층(131)의 두께가 10nm 미만인 경우에는 충분한 투습 방지 효과를 얻지 못할 우려가 있으며, 500nm 초과인 경우에는 ESR 증가할 우려가 있기 때문이다. If the thickness of the first electrode layer 131 is less than 10 nm, there is a fear that sufficient moisture permeation preventing effect may not be obtained. If it exceeds 500 nm, ESR may increase.

하기 표 1은 원자층 증착 공법을 이용하여 TiN으로 제1 전극층을 형성하고, 제2 전극층은 수지계 전극으로 형성하여, 제1 전극층의 최대 두께에 따른 내습신뢰성의 변화를 측정한 결과이다. Table 1 below shows the results of measuring the change in moisture resistance reliability according to the maximum thickness of the first electrode layer by forming a first electrode layer with TiN using an atomic layer deposition method and forming a second electrode layer with a resin-based electrode.

내습신뢰성은 85℃, 85%의 조건에서 9.5V 전압을 20시간 동안 인가하여 테스트하였으며, 샘플 별로 100개를 테스트한 결과 신뢰성 불량이 발생하지 않은 개수를 %로 나타낸 것이다. The humidity resistance reliability was tested by applying a voltage of 9.5 V for 20 hours under the conditions of 85 ° C. and 85%, and 100 samples were tested for each sample in terms of the number in which no reliability defect occurred.

샘플 NoSample No 박막층의 두께(nm)Thin film thickness (nm) 내습신뢰성 (%)Intrinsic reliability (%) 1*One* 1One 2828 2*2* 33 2727 3*3 * 55 2424 4*4* 77 7373 55 1010 100100 66 1919 100100 77 5151 100100 88 7070 100100 99 9898 100100 1010 201201 100100 1111 294294 100100 1212 397397 100100 1313 499499 100100

상기 표 1을 보면, 제1 전극층의 두께가 10nm 이상인 경우 내습신뢰성이 100%인 것을 확인할 수 있다. As can be seen from Table 1, when the thickness of the first electrode layer is 10 nm or more, it is confirmed that the moisture-proof reliability is 100%.

도 3을 참조하면, 제1 전극층의 접속부의 두께를 t1, 제1 전극층의 모서리부의 두께를 t2로 정의할 때, t2/t1이 0.9 이상일 수 있다. ALD 공법을 이용하여 제1 전극층을 형성하기 때문에, t2/t1이 0.9 이상이 되도록 제1 전극층의 두께를 전체적으로 균일하게 조절할 수 있다. 이에 따라 모서리 부분까지 충분한 두께로 제1 전극층을 형성하여 수분 및 도금액 침투 경로를 차단할 수 있다. Referring to FIG. 3, t2 / t1 may be 0.9 or more when the thickness of the connecting portion of the first electrode layer is defined as t1 and the thickness of the corner portion of the first electrode layer is defined as t2. Since the first electrode layer is formed using the ALD method, the thickness of the first electrode layer can be uniformly adjusted as a whole so that t2 / t1 is 0.9 or more. Accordingly, the first electrode layer may be formed to have a sufficient thickness to the edge portion, thereby blocking moisture and the penetration path of the plating liquid.

또한, 제1 전극층의 밴드부의 두께를 t3로 정의할 때, t3/t1은 0.9~1.1일 수 있다. 즉, 접속부와 밴드부의 두께 편차도 10% 이하일 수 있다. When the thickness of the band portion of the first electrode layer is defined as t3, t3 / t1 may be 0.9 to 1.1. That is, the thickness deviation of the connecting portion and the band portion can be 10% or less.

상술한 바와 같이, 제1 전극층에 의해 충분한 내습신뢰성 및 전극 연결성을 확보할 수 있어 제2 전극층은 특별히 한정할 필요는 없으나, 보다 바람직한 예를 들면, 제2 전극층은 도 4 내지 도 6과 같은 형태를 가질 수 있다. As described above, the first electrode layer can ensure sufficient moisture-proof reliability and electrode connectivity, and the second electrode layer is not particularly limited, but more preferably, the second electrode layer has a shape similar to that of FIGS. 4 to 6 Lt; / RTI >

도 4는 도 3의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다. Fig. 4 schematically shows a cross-sectional view of an enlarged portion B in Fig.

도 4를 참조하면, 제2 전극층은 도전성 금속(132a) 및 글라스(132b)를 포함하는 소성 전극(132)일 수 있다. 글라스(132b) 성분이 도전성 금속(132a)과 제1 전극층(131) 간의 합금형성을 돕고 바인더(binder) 역할을 수행하여 실링(sealing)을 해주는 역할을 한다.Referring to FIG. 4, the second electrode layer may be a firing electrode 132 including a conductive metal 132a and a glass 132b. The component of the glass 132b helps to form an alloy between the conductive metal 132a and the first electrode layer 131 and functions as a binder to seal.

이 경우, 소성 전극(132)을 얻을 수 있는 일 예로서, 도전성 금속(132a) 및 글라스(132b)를 포함하는 페이스트를 제1 전극층 상에 도포한 후 소성하여 소성 전극(132)을 형성할 수 있다. In this case, as an example of obtaining the fired electrode 132, a paste including the conductive metal 132a and the glass 132b may be applied on the first electrode layer and fired to form the fired electrode 132 have.

이때, 도전성 금속(132a)은 Cu일 수 있다. At this time, the conductive metal 132a may be Cu.

도 5는 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다. 5 is a schematic cross-sectional view of a portion B of a multilayer ceramic capacitor according to another embodiment of the present invention.

도 5를 참조하면, 제2 전극층은 복수의 금속 입자(132a`) 및 베이스 수지(132b`)를 포함한 수지계 전극(132`)일 수 있다. Referring to FIG. 5, the second electrode layer may be a resin-based electrode 132 'including a plurality of metal particles 132a' and a base resin 132b '.

수지계 전극(132`)은 베이스 수지(132b`)에 복수의 금속 입자(132a`)가 분산된 형태이다. 이 경우, 수지계 전극을 얻을 수 있는 일 예로서, 베이스 수지에 금속 입자가 분산된 페이스트를 이용할 수 있으며, 도포된 페이스트는 건조 및 경화 공정을 거쳐 형성하므로, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자가 용융되지 않아 입자 형태로 수지계 전극 내에 존재할 수 있다.The resin-based electrode 132 'is formed by dispersing a plurality of metal particles 132a` in the base resin 132b`. In this case, as an example of a resin-based electrode, a paste in which metal particles are dispersed in a base resin can be used. Since the applied paste is formed through a drying and curing process, Unlike the method, the metal particles may not be melted and may exist in the form of particles in the resin-based electrode.

이때, 금속 입자(132a`)는 Cu, Ni 및 Ag 중 하나 이상일 수 있다. At this time, the metal particles 132a 'may be at least one of Cu, Ni and Ag.

한편, 금속 입자(132a`)는 구형 뿐만 아니라, 필요시 플레이크(flake)형으로만 이루어지거나 또는 구형과 플레이크형의 혼합형으로 이루어질 수 있다.On the other hand, the metal particles 132a 'may be formed not only in a spherical shape but also in a flake form, if necessary, or in a mixed form of a spherical form and a flake form.

베이스 수지(132b`)는 열경화성 수지를 포함할 수 있다. The base resin 132b 'may include a thermosetting resin.

이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the thermosetting resin may be, for example, an epoxy resin, but the present invention is not limited thereto.

베이스 수지(132b`)는 제1 전극층(131)과 도금층(미도시) 사이를 기계적으로 접합시켜 주는 역할을 한다.The base resin 132b 'serves to mechanically bond the first electrode layer 131 and the plating layer (not shown).

도 6은 본 발명의 또 다른 일 실시예에 따른 적층 세라믹 커패시터의 B 부분을 확대한 단면도를 개략적으로 도시한 것이다. 6 is a schematic cross-sectional view of a portion B of a multilayer ceramic capacitor according to another embodiment of the present invention.

도 6을 참조하면, 제2 전극층(132``)은 복수의 금속 입자(132a``), 상기 복수의 금속 입자를 둘러싸는 도전성 연결부(132c``), 베이스 수지(132b``) 및 상기 제1 전극층(131) 및 상기 도전성 연결부(132c``)와 접촉하는 금속간 화합물(132d``)을 포함하는 수지계 전극(132``)일 수 있다. Referring to FIG. 6, the second electrode layer 132 'includes a plurality of metal particles 132a`, a conductive connection portion 132c`` that surrounds the plurality of metal particles, a base resin 132b``, Based electrode 132 '' including an intermetallic compound 132d` that contacts the first electrode layer 131 and the conductive connection portion 132c``.

금속간 화합물(132d``)을 포함하는 수지계 전극(132``)은 베이스 수지(132b``)에 복수의 금속 입자(132a``)가 분산된 형태이다. The resin-based electrode 132 'containing the intermetallic compound 132d` is formed by dispersing a plurality of metal particles 132a`` in the base resin 132b``.

이때, 금속 입자(132a``)는 Cu, Ni, Ag, Ag이 코팅된 Cu 및 Sn이 코팅된 Cu 중 하나 이상일 수 있다. At this time, the metal particles 132a` may be at least one of Cu, Ni, Ag, Ag coated Cu, and Sn coated Cu.

한편, 금속 입자(132a``)는 구형 뿐만 아니라, 필요시 플레이크(flake)형으로만 이루어지거나 또는 구형과 플레이크형의 혼합형으로 이루어질 수 있다.On the other hand, the metal particles 132a`` may be formed not only in a spherical shape but also in a flake form, if necessary, or in a mixed form of a spherical form and a flake form.

베이스 수지(132b``)는 열경화성 수지를 포함할 수 있다. The base resin 132b` may include a thermosetting resin.

이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the thermosetting resin may be, for example, an epoxy resin, but the present invention is not limited thereto.

베이스 수지(132b``)는 제1 전극층(131)과 도금층(미도시) 사이를 기계적으로 접합시켜 주는 역할을 한다.The base resin 132b` serves to mechanically bond the first electrode layer 131 and the plating layer (not shown).

도전성 연결부(132c``)는 용융 상태로 복수의 복수의 금속 입자(132a``)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다.The conductive connection part 132c '' is formed to surround a plurality of metal particles 132a 'in a molten state and to connect the plurality of metal particles 132a` to each other, thereby minimizing the stress in the body 110, Can be improved.

이때, 도전성 연결부(132c``)에 포함되는 금속은 베이스 수지(132b``)의 경화 온도 보다 낮은 융점을 가질 수 있다. At this time, the metal included in the conductive connection portion 132c` may have a melting point lower than the curing temperature of the base resin 132b``.

즉, 도전성 연결부(132c``)가 베이스 수지(132b``)의 경화 온도보다 낮은 융점을 갖기 때문에, 건조 및 경화 공정을 거치는 과정에서 용융되며, 도 5에 도시된 바와 같이 도전성 연결부(132c``)가 용융 상태로 금속 입자(132a``)를 커버할 수 있게 된다.That is, since the conductive connecting portion 132c 'has a melting point lower than the curing temperature of the base resin 132b``, the conductive connecting portion 132c`` is melted in the course of the drying and curing process, `) Can cover the metal particles 132a` in a molten state.

이때, 도전성 연결부의 금속은 바람직하게 300℃? 이하의 저융점 금속으로 이루어질 수 있다. 예를 들어, 213~220℃?의 융점을 가지는 Sn을 포함할 수 있다. At this time, the metal of the conductive connection portion preferably has a temperature of 300 ° C? Or less. For example, Sn having a melting point of 213 to 220 ° C.

금속간 화합물(132d``)은 제1 전극층(131) 상에 접촉되도록 배치되며, 수지계 전극(132``)과 제1 전극층(131) 간의 접촉 저항을 감소시키는 역할을 한다. 또한, 금속간 화합물(132d``)은 도전성 연결부(132c``)와 접촉되어 제1 전극층(131)과 도전성 연결부(132c``)를 연결하는 역할을 한다. The intermetallic compound 132d` is disposed to be in contact with the first electrode layer 131 and serves to reduce the contact resistance between the resin electrode 132`` and the first electrode layer 131. [ The intermetallic compound 132d contacts the conductive connection part 132c to connect the first electrode layer 131 and the conductive connection part 132c.

이 경우, 수지계 전극(132``)을 얻을 수 있는 일 예로서, 베이스 수지에 Cu, Ni, Ag, Ag이 코팅된 Cu, Sn이 코팅된 Cu 중 하나 이상의 금속 입자 및 베이스 수지(132b``)의 경화 온도보다 낮은 융점을 갖는 저융점 금속이 분산된 페이스트를 이용할 수 있으며, 도포된 페이스트는 건조 및 경화 공정을 거쳐 형성하므로, 종래의 소성에 의해 외부 전극을 형성하는 방법과 달리 금속 입자가 용융되지 않아 입자 형태로 수지계 전극 내에 존재할 수 있다. In this case, as an example of the resin-based electrode 132 ', at least one metal particle of Cu, Sn coated with Cu, Ni, Ag, Ag coated on the base resin, and a base resin 132b ` Melting point metal having a melting point lower than the curing temperature of the conductive paste is used. Since the applied paste is formed through a drying and curing process, unlike the conventional method of forming external electrodes by firing, And can be present in the resin-based electrode in the form of particles without being melted.

이때, 저융점 금속은 Sn/Bi, Sn-Pb, Sn-Cu, Sn-Ag 및 Sn-Ag-Cu 중 하나 이상일 수 있다. At this time, the low melting point metal may be at least one of Sn / Bi, Sn-Pb, Sn-Cu, Sn-Ag and Sn-Ag-Cu.

한편, 외부 전극(130, 140)은 제2 전극층(132, 142) 상에 형성된 도금층(미도시)을 추가로 포함할 수 있다. The external electrodes 130 and 140 may further include a plating layer (not shown) formed on the second electrode layers 132 and 142.

또한, 도금층은 다층 구조로 이루어질 수도 있다. 예를 들어, Ni/Sn, Sn/Ni/Sn, Cu/Ni/Sn 등의 다층 구조로 도금층이 구성될 수 있다. Further, the plating layer may have a multi-layer structure. For example, the plating layer may be formed of a multi-layered structure of Ni / Sn, Sn / Ni / Sn, Cu / Ni / Sn and the like.

적층 세라믹 커패시터의 제조 방법Manufacturing Method of Multilayer Ceramic Capacitor

도 7 내지 도 10은 본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법의 각 단계를 개략적으로 도시한 사시도이다. 7 to 10 are perspective views schematically showing respective steps of a method of manufacturing a multilayer ceramic capacitor according to another aspect of the present invention.

본 발명의 다른 일 측면에 따른 적층 세라믹 커패시터의 제조 방법은, 유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계; 상기 바디의 전면에 원자층 증착(Atomic Layer Deposition) 공법으로 TiN(티타늄 질화물)을 포함하는 제1 전극층을 형성하는 단계; 상기 제1 전극층이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층을 형성하는 단계; 및 상기 제2 전극층이 형성된 바디에서 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계;를 포함한다. A method of manufacturing a multilayer ceramic capacitor according to another aspect of the present invention includes: preparing a body including a dielectric layer and an internal electrode; Forming a first electrode layer including TiN (Titanium Nitride) on the front surface of the body by an atomic layer deposition method; Forming a second electrode layer on a portion of the body where the first electrode layer is formed, on which the first and second external electrodes are to be formed; And etching the exposed portion of the first electrode layer from the body having the second electrode layer formed thereon.

먼저, 도 7을 참조하면, 유전체층(211) 및 내부 전극(221, 222)을 포함하는 바디를 마련하는 단계가 수행될 수 있다.Referring to FIG. 7, a step of providing a body including the dielectric layer 211 and the internal electrodes 221 and 222 may be performed.

티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련한다.A slurry including a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to prepare a plurality of ceramic sheets.

상기 세라믹 시트는 티탄산바륨(BaTiO3) 등의 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드법을 통해 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic sheet may be prepared by mixing a ceramic powder such as barium titanate (BaTiO 3 ), a binder, a solvent, etc. to prepare a slurry, and the slurry may be formed into a sheet having a thickness of several micrometers through a doctor blade method .

다음으로, 도전성 금속을 포함하는 도전성 페이스트를 마련할 수 있다. 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 납(Pb) 또는 백금(Pt) 등의 단독 또는 합금일 수 있으며, 입자 평균 크기가 0.1 내지 0.2 ㎛일 수 있고, 40 내지 50 중량%의 도전성 금속을 포함하는 내부 전극용 도전성 페이스트를 마련할 수 있다.Next, a conductive paste containing a conductive metal can be provided. The conductive metal may be a single or an alloy of nickel (Ni), copper (Cu), palladium (Pd), silver (Ag), lead (Pb) or platinum (Pt) And the conductive paste for internal electrodes containing 40 to 50% by weight of the conductive metal can be provided.

상기 세라믹 시트 상에 상기 내부 전극용 도전성 페이스트를 인쇄 공법 등으로 도포하여 내부 전극 패턴을 형성할 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. The internal electrode conductive paste may be applied on the ceramic sheet by printing or the like to form an internal electrode pattern. The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.

상기 내부 전극 패턴이 인쇄된 세라믹 시트를 적층하고, 그 상부 및 하부에 내부 전극 패턴이 인쇄되지 않은 세라믹 시트를 적층하여 내부에 내부 전극(221, 222)을 포함하는 적층체를 형성할 수 있다. 이때, 내부 전극 패턴이 인쇄된 세라믹 시트의 적층 수는 적층 세라믹 커패시터의 용량에 따라 조절할 수 있다. 내부 전극 패턴이 인쇄되지 않은 세라믹 시트는 바디(210)의 상부 및 하부에 배치되는 커버부(212)가 된다. A ceramic sheet on which the internal electrode pattern is printed may be laminated and a ceramic sheet on which an internal electrode pattern is not printed may be laminated on the upper and lower ceramic sheets to form a laminate including internal electrodes 221 and 222 therein. At this time, the number of stacked ceramic sheets on which the internal electrode pattern is printed can be adjusted according to the capacity of the multilayer ceramic capacitor. The ceramic sheet on which the internal electrode pattern is not printed becomes the cover portion 212 disposed on the upper and lower portions of the body 210.

이후, 상기 적층체를 압착 및 소성하여 바디(210)를 형성할 수 있다.Thereafter, the body 210 can be formed by pressing and firing the laminate.

도 8을 참조하면, 바디(210)를 형성한 다음, 바디(210)의 전면에 ALD 공법으로 TiN을 포함하는 제1 전극층(250)을 형성하는 단계를 수행한다. Referring to FIG. 8, after the body 210 is formed, a first electrode layer 250 including TiN is formed on the entire surface of the body 210 by ALD.

다음으로, 도 9를 참조하면, 상기 제1 전극층(250)이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층(232, 242)을 형성하는 단계를 수행한다. Referring to FIG. 9, a second electrode layer 232 and a second electrode layer 242 are formed on a portion of the body where the first electrode layer 250 is formed, on which the first and second external electrodes are to be formed.

예를 들어, 도전성 금속 및 글라스를 포함하는 페이스트를 도포 및 소성하여 제2 전극층을 형성할 수 있다. For example, the second electrode layer can be formed by applying and baking a paste containing a conductive metal and glass.

또한, 베이스 수지에 금속 입자가 분산된 페이스트를 도포한 후, 건조 및 경화하여 제2 전극층을 형성할 수 있다.Further, after the paste in which the metal particles are dispersed in the base resin is applied, the second electrode layer can be formed by drying and curing.

또한, 베이스 수지에 금속 입자 및 베이스 수지의 경화 온도보다 낮은 융점을 갖는 저융점 금속이 분산된 페이스트를 도포한 후, 건조 및 경화하여 제2 전극층을 형성할 수 있다.The second electrode layer can be formed by applying a paste in which a low melting point metal having a melting point lower than the curing temperature of the metal particles and the base resin is dispersed in the base resin, followed by drying and curing.

다음으로, 도 10을 참조하면, 상기 제2 전극층(232, 242)이 형성된 바디에서 제1 전극층(250) 중 노출된 부분을 에칭하여 제거하는 단계를 수행하여 제1 전극층(231, 232) 및 제2 전극층(232, 242)을 포함하는 제1 및 제2 외부 전극(230, 240)을 형성함으로써 적층 세라믹 커패시터를 완성할 수 있다. Referring to FIG. 10, the exposed portions of the first electrode layer 250 are etched and removed from the body having the second electrode layers 232 and 242 to form first electrode layers 231 and 232, The multilayer ceramic capacitor can be completed by forming the first and second external electrodes 230 and 240 including the second electrode layers 232 and 242.

제2 전극층(232, 242)이 보호층(passivation)으로 작용하므로 별도의 보호층을 형성할 필요없이 제1 전극층(250) 중 노출된 부분을 에칭하여 제거할 수 있다. Since the second electrode layers 232 and 242 function as a passivation, the exposed portions of the first electrode layer 250 can be etched and removed without forming a separate protective layer.

또한, 에칭은 건식 에칭(dry etching) 또는 습식 에칭(wet etching)일 수 있다. In addition, the etching may be dry etching or wet etching.

이후, 필요에 따라 제1 및 제2 외부 전극(230, 240) 상에 도금층을 형성하는 단계를 추가로 수행할 수 있으나, 이에 제한되는 것은 아니다.Thereafter, a step of forming a plating layer on the first and second external electrodes 230 and 240 may be additionally performed, but the present invention is not limited thereto.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
112: 커버층
121, 122: 내부 전극
130, 140: 외부 전극
131: 제1 전극층
132: 제2 전극층
100: Multilayer Ceramic Capacitor
110: Body
111: dielectric layer
112: cover layer
121, 122: internal electrodes
130, 140: external electrode
131: first electrode layer
132: second electrode layer

Claims (16)

유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하고,
상기 외부전극은,
상기 바디의 일면에 배치되며 상기 내부 전극과 접촉되고 질화티탄(TiN)을 포함하는 제1 전극층; 및 상기 제1 전극층 상에 배치되는 제2 전극층;을 포함하는 적층 세라믹 커패시터.
A body including a dielectric layer and an internal electrode, and an external electrode disposed on one surface of the body,
The external electrode
A first electrode layer disposed on one side of the body and contacting the internal electrode and including titanium nitride (TiN); And a second electrode layer disposed on the first electrode layer.
제1항에 있어서,
상기 제1 전극층은 원자층 증착(Atomic Layer Depositon) 공법에 의해 형성된 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first electrode layer is formed by an atomic layer deposition method.
제1항에 있어서,
상기 제1 전극층의 두께는 10~500nm인 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the thickness of the first electrode layer is 10 to 500 nm.
제1항에 있어서,
상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며,
상기 내부 전극은 상기 유전체층을 사이에 두고 일단이 상기 제3 및 제4 면을 통해 노출되도록 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고,
상기 외부 전극은 상기 바디의 제3 및 제4 면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
The body includes first and second surfaces opposed to each other, third and fourth surfaces connected to the first and second surfaces and opposed to each other, a second surface coupled to the first and second surfaces, And fifth and sixth surfaces facing each other,
Wherein the internal electrodes include first and second internal electrodes alternately arranged such that one end of the internal electrode is exposed through the third and fourth surfaces with the dielectric layer interposed therebetween,
Wherein the external electrodes are disposed on the third and fourth surfaces of the body and include first and second external electrodes respectively connected to the first and second internal electrodes.
제4항에 있어서,
상기 제1 및 제2 외부 전극은 상기 바디의 제3 및 제4 면에 각각 형성되는 접속부, 상기 접속부에서 상기 바디의 제1, 제2, 제5 및 제6 면의 일부까지 연장되게 형성되는 밴드부, 및 상기 접속부와 밴드부가 접하는 모서리부를 포함하고,
상기 제1 전극층의 접속부의 두께를 t1, 제1 전극층의 모서리부의 두께를 t2로 정의할 때, t2/t1이 0.9 이상인 적층 세라믹 커패시터.
5. The method of claim 4,
The first and second external electrodes may include a connection portion formed on the third and fourth surfaces of the body, a band portion extending from the connection portion to portions of the first, second, fifth, and sixth surfaces of the body, And an edge portion where the connection portion and the band portion are in contact with each other,
Wherein t2 / t1 is 0.9 or more, wherein the thickness of the connecting portion of the first electrode layer is t1 and the thickness of the corner portion of the first electrode layer is t2.
제1항에 있어서,
상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 소성 전극인 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the second electrode layer is a fired electrode including a conductive metal and a glass.
제6항에 있어서,
상기 도전성 금속은 Cu인 적층 세라믹 커패시터.
The method according to claim 6,
Lt; RTI ID = 0.0 > Cu. ≪ / RTI >
제1항에 있어서,
상기 제2 전극층은 복수의 금속 입자 및 베이스 수지를 포함하는 수지계 전극인 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the second electrode layer is a resin-based electrode including a plurality of metal particles and a base resin.
제8항에 있어서,
상기 금속 입자는 Cu, Ni 및 Ag 중 하나 이상인 적층 세라믹 커패시터.
9. The method of claim 8,
Wherein the metal particles are at least one of Cu, Ni and Ag.
제1항에 있어서,
상기 제2 전극층은 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 도전성 연결부, 베이스 수지 및 상기 제1 전극층과 상기 도전성 연결부가 접하는 계면에 형성된 금속간 화합물을 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the second electrode layer includes a plurality of metal particles, a conductive connection portion surrounding the plurality of metal particles, a base resin, and an intermetallic compound formed at an interface between the first electrode layer and the conductive connection portion.
제10항에 있어서,
상기 금속 입자는 Cu, Ni, Ag, Ag이 코팅된 Cu 및 Sn이 코팅된 Cu 중 하나 이상인 적층 세라믹 커패시터.
11. The method of claim 10,
Wherein the metal particles are at least one of Cu, Ni, Ag, Ag coated Cu, and Sn coated Cu.
제1항에 있어서,
상기 외부 전극은 상기 제2 전극층 상에 형성된 도금층을 추가로 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the external electrode further comprises a plating layer formed on the second electrode layer.
유전체층 및 내부 전극을 포함하는 바디를 준비하는 단계;
상기 바디의 전면에 원자층 증착(Atomic Layer Depositon) 공법으로 질화티탄(TiN)을 포함하는 제1 전극층을 형성하는 단계;
상기 제1 전극층이 형성된 바디에서 제1 및 제2 외부 전극이 형성될 부분의 상부에 제2 전극층을 형성하는 단계; 및
상기 제2 전극층이 형성된 바디에서 상기 제1 전극층 중 노출된 부분을 에칭하여 제거하는 단계;를 포함하는 적층형 커패시터의 제조방법.
Preparing a body including a dielectric layer and an internal electrode;
Forming a first electrode layer including titanium nitride (TiN) on an entire surface of the body by an atomic layer deposition method;
Forming a second electrode layer on a portion of the body where the first electrode layer is formed, on which the first and second external electrodes are to be formed; And
And etching the exposed portion of the first electrode layer in the body having the second electrode layer to remove the exposed portion.
제13항에 있어서,
상기 제2 전극층은 도전성 금속 및 글라스를 포함하는 페이스트를 도포 및 소성하여 형성된 적층형 커패시터의 제조방법.
14. The method of claim 13,
Wherein the second electrode layer is formed by applying and firing a paste containing a conductive metal and a glass.
제13항에 있어서,
상기 제2 전극층은 베이스 수지에 금속 입자가 분산된 페이스트를 도포한 후, 건조 및 경화하여 형성된 적층형 커패시터의 제조방법.
14. The method of claim 13,
Wherein the second electrode layer is formed by applying a paste in which metal particles are dispersed to a base resin, and then drying and curing the paste.
제13항에 있어서,
상기 제2 전극층은 베이스 수지에 금속 입자 및 베이스 수지의 경화 온도보다 낮은 융점을 갖는 저융점 금속이 분산된 페이스트를 도포한 후, 건조 및 경화하여 형성된 적층형 커패시터의 제조방법.
14. The method of claim 13,
Wherein the second electrode layer is formed by applying a paste in which a low-melting metal having a melting point lower than a curing temperature of the metal particles and the base resin is dispersed in a base resin, and then drying and curing the paste.
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