KR20190051512A - 대역폭이 향상된 저소비전력형 pam-4 송신기 - Google Patents

대역폭이 향상된 저소비전력형 pam-4 송신기 Download PDF

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KR20190051512A
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Abstract

본 발명은 대역폭이 향상된 저소비전력형 PAM-4 송신기가 개시된다. 본 발명의 PAM-4 송신기는 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 최소 유효 비트(least significant bit, LSB) 데이터를 직렬 변환하는 제1 직렬변환모듈 및 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 최대 유효 비트(most significant bit, MSB) 데이터를 직렬 변환하는 제2 직렬변환모듈을 구비하는 직렬변환부 및 제1 직렬변환모듈 및 제2 직렬변환모듈과 연결되고, 직렬 변환된 LSB 데이터 및 MSB 데이터의 최대 계수 가중치를 선택하여 출력신호를 생성하는 출력드라이버부를 포함한다.

Description

대역폭이 향상된 저소비전력형 PAM-4 송신기{Low power consumption Pulse-Amplitude Modulation 4 transmitter with improved bandwidth}
본 발명은 펄스진폭변조(Pulse-Amplitude Modulation, PAM) 기술에 관한 것으로, 더욱 상세하게는 추가적인 등화기(feed-forward equalization, FEE) 없이 충분한 대역폭과 에너지 효율을 가지는 대역폭이 향상된 저소비전력형 PAM-4 송신기에 관한 것이다.
고속 직렬 링크는 메모리 시스템이나 멀티코어 프로세서(multi-core processor) 등에서 널리 사용되고 있다. 특히, 반도체 공정기술의 발전으로 인해 집적회로(integrated circuit, IC)의 집적도와 속도가 기하급수적으로 향상되면서 칩 간의 연결이 더욱 중요해지고 있다.
하지만 칩 간의 전송채널 대역폭이 공정의 발전속도를 따라가지 못하면서 칩 간의 인터커넥션 대역폭이 전체 시스템의 병목현상(bottleneck)이 되고 있다. 전기 링크(electrical)의 경우, 직렬 링크의 데이터 전송속도(data rate)를 족하기 위해 전송채널의 효율을 극대화할 수 있는 PAM(Pulse-Amplitude Modulation)과 같은 변조기법이 필요하다.
한편, PAM 송신기는 종래의 NRZ(Non-Return-to-Zero) 송신기와 비교했을 때, 대역폭, 선형성 그리고 이에 따른 신호대잡음비(signal to noise ratio, SNR) 등과 같은 문제점을 가지고 있으며, 이러한 문제점을 해결하기 위해, 종래에는 등화기를 추가 설치하여 해결했다.
하지만 PAM 송신기는 등화기의 추가로 전력소모라는 다른 문제점를 가지고 있는 실정이다.
한국공개특허공보 제10-2017-0062512호(2017.06.07.)
본 발명이 이루고자 하는 기술적 과제는 추가적인 등화기 없이도 대역폭이 충분하고, 에너지 효율을 높여주는 대역폭이 향상된 저소비전력형 PAM-4 송신기를 제공하는데 목적이 있다.
상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 대역폭이 향상된 저소비전력형 PAM-4 송신기는 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 최소 유효 비트(least significant bit, LSB) 데이터를 직렬 변환하는 제1 직렬변환모듈 및 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 최대 유효 비트(most significant bit, MSB) 데이터를 직렬 변환하는 제2 직렬변환모듈을 구비하는 직렬변환부 및 상기 제1 직렬변환모듈 및 제2 직렬변환모듈과 연결되고, 상기 직렬 변환된 LSB 데이터 및 MSB 데이터의 최대 계수 가중치를 선택하여 출력신호를 생성하는 출력드라이버부를 포함한다.
또한 1/4속도(quarter-rate) 또는 1/2속도(half-rate)에 해당하는 클록신호가 출력되도록 주파수의 위상을 고정하는 위상고정루프부 및 상기 위상고정루프부로부터 고정된 주파수의 위상을 이용하여 클록신호를 규격에 맞게 생성하고, 상기 생성된 클록신호를 상기 직렬변환부로 출력하는 위상발생기부를 더 포함하는 것을 특징으로 한다.
또한 상기 제1 직렬변환모듈 및 상기 제2 직렬변환모듈은, 각각 LSB 데이터 및 MSB 데이터가 입력되는 채널수에 해당하는 개수의 직렬변환기를 포함하는 것을 특징으로 한다.
또한 상기 직렬변환기는, 1/4속도의 클록신호가 입력되는 제1 2:1멀티플렉서, 상기 제1 2:1멀티플렉서와 한 쌍으로 그룹화되어 이웃하게 배치되고, 1/4속도의 클록신호가 입력되는 제2 2:1멀티플렉서, 상기 제1 2:1멀티플렉서의 출력단 및 상기 제2 2:1멀티플렉서의 출력단이 각각 입력단과 연결되고, 1/2속도의 클록신호가 입력되는 제3 2:1멀티플렉서 및 1/4속도의 클록신호를 1/2속도의 클록신호로 변환하여 상기 제3 2:1멀티플렉서로 출력하는 ×2멀티플라이어를 포함하는 것을 특징으로 한다.
또한 상기 출력드라이버부는, 상기 제1 직렬변환모듈로부터 출력된 신호로 구동되는 제1 인버터에 의해 온오프(on/off)되고, 상기 온오프에 의해 저항 부하의 전류를 제어하는 제1 트랜지스터 및 상기 제2 직렬변환모듈로부터 출력된 신호로 구동되는 제2 인버터에 의해 온오프되고, 상기 온오프에 의해 저항 부하의 전류를 제어하는 제2 트랜지스터를 포함하는 것을 특징으로 한다.
또한 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 게이트단의 전압이 일정하고, 드레인단의 전압이 최대로 증가되면 오프 상태에서 소스단의 전압이 전원전압까지 변동되는 것을 특징으로 한다.
또한 상기 출력드라이버부는, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 정전기 방전(electrostatic discharge, ESD) 중 적어도 하나의 소자에서 발생되는 기생 커패시턴스를 분리하는 복수의 이중 T-코일을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 대역폭이 향상된 저소비전력형 PAM-4 송신기는 LSB 데이터를 수신하고, 상기 수신된 LSB 데이터의 채널을 재배치하는 제1 40:8멀티플렉서 및 MSB 데이터를 수신하고, 상기 수신된 MSB 데이터의 채널을 재배치하는 제2 40:8멀티플렉서를 구비하는 40:8멀티플렉서부, 상기 제1 40:8멀티플렉서와 연결되고, 상기 재배치된 LSB 데이터를 지연시키는 제1 시프트 레지스터 및 상기 제2 40:8멀티플렉서와 연결되고, 상기 재배치된 MSB 데이터를 지연시키는 제2 시프트 레지스터를 구비하는 시프트 레지스터부, 상기 제1 시프트 레지스터와 연결되고, 상기 지연된 LSB 데이터를 균일화하는 제1 등화기 및 상기 제2 시프트 레지스터와 연결되고, 상기 지연된 MSB 데이터를 균일화하는 제2 등화기를 구비하는 등화기부, 상기 제1 등화기와 연결되고, 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 상기 균일화된 LSB 데이터를 직렬 변환하는 제1 직렬변환모듈 및 상기 제2 등화기와 연결되고, 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 상기 균일화된 MSB 데이터를 직렬 변환하는 제2 직렬변환기를 구비하는 직렬변환부 및 상기 제1 직렬변환모듈 및 제2 직렬변환모듈과 연결되고, 상기 직렬 변환된 LSB 데이터 및 MSB 데이터의 최대 계수 가중치를 선택하여 출력신호를 생성하는 출력드라이버부를 포함한다.
본 발명의 대역폭이 향상된 저소비전력형 PAM-4 송신기는 전력소모를 줄이기 위해 클록신호를 데이터의 1/4속도로 생성하여 분배하고, 직력변환기의 마지막 단에 4:1멀티플렉서의 속도문제를 해결하기 위해 1/2속도로 구동하는 2:1멀티플렉서를 포함하는 구조를 가짐으로써, 추가적인 등화기 없이 대역폭을 향상시키고, 에너지 효율성을 높여 소비전력을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 PAM-4 송신기를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 직렬변환기를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 전류모드 출력드라이버 회로를 설명하기 위한 도면이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 PAM-4 송신기를 설명하기 위한 도면이다.
도 1을 참조하면, PAM-4 송신기(100)는 추가적인 등화기 없이도 대역폭이 충분하고, 에너지 효율을 높여준다. PAM-4 송신기(100)는 광-인터커넥트 시스템의 링변조기와 같은 변조시스템에 충분한 출력을 공급하면서 56Gb/s 이상의 높은 속도와 동시에 높은 에너지 효율을 가진다. PAM-4 송신기(100)는 40:8멀티플렉서부(10), 시프트 레지스터(shift register)부(20), 등화기부(30), 직렬변환부(40) 및 출력드라이버부(50)를 포함하고, 위상고정루프(Phase-Locked Loop, PLL)부(60) 및 위상발생기부(70)를 더 포함한다.
40:8멀티플렉서부(10)는 최소 유효 비트(least significant bit, LSB) 데이터 및 최대 유효 비트(most significant bit, MSB) 데이터를 입력받고, 입력받은 각 데이터에 대한 채널을 재배치한다. 제1 40:8멀티플렉서(11) 및 제2 40:8멀티플렉서(12)를 포함한다. 제1 40:8멀티플렉서(11)는 LSB 데이터를 입력받고, 입력된 LSB 데이터의 채널을 재배치한다. 제1 40:8멀티플렉서(11)는 40bit의 LSB 데이터를 4채널 8bit의 LSB 데이터로 재배치한다. 제2 40:8멀티플렉서(12)는 MSB 데이터를 입력받고, 입력된 MSB 데이터의 채널을 재배치한다. 제2 40:8멀티플렉서(12)는 40bit의 MSB 데이터를 4채널 8bit의 MSB 데이터로 재배치한다.
시프트 레지스터부(20)는 40:8멀티플렉서부(10)와 연결되고, 데이터를 지연시켜 등화기부(30)로 데이터가 입력되도록 한다. 즉, 시프트 레지스터부(20)는 40:8멀티플렉서부(10) 및 등화기부(30)를 연결해주는 매개체 역할을 한다. 시프트 레지스터부(20)는 제1 시프트 레지스터(21) 및 제2 시프트 레지스터(22)를 포함한다. 제1 시프트 레지스터(21)는 제1 40:8멀티플렉서(11)와 연결되고, 재배치된 LSB 데이터를 시프트하여 데이터 지연을 시킨다. 제2 시프트 레지스터(22)는 제2 40:8멀티플렉서(12)와 연결되고, 재배치된 MSB 데이터를 시프트하여 데이터 지연을 시킨다. 여기서, LSB 데이터 및 MSB 데이터는 8bit이다.
등화기부(30)는 시프트 레지스터부(20)와 연결되고, 데이터 지연된 데이터를 균일화한다 . 등화기부(30)는 제1 등화기(31) 및 제2 등화기(32)를 포함한다. 제1 등화기(31)는 제1 시프트 레지스터(21)와 연결되는 멀티플렉서(ML)이다. 제1 등화기(31)는 복수의 피드포워드등화기(feed-forward equalization, FFE) 탭을 포함한다. 여기서, 제1 등화기(31)는 FFE 탭을 최대 5개 포함할 수 있고, FFE 탭을 입력되는 LSB 데이터의 채널수에 해당하는 개수만큼 포함할 수 있다. 제1 등화기(31)는 복수의 FFE 탭을 통해 LSB 데이터를 균일화하여 대역폭을 증가 시켜주고, 무결성(integriy)을 유지시켜준다. 또한 제1 등화기(31)는 LSB 데이터의 타이밍 문제도 보정시켜준다. 제2 등화기(32)는 제2 시프트 레지스터(22)와 연결되는 멀티플렉서(MM)이다. 제2 등화기(32)는 복수의 FFE 탭을 포함한다. 여기서, 제2 등화기(32)는 FFE 탭을 최대 5개 포함할 수 있고, FFE 탭을 입력되는 MSB 데이터의 채널수에 해당하는 개수만큼 포함할 수 있다. 제2 등화기(32)는 복수의 FFE 탭을 통해 MSB 데이터를 균일화하여 대역폭을 증가 시켜주고, 무결성을 유지시켜준다. 또한 제2 등화기(32)는 MSB 데이터의 타이밍 문제도 보정시켜준다.
직렬변환부(40)는 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 데이터를 직렬 변환한다. 직렬변환부(40)는 제1 직렬변환모듈(41) 및 제2 직렬변환모듈(42)을 포함한다. 제1 직렬변환모듈(41)은 제1 등화기(31)와 연결되고, 균일화된 LSB 데이터가 입력된다. 제1 직렬변환모듈(41)은 LSB 데이터의 1/4속도의 클록신호 및 1/2속도의 클록신호도 입력된다. 이 때, 제1 직렬변환모듈(41)은 LSB 데이터가 입력되는 채널수에 해당하는 개수의 직렬변환기를 포함한다. 여기서, 직렬변환기는 8:1 직렬변환기일 수 있다. 제2 직렬변환모듈(42)은 제2 등화기(32)와 연결되고, 균일화된 MSB 데이터가 입력된다. 제2 직렬변환모듈(42)은 MSB 데이터의 1/4속도의 클록신호 및 1/2속도의 클록신호도 입력된다. 이 때, 제2 직렬변환모듈(42)은 MSB 데이터가 입력되는 채널수에 해당하는 개수의 직렬변환기를 포함한다. 여기서, 직렬변환기는 8:1 직렬변환기일 수 있다.
출력드라이버(50)는 선형성을 유지하면서 높은 출력 스윙을 가지는 출력신호를 출력한다. 출력드라이버(50)는 제1 직렬변환모듈(41) 및 제2 직렬변환모듈(42)과 연결되고, LSB 데이터 및 MSB 데이터의 최대 계수 가중치를 선택하여 1/4속도 및 1/2속도의 클록신호에서 56Gb/s 이상의 출력신호를 생성한다.
위상고정루프부(60)는 직렬변환부(40)로 입력되는 데이터의 1/4속도 또는 1/2속도에 해당하는 클록신호가 출력되도록 주파수의 위상을 고정한다. 위상고정루프부(60)는 주파수의 위상을 4 내지 8GHz로 고정할 수 있다.
위상발생기부(70)는 위상고정루프부(60)로부터 고정된 주파수의 위상을 이용하여 클록신호를 규격에 맞게 생성한다. 위상발생기부(70)는 높은 정확도의 내부 클록신호를 생성하기 위해 인젝션락(injection-lock) 타입의 멀티위상발생기(multi-phase generator)일 수 있다.
한편, 제1 40:8멀티플렉서(11), 제1 시프트 레지스터(21), 제1 등화기부(31) 및 제1 직렬변환모듈(41)은 제2 40:8멀티플렉서(12), 제2 시프트 레지스터(22), 제2 등화기부(32) 및 제2 직렬변환모듈(42)과 독립적으로 동작할 수 있다.
도 2는 본 발명의 실시예에 따른 직렬변환기를 설명하기 위한 도면이다.
도 2를 참조하면, 직렬변환기는 출력신호의 대역폭을 향상시키고, 전력 소모를 줄일 수 있다. 직렬변환기는 기존의 1/4속도의 클록신호와 함께 사용된 4:1멀티플렉서의 문제점인 제한된 대역폭과 클록신호의 위상 부정합에 대한 높은 민감도를 해소하기 위해 클록 멀티플라이어를 포함하는 2:1멀티플렉서를 3개 사용하여 전술된 문제점을 해소하였다. 직렬변환기는 제1 2:1멀티플렉서(81), 제2 2:1멀티플렉서(82), 제3 2:1멀티플렉서(83)를 포함한다.
제1 2:1멀티플렉서(81)는 두 개의 입력단과 한 개의 출력단으로 형성된다. 제1 2:1멀티플렉서(81)는 1/4속도의 클록신호가 입력되고, 데이터 a, b, c, d 중 두 개의 데이터 a, c가 입력된다.
제2 2:1멀티플렉서(82)는 두 개의 입력단과 한 개의 출력단으로 형성되고, 제1 2:1멀티플렉서(81)와 한 쌍으로 그룹화되어 이웃하게 배치된다. 제2 2:1멀티플렉서(82)는 1/4속도의 클록신호가 입력되고, 데이터 a, b, c, d 중 제1 2:1멀티플렉서(81)로 입력되지 않은 나머지 두 개의 데이터 b, d가 입력된다.
제3 2:1멀티플렉서(83)는 두 개의 입력단과 한 개의 출력단으로 형성되고, 제1 2:1멀티플렉서(81)의 출력단 및 제2 2:1멀티플렉서(82)의 출력단이 각각 입력단과 연결된다. 제3 2:1멀티플렉서(83)는 1/2속도의 클록신호가 입력되고, 데이터 a, c가 직렬 변환된 데이터 B0 및 데이터 b, d가 직렬 변환된 데이터 B1이 입력된다.
이 때, 제3 2:1멀티플렉서(83)에 1/4속도의 클록신호를 입력시키기 위해, 1/4속도의 클록신호를 1/2속도의 클록신호로 변환하는 ×2멀티플라이어(84)를 더 포함한다.
여기서, 데이터 a, b, c, d는 1/4속도로 이동되고, 데이터 B0, B1은 1/2속도로 이동된다.
한편, 제1 2:1멀티플렉서(81)는 전력소모를 줄이면서 클록 멀티플라이어에 의해 생성된 지연시간인 tMULT보다 큰 전송(propagation)시간인 tMUX를 확보하기 위해 패스게이트(pass-gate) 기반으로 구성된다. 여기서, B0-B1은 클록신호 엣지에 대해 tD=tMUX-tMULT만큼 지연된다. 따라서, B1은 CKp 및 CKn에 의해서 제3 2:1멀티플렉서(83)의 출력단으로 보내진다.
여기서, 낮은 부호 간 간섭(inter-symbol interference, ISI)을 유지하기 위해서, 데이터는 전환점(transition) 끝에서 선택되고, Rmax=1(tR/F+tD)의 최대 데이터 속도에 상응하는 2(tR/F+TD)의 2배 클록신호에 대한 최소 주기가 만족되어야 한다.
도 3은 본 발명의 실시예에 따른 전류모드 출력드라이버 회로를 설명하기 위한 도면이다.
도 1 및 도 3을 참조하면, 출력드라이버부(50)는 속도 및 신뢰성 감소없이 전원을 높이면서 높은 출력전압과 좋은 선형성을 확보하기 위해 전류모드 출력드라이버회로를 포함한다. 전류모드 출력드라이버회로는 제1 트랜지스터(53) 및 제2 트랜지스터(54)를 포함하고, 제1 인버터(51), 제2 인버터(52), 제1 이중 T-코일(55), 제2 이중 T-코일(56), 제3 이중 T-코일(57), 제4 이중 T-코일(58)을 더 포함한다.
제1 트랜지스터(53)는 제1 직렬변환모듈(41)로부터 출력된 신호로 구동되는 제1 인버터(51)에 의해 온오프(on/off)되고, 온오프에 의해 저항 부하의 전류를 제어한다. 제1 트랜지스터(53)는 게이트단의 전압이 일정하고, 드레인단의 전압이 최대로 증가되면 오프 상태에서 소스단의 전압이 전원전압(VDD)까지 변동된다. 이를 통해, 제1 트랜지스터(53)는 최대 전압 스트레스를 현저하게 감소시켜 두꺼운 산화물(oxide) 또는 캐스코드 소자의 사용 없이 더 높은 전원전압 사용이 가능해졌다.
제2 트랜지스터(54)는 제2 직렬변환모듈(42)로부터 출력된 신호로 구동되는 제2 인버터(52)에 의해 온오프되고, 온오프에 의해 저항 부하의 전류를 제어한다. 제2 트랜지스터(54)는 게이트단의 전압이 일정하고, 드레인단의 전압이 최대로 증가되면 오프 상태에서 소스단의 전압이 전원전압까지 변동된다. 이를 통해, 제2 트랜지스터(54)는 최대 전압 스트레스를 현저하게 감소시켜 두꺼운 산화물 또는 캐스코드 소자의 사용 없이 더 높은 전원전압 사용이 가능해졌다.
여기서, 진폭은 드라이버의 복사(replica)를 중심으로 DC 피드백 루프(DC feedback loop)와 함께 Vref와 동일하게 설정된다.
한편, 출력드라이버부(50)는 PAM-4 송신기(100)의 속도를 향상시키기 위해, 제1 이중 T-코일(55), 제2 이중 T-코일(56), 제3 이중 T-코일(57), 제4 이중 T-코일(58)을 포함한다. 즉, 출력드라이버부(50)는 제1 이중 T-코일(55), 제2 이중 T-코일(56), 제3 이중 T-코일(57), 제4 이중 T-코일(58)을 이용하여 제1 트랜지스터(83), 제2 트랜지스터 및 정전기 방전(electrostatic discharge, ESD) 중 적어도 하나의 소자로부터 발생되는 기생 커패시턴스를 분리한다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
10: 40:8멀티플렉서부 11: 제1 40:8멀티플렉서
12: 제2 40:8멀티플렉서 20: 시프트 레지스터부
21: 제1 시프트 레지스터 22: 제2 시프트 레지스터
30: 등화기부 31: 제1 등화기부
32: 제2 등화기부 40: 직렬변환부
41: 제1 직렬변환모듈 42: 제2 직렬변환모듈
50: 출력드라이버부 51: 제1 인버터
52: 제2 인버터 53: 제1 트랜지스터
54: 제2 트랜지스터 55: 제1 이중 T-코일
56: 제2 이중 T-코일 57: 제3 이중 T-코일
58: 제4 이중 T-코일 60: 위상고정루프부
70: 위상발생기부 81: 제1 2:1멀티플렉서
82: 제2 2:1멀티플렉서 83: 제3 2:1멀티플렉서
84: ×2멀티플라이어 100: PAM-4 송신기

Claims (8)

  1. 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 최소 유효 비트(least significant bit, LSB) 데이터를 직렬 변환하는 제1 직렬변환모듈 및 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 최대 유효 비트(most significant bit, MSB) 데이터를 직렬 변환하는 제2 직렬변환모듈을 구비하는 직렬변환부; 및
    상기 제1 직렬변환모듈 및 제2 직렬변환모듈과 연결되고, 상기 직렬 변환된 LSB 데이터 및 MSB 데이터의 최대 계수 가중치를 선택하여 출력신호를 생성하는 출력드라이버부;
    를 포함하는 대역폭이 향상된 저소비전력형 PAM-4 송신기.
  2. 제 1항에 있어서,
    1/4속도(quarter-rate) 또는 1/2속도(half-rate)에 해당하는 클록신호가 출력되도록 주파수의 위상을 고정하는 위상고정루프부; 및
    상기 위상고정루프부로부터 고정된 주파수의 위상을 이용하여 클록신호를 규격에 맞게 생성하고, 상기 생성된 클록신호를 상기 직렬변환부로 출력하는 위상발생기부;
    를 더 포함하는 것을 특징으로 하는 대역폭이 향상된 저소비전력형 PAM-4 송신기.
  3. 제 1항에 있어서,
    상기 제1 직렬변환모듈 및 상기 제2 직렬변환모듈은,
    각각 LSB 데이터 및 MSB 데이터가 입력되는 채널수에 해당하는 개수의 직렬변환기를 포함하는 것을 특징으로 하는 대역폭이 향상된 저소비전력형 PAM-4 송신기.
  4. 제 3항에 있어서,
    상기 직렬변환기는,
    1/4속도의 클록신호가 입력되는 제1 2:1멀티플렉서;
    상기 제1 2:1멀티플렉서와 한 쌍으로 그룹화되어 이웃하게 배치되고, 1/4속도의 클록신호가 입력되는 제2 2:1멀티플렉서;
    상기 제1 2:1멀티플렉서의 출력단 및 상기 제2 2:1멀티플렉서의 출력단이 각각 입력단과 연결되고, 1/2속도의 클록신호가 입력되는 제3 2:1멀티플렉서; 및
    1/4속도의 클록신호를 1/2속도의 클록신호로 변환하여 상기 제3 2:1멀티플렉서로 출력하는 ×2멀티플라이어;
    를 포함하는 것을 특징으로 하는 대역폭이 향상된 저소비전력형 PAM-4 송신기.
  5. 제 1항에 있어서,
    상기 출력드라이버부는,
    상기 제1 직렬변환모듈로부터 출력된 신호로 구동되는 제1 인버터에 의해 온오프(on/off)되고, 상기 온오프에 의해 저항 부하의 전류를 제어하는 제1 트랜지스터; 및
    상기 제2 직렬변환모듈로부터 출력된 신호로 구동되는 제2 인버터에 의해 온오프되고, 상기 온오프에 의해 저항 부하의 전류를 제어하는 제2 트랜지스터;
    를 포함하는 것을 특징으로 하는 대역폭이 향상된 저소비 전력형 PAM-4 송신기.
  6. 제 5항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
    게이트단의 전압이 일정하고, 드레인단의 전압이 최대로 증가되면 오프 상태에서 소스단의 전압이 전원전압까지 변동되는 것을 특징으로 하는 대역폭이 향상된 저소비 전력형 PAM-4 송신기.
  7. 제 5항에 있어서,
    상기 출력드라이버부는,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 정전기 방전(electrostatic discharge, ESD) 중 적어도 하나의 소자에서 발생되는 기생 커패시턴스를 분리하는 복수의 이중 T-코일;
    을 더 포함하는 것을 특징으로 하는 대역폭이 향상된 저소비 전력형 PAM-4 송신기.
  8. LSB 데이터를 수신하고, 상기 수신된 LSB 데이터의 채널을 재배치하는 제1 40:8멀티플렉서 및 MSB 데이터를 수신하고, 상기 수신된 MSB 데이터의 채널을 재배치하는 제2 40:8멀티플렉서를 구비하는 40:8멀티플렉서부;
    상기 제1 40:8멀티플렉서와 연결되고, 상기 재배치된 LSB 데이터를 지연시키는 제1 시프트 레지스터 및 상기 제2 40:8멀티플렉서와 연결되고, 상기 재배치된 MSB 데이터를 지연시키는 제2 시프트 레지스터를 구비하는 시프트 레지스터부;
    상기 제1 시프트 레지스터와 연결되고, 상기 지연된 LSB 데이터를 균일화하는 제1 등화기 및 상기 제2 시프트 레지스터와 연결되고, 상기 지연된 MSB 데이터를 균일화하는 제2 등화기를 구비하는 등화기부;
    상기 제1 등화기와 연결되고, 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 상기 균일화된 LSB 데이터를 직렬 변환하는 제1 직렬변환모듈 및 상기 제2 등화기와 연결되고, 서로 다른 속도를 가지는 두 개의 클록신호를 이용하여 상기 균일화된 MSB 데이터를 직렬 변환하는 제2 직렬변환기를 구비하는 직렬변환부; 및
    상기 제1 직렬변환모듈 및 제2 직렬변환모듈과 연결되고, 상기 직렬 변환된 LSB 데이터 및 MSB 데이터의 최대 계수 가중치를 선택하여 출력신호를 생성하는 출력드라이버부;
    를 포함하는 대역폭이 향상된 저소비전력형 PAM-4 송신기.
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