KR20190049736A - Plasma Etch Catalyst Laminates with Traces and Vias - Google Patents
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Abstract
회로 기판은 표면 배제 깊이 아래에 분산된 촉매 입자를 구비한 수지 풍부 표면을 갖는 촉매 라미네이트로 형성된다. 촉매 라미네이트는 표면 상에 도전성 재료의 얇은 층을 증착시키는 무전해 도금 작업에 이어, 촉매 입자를 노출시키기 위해 천공 및 블랭킷 표면 플라스마 에칭 작업을 거친다. 회로 트레이스를 형성하기 위해 포토 마스킹 단계가 이어지며, 그 후 포토레지스트에 의해 이미 도포되었던 무전해 구리를 제거하기 위해 레지스트 스트리핑 작업 및 신속 에칭에 이어, 전기도금 증착이 발생한다. The circuit board is formed of a catalyst laminate having a resin-rich surface with catalyst particles dispersed below the surface exclusion depth. The catalytic laminate is subjected to electroless plating operations to deposit a thin layer of conductive material on the surface followed by perforation and blanket surface plasma etching to expose the catalyst particles. A photomasking step is followed to form circuit traces, followed by a resist stripping operation and rapid etching to remove the electroless copper that has already been applied by the photoresist, followed by electroplating deposition.
Description
본 발명은 회로 기판 제조 시 촉매 라미네이트 및 그 사용에 관한 것이다. 특히, 라미네이트는 매립된 도체나 표면 도체를 구비한 평탄한 표면을 갖는 회로 기판 층을 형성하기 위해, 촉매 라미네이트의 표면 상에 또는 트렌치에 형성될 수 있는 미세 피치 회로 상호연결부를 제공하는 특성을 갖는다. The present invention relates to catalyst laminates in the manufacture of circuit boards and their use. In particular, the laminate has the property of providing fine pitch circuit interconnects that can be formed on the surface of the catalyst laminates or on the trenches to form a circuit substrate layer having a planar surface with buried conductors or surface conductors.
종래 기술의 인쇄회로기판(PCB)은 유전체 기판 상에 형성된 도전성 금속 상호연결부["트레이스(traces)"로도 알려진]를 사용하여 형성되며, 여기서 도체를 운반하는 각각의 표면은 "층(layer)"으로서 알려져 있다. 각각의 유전체 코어는 일면 또는 양면 상에 형성된 트레이스를 가지며, 그 내부에 형성되고 베어 유전체층(bare dielectric layer)에 배치된 트레이스를 갖는 이러한 몇몇 유전체 코어를 적층하고, 온도 및 압력 하에 이들을 함께 라미네이트함으로써, 다층 인쇄 회로가 형성될 수 있다. 유전체 기판은 직물에 직조된 유리 섬유와 같은 섬유 매트릭스에 매립된 에폭시 수지를 포함한다. 종래 기술의 하나의 제조 방법에 있어서, 구리는 유전체층의 외면 상에 라미네이트되고, 구리 표면은 포토레지스트 또는 감광성 필름에 의해 패터닝되어 마스킹되거나 또는 마스킹되지 않은 영역을 생성하고, 그 후 에칭되어, 코어 유전체의 일측이나 양측에 도전성 트레이스 층을 형성한다. 그 후, 도전성 트레이스를 구비한 유전체 코어의 스택은 함께 라미네이트되어, 다층 기판 및 비아(via)로 이루어진 임의의 층 상호연결부를 형성하며, 이는 하나의 층으로부터 다른 층으로의 연결성을 제공하는 환형 링을 형성하기 위해 구리로 도금된, 천공된 홀이다. Prior art printed circuit boards (PCBs) are formed using conductive metal interconnects (also known as " traces ") formed on dielectric substrates, wherein each surface carrying a conductor is referred to as a " . Each dielectric core has traces formed on one or both sides, laminating some of these dielectric cores with traces formed therein and placed in bare dielectric layers, and laminating them together under temperature and pressure, A multilayer printed circuit can be formed. The dielectric substrate comprises an epoxy resin embedded in a fiber matrix, such as fiberglass woven into the fabric. In one manufacturing method of the prior art, copper is laminated on the outer surface of the dielectric layer, and the copper surface is patterned by photoresist or photosensitive film to create areas that are masked or unmasked, A conductive trace layer is formed on one side or both sides of the substrate. The stack of dielectric cores with conductive traces is then laminated together to form an optional layer interconnect of multilayered substrates and vias, which is an annular ring that provides connectivity from one layer to another Which is plated with copper to form a hole.
인쇄회로기판(PCB)은 전형적으로 PCB 상에 장착된 다양한 전자 부품들 사이에 도전성 트레이스를 제공하는 데 사용된다. 전자 부품의 한 유형은 PCB 에 하나 또는 그 이상의 홀을 통해 위치된 리드(lead)를 가짐으로써 PCB 상에 장착된 관통-홀(through-hole) 디바이스이며, 여기서 상기 PCB 홀은 각각의 트레이스 연결층 상에 도전성 환형 링 패드(ring pad)를 포함하며, 부품 리드는 PCB 홀의 환형 링 패드에 납땜된다. 상기 관통 홀 부품은 관련의 PCB 장착 홀과 정렬하기 어려운 경향의 리드를 갖지만, 그러나 표면 장착 기술(surface mount technology: SMT)은 바람직한 장착 시스템을 제공하며, 여기서 부품 리드는 간단히 PCB 패드의 표면 상에 위치되어 납땜되며, 이는 고밀도 및 용이한 기계화 조립 때문에 PCB 조립에 바람직하다. 표면 장착 부품은 외측의 완성된 PCB 층 상에 오직 표면 장착 패드만을 요구한다. 2층 또는 다층 PCB 내에서, 하나의 층으로부터 다른 층으로의 도전성 트레이스의 상호연결은 관통-홀 비아를 사용하여 달성되며, 여기서 하나의 트레이스 층 상의 도전성 트레이스는, 상기 트레이스 층 연결을 완성하기 위해 전형적으로 PCB 의 하나 또는 그 이상의 유전체층을 통해 천공되어, 구리 또는 다른 도전성 금속으로 도금되는 홀으로 이어진다. 모든 유전체층을 통해 천공된 홀은 스루-비아(thru-via)로서 알려져 있으며, 외층을 통해서만 천공되는 홀(전형적으로, 개별 층의 제조 부분으로서)은 마이크로-비아(micro-via)로서 알려져 있으며, 하나 또는 이상의 내층을 통해 천공된 홀은 블라인드 비아(blind via)로서 알려져 있다. 이들 비아 유형 중 그 어느 것이라도, 비아는 PCB 의 대향 트레이스 층 상에 환형의 링 도체 영역을 포함하도록 패터닝되며, 상기 천공된 홀들은 라미네이트 또는 PCB 의 양측 상에 상기 환형의 링 도체를 연결하는 도전성 재료에 연결된다. Printed circuit boards (PCBs) are typically used to provide conductive traces between various electronic components mounted on a PCB. One type of electronic component is a through-hole device mounted on a PCB by having a lead positioned through one or more holes in the PCB, And a component lead is soldered to the annular ring pad of the PCB hole. Although the through-hole component has a tendency to be difficult to align with the associated PCB mounting hole, surface mount technology (SMT) provides a preferred mounting system wherein the component leads are simply mounted on the surface of the PCB pad Positioned and soldered, which is desirable for PCB assembly due to high density and easy mechanized assembly. Surface mount components require only surface mount pads on the outer finished PCB layer. In a two-layer or multi-layer PCB, the interconnections of the conductive traces from one layer to another are accomplished using through-hole vias wherein conductive traces on one trace layer are used to complete the trace layer connection Typically through one or more dielectric layers of the PCB, leading to holes that are plated with copper or other conductive metal. Holes drilled through all dielectric layers are known as thru-vias, and holes (typically as the manufacturing portion of the individual layers) that are drilled only through the outer layer are known as micro-vias, Holes drilled through one or more inner layers are known as blind vias. In either of these via types, the vias are patterned to include an annular ring conductor region on the opposite trace layer of the PCB, the perforated holes being electrically conductive to connect the annular ring conductor on either side of the laminate or PCB It is connected to the material.
인쇄회로기판 라미네이트 상의 예비-패터닝되거나 또는 사후-패터닝된 구리의 두께는 전기도금을 사용하여 증가될 수 있으며, 여기서 트레이스를 구비한 PCB 또는 유전체층은 전해조(electrolytic bath)에 위치되고, DC 소스는 희생 양극 도체(sacrificial anodic conductor)(구리 막대와 같은) 사이에서 PCB 의 기존 도전층에 연결된다. 전기도금을 촉진시키기 위해 기존의 도전성 구리층이 PCB 상에 존재하지 않는 경우, 베어 유전체 재료 또는 천공된 비아 홀(via hole)의 경우처럼, 구리의 시드 층이 먼저 증착되어야만 한다. 이는 유전체의 표면 상에 증착된 "시드(seed)" 촉매 재료(특별한 도전성 재료의 증착을 향상시키는)의 도움을 받아 무전해 프로세스를 사용하여 이루어지며, 그 후 상기 기판이 무전해 배스(electroless bath)에 위치된다. 팔라듐과 같은 촉매 및 구리의 무전해 배스에 대해, 용액에서의 구리 이온은 표면이 균일한 전기 도전성을 제공하기에 충분히 덮일 때까지 팔라듐 위에 증착되며, 그 후 무전해 프로세스를 사용하여 증착된 구리는 전기도금 프로세스를 이용하여 후속의 재료 첨가를 위해 도전성 스캐폴드(scaffold)를 제공한다. 전기도금은 무전해 도금 프로세스보다 더 빠른 증착 속도(deposition rate)를 가지므로 도금 작업을 마무리하는 데 바람직하다. The thickness of the pre-patterned or post-patterned copper on the printed circuit board laminate can be increased using electroplating wherein the PCB or dielectric layer with traces is placed in an electrolytic bath and the DC source is sacrificed And is connected to a conventional conductive layer of the PCB between a sacrificial anodic conductor (such as a copper rod). If a conventional conductive copper layer is not present on the PCB to facilitate electroplating, then a seed layer of copper must first be deposited, such as in the case of a bare dielectric material or perforated via hole. This is done using an electroless process with the aid of a " seed " catalyst material (which enhances the deposition of a special conductive material) deposited on the surface of the dielectric, and then the substrate is placed in an electroless bath ). For a catalyst such as palladium and an electroless bath of copper, the copper ions in the solution are deposited on palladium until the surface is sufficiently covered to provide a uniform electrical conductivity, and then the copper deposited using the electroless process An electroplating process is used to provide a conductive scaffold for subsequent material addition. Electroplating is preferred for finishing the plating operation because it has a faster deposition rate than the electroless plating process.
전자 조립체의 복잡성이 증가함에 따라, 밀집된 집적 회로(IC) 리드 패턴의 점진적인 증가와 함께, 더 작은 트레이스 폭(미세 피치 트레이스로 알려진)을 사용함으로써, PCB 조립체 상의 부품 밀도를 증가시키는 것이 바람직하다. 종래 기술의 표면 장착 PCB 제조 및 조립 방법의 한 가지 문제점은, 트레이스가 유전체의 표면 상에 형성되기 때문에, 더 좁은 도체 선폭(미세 피치 트레이스로 알려진)을 위해 구리 트레이스와 하부의 라미네이트 사이의 접착이 감소되어, 부품 교체 작업 중에 상기 미세 피치 트레이스 및 부품 패드를 분리(리프트)를 유발시켜, 전체 회로 기판 조립체 및 회로 기판 조립체 상에 있는 고가 부품의 파손으로 나타난다. 미세 피치 표면 트레이스의 또 다른 문제점은, 다층 회로 기판을 제조할 때, 개별 트레이스 층이 상승한 온도 환경의 압력 하에 함께 라미네이트된다는 점이다. 라미네이션 중에, 미세 피치 트레이스는 유전체의 표면을 가로 질러 횡방향으로 이동하려는 경향이 있다. 고속 회로 설계에서, 특히 차동 쌍(differential pairing)(엣지 결합된) 전송 라인의 경우, 트레이스 사이에는 고정된 임피던스를 유지하는 것이 바람직하다. 라미네이션 중 트레이스의 횡방향 이동은, 완성된 PCB 차동 쌍의 전송 라인 임피던스를 트레이스의 길이에 따른 변화를 유발시키며, 이는 일정한 이격(constant spacing)으로 나타나는 고정 임피던스 특성을 갖는 전송 라인 임피던스에 비해, 전송 라인에서 반사 및 손실을 유발시킨다. As the complexity of electronic assemblies increases, it is desirable to increase the component density on the PCB assembly by using smaller trace widths (known as fine pitch traces), with a gradual increase in dense integrated circuit (IC) lead patterns. One problem with prior art surface mount PCB fabrication and assembly methods is that the adhesion between the copper trace and the underlying laminate for a narrower conductor line width (known as fine pitch trace) Resulting in breakage (lift) of the fine pitch traces and component pads during part replacement operations, resulting in breakage of the expensive components on the entire circuit board assembly and circuit board assembly. Another problem with fine pitch surface traces is that when manufacturing a multilayer circuit board, the individual trace layers are laminated together under the pressure of an elevated temperature environment. During lamination, fine pitch traces tend to move laterally across the surface of the dielectric. In high-speed circuit designs, particularly in the case of differential pairing (edge-coupled) transmission lines, it is desirable to maintain a fixed impedance between the traces. The transverse movement of the traces during lamination causes the transmission line impedance of the completed PCB differential pair to vary with the length of the trace, which is less than the transmission line impedance with fixed impedance characteristics exhibiting constant spacing. Causing reflection and loss in the line.
촉매 입자를 노출시키는 블랭킷 에칭 표면(blanket etched surface)을 제공하는 촉매 프리-프레그(pre-preg) 재료를 사용하는 것이 바람직하며, 그 후 미세 트레이스 라인 폭 및 트레이스 분리를 위해 원하는 두께의 트레이스를 형성하기 위한 무전해 도금에 이어, 도전성 증착층을 제공하기 위해 무전해 도금의 조합을 사용하여 트레이스를 형성하는 것이 바람직하다. 또한, 인쇄 회로 프로세스에 사용하기 위한 촉매 프리-프레그를 제공하는 것도 바람직하며, 여기서 상기 촉매 프리-프레그는 촉매가 없는 표면을 가지며, 또한 상기 촉매 프리-프레그의 표면의 제거는 표면 재료가 제거된 영역에 트레이스를 형성하기 위해 촉매 입자를 노출시킨다. It is preferable to use a catalyst pre-preg material that provides a blanket etched surface that exposes the catalyst particles and then traces of the desired thickness for fine trace line width and trace separation Following electroless plating for formation, it is preferred to form traces using a combination of electroless plating to provide a conductive deposition layer. It is also desirable to provide a catalyst pre-preg for use in a printed circuit process, wherein the catalyst pre-preg has a surface free of catalyst, and also removal of the surface of the catalyst pre- The catalyst particles are exposed to form traces in the region.
본 발명의 제1 목적은, 촉매 입자를 함유하는 촉매 프리-프레그를 제공하는 것으로서, 여기서 상기 촉매 프리-프레그는 촉매 프리-프레그의 외면이 제거되지 않았다면, 촉매 입자를 노출시키지 않는 수지 풍부 외면(resin rich outer surface) 아래에 촉매 입자를 감추며, 상기 표면 제거는 임의의 레이저 절단, 기계적 마모, 기계적 절단, 화학적 또는 플라스마 에칭, 또는 프리-프레그의 외면을 제거하여, 하부의 촉매 입자를 프리-프레그의 표면 아래로 노출시키는 임의의 다른 수단을 사용하여 달성될 수 있으며, 그 후 홀의 천공, 표면 위에 블랭킷 에칭의 수행, 전체 표면의 전기도금, 포토레지스트에 의한 상기 표면의 패터닝, 포토레지스트 없이 상기 표면의 전기도금, 상기 포토레지스트의 스트리핑(stripping), 및 노출된 무전해 도금된 구리를 제거하기에 충분히 긴 신속 에칭을 수행함으로써 트레이스를 형성한다. A first object of the present invention is to provide a catalyst pre-press containing catalyst particles, wherein said catalyst pre-preg is a resin-rich outer surface which does not expose the catalyst particles if the outer surface of the catalyst pre- wherein the surface removal comprises removing any of the laser ablation, mechanical abrasion, mechanical ablation, chemical or plasma etching, or the outer surface of the pre-preg, to remove the underlying catalyst particles from the pre- And then blanketing the surface, performing blanket etching on the surface, electroplating the entire surface, patterning the surface with photoresist, patterning the surface without photoresist, Electroplating of the photoresist, stripping of the photoresist, and removal of the exposed electrolessly plated copper By performing the long quickly etched to form the traces.
본 발명의 제2 목적은, 노출된 촉매 입자를 함유하지 않는 수지 풍부 외면 및 상기 수지 풍부 외면 아래의 촉매 풍부층을 갖는 촉매 프리-프레그의 제조를 위한 방법을 제공하는 것으로서, 상기 촉매 프리-프레그는 이하의 단계를 갖는 프로세스를 사용하여 형성된다:A second object of the present invention is to provide a method for the production of a catalyst pre-coating having a resin-rich outer surface free from exposed catalyst particles and a catalyst rich layer below said resin rich outer surface, He is formed using a process having the following steps:
수지를 촉매 입자와 블렌딩하여 형성된 촉매 수지를 섬유 직물에 주입하는 섬유 주입 단계;A fiber injection step of injecting a catalyst resin formed by blending a resin with catalyst particles into a fiber fabric;
촉매 수지로 주입된 섬유 직물의 외면이 온도 상승 시간(temperature ramp time) 중 주위 진공 조건에 외부에서 인가된 압력을 받는, 상승한 온도에서 수행되는 진공 압축 단계;A vacuum compression step in which the outer surface of the fiber fabric injected with the catalytic resin is subjected to an elevated temperature, which is externally applied to ambient vacuum conditions during a temperature ramp time;
촉매 입자가 외면으로부터 드로잉되기에 충분한 시간 동안 액체/고체 평형을 유지하기 위해, 촉매 수지로 주입된 섬유 직물의 외면 상에 인가된 압력을 유지시키는, 겔 포인트 단계;A gel point step of maintaining a pressure applied on the outer surface of the fiber fabric injected with the catalytic resin to maintain liquid / solid equilibrium for a period of time sufficient for the catalyst particles to be drawn from the outer surface;
겔 포인트 온도에서 드웰(dwell) 시간 동안 라미네이트에 상승한 온도가 적용되는, 드웰 온도;A dwell temperature at which an elevated temperature is applied to the laminate during a dwell time at a gel point temperature;
촉매 수지로 주입된 섬유 직물이 실질적으로 평탄한 시트 내로 냉각되는, 냉각 단계. Wherein the fiber fabric injected with the catalytic resin is cooled into a substantially flat sheet.
본 발명의 제1 실시예에 있어서, 촉매 프리-프레그는, 촉매 수지 혼합물을 형성하도록 수지, 휘발성 용매, 및 촉매 입자를 블렌딩하고, "A-스테이지" 촉매 프리-프레그를 형성하도록 상기 촉매 수지를 직조된 유리 섬유 또는 다른 직물과 같은 섬유 직물 내에 주입하고, 대부분의 휘발성 용매를 제거하고 또한 시트 형태처럼 부분적으로 경화된 "B-스테이지" 촉매 프리-프레그를 형성하도록 상기 섬유와 수지를 상승한 온도에서 함께 베이킹하고, 그 후 상기 "B-스테이지" 프리-프레그를 라미네이션 프레스에 위치시키고, 상기 프리-프레그가 액체/고체 평형상태가 되도록 상기 "B-스테이지" 프리-프레그를 겔 포인트에서 가열하고, 그 후 촉매 입자가 프리-프레그의 외면으로부터 이동하여 노출된 표면 촉매 입자가 없는 수지-풍부 표면을 구비한 완성된 "C-스테이지" 프리-프레그를 형성하기에 충분한 드웰 시간 동안 상기 프리-프레그를 상승한 온도 및 압력으로 경화함으로써 형성된다. 이에 따라, 이런 수지 풍부한 표면의 기계적 제거는 하부의 촉매 입자를 노출시켜, 용액에서의 구리 이온 또는 용액에서의 임의의 적절한 무전해 도금 금속 이온을 이용하여 무전해 도금에 적합한 표면을 형성한다. In a first embodiment of the present invention, a catalyst pre-press is formed by blending a resin, a volatile solvent, and catalyst particles to form a catalyst resin mixture and mixing the catalyst resin to form an " A- Into a fiber fabric, such as woven glass fiber or other fabric, to remove most of the volatile solvent and to remove the fibers and resin at elevated temperatures to form a partially cured " B-stage " catalyst pre- B-stage " pre-preg is then placed in a lamination press and the " B-stage " pre-preg is heated at the gel point to bring the pre-preg to a liquid / solid equilibrium state, Thereafter, the catalyst particles migrate from the outer surface of the pre-preframe to form a finished " C-stage " If "the pre-formed by the pre-curing temperature and pressure rise him-frame for a sufficient dwell time to form the free him. Thus, mechanical removal of such resin-rich surfaces exposes the underlying catalyst particles to form a surface suitable for electroless plating using copper ions in solution or any suitable electroless plating metal ions in solution.
본 발명의 제2 실시예에 있어서, 단일 또는 다층 PCB 는 노출된 표면을, 표면으로부터 촉매 입자를 배제하는 수지 풍부 표면을 갖는 촉매 프리-프레그 상에 패터닝함으로써 형성되며, 상기 촉매 입자는 수지 풍부 표면 아래에 분포되며, 그리고 노출되지 않는다. 제1 단계에서, 상기 촉매 입자는 패턴 마스크의 유무에 관계없이 레이저 절제(laser ablasion), 플라스마 에칭, 화학적 에칭, 기계적 마모 또는 절단을 포함하는 임의의 제거 수단을 사용하여 재료의 표면을 제거함으로써 노출된다. 제2 단계에서, 촉매 라미네이트는 무전해 도금 배스에 위치되며, 여기서 상기 무전해 도금의 금속(Cu 와 같은)은 수지 풍부 표면이 제거된 패터닝된 영역의 노출된 촉매 입자(Pt 와 같은)에 끌어 당겨져서 이에 접합된다. 상기 제2 단계는, 무전해 도금이 패터닝된 트렌치의 측면과 바닥을 도금된 금속으로 촉매 라미네이트의 주변의 네이티브(native) 표면 레벨을 채울 때까지, 계속된다. 선택적인 제3 단계에서, 패터닝된 트렌치의 표면은 무전해 도금 레벨을 촉매 라미네이트의 주변의 네이티브 표면으로의 레벨까지 매칭시키기 위해, 폴리싱, 연마, 기계 가공, 또는 에칭에 의해 평탄화된다. 선택적인 제3 또는 제4 단계에서, 솔더 마스크는 촉매 라미네이트의 영역 및 상기 패터닝된 트레이스의 영역을 덮도록 도포된다. In a second embodiment of the present invention, a single or multi-layer PCB is formed by patterning the exposed surface on a catalyst pre-preg that has a resin rich surface that excludes catalyst particles from the surface, Distributed below the surface, and not exposed. In the first step, the catalyst particles are removed by exposing the surface of the material using any removal means, including laser ablation, plasma etching, chemical etching, mechanical abrasion or cutting, with or without a pattern mask. do. In a second step, the catalyst laminates are placed in an electroless plating bath where the electroless plating metal (such as Cu) is drawn into exposed catalytic particles (such as Pt) of the patterned regions from which the resin- Pulled and joined thereto. The second step continues until the electroless plating fills the sides and bottom of the patterned trench with the plated metal to the native surface level of the periphery of the catalyst laminate. In an optional third step, the surface of the patterned trench is planarized by polishing, polishing, machining, or etching to match the electroless plating level up to the level to the native surface around the catalyst laminates. In an optional third or fourth step, a solder mask is applied to cover the areas of the catalyst laminates and the areas of the patterned traces.
본 발명의 제3 실시예에 있어서, 제1 실시예의 촉매 프리-프레그는, 촉매 프리-프레그에 틈새(aperture)를 생성하기 위해 천공이나 절제를 통해 또는 다른 재료 제거수단을 통해 형성되며, 상기 틈새는 촉매 프리-프레그의 표면이 상기 틈새에 인접하여 제거된 패드 영역에 인접하며, 이에 따라 상기 틈새의 내면과 또한 상기 촉매 프리-프레그의 외면에도 촉매 프리-프레그의 하부의 촉매 입자를 노출시키며, 이는 다음에는 무전해 도금 배스 내로 도금되지 않는다. 그 후, 결과적인 촉매 프리-프레그는 도전성 비아에 전기적으로 연결된 도전성 표면 트레이스를 형성하며, 이는 부품 장착 패드를 선택적으로 형성할 수 있다. 상기 비아는 촉매 프리-프레그의 대향측 상에 도전성 표면 트레이스를 포함할 수도 있으며, 여기서 제1 표면 트레이스, 비아, 및 제2 표면 트레이스는 모두 단일 무전해 도금 단계에서 생성된다. 무전해 도금 후, 촉매 라미네이트의 외면은, 도전성 트레이스가 촉매 라미네이트의 네이티브 표면과 평탄해지도록 평탄화될 수 있으므로, 형성된 트레이스를 구비한 촉매 라미네이트의 개별 층들이 적층되어 다층 PCB 로 라미네이트될 수 있다. In a third embodiment of the present invention, the catalyst pre-press of the first embodiment is formed through perforation or ablation or other material removal means to create an aperture in the catalyst pre-press, Is adjacent to the pad area where the surface of the catalyst pre-pregreated adjacent to the gap is removed, thereby exposing the catalyst particles under the catalyst pregrease to the inner surface of the gap and also to the outer surface of the catalyst pre- Which is then not plated into an electroless plating bath. The resulting catalyst preform then forms a conductive surface trace that is electrically connected to the conductive vias, which can selectively form the component mounting pads. The vias may include conductive surface traces on opposite sides of the catalyst pre-preg, wherein the first surface traces, vias, and second surface traces are all produced in a single electroless plating step. After electroless plating, the outer surface of the catalytic laminate can be planarized such that the conductive traces are planar with the native surface of the catalytic laminate, so that individual layers of catalytic laminates with formed traces can be laminated and laminated to the multilayer PCB.
통상적인 비-촉매 프리-프레그(non-catalyst pre-preg)를 사용하는 본 발명의 제4 실시예에 있어서, 단일 또는 다층 PCB 는 비-촉매 프리-프레그의 일측에 또는 양측에 촉매 접착제를 도포하는 제1 단계를 갖는 프로세스에 의해 형성되며, 여기서 상기 촉매 접착제는 촉매 입자와 혼합된 수지를 포함하여 비-촉매 프리-프레그 위에 촉매 접착제 층을 형성한다. 제2 단계에서, 촉매 입자를 노출시키기에 충분한 시간 동안 플라스마 세정 또는 플라스마 에칭 프로세스를 사용함으로써 촉매 프리-프레그 표면층이 선택적으로 부분적으로 제거되어, 상기 촉매 입자를 비-촉매 프리-프레그에 고정하는 하부의 접착제 수지를 남긴다. 제3 단계에서, 상기 부분적으로 제거되거나 에칭된 촉매 접착제는, 촉매 입자에 접합되는 용액에서의 금속 이온을 사용하여 상기 무전해 도금에 노출되며, 이는 금속의 실질적으로 연속적인 도전층이 증착될 때까지 수행된다. 제4 단계에서, 패턴 마스크가 도포되어, 트레이스가 요구되는 개방 영역을 제공한다. 제5 단계에서, 상기 연속적인 도전층은, 제3 단계 무전해 증착에서 형성된 패터닝된 노출된 도전층 상으로 용액에서의 금속 이온이 전착(electro-deposit)되도록, 금속 배스에서의 전기도금을 위한 전극으로서 사용된다. 제6 단계에서는 패턴 마스크가 스트리핑되고, 제7 단계에서는 패턴 마스크 아래의 이전에 노출되지 않은 영역에서 무전해 도금을 제거하기에 충분한 시간 동안, 신속 에칭이 수행된다. In a fourth embodiment of the present invention using a conventional non-catalyst pre-preg, the single or multi-layer PCB may be coated with a catalytic adhesive on one side or both sides of the non- Wherein the catalyst adhesive comprises a resin mixed with the catalyst particles to form a catalyst adhesive layer on the non-catalyst pre-preg. In the second step, the catalyst pre-preg surface layer is selectively partially removed by using a plasma clean or plasma etching process for a time sufficient to expose the catalyst particles, thereby securing the catalyst particles to the non-catalyst pre- Leaving the underlying adhesive resin. In a third step, the partially removed or etched catalytic adhesive is exposed to the electroless plating using metal ions in a solution that is bonded to the catalyst particles, which is when a substantially continuous conductive layer of metal is deposited . In a fourth step, a pattern mask is applied to provide an open area where tracing is required. In a fifth step, the continuous conductive layer is deposited on the patterned exposed conductive layer formed in the third-step electroless deposition such that the metal ions in the solution are electro-deposited, for electroplating in a metal bath And is used as an electrode. In the sixth step, the pattern mask is stripped, and in the seventh step, rapid etching is performed for a time sufficient to remove the electroless plating in the previously unexposed area under the pattern mask.
본 발명의 제5 실시예에 있어서, 선택적으로 비-촉매 라미네이트의 제1 표면이나 제2 표면 상의 도체로부터 형성된 제1 패드 또는 제2 패드에 인접하여, 상기 비-촉매 라미네이트에 제1 틈새를 형성하고, 상기 제1 틈새를 촉매 수지 또는 촉매 접착제로 충전하고(filling), 상기 촉매 수지 또는 접착제가 경화되는 것을 허용하고, 상기 틈새보다 더 작은 직경의 제1 틈새에 제2 홀을 천공하고, 상기 제2 홀 및 주변 패드를 무전해 도금하고, 이에 따라 상기 제2 홀의 내면으로부터 상기 제1 패드 또는 제2 패드로의 연결부를 형성함으로써, 도전성 비아가 비-촉매 라미네이트에 형성된다. In a fifth embodiment of the present invention, a first gap or a second gap is formed in the non-catalyst laminate, optionally adjacent to a first pad or second pad formed from a conductor on a first surface or a second surface of the non- Filling the first gap with a catalyst resin or a catalyst adhesive to allow the catalyst resin or the adhesive to harden, drilling a second hole in a first gap having a diameter smaller than the gap, A conductive via is formed in the non-catalytic laminate by electroless plating the second hole and peripheral pad, thereby forming a connection from the inner surface of the second hole to the first pad or the second pad.
본 발명의 제6 실시예에 있어서, 비-촉매 라미네이트는 도포된 촉매 접착제를 가지며, 상기 촉매 접착제는 수지 및 촉매 입자를 포함하고, 상기 촉매 접착제는 접착제에서 가장 큰 촉매 입자보다 더 큰 적어도 2배의 두께를 가지며, 상기 촉매 접착제는 수지 풍부 표면 및 상기 촉매 입자가 배제된 수지 풍부 표면 아래의 배제 영역(exclusion zone)을 경화 및 현상하고, 상기 수지 풍부 표면의 제거는 무전해 도금에 적합한 노출된 촉매 입자를 제공하고, 상기 비-촉매 라미네이트는 무전해 구리 증착에 의해 형성된 도전성 트레이스와 함께 상기 천공된 홀의 무전해 도금을 위한 노출된 촉매 입자를 제공하도록, 상기 촉매 접착제로 충전되어 천공될 수 있는 홀을 선택적으로 갖는다. In a sixth embodiment of the present invention, the non-catalytic laminate has an applied catalytic adhesive, the catalytic adhesive comprising a resin and catalyst particles, wherein the catalytic adhesive is at least two times larger Wherein the catalytic adhesive cures and develops an exclusion zone beneath the resin rich surface and the resin rich surface from which the catalyst particles are excluded, and the removal of the resin rich surface removes the exposed Wherein the non-catalytic laminates are provided with a conductive trace formed by electroless copper deposition to provide exposed catalytic particles for electroless plating of the perforated holes, Hole.
본 발명의 제7 실시예에 있어서, 촉매 라미네이트는 적어도 하나의 표면에 도포된 촉매 접착제를 가지며, 상기 촉매 라미네이트는 촉매 입자를 구비한 프리-프레그를 포함하며, 상기 접착제는 수지 및 촉매 입자를 포함하고, 상기 촉매 접착제 및 촉매 라미네이트는 관통 홀, 및 촉매 접착제의 표면층을 제거하고, 그 후 패터닝된 트레이스 상에 무전해 도금에 의한 트레이스를 형성하고, 그 후 적어도 하나의 표면을 평탄화함으로써, 상기 촉매 접착제의 표면 상에 패터닝된 트레이스를 형성하도록 천공된다. In a seventh embodiment of the present invention, the catalyst laminate has a catalyst adhesive applied to at least one surface, the catalyst laminate comprising a pre-preg with catalyst particles, the adhesive comprising a resin and catalyst particles Wherein the catalyst adhesive and catalyst laminates are formed by removing the through-holes and the surface layer of the catalyst adhesive, and then forming traces by electroless plating on the patterned traces and then planarizing at least one surface, And is drilled to form a patterned trace on the surface of the adhesive.
본 발명의 제8 실시예에서는, 배제 깊이 아래로 촉매 입자를 노출시키기 위해 촉매 프리-프레그를 블랭킷 에칭하고, 비아 홀을 천공하고, 회로 기판을 무전해 도금하고, 포토레지스트로 회로 기판을 패터닝하고, 포토레지스트로 코팅되지 않은 영역 상에 트레이스를 형성하도록 상기 기판을 전기도금하고, 그 후 상기 포토레지스트를 제거하고, 트레이스를 구비한 회로 기판을 형성하도록 상기 노출된 무전해 도금된 구리를 신속 에칭함으로써, 회로 기판이 형성된다. In the eighth embodiment of the present invention, in order to expose the catalyst particles below the exclusion depth, the catalyst pre-pregs are blanket etched, the via holes are drilled, the circuit board is electroless plated, the circuit substrate is patterned with photoresist Electroplating the substrate to form traces on regions not coated with photoresist, then removing the photoresist, and exposing the exposed electrolessly plated copper to a rapid etch to form a circuit board with traces Thereby forming a circuit board.
도 1a는 원료 촉매 프리-프레그를 형성하기 위한 프로세스의 개략도를 도시하고 있다.
도 1b는 원료 촉매 프리-프레그로부터 완성된 촉매 프리-프레그를 형성하기 위한 진공 라미네이션 프레스를 도시하고 있다.
도 1c는 라미네이션 중 촉매 프리-프레그의 다층을 형성하기 위한 진공 라미네이션 단계를 도시하고 있다.
도 2는 도 1의 진공 라미네이션 단계에 대한 프로세싱 시간을 도시하고 있다.
도 3은 촉매 프리-프레그의 형성을 위한 프로세스 단계를 도시하고 있다.
도 4는 프리-프레그 재료의 단면도에 대한 프리-프레그 재료의 촉매 입자 분포를 도시하고 있다.
도 5a는 네이티브 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5b는 표면 제거 단계 후의 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5c는 시간 시퀀스의 무전해 도금 단계 중 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5d는 표면 평활화(smoothing) 단계 후의 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5e는 솔더 마스크 단계 후의 촉매 프리-프레그의 단면도를 도시하고 있다.
도 5f는 비-촉매 프리-프레그 상의 종래 기술의 에칭된 구리 트레이스의 단면도를 도시하고 있다.
도 6a는 비-촉매 프리-프레그에 도포된 촉매 접착제의 단면도를 도시하고 있다.
도 6b는 플라스마 에칭 단계 후의 도 6a의 단면도를 도시하고 있다.
도 6c는 프리-프레그 기판 위의 무전해 도금의 단면도를 도시하고 있다.
도 6d는 프리-프레그 기판 위에 패터닝된 마스킹 재료의 단면도를 도시하고 있다.
도 6e는 프리-프레그 기판 위의 구리 전기도금의 단면도를 도시하고 있다.
도 6f는 마스크의 스트리핑 후의 구리 전기도금의 단면도를 도시하고 있다.
도 6g는 표면 구리를 제거하기 위한 신속 에칭 후의 프리-프레그 기판의 단면도를 도시하고 있다.
도 7a는 포일 라미네이션(foil lamination)을 구비한 비-촉매 프리-프레그의 단면도를 도시하고 있다.
도 7b는 패터닝 후 에칭된 비-촉매 프리-프레그의 단면도를 도시하고 있다.
도 7c는 홀이 천공된 후 비-촉매 프리-프레그의 단면도를 도시하고 있다.
도 7d는 홀을 촉매 충전재로 충전한 후 비-촉매 프리-프레그의 단면도를 도시하고 있다.
도 7e는 제2 환형 홀의 천공 후 비-촉매 프리-프레그의 단면도를 도시하고 있다.
도 7f는 환형 홀의 무전해 도금 후 비-촉매 프리-프레그의 단면도를 도시하고 있다.
도 7g는 도 7a 내지 7f의 프로세스를 사용하여 형성된 비아의 투명한 투시도를 도시하고 있다.
도 8a는 비-촉매 프리-프레그 라미네이트의 단면도를 도시하고 있다.
도 8b는 촉매 접착제 도포 후의 도 8a를 도시하고 있다.
도 8c는 홀 천공/펀칭 작업 후의 도 8b를 도시하고 있다.
도 8d는 표면 제거 작업 후의 도 8c를 도시하고 있다.
도 8e는 무전해 도금 작업 후의 도 8d를 도시하고 있다.
도 9a, 9b, 9c, 9d, 및 9e는 천공되고, 에칭되고, 무전해 도금되고, 평탄화된, 촉매 라미네이트 위에 도포되는 촉매 접착제의 단면도의 다양한 단계를 도시하고 있다.
도 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h 및 10i는 노출된 촉매 표면 상에 형성된 트레이스를 갖는, 촉매 라미네이트의 단면도의 다양한 단계를 도시하고 있다. BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 a shows a schematic diagram of a process for forming a feedstock catalyst pre-press.
Figure 1b shows a vacuum lamination press for forming a catalyst pre-preg finished from a raw catalyst pre-preg.
Figure 1C shows a vacuum lamination step for forming a multilayer of catalyst pre-preg during the lamination.
Figure 2 shows the processing time for the vacuum lamination step of Figure 1.
Figure 3 shows the process steps for the formation of the catalyst pre-press.
Figure 4 shows the catalyst particle distribution of the pre-preg material relative to the cross-sectional view of the pre-preg material.
Figure 5a shows a cross-sectional view of a native catalyst pre-preform.
Figure 5b shows a cross-sectional view of the catalyst pre-pref after the surface removal step.
Figure 5c shows a cross-sectional view of the catalyst pre-preg during the electroless plating step of the time sequence.
Figure 5d shows a cross-sectional view of the catalyst pre-preg after the surface smoothing step.
Figure 5e shows a cross-sectional view of the catalyst pre-preg after the solder mask step.
Figure 5f shows a cross-sectional view of a prior art etched copper trace on a non-catalytic pre-preg.
Figure 6a shows a cross-sectional view of a catalyst adhesive applied to a non-catalyst pre-press.
Figure 6b shows a cross-sectional view of Figure 6a after the plasma etching step.
6C shows a cross-sectional view of the electroless plating on the pre-press substrate.
Figure 6d shows a cross-sectional view of the patterned masking material on the pre-press substrate.
Figure 6E shows a cross-sectional view of the copper electroplating over the pre-press substrate.
6F shows a cross-sectional view of the copper electroplating after stripping of the mask.
Figure 6g shows a cross-sectional view of the pre-preg substrate after rapid etching to remove surface copper.
Figure 7a shows a cross-sectional view of a non-catalyst pre-preg with foil lamination.
Figure 7b shows a cross-sectional view of the etched non-catalyst pre-pre-pattern after patterning.
Figure 7c shows a cross-sectional view of the non-catalyst pre-pre-hole after the hole is perforated.
Figure 7d shows a cross-sectional view of a non-catalyst pre-pref after filling the holes with a catalyst filler.
Figure 7e shows a cross-sectional view of the non-catalyst pre-pre-pore after perforation of the second annular hole.
Figure 7f shows a cross-sectional view of a non-catalyst pre-preform after electroless plating of an annular hole.
Figure 7g shows a transparent perspective view of a via formed using the process of Figures 7a-7f.
Figure 8a shows a cross-sectional view of a non-catalytic pre-pregramnate.
Figure 8b shows Figure 8a after application of the catalyst adhesive.
Figure 8c shows Figure 8b after hole punching / punching operation.
FIG. 8D shows FIG. 8C after the surface removal operation.
FIG. 8E shows FIG. 8D after the electroless plating operation.
Figures 9a, 9b, 9c, 9d, and 9e illustrate various steps of cross-sectional views of a catalyst adhesive applied on a perforated, etched, electroless plated, planarized, catalytic laminate.
Figures 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h and 10i illustrate various steps of cross-sectional views of a catalyst laminate having traces formed on the exposed catalyst surfaces.
도 1a는 프리-프레그(수지에 접합되는 예비-함침된 섬유의 매트릭스)를 제조하기 위한 예시적인 프로세스를 도시하고 있다. 직조된 유리-섬유 직물, 탄소-섬유를 포함하여 프리-프레그의 섬유 또는 다른 섬유를 위해, 많은 상이한 재료가 사용될 수 있으며, 또한 에폭시 수지, 폴리이미드 수지, 시아네이트 에스테르 수지, PTFE(테프론) 블렌드 수지를 포함하는 수지를 위해 또는 다른 수지를 위해 많은 상이한 재료가 사용될 수 있다. Figure 1A shows an exemplary process for making a pre-preg (matrix of pre-impregnated fibers bonded to a resin). Many different materials can be used for pre-prefabricated fibers or other fibers including woven glass-fiber fabrics, carbon-fibers, and also epoxy resins, polyimide resins, cyanate ester resins, PTFE (Teflon) blends Many different materials may be used for the resin comprising the resin or for other resins.
본 발명의 일 양태는 1 밀( mil)(25μ) 크기의 미세 피치 도전성 트레이스를 지지할 수 있는 인쇄회로기판 라미네이트이며, 무전해 구리 형성을 위한 촉매를 사용하여 구리 트레이스의 형성에 대해 기재되어 있지만, 본 발명의 범위는 무전해 도금 및 전기도금에 적합한 다른 금속으로 확장될 수 있다. 구리(Cu) 채널의 무전해 증착을 위해, 9 내지 11 족 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co) 또는 구리(Cu), 또는 이들의 다른 화합물과 같은 주기율표 전이 금속 원소가 선택되었더라도, 촉매로는 원소 팔라듐(Pd)이 바람직하며, 철(Fe), 망간(Mn), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 혼합물(mixture)이나 염과 같은 다른 금속을 포함하여, 그 어느 것이라도 촉매 입자로서 사용할 수 있다. 본 발명의 후보 리스트는 포괄적이기보다는 예시적인 것으로 의도되며, 구리 이온을 흡인하기 위한 다른 촉매가 사용될 수도 있다는 것이 본 기술분야에 알려져 있다. 본 발명의 일례에 있어서, 촉매 입자는 균일한 촉매 입자이다. 본 발명의 다른 예에 있어서, 상기 촉매 입자는 무기 입자 또는 수 옹스트롬 두께의 촉매 금속으로 코팅된 고온 내성의 플라스틱 입자이므로, 이에 따라 비-촉매 내부 입자를 캡슐화하는 얇은 촉매 외면을 갖는 불균질한 촉매 입자를 형성한다. 이런 제형(formulation)은 가장 긴 차원이 25u 정도와 같은 더 큰 촉매 입자에 바람직할 수 있다. 이런 제형의 불균질한 촉매 입자는 유기, 무기, 또는 이산화규소(SiO2)와 같은 불활성 충전재, 카올린(Kaolin)과 같은 무기 점토, 또는 기상 증착 또는 화학 증착에 의한 바와 같이, 충전재의 표면에 흡착된 팔라듐과 같은 촉매로 표면 상에 코팅된 고온 플라스틱 충전재를 포함할 수 있다. 촉매 입자가 무전해 도금에 좋은 바람직한 성질을 갖기 위해서는, 단지 몇 개의 촉매 원자층만 필요하다. One aspect of the present invention is a printed circuit board laminate capable of supporting fine pitch conductive traces of the size of 1 mil (25μ) and is described for the formation of copper traces using a catalyst for electroless copper formation , The scope of the present invention can be extended to other metals suitable for electroless plating and electroplating. Platinum (Pt), rhodium (Rh), iridium (Ir), nickel (Ni), gold (Au), silver (Ag), cobalt (Co), or the like is used for electroless deposition of copper (Cu) (Fe), manganese (Mn), chromium (Cr), molybdenum (Mo), and the like are preferable as the catalyst even if the periodic table transition metal elements such as copper Mo, tungsten (W), titanium (Ti), tin (Sn), or mixtures or salts thereof. The candidate list of the present invention is intended to be exemplary rather than inclusive, and it is known in the art that other catalysts for aspirating copper ions may be used. In one example of the present invention, the catalyst particles are homogeneous catalyst particles. In another example of the present invention, the catalyst particles are high-temperature resistant plastic particles coated with inorganic particles or a catalyst metal of several angstroms thick, so that a heterogeneous catalyst having a thin catalyst outer surface encapsulating non-catalyst inner particles To form particles. Such formulations may be desirable for larger catalyst particles, such as about 25u of the longest dimension. Inhomogeneous catalyst particles of this formulation may be formed from an inert filler such as organic, inorganic, or silicon dioxide (SiO2), an inorganic clay such as kaolin, or an inorganic filler such as, for example, by vapor deposition or chemical vapor deposition, Temperature plastic filler coated on the surface with a catalyst such as palladium. In order for catalyst particles to have good desirable properties for electroless plating, only a few catalyst atomic layers are required.
불균질한 촉매 입자를 형성하는 일례에 있어서, 충전재(유기 또는 무기)의 배스(bath)는 25u 미만 크기의 입자를 포함하도록 크기별로 분류되고, 분류된 이들 무기 입자는 탱크에서 수성 배스 내로 혼합되고, 교반되어, 그 후 PdCl과 같은 팔라듐 염(또는 다른 촉매의 은 염과 같은 임의의 다른 촉매)이 HC1 과 같은 산 및 히드라진 수화물과 같은 환원제에 도입되며, 이에 따라 무기 입자를 코팅하는 금속 Pd 를 환원시키는 혼합물은 충전재 상에 코팅된 수 옹스트롬 두께의 Pd 를 제공하며, 이에 따라 균질한 Pd 금속 입자를 사용하는 것에 비해, Pd의 용적 요구량이 크게 감소된 균질한 Pd 입자의 촉매 성질을 갖는 불균질한 촉매 입자를 생성한다. 그러나 수 nm 크기의 극도로 작은 촉매 입자의 경우, 균질한 촉매 입자(순수한 Pd 와 같은)가 바람직할 수 있다. In an example of forming heterogeneous catalyst particles, a bath of filler (organic or inorganic) is sized to include particles less than 25 u in size, and these classified inorganic particles are mixed into an aqueous bath in a tank , And then a palladium salt (or any other catalyst such as silver salt of another catalyst), such as PdCl, is introduced into a reducing agent such as an acid such as HCl and a hydrazine hydrate, thereby forming a metal Pd coating the inorganic particles The reducing mixture provides a Pd of a few angstroms thick coated on the filler and thus provides a homogeneous Pd particle catalytic nature of heterogeneous < RTI ID = 0.0 > To produce one catalyst particle. However, for extremely small catalyst particles of a few nm in size, homogeneous catalyst particles (such as pure Pd) may be desirable.
예시적인 무기 충전재는 수화 알루미늄 층상 규산염과 같은 점토 광물을 포함하며, 이는 다양한 양의 철, 마그네슘, 알칼리 금속, 알칼리 토류, 및 다른 양이온을 함유할 수 있다. 이런 예시적인 무기 충전재 계열은 이산화규소, 알루미늄 실리케이트, 카올리나이트[Al2Si2O5(OH)], 폴리실리케이트, 또는 카올린이나 중국 점토 계열(china clay family)에 속하는 다른 점토 광물을 포함한다. 예시적인 유기 충전재는 PTFE(테프론) 및 고온 내성을 구비한 다른 폴리머를 포함한다. Exemplary inorganic fillers include clay minerals such as hydrated aluminum layered silicates, which may contain varying amounts of iron, magnesium, alkali metals, alkaline earth, and other cations. In this exemplary inorganic fillers series comprises a clay mineral belonging to the other of silicon dioxide, aluminum silicate, kaolinite [Al 2 Si 2 O 5 ( OH)], polysilicate, or kaolin or china clay series (china clay family). Exemplary organic fillers include PTFE (Teflon) and other polymers with high temperature resistance.
팔라듐 염의 예는 BrPd, CL2Pd, Pd(CN)2, I2Pd, Pd(NO3)2*2H20, Pd(NO3)2, PdSO4, Pd(NH3)4Br2, Pd(NH3)4C12H20 이다. 본 발명의 촉매 분말은 비-촉매 입자(무기 충진제 계열로부터 선택된) 뿐만 아니라, 불균질한 촉매 입자(예를 들어, 무기 충전재 입자 위에 코팅된 촉매 재료), 균질한 촉매 입자(원소 팔라듐과 같은)를 포함할 수도 있다. Palladium salts example BrPd, CL 2 Pd, Pd ( CN) 2, I 2 Pd, Pd (NO 3) 2 * 2H 2 0, Pd (NO 3) 2, PdSO 4, Pd (NH 3) 4Br 2, Pd a (NH 3) 4C1 2 H 2 0. The catalyst powders of the present invention can be prepared by mixing heterogeneous catalyst particles (e.g., catalyst material coated on inorganic filler particles), homogeneous catalyst particles (such as elemental palladium) as well as non-catalyst particles (selected from inorganic filler series) . ≪ / RTI >
촉매들 중에서도, 비교 경제성, 유용성, 및 기계적 특성 때문에 팔라듐이 바람직한 촉매이지만, 다른 촉매가 사용될 수도 있다. Of the catalysts, palladium is the preferred catalyst because of the comparative economics, availability, and mechanical properties, but other catalysts may be used.
도 1a는, 점도를 감소시키기 위해 촉매 입자와 블렌딩되어 휘발성 액체와 혼합되고 이에 따라 A-스테이지(액체) 프리-프레그를 형성하는 에폭시 수지로 충전된 탱크(108) 내로 직물을 안내하는 롤러 세트를 통해, 직조된 유리 섬유와 같은 섬유 직물(102)의 롤이 공급되는 것을 도시하고 있다. Figure la shows a set of rollers that guide the fabric into a
수지는 폴리이미드 수지, 에폭시와 시안화물 에스테르(상승한 온도에서 경화를 제공하는), 또는 냉각 후 코팅 및 열경화성 특성 중 선택 가능한 점도를 구비한 임의의 다른 적합한 수지 제형일 수 있다. 예를 들어 난연성 표준에 부응하거나, FR-4 또는 FR-10과 같은 표준 FR 시리즈 프리-프레그 중 하나와 호환되도록, 난연제(fire retardant)가 첨가될 수 있다. 고속 전기 회로에 대한 추가적인 요구 사항은, 대략 4 이고 그리고 유전상수에 형성된 전송 라인의 특징적인 임피던스를 지배하는 유전상수(ε)(유전율), 및 거리에 대한 주파수-의존형 에너지 흡수의 측정값인 손실 탄젠트(δ)이므로, 이에 따라 상기 손실 탄젠트는 유전체가 고주파 전기장과 어떻게 상호 작용하여 전송 라인 길이의 cm 당 계산 가능한 양의 dB 만큼 신호 진폭을 바람직하지 않게 감소시키는지에 대한 측정값이다. 수지는 크기별로 분류된 촉매 입자와 블렌딩된다. 예시적인 일 제형에 있어서, 상기 촉매 입자는, 균질한 촉매 입자(금속 팔라듐) 또는 불균질한 촉매 입자(무기 입자 또는 고온 플라스틱 위에 코팅된 팔라듐) 중 적어도 하나를 포함하며, 어느 하나의 제형에 대해, 상기 촉매 입자는 25u 미만의 최대 범위를 바람직하게 가지며, 상기 입자의 50% 는 12u 내지 25u, 또는 1-25u 범위, 또는 이 보다 더 작은 크기이다. 이들은 본 발명의 범위를 제한하도록 의도되지 않는 예시적인 촉매 입자 크기이다. 예시적인 일 실시예에 있어서, 상기 촉매 입자(균질하거나 또는 불균질한)는 1u-25u 범위의 크기이다. 본 발명의 다른 예에 있어서, 균질한 촉매 입자는 금속 팔라듐을 입자로 연마하고, 결과적인 입자를 25u 직사각형 개구의 메시를 구비한 체(sieve)에 통과시킴으로써 형성된다. 다른 예에 있어서, 촉매 수지 혼합물(106)은 균질하거나 불균질한 촉매 입자를, 수지의 중량에 대해 실질적으로 12 중량%의 촉매 입자의 비율과 같은 중량비로, 프리-프레그 수지 내로 블렌딩함으로써 형성된다. 수지 혼합물에서 촉매 입자의 중량비는, 대안적으로 수지의 총 중량에 대해 촉매 입자의 8-16 중량%의 범위일 수 있다. 다른 블렌딩 비율이 사용될 수도 있으며, 또한 더 작은 입자를 사용하는 것이 바람직할 수도 있음을 인식해야 한다. 본 발명의 일 예에 있어서, 촉매 입자 밀도는 촉매 입자 사이에 3u-5u 크기의 평균 거리를 제공하도록 선택된다. The resin may be a polyimide resin, an epoxy and a cyanide ester (which provides cure at elevated temperatures), or any other suitable resin formulation with a selectable viscosity after coating and thermosetting properties. For example, a fire retardant can be added to meet the flammability standard or be compatible with one of the standard FR series pre-frames such as FR-4 or FR-10. Additional requirements for high speed electrical circuitry are: a dielectric constant (?) (Dielectric constant) that is approximately 4 and dominates the characteristic impedance of the transmission line formed in the dielectric constant, and a loss of frequency-dependent energy absorption Is the tangent (?), So the loss tangent is a measure of how the dielectric interacts with the high frequency electric field to undesirably reduce the signal amplitude by a computable amount of dB per cm of transmission line length. The resin is blended with size-sorted catalyst particles. In an exemplary formulation, the catalyst particles comprise at least one of homogeneous catalyst particles (metal palladium) or heterogeneous catalyst particles (inorganic particles or palladium coated on hot plastic), and for either formulation , The catalyst particles preferably have a maximum range of less than 25 u, and 50% of the particles are in the range of 12 u to 25 u, or 1-25 u, or even smaller. These are exemplary catalyst particle sizes which are not intended to limit the scope of the present invention. In an exemplary embodiment, the catalyst particles (homogeneous or heterogeneous) are in the range of 1 u-25 u. In another example of the invention, homogeneous catalyst particles are formed by polishing metal palladium into particles and passing the resulting particles through a sieve with a mesh of 25u rectangular openings. In another example, the
직물이 롤러(104)에 의해 촉매 수지 배스(106) 내로 침지된 후, 촉매 수지 함침된 직물은 롤러(110)로 안내되며, 이는 경화되지 않은 액체 A-스테이지 프리-프레그(105)의 두께를 설정하고 또한 수지/유리+수지 비율로 수지의 퍼센트도 설정한다. 그 후, A-스테이지 프리-프레그(105)는 베이킹 오븐(103)을 통과하며, 상기 베이킹 오븐은 A-스테이지 프리-프레그의 유기물 및 다른 휘발성 화합물을 몰아내고, 액체 함량을 상당히 감소시켜, 롤러(111)에 의해 전달된 무-점성 B-스테이지 프리-프레그를 형성한다. 예시적인 실시예에 있어서, 상기 오븐(103)은 휘발성 화합물을 A-스테이지 프리-프레그의 약 80% 용매 비율로부터 B-스테이지 프리-프레그의 약 0.1% 미만의 용매 비율로 건조시킨다. 결과적인 B-스테이지 프리-프레그(107)는 재료 취급 장치(111)에 제공되고, 취급 및 저장의 용이함을 위해 시트(sheet)로 절단될 수 있으며, 차후에는 진공 하에서 상기 시트의 표면을 가로질러 압력을 인가하는 도 1b의 라미네이션 프레스(126) 내에 위치되어, 프리-프레그 코어가 상기 라미네이션 프레스에 있을 동안 온도 프로필을 변화시켜서, 도 2에 도시된 온도 플롯(202)을 따른다. 본 발명의 일 예에 있어서, 수지 풍부 표면을 생성하기 위해, 외면(하부의 촉매 입자를 노출시키도록 제거된 표면을 나중에 갖게 될)의 근처에 위치되는 프리-프레그 시트는, 유리 106(71% 수지), 유리 1067 또는 유리 1035(65% 수지)와 같은 65% 이상의 수지를 갖도록 선택되며, 내부 프리-프레그 시트(표면 제거 대상이 아닌)는 65% 미만의 수지를 갖도록 선택된다. 또한, 촉매 프리-프레그의 표면 근처에 존재하는 유리 섬유의 가능성을 감소시키기 위해, 직조된 유리 섬유가 내부 프리-프레그층에 사용될 수 있으며, 평탄한 부직포 섬유 유리가 외부의 수지 풍부 프리-프레그층에 사용될 수 있다. 외면층 상에서 수지 풍부 프리-프레그와 평탄한 부직포 섬유 유리의 조합은, 외면과 캡슐화된 유리 섬유 사이에 0.7 mil(17u) 내지 0.9 mil(23u)의 배제 영역으로 나타난다. 상기 외부 수지 풍부 표면 상에는 유리 스타일(106, 1035 및 1067)이 사용하기에 적합한데, 그 이유는 상기 유리 섬유 두께가, 3. 7 mil(94u) 섬유를 갖는 유리 스타일 2116과 같은, 상기 라미네이트의 중앙 영역에 사용되는 65% 이상의 수지를 구비한 전형적인 프리-프레그 시트에서 발견되는 유리 섬유 두께보다 더 작기(1. 3 내지 1. 4 mil/33-35u) 때문이다. 이들 값은 예시로서 주어졌으며, 상업적으로 이용 가능한 가장 작은 유리 섬유는 계속해서 직경이 감소할 것으로 예상된다. 본 발명에서는 온도 대 시간 플롯(202)이 촉매 입자 및 섬유 유리가 겔 포인트 온도의 액체 상태 중 에폭시의 표면 장력에 의해 튕겨진(repelled) 라미네이트의 외면으로부터 멀어지도록 조정된다. 플롯(202)의 냉각 사이클 후, 경화된 C-스테이지 프리-프레그 시트는 오프 로딩된다(114). 경화된 C-스테이지 프리-프레그 시트를 형성하는 프로세스는, 단일 또는 다중 시트의 섬유 직물을 사용하여 완성된 두께를 변화시킬 수 있으며, 이는 2 mil(51u)부터 내지 60 mil(1. 5mm)까지 다양할 수 있다. After the fabric has been soaked into the
도 3은 촉매 입자가 주입되지만 프리-프레그의 외면으로부터 배제된 프리-프레그 라미네이트를 제조하는 프로세스의 흐름도를 도시하고 있다. 단계(302)는 수지 내에 촉매 입자의 블렌딩 단계로서, 혼합물 점도를 낮추기 위해 첨가된 유기 휘발물을 종종 구비하며, 이는 저장조(108)에 위치된 촉매 수지(106)를 형성한다. 단계(304)는 도 1의 롤러(104)가 A-스테이지 프리-프레그를 형성하도록 제공할 수 있는 바와 같이, 직물 내로 촉매 수지의 주입 단계이고, 단계(306)는 롤러(110)에 의한 바와 같이 B-스테이지 프리-프레그 내로 촉매 수지 주입된 직물의 초기 롤링 단계이며, 단계(307)는 B-스테이지 프리-프레그를 형성하도록 유기 용매를 제거하기 위한 베이킹 단계이고, 단계(308)는 라미네이션 프레스(126)에서 촉매 C-스테이지 프리-프레그의 시트 내로 촉매 수지 주입된 직물(130)의 프레싱 단계이며, 이는 플롯(202)의 온도 사이클을 따르며, 진공 펌프(128)는 에폭시로부터 기포를 제거하고 상기 에폭시에서 형성될 수 있는 임의의 공극을 감소시키기 위해 상기 라미네이션 프로세스 전체를 통해 챔버(124)를 비운다. 냉각된 완성된 촉매 C-스테이지 프리-프레그 시트는 절단되어 나중에 사용하기 위해 저장된다. Figure 3 shows a flow diagram of a process for making pre-pregramnets that are injected with catalyst particles but are excluded from the outer surface of the pre-preg. Step 302 often includes organic volatiles added to lower the mixture viscosity as a step of blending the catalyst particles in the resin, which forms the
온도 대 시간의 도 2의 플롯(202)은 라미네이션 프레스(112)에서 프리-프레그의 온도 프로필을 도시하고 있으며, 이는 외부의 수지 풍부 표면으로부터 배제된 촉매 입자의 표면 특성을 갖지만 그러나 상기 외부의 수지 풍부 표면의 바로 아래에 있는 촉매 프리-프레그의 형성에 중요하다. 상기 수지는 저장조(108)에서 액체 상태로 있으며, 프리-프레그는 수지가 유리 섬유 내로 함침되고 롤러(110)를 통과한 후 A-스테이지에 있다. 상기 프리-프레그는 휘발성 유기물이 초기 수지 경화에 의해 베이킹되어 달성되는 베이킹(103) 후에 B-스테이지에 있으며, 이는 도 2의 냉각 단계와 같은 라미네이션 사이클의 말기에 B-스테이지 프리-프레그를 C-스테이지 프리-프레그로 변환시킨다. B-스테이지 프리-프레그는 라미네이션 프레스 내에 위치되며, 트랩된 공기가 라미네이션 층 사이에 형성되는 방지하도록 진공이 풀린다. 온도 및 압력을 결정한 프리-프레그 겔 포인트(205)를 달성하기 위해 온도 상승 시간(204) 중 10 내지 15초 정도의 시간 동안 열이 인가되며(상기 겔 포인트는 액체 및 고체 상태가 서로 평형에 가까운 상태로서 정의된다), 이는 표면으로부터 촉매 입자를 이동시키는 프로세스에 중요하며, 그 후 냉각 사이클(208)에 이어, 프리-프레그의 온도가 드웰 온도 및 60-90분 범위에 있을 수 있는 드웰 시간(206)으로 유지된다. 상기 드웰 온도 및 겔 포인트 온도는 120℃(에폭시용) 내지 350℃(테프론/폴리이미드 수지용)의 예시적인 범위에서 압력 및 수지에 의존한다. 겔 포인트(205)에서 너무 짧은 지속 시간 동안 프리-프레그를 유지하면, 촉매 입자 또는 섬유 유리가 완성된 프리-프레그의 표면에 바람직하지 않게 존재하게 된다. The
도 4는 도 1, 2, 및 3의 프로세스에 의해 형성된 결과적인 촉매 프리-프레그(402)를 도시하고 있으며, 여기서 촉매 입자(414)는 프리-프레그(402)의 중심 영역 내에서 균일하게 분포되지만, 그러나 제1 표면(404) 아래의 경계 영역(408) 아래, 또는 제2 표면(406) 아래의 경계 영역(410) 아래에는 존재하지 않는다. 25u보다 더 작은 입자의 예시적인 입자 분포에 대해, 촉매 입자 경계는 전형적으로 표면 아래에서 10-12u 이며(입자 크기의 절반), 따라서 표면 재료의 이런 깊이 또는 더 큰 깊이는 매립된 촉매 입자가 무전해 도금에 이용 가능하도록 제거되어야만 한다. Figure 4 shows the resulting catalyst pre-press 402 formed by the process of Figures 1, 2 and 3 wherein the
종래 기술의 촉매 라미네이트는, 촉매 라미네이트의 활성화된 표면 상에서 원치 않는 무전해 도금을 방지하도록 마스킹되어야만 하는 활성화된 표면을 갖는다. 이와는 대조적으로, 본 발명의 촉매 라미네이트는 제1 표면(404)으로부터 제1 경계(408)까지 또한 제2 표면(406)으로부터 제2 경계(410)까지 두께 정도에 대해 촉매 입자를 배제하여, 종래 기술에서처럼 촉매 입자와의 접촉을 방지하는 분리된 마스크층이 무전해 도금에 요구되지 않는다는 이점을 제공한다. 따라서 제1 표면(404)으로부터 경계층(408)의 깊이까지 또는 이 보다 더 깊게 표면 재료를 제거하거나 또는 제2 표면(406)으로부터 제2 경계(410)까지의 표면 재료의 제거는, 무전해 도금에 사용될 수 있는 촉매 재료의 노출로 나타난다. 수지 풍부 표면을 제공하는 프로세스가 촉매뿐만 아니라 섬유 직물을 배제하는 것도 바람직하며, 섬유의 노출로 나타나는 후속 단계에서 표면층의 제거가 추가적인 세정 단계를 요구하기 때문에, 따라서 하부의 촉매 입자를 노출시키기 위해 표면 제거는 수지만인 것이 바람직하다. 이는 수지가 풍부한 외부의 프리-프레그 층과 외층 상에 더 작은 직경을 갖는 평탄한 부직포 섬유 유리층의 조합을 사용하여 달성된다. 무전해 도금을 사용하여 채널에 트레이스를 형성하는 추가적인 이점은, 상기 트레이스가 3면에서 기계적으로 지지되고, 이는 유전체 라미네이트에 대해 상당히 개선된 트레이스 고착을 제공한다는 점이다. Prior art catalyst laminates have an activated surface that must be masked to prevent unwanted electroless plating on the activated surface of the catalyst laminate. Catalyst laminates of the present invention, by contrast, exclude catalyst particles from the
도 5a 내지 도 5e의 시퀀스는 다양한 구조물을 식별하는 프로세스 단계를 나타내지만, 정확한 척도는 아니며, 본 발명을 이해하기 위한 프로세스 단계의 개략적인 모습만을 제공한다. 도 5a는 도 1, 2, 및 3의 프로세스에 의해 형성된 촉매 프리-프레그(508)의 확대된 횡단면도를 도시하고 있다. 촉매 입자(502)는 25u 이하 범위의 크기일 수 있으며, 본 예에서는 명확함을 위해 12u 내지 25u 범위로 도시되어 있다. 촉매 입자는 전술한 바와 같이 불균질한 촉매 입자(촉매 표면 코팅을 갖는 유기 또는 무기 입자) 또는 균질한 입자(촉매 금속 입자)를 포함할 수 있다. 제1 경계(504)는 제1 표면(506) 아래로 대략 25u 이다. 대향 표면 상의 제2 표면(505) 및 제2 표면 경계(503)가 참조를 위해 도시되었지만, 그러나 도 5a 내지 5e의 시퀀스에 대해 기재된 바와 동일한 방식으로 형성될 수 있다. 제1 층(506) 상의 트레이스와 제2 층(505) 상의 트레이스 사이의 연결성을 제공할 천공된 홀(511) 또한 도시되어 있다. The sequences of FIGS. 5A-5E illustrate process steps for identifying various structures, but are not exact scale and provide only a schematic representation of the process steps for understanding the present invention. FIG. 5A shows an enlarged cross-sectional view of the catalyst pre-press 508 formed by the process of FIGS. 1, 2, and 3. The
도 5b는 트레이스가 요구되는 영역에서 표면층(506)의 제거에 의해 형성된 채널(510)을 구비한 도 5a의 라미네이트를 도시하고 있다. 또한, 프리-프레그는 트레이스 채널(510)과 동일하거나 상이한 깊이에서 비아를 둘러싸는 환형 링(513)에서 제거된다. 표면 재료의 제거는 레이저 절제에 의해 이루어질 수 있으며, 여기서 촉매 프리-프레그의 온도는 촉매 프리-프레그가 기화될 때까지 즉시 상승되고, 주변 프리-프레그를 구조적으로 변경시키지 않고 남기며, 촉매 입자를 노출된 상태로 남긴다. 자외선(UV) 파장과 같이, 절제되는 프리-프레그 재료에 대해 이런 광학 파장의 낮은 반사율 및 높은 흡수율을 갖는 파장을 갖는 레이저를 사용하는 것이 바람직할 수 있다. 이러한 UV 레이저의 예는 UV 엑시머 레이저 또는 이트륨-알루미늄-가넷(yttrium-aluminum-garnet)(YAG) 레이저이며, 이는 협소한 빔 범위 및 정확한 기계적 깊이의 채널을 형성하고 잘 정의된 측벽을 구비한 높은 가용 전력으로 인해 좋은 선택이 된다. 예시적인 레이저는 레이저 파워 및 표면을 가로 지르는 속도에 의해 지배되는 깊이로 0.9-1. 1 mil(23u 내지 28u) 직경 폭으로 재료를 제거할 수 있다. 채널(510) 및 환형 링(513)을 형성하기 위한 다른 표면 제거 기술은 플라스마 에칭이며, 이는 국부적으로 또는 드라이 필름 포토레지스트 또는 촉매 프리-프레그의 에칭률에 비해 낮은 에칭률을 갖는 다른 마스크 재료와 같은 표면층(506 또는 505)으로부터 플라스마를 배제하는 패터닝된 마스크로 표면을 준비함으로써 이루어질 수 있다. 포토레지스트 두께는 전형적으로 에폭시/포토레지스트 에칭 선택도(경화된 에폭시의 원하는 제거 깊이에 대한 플라스마 에칭이, 에칭의 말기에 충분한 포토레지스트를 남기도록)에 기초하여 선택되고, 또는 전기도금 마스크로서 사용되는 포토레지스트의 경우에는, 상기 두께는 원하는 증착 두께에 따라 선택된다. 전형적인 건조 필름 두께는 0.8-2. 5 mil(20-64u)의 범위에 있다. 수지 풍부 표면을 에칭하기에 적합한 플라스마는, 반응 가스를 위한 캐리어 가스로서 첨가될 수 있는 질소(N) 또는 아르곤(Ar)과 같은 불활성 가스와 혼합되는, 산소(0) 및 CF4 플라스마의 혼합물을 포함할 수 있다. 마스크 패턴은 드라이 필름 마스크, 금속 마스크, 또는 틈새를 갖는 임의의 다른 유형의 마스크로 형성될 수도 있다. 기계적 마스크가 사용되는 경우, 에칭 레지스트는 포토리소그래피, 스크린 프린팅, 스텐실링(stenciling), 스퀴지(squeegee), 또는 에칭 레지스트 임의의 도포 방법을 사용하여 도포될 수 있다. 프리-프레그의 표면층을 제거하기 위한 또 다른 방법은, 선형 또는 회전형 절삭 공구와 같은 기계적 연마이다. 이런 예에서, 상기 프리-프레그는 진공 플레이트 척에 고정될 수 있으며, 회전 커터(또는 가동형 진공 플레이트를 구비한 고정 커터)는 거버 포맷 포토파일(Gerber format photofile)의 x, y 좌표 쌍에 의해 정의되는 바와 같은 트레이스를 정의하는 패턴을 이동할 수 있다. 표면 재료를 제거하는 다른 예에 있어서, 스트림에 혼입된 연마 입자를 구비한 워터 제트(water jet)가 표면 상에 충돌하고, 이에 따라 제1 경계(504) 아래의 재료를 제거할 수 있는 워터 절삭 공구(water cutting tool)가 사용될 수 있다. 프리-프레그(508)로부터 표면 재료를 제거하고 채널(510)을 형성하기 위해, 바람직하게는 채널이 제1 경계(504) 아래로 연장되도록, 이들 방법 중 임의의 방법이 개별적으로 또는 조합하여 사용될 수 있다. 따라서 최소 채널 깊이는 하부의 촉매 입자를 노출시키는 데 요구되는 깊이이며, 이는 경화된 프리-프레그의 특징이다. 촉매 재료가 배제 경계(504) 아래의 경화된 프리-프레그를 통해 균일하게 분산됨에 따라, 무전해 도금을 위해 의도된 채널에서 섬유가 파괴되어 재층착되기 때문에, 최대 채널 깊이는 직조된 섬유(섬유 유리와 같은) 직물의 깊이에 의해 제한되며, 이는 채널 세정을 복잡하게 하거나, 또는 후속의 프로세스 단계와 간섭하는 경향이 있다. 전형적인 채널 깊이는 1 mil(25u) 내지 2 mil(70u)이다. 채널(510)을 형성하기 위해 표면 재료를 제거한 후의 최종 단계는, 제거되었던 임의의 재료 입자를 세정하는 것이며, 이는 초음파 세정, 계면 활성제와 혼합된 워터 제트, 또는 제거된 채널을 둘러싸는 표면(506) 재료로 나타나지 않는 임의의 다른 수단을 사용하여 달성될 수 있다. Figure 5b shows the laminate of Figure 5a with a
도 5c는 시간 경과에 따른 무전해 도금의 진행에 대한 등고선 플롯을 도시하고 있으며, 여기서 도 5b의 촉매 프리-프레그는 무전해 배스에 배치되어 용해된 환원제를 사용하여 촉매 프리-프레그 상에서 금속 이온을 금속 상태로 환원시킨다. 하나의 예시적인 무전해 구리 배스 제형은, 착화제(錯化劑: complexing agent)로서의 로셀 염(Rochelle salt), 구리 금속 공급원으로서의 황산동, 환원제로서의 포름알데히드, 및 반응물로서의 수산화물의 혼합물을 사용한다. 이런 예에서는, 폐기물 처리의 용이함을 위해 타르타르산 염(Rochelle salt) 배스가 바람직하며, 상기 로셀 염은 EDTA 또는 쿼드롤(quadrol)과 같은 대안처럼 강하게 킬레이트하지 않는다. 이런 예에서는, 타르타르산 염(로셀 염)이 완료제(completing agent)이고, 황산동이 금속 공급원이며, 포름알데히드가 환원제이고, 수산화나트륨이 반응물이다. 다른 무전해 도금 제형도 가능하며, 이런 예가 참고로 제공된다. 상기 무전해 도금은 시각(t1)에서의 해칭 패턴(520) 및 비아(535)에서의 매칭 해치 패턴으로 도시된 바와 같이, 노출된 촉매 입자의 표면 위에 처음에 형성된다. 무전해 도금이 후속 시간 t2(522), t3(524), 및 t4(526) 동안 도시된 해싱된 증착 영역까지 계속됨에 따라 구리 증착이 진행되며, 그 시간에 증착(526)은 표면(506) 위로 연장될 수 있고, 또한 비아(535)가 구리로 충전될 수 있다. Figure 5c shows a contour plots for the progress of electroless plating over time wherein the catalyst pre-pregraph of Figure 5b is placed in an electroless bath and reacted with a metal ion To a metal state. One exemplary electroless copper bath formulation employs a mixture of Rochelle salt as a complexing agent, copper sulfate as a copper metal source, formaldehyde as a reducing agent, and hydroxide as a reactant. In this example, a Rochelle salt bath is preferred for ease of waste disposal, and the Rochelle salt does not strongly chelate as an alternative such as EDTA or quadrol. In this example, the tartarate (rossel salt) is a completing agent, the copper sulphate is the metal source, the formaldehyde is the reducing agent, and the sodium hydroxide is the reactant. Other electroless plating formulations are possible, examples of which are provided for reference. The electroless plating is initially formed on the surface of the exposed catalyst particles, as shown by the
촉매 재료에서 에칭된 채널을 구비한 무전해 도금의 주요한 이점은, 바닥(초기에 도금된) 층으로부터만 진행되는 전기도금에 비해, 한번에 3개의 측부 모두에서 무전해 도금이 진행된다는 점이다. The main advantage of electroless plating with channels etched in catalytic material is that electroless plating progresses at all three sides at once compared to electroplating proceeding only from the bottom (initially plated) layer.
도 5d는 완성된 무전해 도금 트레이스(534) 및 비아(535)가 표면(532)과 동일 평면 상에 존재하는, 표면 평활화 작업의 결과를 도시하고 있다. 표면 평활화는 여러 가지 방법으로, 예를 들어 연마 작업을 제공하기 위해 가벼운 압력으로 평탄면 상에 도포된 420 내지 1200 방 연마제 및 기판과 평탄면 사이의 선형 또는 회전형 교반을 사용하여, 달성될 수 있다. 화학적 프로세스, 기계적 프로세스를 사용하는 밀링이나 머시닝, 또는 평탄면을 형성하기 위한 다른 방법을 포함하여, 표면을 평탄화하기 위한 다른 방법이 사용될 수 있다. 도 5e는 다층 기판의 완성된 외층과 같은, 절연 및 보호를 위해 트레이스(534) 위에 실크 스크리닝될 수 있는 솔더 마스크 층(536)을 도시하고 있다. Figure 5d shows the result of a surface smoothing operation in which the completed
도 5f는 비교를 위해 종래 기술의 에칭된 구리 트레이스를 도시하고 있다. 트레이스(554)는 종래 기술의 감산 에칭(subtractive etching) 프로세스를 사용하여 형성되며, 여기서 상기 트레이스(554)는 비-촉매 프리-프레그(550) 상의 표면층 상에 존재했던 나머지 구리를 에칭한 후에 남는다. 구리 외층은 건조 필름과 같은 포토레지스트로 패터닝되고, 이어서 표면 에칭되며, 이는 트레이스의 상부가 비-촉매 프리-프레그(550)에 인접한 트레이스의 바닥보다 더 큰 횡방향 에칭을 경험하기 때문에, 트레이스(554)의 사다리꼴 섹션 프로필을 생성한다. 본 발명의 첨가제 프로세스의 다른 이점은, 원하는 트레이스 구리를 제외한 모든 구리를 에칭하는 종래 기술의 프로세스를 이용하여 형성된 트레이스에 대해, 본 발명의 추가적인 무전해 도금에서는 발생하지 않는, 오염이 구리의 표면 상에 존재했던 구리 브릿지가 남기 때문에, 표면 상의 표면 오염물이 인접한 트레이스 단락을 유발시킨다는 점이다. 본 발명의 도면과의 비교를 위해, 솔더 마스크(552)가 도시되어 있다. 도면에서 알 수 있는 바와 같이, 상기 트레이스(554)는 기판(550)으로의 접착에 의해서만 지지되는 반면에, 도 5e의 트레이스(534)는 3개의 측부 상에 지지되어, 촉매 프리-프레그(508)의 그 관련된 채널 내에 고정된다. Figure 5f shows a prior art etched copper trace for comparison. Traces 554 are formed using a prior art subtractive etching process wherein the traces 554 etch the remaining copper that was on the surface layer on the non- It remains. The copper outer layer is patterned with a photoresist such as a dry film and then surface etched since the top of the trace experiences a greater lateral etch than the bottom of the trace adjacent to the non-catalyst pre- Lt; RTI ID = 0.0 > 554 < / RTI > Another advantage of the additive process of the present invention is that for traces formed using prior art processes that etch all copper except the desired traces of copper, the contamination is reduced on the surface of the copper, which does not occur with the additional electroless plating of the present invention The surface contaminants on the surface will cause adjacent trace shorts. For comparison with the drawings of the present invention, a
도 6a 내지 도 6g는 촉매 입자를 함유하지 않은 통상적인 프리-프레그일 수 있는, 비-촉매 프리-프레그(602)를 사용하는 본 발명의 다른 실시예를 도시하고 있다. 도 6a의 이런 예에 있어서, 비아 홀(603)이 먼저 비-촉매 프리-프레그(602) 내로 펀칭되거나 천공된다. 촉매 접착제는 수지와 촉매 입자를 혼합함으로써 제형 화되고, 이는 전술한 촉매 수지와 동일한 비율 및 방식일 수 있으며[비록 스퀴지(squeegee)와 같은 특정한 표면 코팅 어플리케이션에 대해 더 높은 점도를 가질 수 있더라도], 그 주요한 차이점은 촉매 접착제가 (전형적으로) 비-촉매 기판에 도포되는 것으로서, 상기 촉매 접착제는 촉매 기판에도 도포될 수 있다. 촉매 접착제에 사용하기 위해, 촉매 입자(606)가 도 6b의 플라스마 세정과 같은 후속 표면 코팅(604) 제거 작업까지는 노출되지 않는 것을 촉매 접착제(604)가 보장하도록 충분히 습윤될 때까지, 촉매 입자가 교반된다. 본 예에 있어서, 촉매 수지는 도 6a에 도시된 바와 같이 비-촉매 프리-프레그(602)의 표면 상에 그리고 비아 홀(603) 내로 분무되거나 스퀴지된다. 촉매 접착제는 25u보다 더 작은 팔라듐 입자와 같은 촉매 입자(604)의 분포, 또는 본 발명의 일 예에서 가장 긴 입자 치수가 12-25u 범위에 속하는 입자의 50%, 또는 가능한 예로서 1-25u 입자를 함유하는 수지(604)를 포함할 수 있다. 촉매 접착제는 전술한 바와 같이 촉매 수지를 위해 수지 중량에 대해 8-16%의 촉매 중량비를 사용하여, 12%의 바람직한 값으로, 형성될 수 있다. 결과적인 촉매 접착제는 비-촉매 기판에 도포될 수 있으며, 양자는 비-촉매 프리-프레그 기판(602)에 촉매 접착제를 경화하도록 베이킹된다. 하나의 도포 방법에 있어서, 촉매 접착제는 촉매 접착제를 운반하여 비-촉매 라미네이트 위를 통과하는 가요성 블레이드를 포함하는 기계화된 스퀴지의 선단 가장자리에 도포되며, 임의의 천공된 홀이 촉매 라미네이트로 충전되고 또한 원하는 두께의 촉매 라미네이트가 상기 스퀴지의 한번 통과로 비-촉매 라미네이트의 표면 상에 균일하게 배치되도록, 상기 가요성 블레이드와 비-촉매 라미네이트 사이의 이격거리 및 압력이 조정된다. 전형적인 촉매 접착제의 두께는 12-75u 이다. 촉매 접착제 두께는, 촉매 입자가 촉매 접착제의 표면 아래에 남아 있는 것을 보장하도록, 최대 촉매 입자보다 적어도 2배 더 두꺼워야 한다. Figures 6A-6G illustrate another embodiment of the present invention using a non-catalytic pre-preg (602), which may be a conventional pre-preg without catalyst particles. In this example of Figure 6a, the via
이어서, 도 6a의 표면은 플라스마 세정 단계를 거치며, 상기 플라스마 세정 단계는 촉매 입자 위의 영역 및 비-촉매 수지의 표면으로부터 수지를 스트리핑하여, 도 6b에 도시된 바와 같이 비-촉매 프리-프레그(602)의 표면에 고착된 촉매 입자(606)를 남긴다. 도 6c는 도 6b의 플라스마 세정된 표면을 무전해 도금 배스에 위치시킨 결과를 도시하고 있으며, 이는 무전해 구리 증착물(608)의 얇지만 연속적인 코트를 형성하기에 충분한 시간 동안 이루어지며, 이는 초기에 촉매 입자(606) 위에 형성되어 상면을 가로질러 퍼진다. 도 6d는 무전해 층(608) 위에 패턴 마스크(610)의 첨가를 도시하고 있다. 이제 무전해 층이 이제 비-촉매 프리-프레그(602)의 표면을 덮기 때문에, 전기도금 작업이 이어서 발생할 수 있어서, 도 6e의 트레이스(612)로서 도시된 바와 같이 상기 노출된 패터닝된 영역 상에 추가적인 구리를 도금하며, 이는 구리(612)를 마스크(610) 아래 또는 위의 레벨로 증착할 수 있다. 마스크 스트리핑 작업이 도 6f에 도시되어 있으며, 이는 패턴 마스크(610)를 제거하여, 구리 트레이스(612) 및 무전해 구리층(608)을 남긴다. 도 6g는 신속 에칭의 결과를 도시하고 있으며, 이는 무전해 구리(608)의 얇은 층 및 동일한 양의 트레이스(612)의 표면을 제거하여, 전기도금된 구리(612) 및 하부의 무전해 구리 증착물(608)을 포함하는 균질한 트레이스를 포함하는 트레이스를 아래에 남기고, 이에 따라 도전성 회로 트레이스를 제공한다. The surface of Figure 6a is then subjected to a plasma cleaning step, which strips the resin from the area over the catalyst particles and from the surface of the non-catalytic resin to form a non-catalyst pre-preg as shown in Figure 6b. Leaving
도 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h, 및 10i는 도 4에 이미 도시된 촉매 라미네이트 상에 수행될 수 있는 일련의 단계를 도시하고 있으며, 표면(406 또는 404)이 배제 깊이(418) 아래로 제거되지 않았다면 무전해 도금이 발생하지 않도록, 촉매 라미네이트 전체를 통해 분포된 촉매 입자(414)를 가지며, 또한 표면(404, 406) 아래로 촉매 입자 배제 깊이(418)를 가지므로, 이에 따라 촉매 입자를 노출시킨다. Figures 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h and 10i illustrate a series of steps that may be performed on the catalyst laminate already shown in Figure 4, Has
도 10a는 외면이 하부의 촉매 입자를 배제 깊이 아래로 노출시키기에 충분한 깊이(1002, 1010)로 각각 제거될 때까지 촉매 입자가 없는 외면(1004, 1008)을 구비한, 관련의 프리-프레그(1006)를 도시하고 있다. Figure 10a shows a cross-sectional view of an associated pre-pregraph (1004) with catalyst particles free surfaces (1004, 1008) until the outer surface is removed with depths (1002, 1010) sufficient to expose the underlying catalyst particles below the exclusion depth, 0.0 > 1006 < / RTI >
도 10b는 천공되었을 때 천공된 홀(1012)의 내면(1014) 상에 촉매 입자를 노출시키는 비아 또는 관통 홀(1012)을 도시하고 있다. Figure 10B shows a via or through
도 10c는 촉매 라미네이트(1006)의 전체 외면을 배제 깊이 아래로 블랭킷 에칭하고, 이에 따라 노출된 촉매 입자를 갖는 외면(1018)을 형성한 후의, 촉매 라미네이트(1006)를 도시하고 있다. 본래의 예비-에칭된 촉매 라미네이트 표면(1016)이 참조용으로 도시되어 있다. 도 10b의 홀/비아(1012)의 천공 및 도 10c의 외면 블랭킷 에칭을 위한 작업 순서는 임의의 순서로 수행될 수 있다. 상기 블랭킷 에칭은, 레이저 절단, 워터 제트 절단, 기계적 마모, 기계적 절단, 또는 프리-프레그의 외면을 균일하게 에칭하여 하부의 촉매 입자를 표면 아래로 배제 깊이 내로 노출시키는 임의의 다른 수단이 사용될 수 있더라도, 반응성 플라스마, 화학적 에천트를 사용하여 바람직하게 수행될 수 있다. 도 10c의 단계는 촉매 라미네이트(1006)의 표면 전체에 촉매 입자를 노출시키기 위해 수지-풍부 표면을 배제 깊이 아래로 제거하는 것이 목적이기 때문에, 이전의 촉매 라미네이트 에칭 작업의 임의의 패턴 마스크 없이 수행된다. Figure 10C shows a
구리와 같은 표면 도체의 증착은 2 개의 상이한 도금 기술을 사용하여 표면 상에서 수행될 수 있다. 제1 무전해 도금 기술에서, 팔라듐과 같은 노출된 촉매 입자를 갖는 유전체층(1006)은 구리와 같은 금속 이온을 함유하는 배스에 침지된다. 촉매 표면 상에서의 금속 구리의 무전해 증착 속도는, 금속 구리의 전기도금 증착 속도보다 느리지만, 그러나 상기 무전해 도금은 촉매 입자를 노출시킨 모든 표면 및 구리를 갖는 표면 상에서도 발생한다. 전기도금은 균일한 도전성 표면을 필요로 하며, 따라서 무전해 도금이 전기도금에 전구체(precursor)로서 사용된다. 또한, 전기도금은 외부 전압원을 요구하므로, 무전해 증착보다 더 빠른 구리 증착 속도로 나타난다. 포지티브 전압을 갖는 희생 구리 양극이 전해 배스 내에 위치되고, 도금될 도체 표면이 네거티브 전압에 연결된다. 양극의 구리는 양극으로부터 금속 이온으로서 이동하여, 전해질을 통해 음극 표면으로 이동하여, 금속이온이 증착된다. 본 예에 있어서, 음극 표면은 구리 도금을 필요로 하는 PCB 이다. 전기도금은 모든 표면이 공통 전위를 가질 것을 요구하며, 이는 전체 기판을 가로지르는 연속적인 전기 도전성이 기판으로 하여금 양극의 구리 공급원에 요구되는 바와 같은 음극으로서 사용되는 것을 허용할 때까지, 전형적으로 구리 포일 또는 노출된 촉매 입자를 갖는 유전체 표면 상에 무전해 도금 단계를 사용하여 달성된다. Deposition of surface conductors such as copper can be performed on the surface using two different plating techniques. In the first electroless plating technique, the
도 10d는 무전해 도금 단계의 완료를 도시하고 있으며, 여기서 천공되고 또한 표면 대 표면 에칭된 촉매 라미네이트(1006)는 금속 이온(전형적으로는, 구리)의 무전해 배스에 위치되며, 이는 연속적인 도전성 표면(1020)을 생성하기 위해 도 10c의 천공된 홀(1014)의 내측뿐만 아니라, 라미네이트의 전체 표면 상에 증착되며, 이는 후속의 전기도금 작업에 요구된다. 무전해 구리(1020)의 두께는 성공적인 전기도금에 대한 연속적인 커버리지를 보장하는 데 요구되는 최소한의 두께이어야 하며, 전형적으로는 0.15 mil 정도이다. Figure 10d shows the completion of the electroless plating step where the perforated and surface-to-surface etched
도 10e는 이전에 도포된 무전해 구리(1020) 위에 패터닝된 포토레지스트(1024)를 도포하는 후속 단계를 도시하고 있으며, 상기 포토레지스트(1024)는 천공된 홀 또는 비아(1012) 둘레의 트레이스 또는 환형 도체가 요구되는 영역 이외의 모든 영역을 덮는다. 상기 패터닝된 포토레지스트(1024)는 패터닝된 영역을 후속의 전기도금으로부터 절연시키는 효과를 갖는다. 10E illustrates a subsequent step of applying a patterned
도 10f는 전기도금 작업에서 전극으로서 사용되는 무전해 구리(1020) 위에 구리(1022)를 전기도금하는 후속 단계를 도시하고 있다. 전기도금 두께(1022)는 임의의 두께를 가질 수 있으며, 바람직하게는 레지스트(1024)의 두께보다 작을 수 있고, 무전해 금속 증착물(1020)의 두께의 1배 이상, 바람직하게는 2배 이상을 가질 수 있다. 10F illustrates a subsequent step of
도 10g는 도 10f의 레지스트(1024)를 스트리핑하여, 본래 도포된 얇은 무전해 구리 영역(1026)을 노출시키는 후속 단계를 도시하고 있다. 바람직하게는, 전기도금된 구리(1022)의 두께는 무전해 구리(1020)의 두께보다 더 크므로, 도 10h의 신속 에칭 단계는 노출된 무전해 구리 영역(1026)을 우선적으로 제거하여, 사실상 모두 전기도금된 구리(1022)를 남긴다. FIG. 10G shows a subsequent step of stripping the resist 1024 of FIG. 10F to expose the originally applied thin
도 10i는 완료된 프로세스를 도시하고 있다. 본 발명 및 프로세싱 단계의 이해를 명확히 하기 위해, 무전해 구리(1020)와 전기도금된 구리(1022) 사이의 경계가 이미 제시되었다. 도 10f의 단계 중 전기도금된 구리(1022)가 노출된 무전해 구리(1020) 상에 증착됨에 따라, 도 10i의 홀(1012) 및 트레이스(1020/1022) 둘레의 결과적인 관통-홀 도금은 도시된 바와 같이 연속적인 구리이다. Figure 10i illustrates the completed process. In order to clarify the understanding of the present invention and the processing steps, the boundary between the
일련의 도 7a 내지 도 7g는 상부 포일 라미네이션(704) 및 하부 포일 라미네이션(706)을 구비한 통상적인 비-촉매 프리-프레그(702)에서 비아를 형성하기 위한 일련의 단계들에 대한 단면도를 도시하고 있다. 도 7g는 완성된 비아의 사시도를 도시하고 있으며, 도 7a 내지 도 7f는 다양한 중간 프로세싱 단계의 말기에서 도 7g의 A-A를 통한 단면도이다. A series of Figures 7A-7G illustrate cross-sectional views of a series of steps for forming vias in a typical non-catalyst pre-preg (702) with an
도 7b는 패터닝 후 상부층(704) 및 하부층(706)의 단면도를 도시하고 있으며, 여기서 트레이스(704)는 비-촉매 유전체(702)의 대향 표면 상에서 트레이스(706)에 연결되고 있다. 도 7b는 펀칭 또는 천공에 의해 형성될 수 있는 비아 홀(708)을 도시하고 있으며, 상기 홀(708)은 상부 트레이스(704)에 형성된 패드(716) 및 하부 트레이스(706)에 의해 형성된 패드(718)의 환형 링의 중심에 위치된다. 도 7d 는 촉매 입자를 구비한 플러그형 비아를 위한 제형과 같은 촉매 충전재(710)를 도시하고 있다. 상기 촉매 충전재는 전형적으로 70,000-80,000 센티포아즈(cP) 범위의 점도를 갖는 두꺼운 진한 액체로서, 이는 도 7c의 비아 틈새를 통해 위치되며, 도 7e는 상기 촉매 충전재(710)에 천공된 2차 홀(712)을 도시하고 있으며, 이는 촉매 충전재(710)에 존재하는 촉매 충전재 입자를 노출시키며, 이에 따라 촉매를 무전해 도금 작업에 유용하게 한다. 무전해 구리 증착 단계가 이어지며, 무전해 구리 Cu ++는 하부 패드(718) 위에 그리고 하부 트레이스(706) 위에 노출된 촉매 입자를 구비한 2차 홀(712)을 통해, 상부 트레이스(704) 위에 도전성 증착층(714), 환형 링 상부 패드(716)를 형성하며, 이는 상부 트레이스(704)로부터 비아 구조물(710/714)을 통해 하부 트레이스(704)까지 전기 회로를 완성한다. 본 기술분야의 숙련자에게 명확한 바와 같이, 환형 링 도체가 각각의 연결면상에 도시되어 있더라도, 트레이스가 환형 링을 갖거나 갖지 않는 비아 내로 직접 연결되는 것이 가능하다. Figure 7b shows a cross-sectional view of the
도 8a는 층 대 층 연결을 위해 천공되거나 펀칭된 임의의 홀(804)을 구비한, 비-촉매 기판 또는 프리-프레그(802)를 사용하여 라미네이트 상에 트레이스를 무전해 도금하기 위한 또 다른 방법을 도시하고 있다. 도 8b는 스퀴지, 스크린 프린팅, 스텐실, 또는 도 6a에 대해 전술한 바와 같은 임의의 다른 방법과 같은, 촉매 접착제(806)의 도포를 도시하고 있다. 홀(804)은 또한 이러한 코팅 작업에서 촉매 접착제(806)로 충전된다. 도 8c는 홀(804)의 환형 링에서의 2차 천공(808)을 도시하고 있으며, 이는 촉매 입자를 노출시킴으로써 천공된 홀(808)에서 촉매 접착제(806)를 활성화시킨다. 도 8d는 무전해 도금된 도전성 트레이스, 패드, 및 비아를 형성하기 위해 촉매 입자를 노출시키기에 충분한 표면층(806)의 제거(814)를 도시하고 있다. 도 8e는 무전해 도금의 완료를 도시하고 있으며, 구리(816)는 천공, 에칭, 또는 다른 방식으로 제거된 촉매 접착제 상에 도금된다. 도 5d에 대해 기재된 바와 같이, 평탄화는 선택적으로 수행될 수 있거나 또는 솔더 마스크가 도포될 수 있다. 유전 손실 탄젠트(dielectric loss tangent)가 중요한 고주파 어플리케이션과과 같은 특정한 어플리케이션에 있어서, PTFE 와 같은 비-촉매 라미네이트(802)의 불균질한 혼합물을 수지 기반 촉매 라미네이트에 사용하는 것이 바람직할 수 있다. 이런 경우에, 플라스마 에칭, 화학적 에칭, 또는 장쇄 폴리머 분자를 절단하기 위해 종래 기술에 알려진 다른 방법을 사용하여 PTFE 와 같은 비-촉매 라미네이트(802)의 표면을 거칠게 할 필요가 있으며, 이에 따라 촉매 접착제/PTFE 경계에서 촉매 접착제에 더 좋은 접착을 제공한다. 본 발명의 일 실시예에서는, PTFE 비-촉매 기판(802)이 균질한 PTFE 이고, 다른 예에서는 라미네이트이며, 어느 경우라도, 상기 기판(802)은 섬유(유리 섬유와 같은) 보강재를 포함하거나 포함하지 않을 수 있다. 8A illustrates another embodiment of a method for electrolesseting traces on a laminate using a non-catalyst substrate or pre-preg 802 with
촉매 라미네이트(902) 위에 촉매 접착제(906)를 사용하는, 도 8a 내지 도 8e의 라미네이트 구조의 변형예가 도 9a 내지 도 9e에 도시되어 있다. 이런 접근 방법에는 여러 가지 이점이 있다. 하나의 이점으로는, 촉매 접착제(906)의 도포가 도 8a의 도면부호 804 에서처럼 촉매 접착제를 도포하기 전에 관통 홀(908)이 예비-천공될 것을 요구하지 않는다는 점이다. 다른 이점으로는, 수지 풍부 표면이 촉매 기판(904)보다는 촉매 접착제(906)에 의해 형성될 수 있으므로, 기판(902)의 촉매 입자가 도 4에 도시된 바와 같이 표면 근처에 배제 영역을 가질 필요가 없다는 점이며, 이것은 이제는 상기 기판(902)의 일측 또는 양측에 도포된 촉매 접착제(906)에 의해 제공된다. 도 9c는 홀(908)이 천공된 후의 단면도를 도시하고 있으며, 단계(9d)는 표면 제거(914)를 나타내며, 도 9e는 전술한 방법을 사용하는 무전해 도금(916)을 도시하고 있다. Modifications of the laminate structure of Figs. 8A-8E using
전술한 기재는 사용된 하부 메커니즘 및 구조를 이해하기 위한 본 발명의 예를 제공할 뿐이며, 본 발명의 범위를 도시된 특별한 방법이나 구조에만 제한하는 것으로 의도되지 않는다. 예를 들어, 도 5a 내지 도 5e 및 도 6a 내지 도 6g의 시퀀스는 제1 표면 상에만 절단된 트레이스 채널을 구비한 단일 측면(single sided) 구조를 도시하고 있는 반면에, 무전해 도금 단계가 단일 단계로 기판의 양측 상에 채널 또는 노출된 촉매에 적용될 수 있기 때문에, 동일한 구조 및 방법이 일반성의 손실 없이도 제2 표면(505)에 적용될 수 있다. 또한, 도 5a 내지 도 5e, 도 6a 내지 도 6g, 도 8a 내지 도 8e, 9a 내지 도 9e, 도 10a 내지 도 l0i에서처럼 제조된 층 및 도 7a 내지 도 7f의 비아가, 개별 층들 상에 형성될 수 있으며, 상기 개별 층들은 나중에 촉매 프리-프레그 및 비-촉매 프리-프레그의 혼합층을 구비한 단일의 기판으로 함께 라미네이트되며, "다층 PCB"와 관련된 청구범위는 이러한 구성을 포함하는 것으로 해석되어야 한다. 유사하게, 도 5a 내지 도 5e, 도 6a 내지 도 6g, 도 8a 내지 도 8e, 및 도 7a 내지 도 7f의 트레이스 구조물 및 비아 구조물은 PCB 상에 정상적으로 발생하는 바와 같이 조합되어 도시되어 있지만, 이들 예는 단지 예시를 위한 것이며, 본 발명을 이들 구성으로 제한하려고 의도되지는 않는다. 예를 들어, 프로세스의 신규한 양태에 따른 연결 트레이스나 환형 링이 없어도, 전기적 연결이 없는 관통 홀 부품을 위한 장착 홀이 형성될 수 있다. The foregoing description only provides examples of the present invention for understanding the underlying mechanism and structure used, and is not intended to limit the scope of the present invention to the particular method or structure shown. For example, the sequence of FIGS. 5A-5E and 6A-6G shows a single sided structure with a traced channel cut only on the first surface, whereas the electroless plating step is single The same structure and method can be applied to the
본 명세서에서, "대략"이라는 용어는 4보다 크거나 작은 요소를 의미하는 것으로 이해되며, "실질적으로"라는 용어는 2보다 크거나 작은 요소를 의미하는 것으로 이해된다. 값의 "크기의 순서"에는 값의 0.1배 내지 값의 10배까지의 범위를 포함한다. As used herein, the term " approximately " is understood to mean an element greater than or less than four, and the term " substantially " is understood to mean an element greater than or equal to two. The " order of magnitude " of the value includes a range from 0.1 times the value to 10 times the value.
인쇄회로기판 제조에 일반적인 특별한 후처리 작업은 도시되지 않았으며, 신규한 프로세스에 따라 생산된 기판에 대해 종래 기술의 방법을 사용하여 수행될 수 있다. 이러한 작업은 개선된 땜납 흐름을 위한 주석 도금, 향상된 도전성 및 부식 감소를 위한 골드 플래시(gold flash), 솔더 마스크 작업, 보드 상의 실크 스크리닝 정보(부품 번호, 기준 지정자, 등), 완성된 기판의 기입, 또는 분리 탭(breakaway tab) 제공 등이 포함된다. 이들 작업 중 일부는, 본 발명의 특정 양태의 평탄화된 기판 상에서 수행되었을 때, 개선된 결과를 생성할 수 있다. 예를 들어 트레이스 또는 비아 위의 실크 스크리닝된 레터링은 전형적으로 기판 표면 위의 트레이스 및 비아 두께 때문에 파손되는 반면에, 이들 작업은 평탄화된 표면 상에 우수한 결과를 제공한다. No special post-processing tasks common to the manufacture of printed circuit boards are shown and can be performed using prior art methods for substrates produced according to the novel process. These operations include tin plating for improved solder flow, gold flash for improved conductivity and corrosion reduction, solder mask operation, silk screening information on board (part number, reference designator, etc.) , Or providing a breakaway tab. Some of these operations can produce improved results when performed on the planarized substrate of certain embodiments of the present invention. For example, silkscreened lettering on traces or vias is typically broken due to trace and via thickness on the substrate surface, while these operations provide good results on the planarized surface.
Claims (19)
상기 촉매 라미네이트에 홀을 천공하는 단계;
상기 촉매 입자가 노출될 때까지 상기 촉매 라미네이트의 외면을 에칭하는 단계;
도전성 금속이 상기 외면 상에 그리고 상기 천공된 홀 내측에 도금될 때까지, 상기 촉매 라미네이트를 무전해 도금하는 단계;
상기 촉매 라미네이트의 외면에 패턴 마스크를 도포하는 단계;
상기 촉매 라미네이트의 외면을 무전해 도금하는 단계;
상기 패턴 마스크를 스트리핑하는 단계;
이전에 마스킹된 임의의 무전해 도전성 금속을 제거하기에 충분한 회로 기판을 신속 에칭하는 단계를 포함하는, 프로세스. Wherein the catalyst laminates have a resin rich surface with a catalyst particle density insufficient for surface electroless plating and wherein the catalyst laminates have a catalytic laminate phase having catalyst particles dispersed below a catalyst particle exclusion depth sufficient for electroless plating when exposed The process comprising:
Piercing holes in the catalyst laminates;
Etching the outer surface of the catalyst laminate until the catalyst particles are exposed;
Electroless plating the catalyst laminate until a conductive metal is plated on the outer surface and in the perforated hole;
Applying a pattern mask to an outer surface of the catalyst laminate;
Electroless plating the outer surface of the catalyst laminates;
Stripping the pattern mask;
Rapidly etching a circuit board sufficient to remove any previously electroless, conductive metal that has been masked.
상기 무전해 도금 및 전기도금은 구리를 증착하는, 프로세스. The method according to claim 1,
Wherein the electroless plating and electroplating deposits copper.
전기도금 증착 두께는 상기 무전해 증착의 두께보다 더 큰, 프로세스. The method according to claim 1,
Wherein the electroplating deposition thickness is greater than the thickness of the electroless deposition.
상기 패턴 마스크는 건조 필름인, 프로세스. The method according to claim 1,
Wherein the pattern mask is a dry film.
상기 패턴 마스크는 액체 포토레지스트인, 프로세스. The method according to claim 1,
Wherein the pattern mask is a liquid photoresist.
상기 외면을 플라스마 에칭하는 단계는 반응성 플라스마, 화학적 에천트, 레이저 절단, 워터 제트 절단, 기계적 연마, 또는 기계적 절단 중 적어도 하나를 이용하는, 프로세스. The method according to claim 1,
Wherein the step of plasma etching the outer surface utilizes at least one of reactive plasma, chemical etch, laser cutting, water jet cutting, mechanical polishing, or mechanical cutting.
상기 배제 깊이는 25u 미만인, 프로세스. The method according to claim 1,
Wherein the exclusion depth is less than 25 u.
상기 촉매 입자는 불균질한, 프로세스. The method according to claim 1,
Wherein the catalyst particles are heterogeneous.
상기 촉매 입자는 촉매로 코팅된 충전재를 포함하는, 프로세스. 9. The method of claim 8,
Wherein the catalyst particles comprise a filler coated with a catalyst.
상기 충전재는 점토 광물, 수화 알루미늄 층상 규산염, 이산화규소, 카올리나이트, 폴리실리케이트, 카올린 또는 중국 점토 계열, 또는 고온 플라스틱 중 적어도 하나인, 프로세스. 10. The method of claim 9,
Wherein the filler is at least one of a clay mineral, a hydrated aluminum layered silicate, a silicon dioxide, a kaolinite, a polysilicate, a kaolin or a Chinese clay series, or a high temperature plastics.
상기 입자 크기는 3u 또는 3u 미만인, 프로세스. 10. The method of claim 9,
Wherein the particle size is less than 3u or 3u.
상기 수지에 대한 상기 촉매 입자의 중량비는 8% 내지 16%의 범위인, 프로세스. 10. The method of claim 9,
Wherein the weight ratio of the catalyst particles to the resin ranges from 8% to 16%.
상기 촉매 입자는 촉매 재료로 코팅된 이산화규소 또는 카올린인, 프로세스. 10. The method of claim 9,
Wherein the catalyst particles are silicon dioxide or kaolin coated with a catalyst material.
상기 촉매는 팔라듐인, 프로세스. 10. The method of claim 9,
Wherein the catalyst is palladium.
상기 촉매는 팔라듐(Pd), 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co), 또는 구리(Cu), 또는 기타 그 화합물이나 염 중 적어도 하나인, 프로세스. 10. The method of claim 9,
The catalyst may be selected from the group consisting of palladium (Pd), platinum (Pt), rhodium (Rh), iridium (Ir), nickel (Ni), gold (Au), silver (Ag), cobalt (Co) Or other compound or salt thereof.
상기 촉매 입자는 균질한, 프로세스. The method according to claim 1,
Wherein the catalyst particles are homogeneous.
상기 촉매는 팔라듐인, 프로세스. 17. The method of claim 16,
Wherein the catalyst is palladium.
상기 촉매는 팔라듐(Pd), 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co), 또는 구리(Cu), 또는 기타 그 화합물이나 염 중 적어도 하나인, 프로세스. 17. The method of claim 16,
The catalyst may be selected from the group consisting of palladium (Pd), platinum (Pt), rhodium (Rh), iridium (Ir), nickel (Ni), gold (Au), silver (Ag), cobalt (Co) Or other compound or salt thereof.
상기 촉매 입자의 대부분은 25u 보다 더 작은 크기를 갖는, 프로세스. 17. The method of claim 16,
Wherein the majority of the catalyst particles have a size smaller than 25u.
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