KR20190032715A - 반도체용 웨이퍼 소잉방법 - Google Patents

Abstract

본 발명은 반도체용 웨이퍼 소잉방법에 관한 것으로, 웨이퍼에 패턴을 가공한 다음 개개의 칩(chip)으로 소잉(sawing)할 때 웨이퍼에 크랙(crack)이 발생되지 않고 절단할 수 있도록 한 것이다.
이를 위해, 본 발명은 패턴이 형성된 웨이퍼(50)의 상면(51)에 빛을 조사함에 따라 접착력이 약해지는 특성을 갖는 제1 테이프(60)를 접착하는 공정과, 상기 제1 테이프(60)가 접착되지 않은 웨이퍼(50)의 하면(52)을 소정의 두께가 되게 깎는 백그라인딩공정과, 빛(100)을 조사함에 따라 접착력이 약해지는 특성을 갖는 제2 테이프(90)를 이용하여 웨이퍼 프레임(80)에 웨이퍼(50)의 하면(52)을 부착하는 공정과, 상기 웨이퍼(50)의 절단선을 따라 소잉 휠로 제1 테이프(60)를 포함하여 웨이퍼(50)를 단위 칩(40)으로 절단하는 공정과, 상기 제1 테이프(60)에 빛(100)을 조사하여 제1 테이프(60)의 접착력을 약화시키는 공정과, 접착력이 약화된 제1 테이프(60)를 절단된 단위 칩(40)으로부터 박리시키는 공정과, 상기 웨이퍼 프레임(80)에 접착된 제2 테이프(90)에 빛(101)을 조사하여 제2 테이프(90)의 접착력을 약화시키는 공정으로 이루어진 것을 특징으로 한다.

Description

반도체용 웨이퍼 소잉방법{The Method for Sawing Semiconductor Wafer}

본 발명은 반도체용 웨이퍼 소잉방법에 관한 것으로써, 좀더 구체적으로는 웨이퍼에 패턴을 가공한 다음 개개의 칩(chip)으로 소잉(sawing)할 때 웨이퍼에 크랙(crack)이 발생되지 않고 절단할 수 있도록 하는 반도체용 웨이퍼 소잉방법에 관한 것이다.

일반적으로, 반도체 분야에서 사용되고 있는 웨이퍼는 반도체의 재료가 되는 얇은 원판으로, 실리콘이나 갈륨비소 등 단결정(單結晶) 막대기를 얇게 썬 둥근 판을 말하며, 상기 웨이퍼(Wafer)는 패턴의 가공이 완료된 다음 개개의 칩(Chip)으로 소잉된 후, 다단계 공정에 의하여 반도체 패키지를 제조하는데 사용된다.

현재 웨이퍼를 매우 얇은 상태로 하여 웨이퍼 레벨에서 패키징하는 기술로 백그라인딩(back grinding) 기술이 알려져 있다.

상기 백그라인딩은 통상 웨이퍼의 뒷면, 즉 패턴이 형성되지 않은 면을 레이저, 에칭 또는 기계적 그라인딩 방법 등에 의해 일정 부분을 깎아 내어 매우 얇은 상태로 만들어주는 기술이다.

근래 들어 반도체 소자의 고용량화에 따라 칩을 다층으로 적층하여야 되므로 웨이퍼의 두께를 점진적으로 얇게 가공하고 있다.

이러한 백그라인딩이 이루어진 웨이퍼를 이용하여, 일례로 웨이퍼 레벨 패키징의 나머지 제조 공정인 기판에 대한 칩 부착, 전기적 접속을 위한 와이어 본딩, 수지재의 몰딩 및 입출력단자 형성 및 소잉(sawing) 공정 등을 실시할 수 있다.

상기 웨이퍼의 절단시에는, 웨이퍼 상에 형성된 절단선(break line)을 따라 소잉 휠을 통과시켜, 웨이퍼 상에 형성된 반도체소자를 개별적으로 분리시키게 된다.

종래의 웨이퍼를 절단하는 방법에는 두 가지가 있는데, 첫 번째 방법은 모터의 구동력에 의해 회전하는 소잉 휠을 이용하여 웨이퍼를 개개의 칩으로 소잉하는 방법이고, 두 번째 방법은 레이저를 이용하여 개개의 칩으로 소잉하는 방법이다.

도 1은 종래의 반도체 패키지 제조방법 중 웨이퍼 백그라인딩 및 소잉공정을 설명하는 공정도로써, 웨이퍼 백그라인딩 및 소잉방법을 개략적으로 살펴보면 다음과 같다.

통상 웨이퍼(10)의 상면에 수백 개의 반도체 칩들이 가로 및 세로방향으로 배열되어 있는데, 웨이퍼(10)의 하면에는 전기회로 패턴이 형성되어 있지 않다.

따라서 소잉하기 전에 반도체 칩이 배열된 웨이퍼(10)의 상면에 보호용 테이프(11)를 부착하여 백그라인딩 시 발생하는 실리콘 가루에 의해 반도체 칩이 오염되는 것을 방지한 다음 웨이퍼(10)를 뒤집어서 패턴이 형성되지 않은 웨이퍼(10)의 하면을 그라인더(12)로 그라인딩하여 소정의 두께로 가공하게 된다.

이와 같이 웨이퍼를 백그라인딩하여 소정의 두께(약 20∼25㎛ 정도)로 가공하고 나면 웨이퍼(10)의 상면에 부착되어 있던 보호용 테이프(11)를 떼어낸다.

그 후, 웨이퍼(10)를 고정 척(13)에 고정한 다음 웨이퍼(10)의 상면에 실장된 수백 개의 반도체 칩을 각각 분리하기 위해 웨이퍼(10)를 가로 및 세로방향으로 절단한다.

이때, 웨이퍼(10) 절단방법으로 소잉 휠(16)을 이용하거나 레이저를 이용하여 개개의 칩으로 절단하게 된다.

상기 소잉 휠(16)을 이용하여 웨이퍼(10)를 절단할 때에는 웨이퍼(10)를 고정 척(13)에 고정한 상태에서 바로 절단선을 따라 절단하면 되지만, 레이저를 이용하여 웨이퍼(10)를 절단할 때에는 웨이퍼(10)를 절단하기 전에 웨이퍼(10)의 상면에 실장된 반도체 칩에 실리콘 가루가 튀어 올라 묻지 않도록 수용성 코팅액(14')을 웨이퍼(10)의 상면에 분사코팅하는 공정(웨이퍼 탑 코팅)을 추가로 진행하여야 된다.

따라서, 상기 실리콘 가루에 의해 반도체 칩의 오염을 막기 위해 웨이퍼(10) 탑 코팅을 한 후, 레이저발생장치(15)를 절단선을 따라 이동시키면서 웨이퍼(10)를 바둑판모양으로 절단하게 된다.

(선행기술문헌)

(특허문헌 0001) 대한민국 공개특허공보 10-2006-0023196(2006.03.13.공개)

(특허문헌 0002) 대한민국 공개특허공보 10-2006-0096154(2006.09.07.공개)

(특허문헌 0003) 대한민국 등록특허공보 10-0686810(2007.02.16.등록)

그러나 이러한 종래의 웨이퍼 소잉방법은 다음과 같은 여러 가지 문제점이 있었다.

첫째, 백그라인딩된 웨이퍼의 두께가 워낙 얇아 패턴이 가공된 웨이퍼를 소잉하는 과정에서 미세한 크랙이 발생되지만, 이를 식별하는데에 한계가 있어 반도체 소자로 가공함에 따라 불량품을 생산하는 결과를 초래하게 되었다.

둘째, 웨이퍼를 절단할 때 발생하는 칩에 의해 패턴이 눌리게 되므로 패턴이 훼손될 우려가 많다.

셋째, 레이저를 이용하여 웨이퍼를 소잉하면 크랙의 발생을 어느 정도 방지하지만, 장비가 고가이어서 시설투자비가 대폭 증가된다.

본 발명은 종래의 이와 같은 문제점을 해결하기 위해 안출한 것으로써, 소잉방법을 개선하여 기존에 사용하던 소잉 휠을 이용하여 웨이퍼를 소잉하더라도 크랙이 발생되지 않도록 하는 데 그 목적이 있다.

본 발명의 다른 목적은 패턴이 가공된 웨이퍼의 상면에 접착되어 웨이퍼와 함께 절단된 제1 테이프를 동시에 박리시킬 수 있도록 하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 형태에 따르면, 패턴이 형성된 웨이퍼의 상면에 빛을 조사함에 따라 접착력이 약해지는 특성을 갖는 제1 테이프를 접착하는 공정과, 상기 제1 테이프가 접착되지 않은 웨이퍼의 하면을 소정의 두께가 되게 깎는 백그라인딩공정과, 빛을 조사함에 따라 접착력이 약해지는 특성을 갖는 제2 테이프를 이용하여 웨이퍼 프레임에 웨이퍼의 하면을 부착하는 공정과, 상기 웨이퍼의 절단선을 따라 소잉 휠로 제1 테이프를 포함하여 웨이퍼를 단위 칩으로 절단하는 공정과, 상기 제1 테이프에 빛을 조사하여 제1 테이프의 접착력을 약화시키는 공정과, 접착력이 약화된 제1 테이프를 절단된 단위 칩으로부터 박리시키는 공정과, 상기 웨이퍼 프레임에 접착된 제2 테이프에 빛을 조사하여 제2 테이프의 접착력을 약화시키는 공정으로 이루어진 것을 특징으로 하는 반도체용 웨이퍼 소잉방법이 제공된다.

본 발명은 종래에 비하여 다음과 같은 여러 가지 장점을 갖는다.

첫째, 백그라인딩 시 웨이퍼의 상면에 형성된 패턴이 오염되지 않도록 웨이퍼의 상면에 접착된 제1 테이프를 제거하지 않고 소잉 휠을 이용하여 웨이퍼의 절단선을 따라 제1 테이프를 포함하여 웨이퍼를 단위 칩으로 절단하더라도 웨이퍼의 상면은 접착력이 우수한 제1 테이프가, 하면은 제2 테이프가 접착되어 있어 웨이퍼에 크랙이 발생되지 않으므로 불량품의 양산을 근본적으로 해소할 수 있게 된다.

둘째, 기존에 사용하던 소잉 휠을 이용하여 웨이퍼를 절단하게 되므로 시설투자비를 대폭 절감할 수 있게 된다.

셋째, 웨이퍼를 소잉 휠로 절단할 때, 패턴이 형성된 부위에 제1 테이프가 접착되어 있으므로 패턴이 훼손도리 우려가 없다.

넷째, 웨이퍼와 함께 절단된 제1 테이프를 동시에 제거하므로 인해 생산성을 향상시키게 된다.

도 1은 종래의 반도체 패키지 제조방법 중 웨이퍼 백그라인딩 및 소잉공정을 설명하는 공정도
도 2의 (a)-(e)는 본 발명의 방법을 설명하기 위한 공정도
도 3은 본 발명을 설명하기 위한 플로우챠트

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면들은 개략적이고 축적에 맞게 도시되지 않았다는 것을 일러둔다. 도면에 있는 부분들의 상대적인 치수 및 비율은 도면에서의 명확성 및 편의를 위해 그 크기에 있어 과장되거나 감소되어 도시되었으며 임의의 치수는 단지 예시적인 것이지 한정적인 것은 아니다. 그리고 둘 이상의 도면에 나타나는 동일한 구조물, 요소 또는 부품에는 동일한 참조 부호가 유사한 특징을 나타내기 위해 사용된다.

도 2의 (a)-(e)는 본 발명의 방법을 설명하기 위한 공정도이고 도 3은 본 발명을 설명하기 위한 플로우챠트로써, 본 발명은 패턴이 형성된 웨이퍼(50)의 상면(51)에 빛을 조사함에 따라 접착력이 약해지는 특성을 갖는 제1 테이프(60)를 도 2a와 같이 위치시켜 접착한 다음 상기 제1 테이프(60)가 접착되지 않은 웨이퍼(50)의 하면(52)을 도 2b와 같이 그라인더(70)를 이용하여 소정의 두께가 되도록 백그라인딩공정을 실시하는 과정은 종래와 동일하다(S100, S200).

종래에는 웨이퍼(50)의 하면(52)을 백그라인딩한 후 제1 테이프(60)를 제거한 다음 상기 웨이퍼(50)의 하면(52)을 웨이퍼 프레임(80)에 접착된 제2 테이프(90)에 부착하였으나, 본 발명은 웨이퍼(50)로부터 제1 테이프(60)를 제거하지 않고 빛(100)을 조사함에 따라 접착력이 약해지는 특성을 갖는 제2 테이프(90)를 이용하여 웨이퍼 프레임(80)에 도 2c와 같이 웨이퍼(50)의 하면(52)을 부착하게 된다(S300).

이때, 상기 제1 테이프(60)가 접착된 웨이퍼(50)를 웨이퍼 프레임(80)의 내부에 위치시킨 상태에서 제2 테이프(90)로 웨이퍼 프레임(80)과 웨이퍼(50)의 하면(52)을 동시에 접착하면 작업능률을 향상시킬 수 있으므로 보다 바람직하다.

상기한 바와 같이 웨이퍼(50)의 상면(51)에 제1 테이프(60)가 접착된 상태로 웨이퍼(50)의 하면(52)을 웨이퍼 프레임(80)에 접착된 제2 테이프(90)에 부착하고 나면 상기 웨이퍼(50)의 절단선(도시는 생략함)을 따라 소잉 휠(도시는 생략함)로 제1 테이프(60)를 포함하여 웨이퍼(50)를 도 2d와 같이 단위 칩(40)으로 절단하게 된다(S400).

상기 소잉 휠로 웨이퍼(50)를 단위 칩(40)으로 절단할 때, 제2 테이프(90)도 함께 절단되므로 단위 칩(40)의 분리가 가능하다.

상기한 바와 같이 소잉 휠을 이용하여 웨이퍼(50)를 단위 칩(40)으로 절단할 때, 웨이퍼(50)의 상면(51)은 접착력이 우수한 제1 테이프(60)가 접착되고, 하면(52)은 제2 테이프(90)가 접착되어 있어 웨이퍼(50)에 충격이 가해지지 않고, 이에 따라 웨이퍼(50)가 제1 테이프(60)와 함께 단위 칩(40)으로 분리된다.

상기 웨이퍼(50)를 복수 개의 단위 칩(40)으로 절단하고 나면 단위 칩(40)의 상면에 접착되어 함께 절단된 제1 테이프(60)를 제거하여야 되므로 상기 제1 테이프(60)에 빛(100)을 조사하여 제1 테이프(60)의 접착력을 약화시킨 다음 접착력이 약화된 제1 테이프(60)를 절단된 단위 칩(40)으로부터 박리시키게 된다(S500, S600).

상기 제1 테이프(60)를 복수 개의 흡착패드(도시는 생략함)를 이용하는 등 다양한 방법에 의해 박리시킬 수 있으나, 도 2e와 같이 제1 테이프(60)의 상면에 박리용 테이프(30)를 부착하여 단위 칩(40)으로부터 제1 테이프(60)를 동시에 박리시키는 것이 보다 바람직하다.

그 후, 상기 웨이퍼 프레임(80)에 접착된 제2 테이프(90)에 빛(101)을 조사하여 제2 테이프(90)의 접착력을 약화시킴에 따라 제2 테이프(90)로부터 단위 칩(40)을 순차적으로 분리하여 실장할 수 있을 것이다(S700).

본 발명에 적용되는 상기 제1, 2 테이프(60)(90)가 UV테이프로 하였고, 빛(100)(101)은 UV(자외선)로 하였으나, 당해 분야의 전문가에 의해 다양한 형태로 변형하여 적용 가능함은 이해 가능한 것이다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 기술적 사상이나 필수적 특징을 변경하지 않고 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 상기 상세한 설명에서 기술된 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

30 : 박리용 테이프 40 : 단위 칩
50 : 웨이퍼 60 : 제1 테이프
80 : 웨이퍼 프레임 90 : 제2 테이프
100, 101 : 빛

Claims (4)

1. 패턴이 형성된 웨이퍼(50)의 상면(51)에 빛을 조사함에 따라 접착력이 약해지는 특성을 갖는 제1 테이프(60)를 접착하는 공정과, 상기 제1 테이프(60)가 접착되지 않은 웨이퍼(50)의 하면(52)을 소정의 두께가 되게 깎는 백그라인딩공정과, 빛(100)을 조사함에 따라 접착력이 약해지는 특성을 갖는 제2 테이프(90)를 이용하여 웨이퍼 프레임(80)에 웨이퍼(50)의 하면(52)을 부착하는 공정과, 상기 웨이퍼(50)의 절단선을 따라 소잉 휠로 제1 테이프(60)를 포함하여 웨이퍼(50)를 단위 칩(40)으로 절단하는 공정과, 상기 제1 테이프(60)에 빛(100)을 조사하여 제1 테이프(60)의 접착력을 약화시키는 공정과, 접착력이 약화된 제1 테이프(60)를 절단된 단위 칩(40)으로부터 박리시키는 공정과, 상기 웨이퍼 프레임(80)에 접착된 제2 테이프(90)에 빛(101)을 조사하여 제2 테이프(90)의 접착력을 약화시키는 공정으로 이루어진 것을 특징으로 하는 반도체용 웨이퍼 소잉방법.
2. 청구항 1에 있어서,
   상기 제1, 2 테이프(60)(90)가 UV테이프이고, 빛(100)(101)은 UV인 것을 특징으로 하는 반도체용 웨이퍼 소잉방법.
3. 청구항 1에 있어서,
   상기 제1 테이프(60)가 접착된 웨이퍼(50)를 웨이퍼 프레임(80)의 내부에 위치시킨 상태에서 제2 테이프(90)로 웨이퍼 프레임(80)과 웨이퍼(50)의 하면(52)을 동시에 접착하는 것을 특징으로 하는 반도체용 웨이퍼 소잉방법.
4. 청구항 1에 있어서,
   절단된 단위 칩(40)으로부터 제1 테이프(60)를 박리시키는 공정에서 제1 테이프(60)의 상면에 박리용 테이프(30)를 부착하여 단위 칩(40)으로부터 제1 테이프(60)를 동시에 박리시키는 것을 특징으로 하는 반도체용 웨이퍼 소잉방법.

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