KR20190026479A - Thin film transistor and method of fabricating of the same - Google Patents
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Abstract
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 이중 반도체 층을 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor and a manufacturing method thereof, and more particularly, to a thin film transistor including a double semiconductor layer and a method of manufacturing the same.
LCD 또는 OLED와 같은 액티브 매트릭스(active matrix) 디스플레이 패널은 휴대폰, 노트북, 모니터, TV 등 다양한 전자 디스플레이 제품의 핵심 부품으로 사용되고 있다.Active matrix display panels such as LCDs or OLEDs are used as core components in various electronic display products such as mobile phones, notebooks, monitors, and TVs.
최근 차세대 디스플레이로 각광받고 있는 플렉서블(flexible) 디스플레이, 폴더블(foldable) 디스플레이 및 스트레쳐블(stretchable) 디스플레이의 화질과 동작 특성을 향상시키기 위해, 디스플레이의 핵심 요소인 박막 트랜지스터(Thin Film Transistor, TFT)에 대한 연구가 활발하게 진행되고 있다.2. Description of the Related Art In order to improve the image quality and operation characteristics of a flexible display, a foldable display, and a stretchable display, which are currently attracting attention as a next generation display, a thin film transistor (TFT) ) Have been actively studied.
그러나 현재 기술로는 박막 트랜지스터에 손상을 가하지 않고 완벽한 롤링(rolling)이 어려우며, 대량 생산이 용이하지 않고, 박막 트랜지스터의 특성, 신뢰성 및 안정성이 낮다는 등 많은 문제가 산재되어 있다.However, the present technology has many problems such that it is difficult to complete rolling without damaging the thin film transistor, mass production is not easy, and characteristics, reliability and stability of the thin film transistor are low.
따라서, 전기적 특성이 우수하고, 신뢰성 및 안정성이 향상된 박막 트랜지스터에 에 대한 기술들이 요구되고 있다.Accordingly, there is a demand for a thin film transistor having excellent electrical characteristics, reliability, and stability.
본 발명이 해결하고자 하는 일 기술적 과제는, 이중층 구조의 반도체 층을 갖는 박막 트랜지스터의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a thin film transistor having a semiconductor layer of a bilayer structure.
본 발명이 해결하고자 하는 다른 기술적 과제는, on/off ratio가 향상된 박막 트랜지스터를 제공하는 데 있다.Another aspect of the present invention is to provide a thin film transistor having an improved on / off ratio.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 전기적 특성이 향상된 박막 트랜지스터를 제공하는 데 있다.It is another object of the present invention to provide a thin film transistor having improved electrical characteristics.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 신뢰성 및 안정성이 향상된 박막 트랜지스터를 제공하는 데 있다.It is another object of the present invention to provide a thin film transistor having improved reliability and stability.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.
상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터의 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a thin film transistor.
일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 기판이 준비되는 단계, 상기 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계, 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 형성된다.According to one embodiment, a method of manufacturing a thin film transistor includes the steps of preparing a substrate, forming a first semiconductor layer on the substrate, forming a second semiconductor layer on the first semiconductor layer, Forming a semiconductor layer, patterning the first semiconductor layer and the second semiconductor layer, forming a gate insulating film on the second semiconductor layer, and forming a gate electrode on the gate insulating film Wherein the first semiconductor layer is formed by DC sputtering in an oxygen atmosphere, and the second semiconductor layer is formed under an oxygen deficiency condition.
일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 기판이 준비되는 단계, 상기 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계, 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정 중 어느 하나를 이용하여 증착될 수 있다.According to one embodiment, a method of manufacturing a thin film transistor includes the steps of preparing a substrate, forming a first semiconductor layer on the substrate, forming a second semiconductor layer on the first semiconductor layer, Forming a semiconductor layer, patterning the first semiconductor layer and the second semiconductor layer, forming a gate insulating film on the second semiconductor layer, and forming a gate electrode on the gate insulating film The first semiconductor layer may be formed by DC sputtering in an oxygen atmosphere, and the second semiconductor layer may be formed using a magnetic field shielded sputtering (MFSS), an atomic layer deposition (ALD) Or the like.
일 실시 예에 따르면, 상기 제1 반도체 층은 비정질 실리콘 또는 금속 산화물 중 어느 하나를 포함할 수 있다.According to one embodiment, the first semiconductor layer may include any one of amorphous silicon and metal oxide.
일 실시 예에 따르면, 상기 제2 반도체 층은 금속 산화물, 3내지 5주기 원소의 화합물 또는 전이금속 칼코젠 화합물 중 어느 하나를 포함할 수 있다.According to one embodiment, the second semiconductor layer may include any one of a metal oxide, a compound of 3 to 5 periodic elements, or a transition metal chalcogen compound.
일 실시 예에 따르면, 상기 제2 반도체 층의 소스는 TMDC(transition metal dichalcogenide)인 것을 포함할 수 있다.According to one embodiment, the source of the second semiconductor layer may comprise a transition metal dichalcogenide (TMDC).
일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계, 상기 노출된 제2 반도체 층의 일부 영역을 플라즈마 처리하여, 상기 제1 반도체 층 및 상기 제2 반도체 층의 일부 영역을 도전성 컨택 영역으로 변경시키는 단계 및 상기 도전성 컨택 영역 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계를 더 포함할 수 있다.According to an embodiment, a method of manufacturing a thin film transistor includes: exposing a portion of the second semiconductor layer to the outside by patterning the gate insulating film after forming the gate electrode; Plasma processing a portion of the first semiconductor layer and the second semiconductor layer to convert a portion of the first semiconductor layer and the second semiconductor layer into a conductive contact region and forming a first passivation layer covering the conductive contact region and the gate electrode .
일 실시 예에 따르면, 상기 제1 보호층의 소스는 SiO2인 것을 포함할 수 있다.According to one embodiment, the source of the first passivation layer may comprise SiO 2 .
일 실시 예에 따르면, 박막 트랜지스터의 제조 방법은 상기 게이트 전극을 형성하는 단계 후에, 상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계, 상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계 및 상기 제1 보호층을 열처리하여, 상기 제1 반도체 층 및 상기 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역을 형성하는 단계를 더 포함할 수 있다.According to one embodiment, a method of manufacturing a thin film transistor includes patterning the gate insulating layer to expose a portion of the second semiconductor layer to the outside after forming the gate electrode, exposing the exposed second semiconductor layer and / Forming a first passivation layer covering the gate electrode and heat treating the first passivation layer to form a conductive contact region by diffusing hydrogen ions in a partial region of the first semiconductor layer and the second semiconductor layer As shown in FIG.
일 실시 예에 따르면, 상기 제1 보호층의 소스는 확산될 수소 이온을 제공하는SiNx:H인 것을 포함할 수 있다.According to one embodiment, the source of the first passivation layer may comprise SiN x : H which provides hydrogen ions to be diffused.
상기 기술적 과제를 해결하기 위해, 본 발명은 박막 트랜지스터를 제공한다.According to an aspect of the present invention, there is provided a thin film transistor.
일 실시 예에 따르면, 박막 트랜지스터는 기판, 상기 기판 상에 제공되는 반도체 층, 상기 기판 상에 제공되고, 상기 반도체 층의 양 측면과 접촉하며 상기 반도체 층과 동일한 높이를 갖는 도전성 컨택 영역, 상기 반도체 층 상에 제공되는 게이트 절연막, 상기 게이트 절연막 상에 제공되는 게이트 전극, 상기 도전성 컨택 영역 및 상기 게이트 전극 상에 제공되는 제1 보호층, 상기 제1 보호층 상에 제공되는 제2 보호층 및 상기 제1 보호층 및 상기 제2 보호층을 관통하여 상기 도전성 컨택 영역에 접촉하는 소스/드레인 전극을 포함하되, 상기 반도체 층은, 상기 기판 상에 제공되는 제1 반도체 층 및 상기 제1 반도체 층 상에 제공되고, 상기 제1 반도체 층보다 얇은 두께를 갖는 제2 반도체 층을 포함한다.According to one embodiment, a thin film transistor includes a substrate, a semiconductor layer provided on the substrate, a conductive contact region provided on the substrate, the conductive contact region being in contact with both sides of the semiconductor layer and having the same height as the semiconductor layer, A gate electrode provided on the gate insulating film, a first protection layer provided on the conductive contact region and the gate electrode, a second protection layer provided on the first protection layer, and a second protection layer provided on the gate electrode, And a source / drain electrode that is in contact with the conductive contact region through the first passivation layer and the second passivation layer, wherein the semiconductor layer includes a first semiconductor layer provided on the substrate, And a second semiconductor layer provided on the first semiconductor layer and having a thickness smaller than that of the first semiconductor layer.
일 실시 예에 따르면, 상기 제2 반도체 층은 TMDC를 포함할 수 있다.According to one embodiment, the second semiconductor layer may include TMDC.
일 실시 예에 따르면, 상기 제1 보호층은 SiO2 또는 SiNx:H 중 어느 하나를 포함할 수 있다.According to one embodiment, the first passivation layer may include SiO 2 or SiN x : H.
본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 제1 반도체 층을 형성하고, 상기 제1 반도체 층 상에 제2 반도체 층을 형성하고, 상기 제1 반도체 층 및 상기 제2 반도체 층을 동시에 패터닝 할 수 있다. 이에 따라, 박막 트랜지스터의 제조 공정이 간소화되어, 공정의 경제성이 향상될 수 있다.A method of manufacturing a thin film transistor according to an embodiment of the present invention includes: forming a first semiconductor layer on a substrate; forming a second semiconductor layer on the first semiconductor layer; Layer can be simultaneously patterned. Thus, the manufacturing process of the thin film transistor is simplified, and the economical efficiency of the process can be improved.
또한, 본 발명의 실시 예에 따른 박막 트랜지스터는 제1 반도체 층 및 상기 제1 반도체 층보다 얇은 두께를 갖는 제2 반도체 층을 포함하는 반도체 층을 갖고, 상기 반도체 층의 일부가 변경된 도전성 컨택 영역을 갖는다. 이에 따라, 상기 도전성 컨택 영역이 상기 제2 반도체 층과 전기적으로 접촉하여, 박막 트랜지스터의 전기적 특성이 향상될 수 있다.A thin film transistor according to an embodiment of the present invention includes a semiconductor layer including a first semiconductor layer and a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, . As a result, the conductive contact region is in electrical contact with the second semiconductor layer, so that the electrical characteristics of the thin film transistor can be improved.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 S110을 설명하기 위한 도면이다.
도 3은 도 1의 S120을 설명하기 위한 도면이다.
도 4는 도 1의 S130을 설명하기 위한 도면이다.
도 5는 도 1의 S140을 설명하기 위한 도면이다.
도 6은 도 1의 S150을 설명하기 위한 도면이다.
도 7은 도 1의 S160을 설명하기 위한 도면이다.
도 8은 도 1의 S170을 설명하기 위한 도면이다.
도 9는 도 1의 S180의 제1 실시 예를 설명하기 위한 순서도이다.
도 10 및 도 11은 도 1의 S180의 제1 실시 예를 설명하기 위한 도면이다.
도 12는 도 1의 S180의 제2 실시 예를 설명하기 위한 순서도이다.
도 13 및 도 14는 도 1의 S180의 제2 실시 예를 설명하기 위한 도면이다.
도 15은 본 발명의 실시 예에 따른 박막 트랜지스터의 제2 보호층의 형성 방법을 설명하기 위한 도면이다.
도 16 및 도 17는 도 1의 S190을 설명하기 위한 도면이다.
도 18은 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Transfer Curve를 나타내는 도면이다.
도 19은 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Output Curve를 나타내는 도면이다.1 is a flowchart illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
2 is a view for explaining S110 in Fig.
3 is a view for explaining S120 in Fig.
4 is a view for explaining S130 in Fig.
5 is a view for explaining S140 in Fig.
6 is a view for explaining S150 in Fig.
7 is a view for explaining S160 in Fig.
8 is a view for explaining S170 in Fig.
FIG. 9 is a flowchart for explaining the first embodiment of S180 in FIG.
FIGS. 10 and 11 are views for explaining the first embodiment of S180 in FIG.
12 is a flowchart for explaining the second embodiment of S180 of FIG.
13 and 14 are views for explaining the second embodiment of S180 in Fig.
15 is a view for explaining a method of forming a second protective layer of a thin film transistor according to an embodiment of the present invention.
16 and 17 are views for explaining S190 in Fig.
18 is a diagram showing a transfer curve of a thin film transistor according to an embodiment of the present invention and a related art.
19 is a diagram showing an output curve of a thin film transistor according to an embodiment of the present invention and a related art.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thicknesses of the films and regions are exaggerated for an effective explanation of the technical content.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.Also, while the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. Thus, what is referred to as a first component in any one embodiment may be referred to as a second component in another embodiment. Each embodiment described and exemplified herein also includes its complementary embodiment. Also, in this specification, 'and / or' are used to include at least one of the front and rear components.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. The singular forms "a", "an", and "the" include plural referents unless the context clearly dictates otherwise. It is also to be understood that the terms such as " comprises "or" having "are intended to specify the presence of stated features, integers, Should not be understood to exclude the presence or addition of one or more other elements, elements, or combinations thereof.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 순서도이고, 도 2 내지 도 15는 도 1의 각 단계를 보다 상세하게 설명하기 위한 도면이다.FIG. 1 is a flow chart for explaining a method of manufacturing a thin film transistor according to an embodiment of the present invention, and FIGS. 2 to 15 are views for explaining each step of FIG. 1 in more detail.
도 1 및 도 2를 참조하면, 기판(110)이 준비된다(S110). 상기 기판(110)은 유연한 재질로 형성될 수 있다. 일 실시 예에 따르면, 상기 기판(100)은 PET(polyethylene terephthalate), PI(polyimide), PC(polycarbonate), NC(nano-cellulose) 및 고무 중 어느 하나로 형성될 수 있다. 이와 달리, 다른 실시 예에 따르면, 상기 기판(110)은 리지드(rigid)한 재질로 형성될 수 있다. 예를 들어, 상기 기판(100)은 금속 기판, 유리 기판, 실리콘 반도체 기판, 화합물 반도체 기판 또는 플라스틱 기판일 수 있다.Referring to FIGS. 1 and 2, a
일 실시 예에 따르면, 상기 기판(110) 상에 버퍼(buffer)층이 형성되고, 상기 버퍼층의 소스는 SiOx일 수 있다.According to one embodiment, a buffer layer may be formed on the
도 1 및 도 3을 참조하면, 상기 기판(110) 상에 제1 반도체 층(122)이 형성된다(S120).Referring to FIGS. 1 and 3, a
일 실시 예에 따르면, 상기 제1 반도체 층(122)은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성될 수 있다. 다른 실시 예에 따르면, 상기 제1 반도체 층(122)은 산소 분위기에서 플라즈마 화학 기상 증착(plasma-enhanced chemical vapor deposition, PECVD)으로 형성될 수 있다.According to one embodiment, the
일 실시 예에 따르면, 상기 제1 반도체 층(122)은 비정질 실리콘 또는 금속 산화물 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 금속 산화물은 indium oxide, tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, tin zinc oxide 또는 indium zinc tin oxide와 같은 반도체 특성을 갖는 물질일 수 있다.According to one embodiment, the
일 실시 예에 따르면, 상기 제1 반도체 층(122)의 두께는 수십~수백 nm이고, 캐리어 농도는 1014~1018 cm-2일 수 있다.According to one embodiment, the thickness of the
도 1 및 도 4를 참조하면, 상기 제1 반도체 층(122) 상에, 상기 제1 반도체 층(122) 보다 두께가 얇은 제2 반도체 층(124)이 형성된다(S130).Referring to FIGS. 1 and 4, a
상기 제2 반도체 층(124)은 산소 결핍 조건에서 형성될 수 있다. 일 실시 예에 따르면, 상기 제2 반도체 층(124)은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정 중 어느 하나를 이용하여 증착 될 수 있다.The
상기 제2 반도체 층(124)이 산소 결핍 조건에서, 마그네트론 스퍼터링, 원자층 증착 또는 용액 공정 중 어느 하나를 이용하여 증착 되는 경우, 산소 음이온의 발생이 억제되어, 증착 과정에서 상기 제2 반도체 층(124)에 결함이 발생하는 것이 방지될 수 있다.In the case where the
일 실시 예에 따르면, 상기 제2 반도체 층(124)은 금속 산화물, 3 내지 5주기 원소의 화합물 또는 전이금속 칼코젠 화합물 중 어느 하나를 포함할 수 있다. 예를 들어, 상기 금속 산화물은 indium oxide, tin oxide, zinc oxide, indium tin oxide, indium zinc oxide, tin zinc oxide 또는 indium zinc tin oxide와 같은 반도체 특성을 갖는 물질일 수 있다. 다른 예를 들어, 상기 3 내지 5주기 원소의 화합물은 InAs, InSb, InAsSb, InGaSb를 포함할 수 있다. 또 다른 예를 들어, 상기 전이금속 칼코젠 화합물은 MoS2, MoSe2, WS2, WSe2를 포함하고, 상기 제2 반도체 층(124)의 소스는 TMDC(transition metal dichalcogenide)일 수 있다.According to one embodiment, the
일 실시 예에 따르면, 상기 제2 반도체 층(124)은 박막으로 형성되되, 유효 채널층을 형성할 수 있는 두께를 갖는다. 예를 들어, 상기 제2 반도체 층(124)의 두께는 수~수백 Å이고, 캐리어 농도는 1017~1021 cm-2일 수 있다.According to one embodiment, the
이에 따라, 박막 트랜지스터는 상기 제1 반도체 층(122) 및 상기 제2 반도체 층(124)으로 구성된 이중층 구조의 반도체 층(120)을 포함할 수 있다.Accordingly, the thin film transistor may include a
상기 반도체 층(120)의 첫 번째 구성인, 상기 제1 반도체 층(122)은 상기 반도체 층(120) 전체의 캐리어 양을 조절하여, 박막 트랜지스터의 off 전류를 낮추고 on/off ratio를 향상시키며, 문턱 전압을 조절하여, 박막 트랜지스터의 전류-전압 곡선 특성을 향상시킬 수 있다.The
상기 반도체 층(120)의 두 번째 구성인, 상기 제2 반도체 층(124)은 캐리어 농도와 이동도가 높은 물질을 소스로 사용하여, 상기 반도체 층(120)의 전기 전도도를 향상시킬 수 있다.The
도 1 및 도 5를 참조하면, 상기 반도체 층(120)이 패터닝된다(S140). 이에 따라, 상기 기판(110)의 일부 영역이 외부로 노출될 수 있다.Referring to FIGS. 1 and 5, the
일 실시 예에 따르면, 상기 반도체 층(120)은 photolithography를 이용하여 패터닝 될 수 있다.According to one embodiment, the
도 1 및 도 6을 참조하면, 상기 제2 반도체 층(124) 상에 게이트 절연막(130)이 형성된다(S150).Referring to FIGS. 1 and 6, a
일 실시 예에 따르면, 상기 게이트 절연막(130)은 상기 제2 반도체 층(124) 상에 형성되되, 상기 반도체 층(120)이 패터닝되어, 외부로 노출된 상기 기판(110)의 일부 영역을 덮는 형태로 형성된다.According to one embodiment, the
일 실시 예에 따르면, 상기 게이트 절연막(130)은 절연 물질로 형성될 수 있다. 예를 들어, 상기 게이트 절연막(130)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 금속 산화물과 같은 고유전 물질(예를 들어, 알루미늄 산화물, 또는 하프늄 산화물) 등을 포함할 수 있다. 일 실시 예에 따르면, 상기 게이트 절연막(130)은, SiOx를 포함할 수 있다.According to one embodiment, the
도 1 및 도 7을 참조하면, 상기 게이트 절연막(130) 상에 게이트 전극(140)이 형성된다(S160).Referring to FIGS. 1 and 7, a
일 실시 예에 따르면, 상기 게이트 전극(140)은 상기 게이트 절연막(130)을 사이에 두고 상기 제2 반도체 층(124)의 일부 영역 상에 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 전극(140)은 상기 제2 반도체 층(124) 상에 형성된 뒤 패터닝 되어, 상기 제2 반도체 층(124)의 일부 영역 상에 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 photolithography를 이용하여 패터닝 될 수 있다.According to one embodiment, the
일 실시 예에 따르면, 상기 게이트 전극(140)은 금속으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W) 및 이들의 합금으로 형성될 수 있다. 상기 게이트 전극(140)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막이거나, 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다.According to one embodiment, the
다른 실시 예에 따르면, 상기 게이트 전극(140)은 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은, 실리콘(Si)으로 형성될 수 있다.According to another embodiment, the
도 1 및 도 8을 참조하면, 상기 게이트 절연막(130)이 패터닝된다(S170). 상기 게이트 절연막(130)이 패터닝되어, 상기 제2 반도체 층(124)의 일부 영역이 외부로 노출될 수 있다. 다시 말하면, 상기 게이트 절연막(130)은 상기 제2 반도체 층(124) 상에 위치하되, 상기 게이트 전극(140)과 동일한 영역 상에 위치할 수 있다.Referring to FIGS. 1 and 8, the
도 1 및 도 9 내지 도 14를 참조하면, 도전성 컨택 영역(150)이 형성된다(S180).1 and 9 to 14, a
이하, 도 9 내지 도 11을 참조하여 제1 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성을 설명하고, 도 12 내지 도 14를 참조하여 제2 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성을 설명한다.The formation of the
도 9는 도 1의 S180의 제1 실시 예를 설명하기 위한 순서도이다. 도 9를 참조하면, 제1 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성 단계(S180)는, 외부로 노출된 상기 제2 반도체 층(124)의 일부 영역을 열처리하여, 상기 반도체 층(120)의 일부 영역을 상기 도전성 컨택 영역(150)으로 변경시키는 단계(S182) 및 상기 도전성 컨택 영역(150) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)을 형성하는 단계(S184)를 포함한다.FIG. 9 is a flowchart for explaining the first embodiment of S180 in FIG. Referring to FIG. 9, the forming step S180 of the
도 9 및 도 10을 참조하면, 상기 게이트 절연막(130)의 패터닝으로 인해 외부로 노출된 상기 제2 반도체 층(124)의 일부 영역이 플라즈마 처리되어, 상기 반도체 층(120)의 일부 영역이 상기 도전성 컨택 영역(150)으로 변경된다(S182).9 and 10, a part of the
만약, 상기 제2 반도체 층(124)이 TMDC로 이루어진 경우, 상기 도전성 컨택 영역(150)이 상기 제2 반도체 층(124)의 측면 내로 침투하는 것을 방지할 수 있다. 이로써, 상기 제2 반도체 층(124)의 설계 dimension과 공정 dimension의 일치도를 향상시킬 수 있다.If the
도 9 및 도 11을 참조하면, 상기 도전성 컨택 영역(150) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)을 형성된다(S184).Referring to FIGS. 9 and 11, a
상기 도전성 컨택 영역(150)이 형성된 후, 상기 제1 보호층(160)을 형성하는 경우, 상기 제1 보호층(160)의 형성 물질이 상기 도전성 컨택 영역(150)의 형성에 영향을 미치지 않는다. 따라서, 상기 제1 보호층(160)의 소스를 선택하는 것이 자유로울 수 있다.When the
일 실시 예에 따르면, 상기 제1 보호층(160)은 유전율이 낮은 물질을 소스로 사용하고, 예를 들어, 상기 제1 보호층(160)의 소스는 SiO2일 수 있다.According to one embodiment, the
도 12는 도 1의 S180의 제2 실시 예를 설명하기 위한 순서도이다.12 is a flowchart for explaining the second embodiment of S180 of FIG.
도 12를 참조하면, 제2 실시 예에 따른 상기 도전성 컨택 영역(150)의 형성 단계(S180)는, 외부로 노출된 상기 제2 반도체 층(124) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)을 형성하는 단계(S186) 및 상기 제1 보호층(160)을 열처리하여, 상기 반도체 층(120)의 일부 영역에 수소 이온을 확산시켜 상기 도전성 컨택 영역(150)을 형성하는 단계(S188)를 포함한다.Referring to FIG. 12, the forming step S180 of the
도 12 및 도 13을 참조하면, 상기 게이트 절연막(130)의 패터닝으로 인해 외부로 노출된 상기 제2 반도체 층(124) 및 상기 게이트 전극(140)을 덮는 제1 보호층(160)이 형성된다(S186).12 and 13, a
상기 도전성 컨택 영역(150)의 형성 전에, 상기 제1 보호층(160)을 형성하는 경우, 상기 제1 보호층(160)의 형성 물질이 상기 도전성 컨택 영역(150)의 형성에 영향을 미칠 수 있다.When the
일 실시 예에 따르면, 상기 제1 보호층(160)은 수소 함량이 높은 물질을 소스로 사용하고, 예를 들어, 상기 제1 보호층(160)의 소스는 SiNx:H일 수 있다. For example, the source of the
도 12 및 도 14를 참조하면, 상기 제1 보호층(160)이 열처리되면, 상기 반도체 층(120)의 일부 영역에 수소 이온이 확산되어 상기 도전성 컨택 영역(150)이 형성된다(S188).Referring to FIGS. 12 and 14, when the
구체적으로, 상기 제1 보호층(160)은 수소 함량이 높은 물질을 소스로 사용하고, 상기 제1 보호층(160)이 포함하는 수소는, 열처리에 의해 상기 반도체 층(120)으로 확산되어, 상기 도전성 컨택 영역(150)이 형성된다.The
즉, 상기 제1 보호층(160)의 소스가 SiNx로 이루어진 경우, 수소 함량을 높일 수 있으므로, 보다 높은 밀도로 수소 확산을 유도할 수 있으므로, 용이하게 도전성 컨택 영역(150)을 형성할 수 있다.That is, when the source of the
만약, 상기 제2 반도체 층(124)이 TMDC로 이루어진 경우, 수소 이온이 상기 제2 반도체 층(124)의 측면 내로 확산 침투하는 것을 방지할 수 있다. 이로써, 상기 제2 반도체 층(124)의 설계 dimension과 공정 dimension의 일치도를 향상시킬 수 있다.If the
도 9 내지 도 14를 참조하여 설명된 것과 같이, 상기 도전성 컨택 영역(150)은 상기 반도체 층(120)이 변경되어 형성되는 것으로, 상기 반도체 층(120)과 실질적으로 동일한 두께를 갖는다. 다시 말하면, 상기 도전성 컨택 영역(150)은 상기 반도체 층(120), 즉, 상기 제1 반도체 층(122) 및 상기 제2 반도체 층(124)과 직접적 및 전기적으로 접촉할 수 있다. 보다 구체적으로 상기 제1 반도체 층(122) 및 상기 제2 반도체 층(124)의 각 측면이 상기 도전성 컨택 영역(150)과 직접적 및 전기적으로 접촉할 수 있다.As described with reference to FIGS. 9 to 14, the
도 15를 참조하면, 상기 제1 보호층(160) 상에 제2 보호층(170)이 형성된다.Referring to FIG. 15, a
일 실시 예에 따르면, 상기 제2 보호층(170)은 SiO2 또는 SiNx:H를 소스로 사용할 수 있다.According to one embodiment, the
도 1, 도 16 및 도 17을 참조하면, 소스/드레인 전극(180)이 형성된다(S190).Referring to FIGS. 1, 16 and 17, a source /
먼저, 도 16을 참조하면, 상기 제2 보호층(170) 및 상기 제1 보호층(160)을 관통하는 관통 홀이 형성된다. 상기 관통 홀의 형성으로 인해, 상기 도전성 컨택 영역(150)의 일부 영역이 외부로 노출될 수 있다.Referring to FIG. 16, a through hole is formed through the
일 실시 예에 따르면, 상기 관통 홀은 photolithography를 이용하여 형성될 수 있다.According to one embodiment, the through-hole may be formed using photolithography.
다음으로, 도 17을 참조하면, 상기 소스/드레인 전극(180)이 상기 관통 홀에 형성된다.Next, referring to FIG. 17, the source /
일 실시 예에 따르면, 상기 소스/드레인 전극(180)은 스퍼터링으로 증착되고, photolithography를 이용하여 패터닝될 수 있다.According to one embodiment, the source /
일 실시 예에 따르면, 상기 소스/드레인 전극(180)은 금속으로 형성될 수 있다. 예를 들어, 상기 소스/드레인 전극(180)은 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 텅스텐(W) 및 이들의 합금으로 형성될 수 있다. 상기 소스/드레인 전극(180)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 및 몰리브덴(Mo)이 순차적으로 적층된 삼중막이거나, 티타늄(Ti)과 구리(Cu)가 순차적으로 적층된 이중막이거나, 티타늄(Ti)과 구리(Cu)의 합금으로 된 단일막일 수 있다.According to one embodiment, the source /
다른 실시 예에 따르면, 상기 소스/드레인 전극(180)은 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 전극(140)은, 실리콘(Si)으로 형성될 수 있다.According to another embodiment, the source /
상기 소스/드레인 전극(180)은 상기 도전성 컨택 영역(150)과 직접적 및 전기적으로 접촉하고, 상기 반도체 층(120)과 간접적 및 전기적으로 접촉한다. 다시 말하면, 상기 소스/드레인 전극(180)이 상기 도전성 컨택 영역(150)을 통해 상기 반도체 층(120)과 간접적인 전기적 접촉을 함으로 인해, 접촉 저항이 감소하여, 박막 트랜지스터의 전기적 특성이 향상될 수 있다.The source /
도 18은 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Transfer Curve를 나타내는 도면이다.18 is a diagram showing a transfer curve of a thin film transistor according to an embodiment of the present invention and a related art.
도 18을 참조하면, 도 18의 (A)는 IGZO로 형성된 제1 반도체 층 및 InOx로 형성된 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는, 본 발명의 실시 예에 따른 박막 트랜지스터의 Transfer Curve이고, 도 18의 (B)는 IGZO로 형성된 게이트 전극을 갖는, 종래 기술에 따른 박막 트랜지스터의 Transfer Curve이다.Referring to FIG. 18, (A) of FIG. 18 shows a transfer of a thin film transistor according to an embodiment of the present invention, which has a double-layered semiconductor layer composed of a first semiconductor layer formed of IGZO and a second semiconductor layer formed of InO x , 18B is a transfer curve of a conventional thin film transistor having a gate electrode formed of IGZO.
도 18의 (A)와 (B)의 누설 전류(Ioff) 값을 비교하면, 본 발명의 실시 예에 따른 박막 트랜지스터의 누설 전류 값이 종래 기술에 따른 박막 트랜지스터의 누설 전류 값보다 현저하게 낮은 것을 알 수 있다.A comparison of the leakage current (I off ) values of FIGS. 18A and 18B shows that the leakage current value of the thin film transistor according to the embodiment of the present invention is significantly lower than the leakage current value of the thin film transistor according to the related art .
또한, 본 발명의 실시 예에 따른 박막 트랜지스터의 on/off ratio가 종래 기술에 따른 박막 트랜지스터의 on/off ratio보다 큰 것을 알 수 있다.Also, it can be seen that the on / off ratio of the thin film transistor according to the embodiment of the present invention is larger than the on / off ratio of the thin film transistor according to the prior art.
이에 따라, 본 발명의 실시 예와 같이, 제1 반도체 층 및 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는 박막 트랜지스터의 경우, 이중층 구조의 반도체 층을 포함하지 않는 박막 트랜지스터에 비하여 전기적 특성이 우수한 것을 알 수 있다.Accordingly, in the case of a thin film transistor having a double-layered semiconductor layer composed of the first semiconductor layer and the second semiconductor layer as in the embodiment of the present invention, the electrical characteristics It can be seen that it is excellent.
도 19는 본 발명의 실시 예 및 종래 기술에 따른 박막 트랜지스터의 Output Curve를 나타내는 도면이다.19 is a diagram showing an output curve of a thin film transistor according to an embodiment of the present invention and a related art.
도 19를 참조하면, 도 19의 (A)는 IGZO로 형성된 제1 반도체 층 및 InOx로 형성된 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는, 본 발명의 실시 예에 따른 박막 트랜지스터의 Output Curve이고, 도 19의 (B)는 IGZO로 형성된 게이트 전극을 갖는, 종래 기술에 따른 박막 트랜지스터의 Output Curve이다.Referring to FIG. 19, FIG. 19 (A) shows the output of the thin film transistor according to the embodiment of the present invention, which has a semiconductor layer of a bilayer structure composed of a first semiconductor layer formed of IGZO and a second semiconductor layer formed of InO x 19B is an output curve of a conventional thin film transistor having a gate electrode formed of IGZO.
도 19의 (A)와 (B)의 이동도 값을 비교하면, 게이트 전극에 동일한 전압이 인가될 시, 본 발명의 실시 예에 따른 박막 트랜지스터의 이동도가 종래 기술에 따른 박막 트랜지스터의 이동도보다 현저하게 높은 것을 알 수 있다. 구체적으로, 게이트 전극에 10V 이상의 전압이 인가된 경우, 전압이 증가함에 따라, 본 발명의 실시 예에 따른 박막 트랜지스터의 이동도는 큰 폭으로 증가하는 반면, 종래 기술에 따른 박막 트랜지스터의 이동도 증가 폭은 크지 않은 것을 알 수 있다.19A and 19B, when the same voltage is applied to the gate electrode, the mobility of the thin film transistor according to the embodiment of the present invention is smaller than the mobility of the thin film transistor according to the related art Is significantly higher. Specifically, when a voltage of 10 V or more is applied to the gate electrode, as the voltage increases, the mobility of the thin film transistor according to the embodiment of the present invention increases greatly, while the mobility of the thin film transistor increases It can be seen that the width is not large.
이에 따라, 본 발명의 실시 예와 같이, 제1 반도체 층 및 제2 반도체 층으로 구성된 이중층 구조의 반도체 층을 갖는 박막 트랜지스터의 경우, 이중층 구조의 반도체 층을 포함하지 않는 박막 트랜지스터에 비하여 이동도 특성이 향상되는 것을 알 수 있다.Accordingly, in the case of a thin film transistor having a double-layered semiconductor layer composed of the first semiconductor layer and the second semiconductor layer, as compared with the thin film transistor not including the double-layered semiconductor layer, as in the embodiment of the present invention, Is improved.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed exemplary embodiments. It will also be appreciated that many modifications and variations will be apparent to those skilled in the art without departing from the scope of the present invention.
110: 기판
120: 반도체 층
122: 제1 반도체 층
124: 제2 반도체 층
130: 게이트 절연막
140: 게이트 전극
150: 도전성 컨택 영역
160: 제1 보호층
170: 제2 보호층
180: 소스/드레인 전극110: substrate
120: semiconductor layer
122: first semiconductor layer
124: second semiconductor layer
130: gate insulating film
140: gate electrode
150: conductive contact area
160: first protective layer
170: second protective layer
180: source / drain electrode
Claims (12)
상기 기판 상에 제1 반도체 층을 형성하는 단계;
상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계;
상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;
상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,
상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 형성되는 박막 트랜지스터의 제조 방법.Preparing a substrate;
Forming a first semiconductor layer on the substrate;
Forming a second semiconductor layer on the first semiconductor layer, the second semiconductor layer being thinner than the first semiconductor layer;
Patterning the first semiconductor layer and the second semiconductor layer;
Forming a gate insulating film on the second semiconductor layer; And
And forming a gate electrode on the gate insulating film,
Wherein the first semiconductor layer is formed by DC sputtering in an oxygen atmosphere and the second semiconductor layer is formed under an oxygen deficiency condition.
상기 기판 상에 제1 반도체 층을 형성하는 단계;
상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계;
상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;
상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계; 및
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,
상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정 중 어느 하나를 이용하여 증착되는 박막 트랜지스터의 제조 방법.Preparing a substrate;
Forming a first semiconductor layer on the substrate;
Forming a second semiconductor layer on the first semiconductor layer, the second semiconductor layer being thinner than the first semiconductor layer;
Patterning the first semiconductor layer and the second semiconductor layer;
Forming a gate insulating film on the second semiconductor layer; And
And forming a gate electrode on the gate insulating film,
The first semiconductor layer may be formed by DC sputtering in an oxygen atmosphere and the second semiconductor layer may be formed by any one of magnetic field shielded sputtering (MFSS), atomic layer deposition (ALD) Wherein the thin film transistor is deposited using one of the plurality of thin film transistors.
상기 제1 반도체 층은 비정질 실리콘 또는 금속 산화물 중 어느 하나를 포함하는 박막 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
Wherein the first semiconductor layer includes one of amorphous silicon and a metal oxide.
상기 제2 반도체 층은 금속 산화물, 3내지 5주기 원소의 화합물 또는 전이금속 칼코젠 화합물(Transition metal dichalcogenide) 중 어느 하나를 포함하는 박막 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
Wherein the second semiconductor layer comprises any one of a metal oxide, a compound of 3 to 5 periodic elements, or a transition metal chalcogenide compound.
상기 제2 반도체 층의 소스는 TMDC(transition metal dichalcogenide)인 것을 포함하는 박막 트랜지스터의 제조 방법.5. The method of claim 4,
Wherein the source of the second semiconductor layer is a transition metal dichalcogenide (TMDC).
상기 게이트 전극을 형성하는 단계 후에,
상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계;
상기 노출된 제2 반도체 층의 일부 영역을 제2 반도체 층을 플라즈마 처리하여, 제1 및 제2 반도체 층의 일부 영역을 도전성 컨택 영역으로 변경시키는 단계; 및
상기 도전성 컨택 영역 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
After the step of forming the gate electrode,
Exposing a part of the second semiconductor layer to the outside by patterning the gate insulating film;
Plasma processing a portion of the exposed second semiconductor layer to change a portion of the first and second semiconductor layers into a conductive contact region; And
And forming a first protective layer covering the conductive contact region and the gate electrode.
상기 제1 보호층의 소스는 SiO2인 것을 포함하는 박막 트랜지스터의 제조 방법.The method according to claim 6,
Wherein the source of the first passivation layer is SiO 2 .
상기 게이트 전극을 형성하는 단계 후에,
상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계;
상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계; 및
상기 제1 보호층을 열처리하여, 상기 제1 및 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.3. The method according to claim 1 or 2,
After the step of forming the gate electrode,
Exposing a part of the second semiconductor layer to the outside by patterning the gate insulating film;
Forming a first passivation layer covering the exposed second semiconductor layer and the gate electrode; And
Further comprising: heat treating the first passivation layer to diffuse hydrogen ions in a portion of the first and second semiconductor layers to form a conductive contact region.
상기 제1 보호층의 소스는 확산될 수소 이온을 제공하는SiNx:H인 것을 포함하는 박막 트랜지스터의 제조 방법.9. The method of claim 8,
Wherein the source of the first passivation layer is SiN x : H which provides hydrogen ions to be diffused.
상기 기판 상에 제공되는 반도체 층;
상기 기판 상에 제공되고, 상기 반도체 층의 양 측면과 접촉하며 상기 반도체 층과 동일한 높이를 갖는 도전성 컨택 영역;
상기 반도체 층 상에 제공되는 게이트 절연막;
상기 게이트 절연막 상에 제공되는 게이트 전극;
상기 도전성 컨택 영역 및 상기 게이트 전극 상에 제공되는 제1 보호층;
상기 제1 보호층 상에 제공되는 제2 보호층; 및
상기 제1 보호층 및 상기 제2 보호층을 관통하여 상기 도전성 컨택 영역에 접촉하는 소스/드레인 전극을 포함하되,
상기 반도체 층은,
상기 기판 상에 제공되는 제1 반도체 층; 및
상기 제1 반도체 층 상에 제공되고, 상기 제1 반도체 층보다 얇은 두께를 갖는 제2 반도체 층을 포함하는 박막 트랜지스터.Board;
A semiconductor layer provided on the substrate;
A conductive contact region provided on the substrate, the conductive contact region being in contact with both sides of the semiconductor layer and having the same height as the semiconductor layer;
A gate insulating layer provided on the semiconductor layer;
A gate electrode provided on the gate insulating film;
A first passivation layer provided on the conductive contact region and the gate electrode;
A second protective layer provided on the first protective layer; And
And a source / drain electrode penetrating the first passivation layer and the second passivation layer to contact the conductive contact region,
Wherein:
A first semiconductor layer provided on the substrate; And
And a second semiconductor layer provided on the first semiconductor layer and having a thickness smaller than that of the first semiconductor layer.
상기 제2 반도체 층은 TMDC를 포함하는 박막 트랜지스터.11. The method of claim 10,
Wherein the second semiconductor layer comprises TMDC.
상기 제1 보호층은 SiO2 또는 SiNx:H 중 어느 하나를 포함하는 박막 트랜지스터.11. The method of claim 10,
Wherein the first protective layer comprises any one of SiO 2 or SiN x : H.
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