KR20190024616A - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

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Abstract

개구는 반도체 기판 위에 놓인 유전체 물질 내에 형성된다. 개구는 비아 부분과 트렌체 부분을 포함할 수 있다. 제조 프로세스 동안 처리 화학 물질은, 그 표면 상에 형성된 전하를 방출하도록 노출된 표면과 접촉하게 배치된다. 전하를 방출함으로써, 표면 전하 전위차가 감소되어, 추후 제조 동안 갈바닉 부식의 발생을 방지하는 것을 돕는다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 교차 참조
본 출원은 발명의 명칭이 "반도체 디바이스 및 그 제조 방법(Semiconductor Device and Method of Manufacture)이고 2017년 8월 30일에 출원된 미국 가출원 제62/551,857호의 이익을 주장하며, 참조로서 본 명세서에 병합된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 회로 컴포넌트 및 요소를 그 위에 형성하도록, 통상적으로 물질의 절연층 또는 유전체층, 전도층, 및 반도체층을 반도체 기판 위에 순차적으로 퇴적하고, 리소그래피 및 에칭 프로세스를 사용하여 다양한 물질층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)의 연속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시키고 있는 데, 이는 더 많은 컴포넌트가 소정의 영역에 집적되는 것을 허용한다. 그러나, 최소 피처 크기가 감소됨에 따라, 사용되는 프로세스 각각내에 추가적인 문제가 발생하고, 이들 추가적인 문제가 처리되어야 한다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 비아 개구의 형성을 예증한다.
도 2는 일부 실시예에 따른 트렌치 개구의 형성을 예증한다.
도 3은 일부 실시예에 따른 제1 처리 화학 물질의 적용을 예증한다.
도 4는 일부 실시예에 따른 세정액의 적용을 예증한다.
도 5는 일부 실시예에 따른 비아 개구 및 트렌치 개구의 충전을 예증한다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있어서 제1 및 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
이제 도 1을 참조하면, 도 1은 반도체 디바이스(100)의 중간 제조를 예증하며, 반도체 디바이스(100)는 반도체 기판(101), 반도체 기판(101)의 활성 영역 (또는 산화물 규정(oxide definition; OD) 영역) 내의 능동 디바이스(103), 능동 디바이스(103) 위의 층간 유전체층(105), 콘택 플러그(104), 제1 유전체층(116). 콘택 플러그 트렌치(118), 제2 유전체층(107), 및 제1 비아(109) 그리고 제2 유전체층(107) 내에 위치한 제1 트렌치(111)를 포함한다. 일부 실시예에서, 반도체 기판(101)은 벌크 물질(106), 제1 웰(108)(예를 들면, p-웰), 및 제1 전도성 영역(110)(n-영역)을 포함한다. 일 실시예에서, 벌크 물질(106)은 도핑되거나 도핑되지 않은 벌크 실리콘, 또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은, 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 재료층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 경사(graient) 기판 또는 하이브리드 배향 기판을 포함한다.
일부 실시예에서, 제1 웰(108)은 예를 들면, p-웰과 같은, 딥 웰(deep well)일 수 있다. 예를 들면, 제1 웰(108)은 제1 웰(108) 내의 반도체 기판(101)에 제1 전도율을 부여하는 도펀트를 포함할 수 있다. 도펀트는 예를 들면, 이온 주입 프로세스를 사용해 주입될 수 있다. 하지만, 임의의 적절한 주입이 활용될 수 있다.
제1 전도성 영역(110)은 적절한 기능을 제공하도록 제1 웰(108)과 함께 활용된다. 예를 들면, 일 실시예에서, 제1 전도성 영역(110)과 제1 웰(108)은, 비록 임의의 다른 적절한 기능, 예를 들면, 트랜지스터(평면형 또는 finFET)를 위한 소스/드레인 영역이 또한 활용될 수 있지만, 반도체 기판(101) 내에 (별도로 예증되지는 않는 연관된 트랜지스터를 가질 수 있는) 제1 포토다이오드를 형성한다. 일부 실시예에서, 제1 전도성 영역(110)은 벌크 물질(106) 상에 (제1 웰(108)이 아직 형성되지 않은 경우) 또는 제1 웰(108) 상에 (제1 웰(108)이 형성된 경우) 에피택셜하게 성장된다. 추가적으로, 제1 전도성 영역(110)은 예를 들면, n-유형 영역인 것에 의해, 제1 웰(108)과는 상이한 전도율의 도펀트를 가질 수 있고, 도펀트는 제1 전도성 영역(110)의 성장 동안에 인시츄(in situ)하게 배치될 수 있거나 그렇지 않으면, 제1 전도성 영역(110)의 물질의 성장 이후에 주입될 수 있다.
추가적으로, 반도체 기판(101)은 벌크 물질(106) 위에 제2 웰(112)과 제2 전도성 영역(114)을 또한 포함할 수 있다. 일 실시예에서, 제2 웰(112)은 제1 웰(108)과 유사할 수 있지만 반대의 전도성을 가지는 (예를 들면, p-웰 대신에 n-웰일 수 있음) 한편, 제2 전도성 영역(114)은 제1 전도성 영역(110)과 유사할 수 있지만, 반대의 전도성을 가진다 (예를 들면, n-에피택셜 영역 대신에 p-에피택셜 영역일 수 있음). 하지만, 임의의 적절한 웰과 에피택셜 영역이 활용될 수 있다.
추가적으로, 반도체 기판(101)은 능동 디바이스(103)를 포함할 수 있다. 단지 소수의 능동 디바이스(103)가 도 1에 예증되지만, 이것은 단지 예증이라고 의도되는데, 그 이유는 많은 능동 디바이스(103)가 전체 디바이스의 요구되는 기능을 달성하도록 활용되기 때문이다. 당업자는, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 매우 다양한 능동 디바이스 및 수동 디바이스가, 반도체 디바이스(100)를 위한 설계의 요구되는 구조적 요건과 기능적 요건을 생성하기 위해 사용될 수 있다는 것을 인식할 것이다. 능동 디바이스(103)는 임의의 적절한 방법을 사용해 형성될 수 있다.
예를 들면, 일부 실시예에서, 능동 디바이스(103)는 finFET 디바이스일 수 있으며, 반도체 물질의 핀은 채널을 형성하도록 finFET 디바이스 위의 게이트 스택을 사용해 형성된다. 일단 게이트 스택이 형성되었으면, 게이트 스택에 의해 덮이지 않는 반도체 물질의 핀의 부분이 제거될 수 있고, 소스/드레인 영역(예를 들면, 제1 전도성 영역(110) 또는 제2 전도성 영역(114))이 재성장될 수 있다. 명확성을 위해, 도 1은 제1 전도성 영역(110)에 인접한 제1 게이트 스택(게이트 스택의 대향측 상에 예증되지 않은 또 다른 소스/드레인 영역이 존재한다고 이해함)과 제2 전도성 영역(114)에 인접한 제2 게이트 스택(제2 게이트 스택의 대향측 상에 예증되지 않은 또 다른 소스/드레인 영역이 존재한다고 다시 이해함)으로서의 능동 디바이스만을 예증한다.
층간 유전체층(105)은, 능동 디바이스(103)를 보호하고 격리시키도록 능동 디바이스(103) 위에 형성된다. 일 실시예에서, 층간 유전체층(105)은, 임의의 적절한 유전체가 각각의 층을 위해 사용될 수 있지만, 붕소 인 실리케이트 유리(boron phosphorous silicate glass: BPSG)와 같은 물질을 포함할 수 있다. 층간 유전체층(105)은, LPCVD와 같은 다른 프로세스가 대안적으로 사용될 수 있지만, PECVD와 같은 프로세스를 사용하여 형성될 수 있다. 층간 유전체층(105)은 약 100 Å와 약 3,000 Å 사이의 두께로 형성될 수 있다.
일단 층간 유전체층(105)이 형성되었으면, 콘택 플러그(104)는 능동 디바이스(103)를 상부의 구조물과 전기적으로 접속시키도록 층간 유전체층(105)을 관통해 형성될 수 있다. 일 실시예에서, 콘택 플러그(104)의 형성은, 능동 디바이스(103)의 전도성 부분을 노출시키도록 층간 유전체층을 관통해 접촉 플러그 개구를 먼저 형성함으로써 시작될 수 있다. 일 실시예에서, 콘택 플러그 개구는 적절한 포토리소그래피 마스킹 및 에칭 프로세스를 사용해 형성될 수 있다.
일단 콘택 플러그 개구가 형성되었으면, 제1 접착층(도 1에서 별도로 예증되지는 않음)이 시작될 수 있다. 실시예에서, 제1 접착층은, 콘택 플러그(104)의 나머지 부분을 하부 구조물에 접착시키는 것을 돕도록 활용되고, 예를 들면, CVD, 플라즈마 강화 화학 기상 퇴적(plasma enhanced chemical vapor deposition; PECVD), 물리 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD) 등과 같은 프로세스를 사용해 형성된 예를 들면, 텅스텐, 티타늄 질화물, 탄탈륨 질화물 등일 수 있다.
일단 제1 접착층이 형성되었으면, 콘택 플러그(104)의 나머지 부분은 접착층과 접촉되게 형성된다. 일 실시예에서, 콘택 플러그(104)의 물질은, 비록 예를 들면, 알루미늄, 구리, 이들 물질의 조합 등과 같은 임의의 적절한 물질이 활용될 수 있지만, 텅스텐(W)이다. 콘택 플러그(104)의 물질은, 비록 예를 들면, PECVD, 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD) 등과 같은 임의의 적절한 프로세스기 활용될 수 있지만, CVD와 같은 프로세스를 사용해 형성될 수 있다.
일단 충전되면, 층간 유전체층(105)의 외부에 있는 콘택 플러그(104)의 물질이 제거되도록 콘택 플러그(104)의 평탄화가 수행되어 콘택 플러그(104)를 형성한다(콘택 플러그 중 하나가 도 1에 예증됨). 실시예에서, 평탄화 프로세스는 화학 기계적 연마(chemical mechanical polish; CMP)이며, 여기서 에칭 물질과 연마 물질의 조합이 콘택 플러그(104)의 물질과 접촉하게 되며, 층간 유전체층(105) 위의 콘택 플러그(104)의 물질 전부가 제거될 때까지 그라인딩 패드(별도로 예증되지는 않음)는 콘택 플러그(104)의 물질을 연마하도록 사용된다.
제1 유전체 층(116)은 층간 유전체층(105) 위에 형성될 수 있다. 제1 유전층(116)은 탄소 도핑된 산화물과 같은 로우-K 유전체, 다공성 탄소 도핑된 이산화실리콘과 같은 극저-k 유전체, 실리콘 산화물, 실리콘 질화물, 폴리이미드와 같은 폴리머, 이들의 조합과 등과 같은 하나 이상의 적절한 유전 재료로 제조될 수 있다. 제1 유전층(116)은, 임의의 적절한 프로세스가 이용될 수 있지만, 스핀온 프로세스 또는 화학 기상 퇴적(CVD)과 같은 프로세스를 통해 형성될 수 있고, 약 400 Å 내지 약 1000 Å, 예를 들면, 약 600 Å의 두께를 가질 수 있다.
일단 제1 유전체층(116)이 형성되었으면, 콘택 플러그(104)를 상부의 금속화층에 그리고 일부 실시예에서 콘택 플러그(104)를 서로 접속하도록, 콘택 플러그 트렌치(118)가 형성될 수 있다. 실시예에서, 콘택 플러그 트렌치(118)는 다마신 프로세스(damascene process)를 사용해 형성될 수 있으며, 이 프로세스에 의해 콘택 플러그(104)를 노출시키도록 제1 유전체층(116) 내에 개구가 형성되며, 그런 다음 개구는 전도성 물질로 충전된다. 대안적으로, 콘택 플러그 트렌치(118)와 콘택 플러그(104)는 예를 들면, 이중 다마신 프로세스를 사용해 동시에 형성될 수 있다. 콘택 플러그(104)와 콘택 플러그 트렌츠(118)를 제조하는 임의의 적절한 방법이 활용될 수 있다.
제2 유전체 층(107)은 제1 유전체층(116) 위에 형성될 수 있다. 제2 유전층(107)은 탄소 도핑된 산화물과 같은 로우-K 유전체, 다공성 탄소 도핑된 이산화실리콘과 같은 극저-k 유전체, 실리콘 산화물, 실리콘 질화물, 폴리이미드와 같은 폴리머, 이들 물질의 조합 등과 같은 하나 이상의 적절한 유전 재료로 제조될 수 있다. 제2 유전층(107)은, 임의의 적절한 프로세스가 활용될 수 있지만, 스핀온 프로세스 또는 화학 기상 퇴적(CVD)과 같은 프로세스를 통해 형성될 수 있고, 약 400 Å 내지 약 1000 Å, 예를 들면, 약 600 Å의 두께를 가질 수 있다.
도 1은 제2 유전체층(107) 내의 제1 비아(109)와 제1 트렌치(111)를 추가적으로 예증한다. 실시예에서, 제1 비아(109)와 제1 트렌치(111)는 예를 들면, 이중 다마신 프로세스를 사용해 형성될 수 있으며, 이에 따라 제1 비아(109)와 제1 트렌치(111) 둘 다를 위한 개구가 제2 유전체층(107) 내에 먼저 형성된다. 실시예에서, 개구는 제2 유전체층(107) 위에 포토레지스트 물질을 배치하고 패터닝함으로써 형성될 수 있다. 일단 포토레지스트 물질이 배치되고 패터닝되었으면, 패터닝된 포토레지스트로부터의 패턴을 하부 제2 유전체층(107)에 전사시키도록 반응성 이온 에칭과 같은 건식 에칭 프로세스가 활용될 수 있다. 이 프로세스는 개구의 비아 부분과 개구의 트렌치 부분 둘 다를 형성하도록 반복될 수 있다.
일단 개구가 형성되었으며, 제2 유전체층(107) 내에 제1 비아(109)와 제1 트렌치(111)를 형성하도록 개구가 전도성 물질로 충전될 수 있다. 실시예에서, 전도성 물질의 형성은 배리어층을 먼저 퇴적시킴으로써 시작될 수 있다(도 1에서 별도로 예증되지는 않음). 배리어층은, 화학적 기상 퇴적, 물리적 기상 퇴적, 원자층 퇴적 등과 같은 퇴적 프로세스를 사용해 퇴적될 수 있는, 예컨대, 티타늄 질화물 또는 탄탈륨 질화물과 같은 배리어 물질일 수 있다. 하지만, 임의의 적절한 물질 또는 퇴적 방법이 배리어층을 형성하도록 활용될 수 있다.
일단 배리어층이 형성되었으면, 전도성 물질은 제2 유전체층(107) 내의 개구를 충전하고 그리고/또는 과잉충전시키기 위해 퇴적될 수 있다. 실시예에서, 전도성 물질은, 비록 예를 들면, 스퍼터링, 증발 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 요구되는 물질에 따라 대안적으로 사용될 수 있지만, 예를 들면, 시드층(미도시됨)과, 전기 화학 도금과 같은 도금 프로세스를 사용해 형성되는 구리, 텅스텐, 루테늄, 티타늄 이산화물, 이들 물질들의 조합 등과 같은 물질일 수 있다. 일단 개구가 전도성 물질로 충전되었으면, 개구 외부에 있는 임의의 과잉 전도성 물질이 제거될 수 있고, 제1 트렌치(111)와 제2 트렌치층(107)이 예를 들면, 화학 기계적 폴리싱 프로세스를 사용해 평탄화될 수 있다.
도 1은 (제1 비아(109)와 제1 트렌치(111)에 의해 형성된 금속화층 위의) 또 다른 금속화층의 형성을 위한 시작 프로세스를 또한 예증한다. 일 실시예에서, 제1 에칭 정지층(113), 제2 에칭 정지층(115), 제3 에칭 정지층(117), 및 제3 유전체층(119)이 제2 유전체층(107) 위에 형성된다.
제1 에칭 정치층(113)은, 하부 구조물을 보호하고, 예를 들면, 제2 에칭 정지층(115)을 통해 후속 에칭 프로세스를 위한 제어 포인트를 제공하도록 사용된다. 일 실시예에서, 제1 에칭 정지층(113)은, 비록 질화물, 탄화물, 붕소화물, 이들의 조합 등과 같은 다른 물질과, 예를 들면, 저압 CVD(low pressure CVD; LPCVD), PVD 등과 같은, 제1 에칭 정지층(113)을 형성하는 기술이 사용될 수 있지만, 플라즈마 강화 화학 기상 퇴적(plasma enhanced chemical vapor deposition; PECVD)을 사용해 알루미늄 질화물(AlN)로 형성될 수 있다. 제1 에칭 정지층(113)은, 약 50 Å 과 약 2,000 Å 사이, 예를 들면, 200 Å의 두께를 가질 수 있다.
일단 제1 에칭 정지층(113)이 제2 유전체층(107)을 덮기 위해 형성되었으면, 제2 에칭 정지층(115)이 제1 에칭 정지층(113) 위에 형성된다. 실시예에서, 제2 에칭 정지층(115)은, 비록 임의의 다른 적절한 물질이 또한 사용될 수 있지만, 예를 들면, SiOC와 같은 탄소 도핑된 산화물과 같은 물질로 형성된다. 제2 에칭 정지층(115)의 물질은 화학적 기상 퇴적, 물리적 기상 퇴적, 원자층 퇴적 등과 같은 퇴적 프로세스를 사용해 형성되고, 약 10 Å 과 약 200 Å 사이, 예를 들면, 40 Å의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 형성 프로세스와 두께가 활용될 수 있다.
일단 제2 에칭 정지층(115)이 형성되었으면, 제3 에칭 정지층(117)이 제2 에칭 정지층(115) 위에 형성된다. 실시예에서, 제3 에칭 정지층(117)은, 비록 예를 들면, 알루미늄 질화물과 같은, 임의의 적절한 물질이 또한 사용될 수 있지만, 예를 들면, 알루미늄 산화물과 같은 물질로 형성된다. 제3 에칭 정지층(117)의 물질은 화학적 기상 퇴적, 물리적 기상 퇴적, 원자층 퇴적 등과 같은 퇴적 프로세스를 사용해 형성되고, 약 10 Å 과 약 200 Å 사이, 예를 들면, 40 Å의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 형성 프로세스와 두께가 활용될 수 있다.
일단 제3 에칭 정지층(117)이 형성되었으면, 제3 유전체층(119)이 형성될 수 있다. 일 실시예에서, 제3 유전체층(119)은 예를 들면, 상호접속부를 다른 구조물로부터 격리시키는 것을 돕도록 의도된 로우-k 유전체막일 수 있다. 상호접속부를 격리시킴으로써, 상호접속부의 저항-커패시턴스(resistance-capacitance; RC) 지연이 감소될 수 있고, 이에 따라, 상호접속부를 관통하는 전기의 전체적 효율과 속도를 향상시킬 수 있다.
일 실시예에서, 제3 유전체층(119)은 예를 들면, SiOCN, SiCN 또는 SiOC와 같은 다공성 물질일 수 있고, 제3 에칭 정지층(117) 위에 전구체층을 초기에 형성함으로써 형성될 수 있다. 전구체층은 매트릭스 물질과 이 매트릭스 물질 내에 산재된(interspersed) 포로젠(porogen) 둘 다를 포함할 수 있다. 일 실시예에서, 전구체층은 예를 들면, 매트릭스 물질과 포로젠을 예를 들면, 플라즈마 강화 화학적 기상 퇴적(PECVD)와 같은 프로세스를 사용해 공동 퇴적시킴으로써(co-depositing) 형성될 수 있으며, 여기서 매트릭스 물질은 포로젠과 동일한 시간에 퇴적되며, 이에 따라, 함께 혼합된 매트릭스 물질과 포로젠을 갖는 전구체층을 형성하게 된다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 인식하는 바와 같이, 동시적 PECVD 프로세스를 사용한 공동-퇴적이 전구체층을 형성하기 위해 사용될 수 있는 유일한 프로세스는 아니다. 매트릭스 물질과 포로젠 물질을 액체로서 사전 혼합시키고, 그런 다음, 이 혼합체를 제3 에칭 정지층(117) 상으로 스핀-코팅시키는 것과 같은, 임의의 적절한 프로세스가 또한 활용될 수 있다.
전구체층은, 제3 유전체층(119)에 대해 요구되는 격리 및 라우팅 특징을 제공하기에 충분한 두께로 형성될 수 있다. 일 실시형태에서,전구체층은 약 10 Å과 약 1000 Å 사이의, 예를 들면, 약 300 Å의 두께로 형성될 수 있다. 하지만, 이들 두께는 단지 예증인 것을 의미하고, 실시예의 범위를 제한하도록 의도되지 않는데, 그 이유는 전구체층의 정확한 두께는 임의의 적절한 요구되는 두께일 수 있기 때문이다.
매트릭스 물질, 또는 베이스(base) 유전체 물질은, 비록 예를 들면, 화학적 기상 퇴적(chemical vapor deposition; CVD), 물리적 기상 퇴적(physical vapor deposition; PVD), 또는 심지어 스핀-온 코팅이 대안적으로 활용될 수 있지만, 이 예를 들면, PECVD와 같은 프로세스를 사용해 형성될 수 있다. PECVD 프로세스는, 다른 실란, 알킬실란(예를 들면, 트라이메틸실란 및 테트라메틸실란), 알콕시실란(예를 들면, MTEOS(methyltriethoxysilane), MTMOS(methyltrimethoxysilane), MDMOS(methyldimethoxysilane), TMMOS(trimethylmethoxysilane) 및 DMDMOS(dimethyldimethoxysilane)), 선형 실록산 및 사이클릭 실록산 (예를 들면, OMCTS(octamethylcyclotetrasiloxane) 및 TMCTS(tetramethylcyclotetrasiloxane)), 이들의 조합 등과 같은 다른 전구체가 대안적으로 활용될 수 있지만, DEMS(methyldiethoxy silane)와 같은, 전구체를 활용할 수 있다. 하지만, 당업자가 인식하는 바와 같이, 본 개시 내용에서 나열된 물질 및 프로세스는 단지 예증이고, 실시예를 제한하는 것으로 의미되지 않는데, 그 이유는 임의의 다른 적절한 매트릭스 전구체가 대안적으로 활용될 수 있기 때문이다.
전구체층이 매트릭스 물질 내에 분산된 포로젠을 사용해 형성된 후에, 포로젠은 매트릭스 물질 내에 기공을 형성하도록 매트릭스 물질로부터 제거된다. 실시예에서, 포로젠의 제거는, 포로젠 물질을 파괴시키고(break down) 기화시킬 수 있는 어닐링 프로세스에 의해 수행되고, 이에 따라, 포로젠 물질을 확산시키고 매트릭스 물질을 남기게 허용함으로써, 구조적으로 온전한 상태로(intact) 다공성 유전체 물질을 제3 유전체층(119)으로서 뒤에 남긴다. 예를 들면, 약 10초와 약 600초 사이, 예를 들면, 약 200초 동안 약 200 ˚C와 약 500 ˚C 사이, 예를 들면, 400 ˚C의 어닐링이 활용될 수 있다.
하지만, 당업자가 인식하는 바와 같이, 위에서 설명된 열 프로세스(thermal process)가 유일한 방법은 아니고, 제3 유전체층(119)를 형성하기 위해 매트릭스 물질로부터 포로젠을 제거하도록 활용될 수 있다. 예를 들면, 포로젠을 분해시키도록 포로젠을 UV 방사선으로 조사하는 것 또는 포로젠을 분해하도록 마이크로파를 활용하는 것과 같은 다른 적절한 프로세스가 대안적으로 활용될 수 있다. 포로젠을 전부 또는 일부분 제거하기 위한 이들 및 임의의 다른 적절한 프로세스는 모두 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 1은 반사 방지층(121)의 배치를 추가적으로 예증한다. 일 실시예에서, 반사방지층(121)은 무질소 반사 방지 코팅일 수 있고, 중합체 수지, 촉매, 및 가교제(cross linking agent)를 포함할 수 있는데, 이들 모두는 분산을 위해 용제 내로 배치된다. 중합체 수지, 가교 단량체와 발색단 유닛을 갖는 단량체와 같은, 반복적인 유닛을 갖는 중합체 체인을 포함한다. 일 실시예에서, 발색단 유닛을 갖는 단량체는, 치환되거나 치환되지 않은 페닐, 치환되거나 치환되지 않은 안트라실, 치환되거나 치환되지 않은 펜안트릴, 치환되거나 치환되지 않은 나프틸, 피란일 또는 아크리디닐과 같은, 산소, 황, 또는 이들의 조합과 같은 헤테로 원자를 함유하는 치환되거나 치환되지 않은 이종 고리를 함유하는 비닐 화합물을 포함할 수 있다. 이들 유닛 내의 치환기는 임의의 하이드로카빌기일 수 있고, 예를 들면, 산소, 황, 또는 예를 들면, 1과 12 사이의 탄소 원자의 수를 갖는, 알킬렌, 에스테르, 에테르, 이들의 조합 등과 같은 헤테르 원자를 더 함유할 수 있다.
가교 단량체는, 반사 방지층(121)의 용해도를 수정하기 위해 단량체를 중합체 수지 내의 다른 중합체와 가교시키도록 사용될 수 있고, 산불안정기(acid labile group)를 옵션으로 가질 수 있다. 특정 실시예에서, 가교 단량체는. 예를 들면, 수산기, 카르복실산기, 카르복실 에스테르기, 에폭시기, 우레탄기, 아미드기, 이들의 조합 등을 또한 포함하는 탄화수소 체인을 포함할 수 있다.
촉매는 화학적으로 활성인 종(species)을 생성하고 중합체 수지 내의 중합체들간에 가교 반응을 시작하도록 사용되는 화합물일 수 있고, 예를 들면, 열산 생성기, 광산 생성기, 광염기 생성기, 이들의 적절한 조합 등일 수 있다. 촉매가 열산 생성기인 일 실시예에서, 촉매는 충분한 열이 반사방지층(121)에 인가될 때 산을 생성시킬 것이다. 열산 생성기의 특정 예시는, 부탄 술폰산, 트리플릭산, 나노플루오로부탄 술폰산, 예를 들면, 2-니트로벤질 토실레이트, 2,4-디니트로벤질 토실레이트, 2,6-디니트로벤질 토실레이트, 4-니트로벤질 토실레이트와 같은, 니트로벤질 토실레이트; 예를 들면, 2-트리플루오로메틸-6-니트로벤질 4-클로로벤젠술폰산염, 2-트리플로오로메틸-6-니트로벤질 4- 니트로 벤젠술폰산염과 같은 벤젠술폰산염; 예를 들면, 페닐, 4-메톡시벤젠술폰산염과 같은 페놀릭 술폰산 에스테르; 예를 들면, 10-캄포술폰산의 트라이메틸암모늄염과 같은, 유기산의 알킬 암모늄염, 이들의 조합 등을 포함한다.
가교제가 또한 반사방지층(121)에 추가될 수 있다. 가교제는 반사방지층(121) 내의 중합체 수지 내에서 중합체와 반응하여, 포토레지스트의 가교 밀도를 증가시키는 것을 도우며, 이는 레지스트 패턴과, 건식 에칭에 대한 저항을 향상시키는 것을 돕는다. 실시예에서, 가교제는 멜라민 기반 작용제, 우레아 기반 작용제, 에틸렌 우레아 기반 작용제, 프로필렌 우레아 기반 작용제, 글리콜우릴 기반 작용제, 하이드록실기를 갖는 지방족 사이클릭 탄화수소, 하이드록시알킬기, 또는 이들의 조합, 지방족 사이클릭 탄화수소의 산소 함유 유도체, 글리콜우릴 화합물, 에테르화된 아미노 수지, 폴리에스테르 폴리욜, 폴리글리시딜 에테르, 비닐 에테르, 트리아진, 이들의 조합 등일 수 있다.
반사방지층(121)을 위한 물질은 분산을 위해 용제 내로 배치될 수 있다. 일 실시예에서, 용제는 유기 용제일 수 있고, 케톤, 알콜, 폴리알콜, 에테르, 글리콜 에테르, 사이클릭 에테르, 방향족 탄화수소, 에스테르, 프로피온산염, 락테이트, 락틱 에스테르, 알킬렌 글리콜 모노알킬 에테르, 알킬 락테이트, 알킬 알콕시프로피온산염, 사이클릭 락톤, 고리를 포함하는 모노케톤 화합물, 알킬렌 카보네이트, 알킬 알콕시아세테이트, 알킬 피루브산염, 락테이트 에스테르, 에틸렌 글리콜 알킬 에테르 아세테이트, 디에틸렌 글리콜, 프로피렌 글리콜 알킬 에테르 아세테이트, 알킬렌 글리콜 알킬 에테르 에스테르, 알킬렌 글리콜 모노알킬 에스테르 등과 같은 임의의 적절한 용제를 포함할 수 있다.
일단 반사방지층(121)을 위한 물질이 준비되었으면, 반사방지층(121)을 위한 물질은, 반사방지층(121)을 위한 물질을 초기에 제3 유전체층(119) 상으로 도포함으로써 활용될 수 있다. 반사방지층(121)을 위한 물질이 제3 유전체층(119)에 도포될 수 있어서, 반사방지층(121)을 위한 물질이 제3 유전체층(119)의 상부의 노출된 표면을 코팅하며, 스핀-온 코팅 프로세스, 딥(dip) 코팅 방법, 에어-나이프(air-knife) 코팅 방법, 커튼 코팅 방법, 와이어-바(wire-bar) 코팅 방법, 그라비어 코팅 방법, 적층 방법, 압출 코팅 방법, 이들의 조합 등과 같은 프로세스를 사용해 도포될 수 있다. 일 실시예에서, 반사 방지층(121)을 위한 물질은, 반사 방지층(121)이 약 50 nm와 약 500 nm 사이, 예를 들면, 약 300 nm의 두께를 가지도록 도포된다.
일단 반사 방지층(121)이 형성되었으면, 제1 하드마스크(123)가 반사 방지층(121) 위에 형성될 수 있다. 실시예에서, 제1 하드마스크(123)는, 비록 임의 다른 적절한 물질, 예를 들면, 티타늄 산화물이 사용될 수 있지만, 예를 들면, 티타늄 질화물(TiN)과 같은, 마스킹 물질일 수 있다. 제1 하드마스크(123)는 예를 들면, 화학적 기상 퇴적, 물리적 기상 퇴적, 원자층 퇴적, 이들의 조합 등과 같은, 퇴적 프로세스를 사용해 형성될 수 있고, 약 50 Å 과 약 800 Å 사이의, 예를 들면, 약 300 Å의 두께로 형성될 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
일단 형성되면, 제1 하드마스크(123)는 비아 개구(120)를 형성하기 위한 후속 에칭 프로세스(예를 들면, 이하에서 설명된 후속 에칭 프로세스(127))를 위해 마스킹층을 제공하도록 패터닝될 수 있다. 일 실시예에서, 제1 하드마스크(123)는, 제1 하드마스크(123) 위에 제1 포토레지스트(125)를 배치하고, 그런 다음, 패터닝된 포토레지스트를 형성하도록 제1 포토레지스트(125)를 노출하고 현상함으로써 패터닝될 수 있다. 실시예에서, 제1 포토레지스트(125)는 하단의 반사 방지 코팅(bottom anti-reflective coating; BARC)층, 중간의 마스킹층, 및 상단의 포토레지스트층(도 1에서는 별도로 예증되지 않음)을 갖는, 3중층 포토레지스트이다. 그러나, 임의의 적절한 유형의 감광성 물질 또는 물질들의 조합이 활용될 수 있다. 일단 제1 포토레지스트(125)가 패터닝되었으면, 그런 다음, 제1 포토레지스트(125)의 패턴은, 예를 들면, 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용해 제1 하드마스크(123)에 전사된다. 하지만, 임의의 적절한 프로세스가 활용될 수 있다.
일단 제1 하드마스크(123)가 패터닝되었으면, 제1 하드마스크(123)의 패턴은 제1 에칭 프로세스(도 1에서 127로 라벨 표시된 물결 모양의 라인에 의해 표현됨)를 사용해 제3 유전체층(119)에 전사될 수 있다. 실시예에서, 제1 에칭 프로세스(127)는 예를 들면, 제3 유전체층(119)을 에칭하기에 적절한 에천트를 사용하는 반응성 이온 에칭과 같은 이방성 에칭 프로세스일 수 있다. 하지만, 임의의 적절한 에칭 방법 또는 에칭 방법들의 조합이 활용될 수 있다.
제1 에칭 프로세스(127)와 제1 하드마스크(123)를 사용함으로써, 제1 하드마스크(123)의 패턴이 반사 방지층(121)에 그리고 그런 다음 제3 유전체층(119)에 전사되며, 비아 개구(120)가 형성된다. 실시예에서, 패턴을 제1 하드마스크(123)로부터 제3 유전체층(119) 내로 전사하는 것은, 제3 유전체층(119) 내로 상호접속부(503)(도 1에서는 예증되지 않지만 도 5에 대해 더 자세히 이하에서 논의됨)의 비아 부분을 형성하는 것을 돕는다. 특정 실시예에서, 상호접속부(503)의 비아 부분은 제3 유전체층(119) 내로 연장하지만 제3 유전체층(119)을 관통하지는 않도록 제1 에칭 프로세스(127)에 의해 형성될 수 있다.
도 2는, 일단 비아 개구(120)가 형성되었으면, 제1 포토레지스트(125)가 제거되는 것을 예증한다. 일 실시예에서, 제1 포토레지스트(125)는 애싱과 같은 프로세스를 사용해 제거되며, 이에 따라 제1 포토레지스트(125)의 온도는, 제1 포토레지스트(125)가 열 분해를 경험할 때까지 - 이 시점에서 제1 포토레지스트(125)가 쉽게 제거될 수 있음 - 증가된다. 하지만, 습식 에칭 또는 건식 에칭, 또는 심지어 비아 개구(120)를 형성하는 동일한 에칭 프로세스를 사용해 제1 포토레지스트(125)를 제거하는 것이 사용될 수 있다.
추가적으로, 제1 포토레지스트(125)가 제거되었으면, 제1 하드마스크(123)가 제거될 수 있다. 실시예에서, 제1 하드마스크(123)는 예를 들어, 제1 하드마스크(123)의 물질에 선택적인 습식 에천트를 사용해 제거될 수 있다. 그러나, 제1 하드마스크(123)를 제거하기 위한 임의의 적절한 프로세스가 활용될 수 있다.
일단 제1 포토레지스트(125)가 제거되었으면, 제2 포토레지스트(별도로 예증되지 않음)는, 트렌치 개구(201)의 패터닝을 돕기 위해 개구를 형성하도록 퇴적되고 패터닝될 수 있다. 실시예에서, 제2 포토레지스트는 하단의 반사 방지 코팅(bottom anti-reflective coating; BARC)층, 중간의 마스킹층, 및 상단의 포토레지스트층(도 2에서는 별도로 예증되지 않음)을 갖는, 3중층 포토레지스트이다. 그러나, 임의의 적절한 유형의 감광성 물질 또는 물질들의 조합이 활용될 수 있다.
일단 제2 포토레지스트가 제1 하드마스크(123)와 비아 개구(120) 위에 배치되었으면, 제2 포토레지스트가 패터닝된다. 실시예에서, 제2 포토레지스트는 제2 포토레지스트 내의 감광 물질(예를 들면, 삼중층 포토레지스트 내의 상단 포토레지스트층)을 예를 들면, 레티클을 통해 패터닝된 에너지원에 노출시킴으로써 패터닝될 수 있다. 에너지의 영향은 패터닝된 에너지원에 의해 영향을 받은 감광 물질의 그러한 부분 내에 화학적 반응을 야기할 것이고, 이에 따라, 제2 포토레지스트의 노출된 부분의 물리적 특성이 제2 포토레지스트의 노출되지 않은 부분의 물리적 특성과는 상이하도록, 포토레지스트의 노출된 부분의 물리적 특성을 수정시킨다. 그런 다음, 제2 포토레지스트는, 제2 포토레지스트의 노출된 부분을 제2 포토레지스트의 노출되지 않은 부분으로부터 분리시키도록, 예를 들면, 현상기(별도로 예증되지는 않음)를 사용해 현상될 수 있고, 상단 포토레지스트층의 패턴이 중간 마스크층과 하단 반사 방지 코팅층을 관통해 연장될 수 있다.
일단 제2 포토레지스트가 배치되고 패터닝되었으면, 제2 에칭 프로세스(도 2에서 203으로 라벨 표시된 물결 라인에 의해 표현됨)는 트렌치 개구(201)를 형성하기 위해 사용될 수 있다. 실시예에서, 제2 에칭 프로세스(203)는 제1 에칭 프로세스(127)와 유사할 수 있다. 예를 들면, 제2 에칭 프로세스(203)는, 제3 유전체층(119)에 선택적인 에천트를 활용하는 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스일 수 있다.
제2 에칭 프로세스(203)는 트렌치 개구(201)를 형성하도록 그리고 또한 제3 유전체층(119)을 내내 관통해 비아 개구(120)를 연장하도록 작용할 것이고, 하부 제3 에칭 정지층(117)을 노출할 것이며, 하부 제3 에칭 정지층(117)의 물질은 제2 에칭 프로세스(203)를 정지시키거나 적어도 늦추도록 그리고 제2 에칭 프로세스(203)가 제3 에칭 정지층(117)을 지나 에칭하는 것을 방지하도록 선택된다. 따라서, 비아 개구(120)는 제3 에칭 정지층(117)을 관통하지 않고 제3 에칭 정지층(117) 내로 연장될 수 있다.
도 2는, 비아 개구(120)가 제3 에칭 정지층(117)과 제2 에칭 정지층(115)를 관통해 연장될 수 있는 것을 추가적으로 예증한다. 실시예에서, 제3 에칭 정지층(117)과, 제2 에칭 정지층(115)을 관통하는 비아 개구(120)의 브레이크스루(breakthrough)는, 액체 에천트가 제3 에칭 정지층(117)과 그런 다음, 제2 에칭 정지층(115)과 접촉하게 되는 하나 이상의 습식 에칭 프로세스를 사용해 수행된다.
제3 에칭 정지층(117)과 제2 에칭 정지층(115)이 비아 개구(120)를 연장하도록 패터닝된 후에, 비아 개구(120)는 제1 에칭 정지층(113)을 관통해 연장될 수 있다. 실시예에서, 제1 에칭 정지층(113)을 관통해 비아(120)의 연장은 제1 트렌치(111) 내의 하부 전도성 물질을 노출시키고, 비록 임의의 적절한 방법이 활용될 수 있지만, 예를 들면, 습식 또는 건식 에칭 프로세스를 사용해 수행될 수 있다.
예를 들면, 일 실시예에서, 비아 개구(120)의 연장은 제1 트렌치(111) 내의 전도성 물질의 다수의 부분들을 노출시킬 것이다. 일 실시예에서, 제1 트렌치(111) 내의 전도성 물질의 제1 부분은, 예를 들면, 콘택 플러그(104)를 통해 능동 디바이스(103) 중 하나에 전기적으로 접속됨으로써, 반도체 기판(101)에 전기적으로 접속된다. 또한, 노출되는 제1 트렌치(111) 내의 전도성 물질의 또 다른 부분은 전기적으로 접속되지 않으며, 반도체 기판(101) 내의 활성 영역으로부터 전기적으로 격리될 수 있다. 하지만, 활성 영역에 접속되고 접속되지 않은 영역의 임의의 적절한 조합이 활용될 수 있는데, 노출된 부분 둘 다가 반도체 기판(101)에 접속되는 조합과 노출된 부분 둘 다가 반도체 기판(101)에 접속되지 않는 조합을 포함한다.
일단 제1 트렌치(111) 내의 전도성 물질이 노출되었으면, 비아 개구(120)와 트렌치 개구(201)의 코너를 라운딩하도록 그리고 트렌치 개구(201)와 비아 개구(120)에 진입했을 수 있는 제3 유전체층(119)으로부의 임의의 물질을 또한 제거하도록, 코너 라운딩/라이너 제거가 수행될 수 있다. 실시예에서, 코너 라운딩/라이너 제거는 건식 에칭과 같은, 에칭 프로세스를 사용해 수행될 수 있다. 예를 들면, 실시예에서, 코너 라운딩/라이너 제거 건식 에칭은, 비아 개구(120)와 트렌치 개구(201)의 코너를 적어도 부분적으로 라운딩할 뿐만 아니라 개구를 세정할 수 있다. 그러나, 임의의 적절한 프로세스가 사용될 수 있다.
도 2는 제1 트렌치 개구(201)와 코너 라운딩/라이너 제거의 형성 후에 발생할 수 있는, 전하 분포를 추가적으로 예증한다. 특히, 건식 에칭 프로세스 후에, 대부분의 전하(205)는, 제3 유전체층(119)의 표면 상에, 또는 그렇지 않으면, 하부 활성 영역으로의 전기적 접속을 갖지 않는(예를 들면, 제1 전도성 영역(110)과 제2 전도성 영역(114)의 OD 영역으로의 전기적 접속을 갖지 않는) 표면을 노출시키는 비아 개구(120) 내에 포획된다. 추가적으로, 하부 활성 영역으로의 전기적 접속을 확실히(do) 갖는 표면을 노출시키는 비아 개구(120) 내에 있는 일부 전하(205)가 존재할 수 있지만, 이들 전하(205)는 더 작은 전하이다. 전하 분포의 이러한 차이는, 반도체 기판(110)에(예를 들면, 콘택 플러그(104)를 관통해 제1 전도성 영역(110)과 제2 전도성 영역(114)에) 접속되는 제1 트렌치(111) 내의 전도성 물질의 부분과, 반도체 기판(101)에 접속되지 않은 제1 트렌치(111) 내의 전도성 물질의 부분 사이에 제1 표면 전위차(V1)를 야기한다. 일부 실시예에서, 제1 표면 전위차 V1는 SEMILAB으로부터의 FAaST-300SL을 사용해 측정될 때, 약 0.01 V와 약 20 V 사이, 예를 들면, 약 8.271 V일 수 있다.
하지만, 이러한 제1 표면 전위차는 후속 프로세싱 동안에 해로운 효과를 가질 수 있다. 예를 들면, 후속 세정 프로세스 동안에, 표면 전위차는 갈바닉 부식 효과를 야기할 수 있고, 이에 따라, 전기화학 반응이 발생하여, 반도체 기판(101)(예를 들면, 구리)에 접속되는 제1 트렌치(111) 내의 전도성 물질이 부식되고(구리 리세스를 야기함), 그런 다음, 반도체 기판(101)에 접속되지 않은 제1 트렌치(111) 내에서 전도성 물질쪽으로 방출되거나 재배열되게 되어, 구리 돌출부(extrusion)가 형성되는 것을 야기한다. 제1 웰(108)과 제1 전도성 영역(110)이 광다이오드를 형성하도록 활용될 때, 이 효과는 광다이오드 유도 구리 재퇴적(photodiode induced copper redeposition; PICR)이라고 알려져 있지만, 이 이슈는 광다이오드에 제한되지는 않는다. 따라서, 후속 간극 충전 프로세스 동안에, 갈바닉 부식에 의해 형성된 리세스는 높은 콘택 저항 또는 심지어 개회로를 초래할 있으며, 이는 성능 및 수율을 감소시킬 수 있다.
도 3은 비아 개구(120) 내에 전하(205)를 방출하고, 제1 트렌치(111)들 내의 전도성 물질 사이의 전위차를 감소시키도록 활용될 수 있다. 실시예에서, 제1 처리 화학 물질(301)을 노출된 표면 상으로 그리고 트렌 개구(201) 및 비아 개구(120) 내에 적용함으로써 처리가 수행될 수 있다. 제1 처리 화학 물질(301)은 표면 상에 전하(205)를 방출하고, 전위차를, 제1 표면 전위차 V1보다 작은 제2 표면 전위차 V2로 감소시키도록 활용된다. 일부 실시예에서, 제2 표면 전위차 V2는 약 0.01 V와 약 20 V 사이, 예를 들면, 약 3.776 V일 수 있다.
선택적으로, 제1 처리 화학 물질(301)의 적용 이전에, 예비 린싱이 수행될 수 있다. 실시예에서, 예비 린싱은 탈이온화수와 같은 린싱액을, 약 1초와 약 5초 사이, 예를 들면, 3초의 기간 동안 분산시킴으로써 수행될 수 있다. 그러나, 임의의 적절한 프로세스 조건이 할용될 수 있다.
실시예에서, 제1 처리 화학 물질(301)은 낮은 전도성, 예를 들면, 탈이온화수의 범위 내의 전도성을 가지며, 제3 유전체층(119)의 노출된 표면과 같은, 노출된 표면에 비활성이거나 최소한으로 반응한다. 예를 들면, 제1 처리 화학 물질(301)은 약 0.005 μS/cm와 약 100.0 μS/cm 사이의, 예를 들면, 약 0.055 μS/cm와 약 40.0 μS/cm 사이의 전도성을 가질 수 있다. 추가적으로, 제1 처리 화학 물질(301)은 휘발성일 수 있어서, 예를 들면, 물보다 더 빠르고 증발할 수 있고, 노출된 표면과의 산화 환원 반응을 초래하지 않는다. 예를 들면, 특정 실시예에서, 제1 처리 화학 물질(301)은 이소프로필 알콜(isopropyl alcohol; IPA), 헥산, 아세톤, 희석 암모늄, 이들의 혼합물 등일 수 있다. 그러나, 임의의 적절한 처리 화학 물질(301)이 활용될 수 있다.
실시예에서, 제1 처리 화학 물질(301)을 적용하기 위해 임의의 적절한 프로세스가 사용될 수 있지만, 제1 처리 화학 물질(301)은, 예를 들면, 스핀-온 프로세스 또는 딥(dip) 프로세스와 같은, 프로세스를 사용해 적용될 수 있다. 제1 처리 화학물질(301)이 스핀-온 프로세스를 사용해 적용되는 실시예에서, 제1 처리 화학 물질(301)은 약 50ml/분과 5 리터/분 사이의, 예를 들면, 약 135 ml/분의 유속으로 적용될 수 있다. 추가적으로, 제1 처리 화학 물질(301)은, 약 10 ˚C와 약 80 ˚C 사이의, 예를 들면 약 25 ˚C의 온도로, 약 5초와 약 48초 사이의, 예를 들면, 15초의 시간 동안에 적용될 수 있다. 그러나, 임의의 적절한 프로세스 조건이 사용될 수 있다.
제1 처리 화학 물질(301)을 적용함으로써, 노출된 표면 상에 그리고 비아 개구(120) 및 트렌치 개구(201) 내에 위치한 전하(205)가 방출되고 제1 처리 화학물질(301) 내로 제거된다. 따라서, 일 실시예에서, 노출된 표면은 전하 중성인(charge-neutral) 표면을 형성하도록 수정된다. 또 다른 실시예에서, 제1 처리 화학 물질(301)의 적용은 전하 중성 표면을 형성하지 않지만, 제2 표면 전위차 V2가 제1 표면 전위차 V1보다 작게 되도록 표면을 수정한다.
표면을 처리하고, 표면 전위차를 감소시키거나 표면 전위차를 제거함으로써(예를 들면, 중성 표면을 형성함), 표면 전위차의 부정적 효과가 감소되거나 제거될 수 있다. 예를 들면, 표면 전위차를 감소시킴으로써, 갈바닉 부식이 줄어들 수 있다. 이것은, 표면 전위차가 제1 트렌치(111) 내의 전도성 물질(예를 들면, 구리)의 산화-환원 전위 미만의 포인트로 감소될 수 있어서 산화-환원 반응이 발생하지 않을 때 특히 사실이다. 이들 효과를 감소시킴으로써, 상호접속 성능, 신뢰도 및 수율이 향상될 수 있어서, 구리 돌출 효과에 기인한 고장률의 백분율이 0%의 고장율을 포함해서 30% 내지 약 0%까지 감소될 수 있다.
예를 들면, IPA가 제1 처리 화학 물질(301)로서 활용되는 실시예에서, 갈바닉 효과에 의해 초래된 콘택 저항의 증가는 (IPA의 사용 없이) 약 58%의 증가 내지 단지 3% (약 4분 사이의 린싱을 행함) 또는 심지어 2%(약 2분 사이의 린싱을 행함)의 증가까지 감소될 수 있다.
도 4는, 일단 제1 처리 화학 물질(301)이 적용되고 제거되었으면, 세정 프로세스가 제1 트렌치(111) 내의 전도성 물질(예를 들면, 구리)의 노출된 표면을 세정하는 것을 돕도록 활용되는 것을 예증한다. 실시예에서, 세정 프로세스는, 차례대로, 제1 세정액(401)과 사후 린싱액(또한 도 4에서 별도로 예증되지는 않음)을 트렌 개구(201) 및 비아 개구(120) 내의 노출된 표면 상으로 적용함으로써 수행될 수 있다.
제1 세정액(401)은 비아 개구(120)와 트렌치 개구(201) 내로부터의 잔여물을 제거하도록 활용되고, 이에 따라, 이전의 프로세스 동안에 활용되는 물질 및 제품에 적어도 부분적으로 종속된다. 하지만, 제3 에칭 정지층(117)이 알루미늄 산질화물이고 제1 트렌치(111) 내의 전도성 물질이 구리인 실시예에서, 제1 세정액(401)은 산화제와 용제를 포함하는 용액일 수 있다.
예를 들면, 임의의 다른 적절한 산화제가 또한 사용될 수 있지만, 실시예에서, 산화제는 과산화수소일 수 있다. 실시예에서, 산화제는 적절한 농도, 예를 들면 약 0.1%-wt와 약 25%-wt 사이, 예를 들면, 약 1.25%-wt의 용액 내에 배치될 수 있다. 하지만, 임의의 적절한 농도가 활용될 수 있다.
유기 용제는 산화제를 희석하고 전달하기 위해 활용된다. 실시예에서, 유기 용제는 에틸렌 글리콜, 프로필렌 글리콜 모노메틸 에테르, 디에틸렌 글리콜 모노에틸 에테르, 디에틸렌 글리콜 모노부틸 에테르, 테트라하이드로티오펜-1,1-디옥사이드, 디메틸술폭시드, N-N-디메틸아세트아미드, 4-메틸모르폴린, 4-메틸모르폴린 N-산화물, 4-메톡시피리딘-N-산화물 하이드레이트, 암모늄 수산화물, 테트라메틸 암모늄 수산화물, 테트라에틸암모늄 수산화물, 이들의 혼합물 등과 같은, 유기 액체일 수 있다. 유기 용제는 임의의 농도, 예를 들면, 약 10%-wt와 약 70%-wt 사이, 예를 들면, 약 49%-wt의 용액 내에 있을 수 있다. 하지만, 임의의 적절한 농도가 활용될 수 있다.
선택적으로, 다른 첨가제는 제1 세정액(401)을 위한 용액 내로 배치될 수 있다. 예를 들면, 방지제는 제1 세정액(401)의 에칭 특성을 더 잘 제어하도록 제1 세정액(401) 내로 배치될 수 있다. 예를 들면, BTA(benzotriazole), a mixture of 4- 및 5-CBTA(carboxy benzotriazole)의 혼합물, 5-ATA(5-Aminotetrazole), 1,2,4-TAZ(triazole), EDTA(Ethylenediaminetetraacetic acid), DPTA(Diethylenetriamin-pentaacetic acid), 및 상대적 유도체(relative derivatives)와 같은, 방지제는 약 0.05%-wt 와 약 5%-wt 사이, 예를 들면, 약 1.4%-wt의 농도로 사용될 수 있다. 하지만, 임의의 적절한 농도의 임의의 적절한 첨가제가 제1 세정액(401)에 추가될 수 있다.
제1 세정액(401)을 적용하기 위한 임의의 적절한 프로세스가 사용될 수 있지만, 실시예에서, 제1 세정액(401)은 스핀-온 프로세스 또는 딥 프로세스와 같은, 프로세스를 사용해 적용될 수 있다. 추가적으로, 제1 세정액(401)은 약 20 ℃ 와 약 80 ℃ 사이의, 예를 들면, 약 59 ℃의 온도로 적용될 수 있다. 하지만, 임의의 적절한 프로세스 조건이 사용될 수 있다.
추가적으로, 도 3에 대해 위에서 설명된 바와 같이 제1 처리 화학 물질(301)을 활용함으로써, 제1 세정액(401)을 위해 활용될 수 있는 시간이 감소될 수 있다. 예를 들면, 제1 처리 화학 물질(301)이 활용되는 실시예에서, 제1 세정액(401)을 위한 사용 시간은 약 2분 내지 약 4분의 시간 동안 수행될 수 있다. 하지만, 임의의 적절한 시간이 활용될 수 있다.
제1 처리 화학 물질(301)이 적용되는 시간량을 감소시킴으로써, 제1 처리 화학 물질(301)의 부정적인 효과는 특히, 반도체 기판(101)의 에지(예를 들면, 웨이퍼 에지)를 따라 감소되거나 최소화될 수 있다. 예를 들면, 제1 트렌치(111)가 180 nm의 폭을 갖도록 형성되는 실시예에서, 더 긴 처리 시간(예를 들면, 약 4분)은 반도체 기판(101)의 에지(예를 들면, 웨이퍼 에지)를 따라 약 6.18 nm의 깊이를 갖는 바람직하지 않은 구리 리세스를 야기할 수 있다. 하지만, 이 시간을 약 2분으로 감소시킴으로써, 리세스는 (이하에서 더 설명되는, 약 20초의 사후 린싱액 시간으로) 2.65 nm의 깊이로 감소될 수 있다.
제1 세정액(401)의 사용으로부터 초래되는 리세스 깊이를 감소시킴으로써, 전체적 고장율(failure rate; F/R)이 상당히 감소될 수 있다. 예를 들면, 0.02 μm의 폭을 갖는 전도성 물질에 대해, 제조 후의 고장율이 20%에서 약 5%로 감소되는 한편, 200 °C의 환경에서 168 시간 후에 고장율은 29%에서 약 5%까지 감소된다. 추가적으로, 0.27 μm의 폭을 갖는 전도성 물질에 대해, 제조 후의 고장율이 53%에서 약 7%로 감소되는 한편, 5초의 시간 후에, 고장율은 24%에서 약 7%까지 감소된다.
선택적으로, 일단 제1 세정액(401)이 활용되었으면, 사후 린싱액이 적용될 수 있다. 실시예에서, 사후 린싱액은, 제1 세정액으로부터의 남아 있는 잔여물을 제거하기 위한 임의의 적절한 린싱액이 활용될 수 있지만, 예를 들면 탈이온화수와 같은 린싱액일 수 있다. 사후 린싱액은 약 60초 미만, 예를 들면, 약 20초, 10초, 9초, 6초, 3초, 또는 심지어 1초 동안 적용될 수 있다. 하지만, 임의의 적절한 시간이 활용될 수 있다.
예를 들면, 트렌치(111) 내의 전도성 물질이 약 0.04 μm의 폭을 갖는(그리고 비아 개구는 약 0.02 μm임) 실시예에서, 제1 처리 화학 물질(301)의 적용은 약 5초 동안 적용되고, 제1 세정액(401)은 약 2분 동안 적용되며, 사후 린싱액은 약 12초 미만, 예를 들면, 약 12초, 6초, 1초의 시간 동안 적용될 수 있거나, 심지어 제1 세정액(401)의 적용이 완전히 생략될(forego) 수 있다. 이들 실시예에서, 트렌치(111) 내의 전도성 물질 내의 리세스는 약 3.98 nm(12초 동안), 2.13 nm(9초 동안), 3.31 nm(약 6초 동안), 또는 심지어 1 nm 미만, 예를 들면, 0.62 nm(약 1초 동안 또는 린싱 없이)의 양만큼 리세싱될 수 있다. 추가적으로, 탈이온화수가 제1 처리 화학 물질(301)의 적용 이전에 1초 동안 린싱으로서 활용되면, 사후 린싱액의 사용은 약 3.33 nm의 리세스(6초의 린싱을 위해) 또는 약 5.56 nm의 리세스(15초의 린싱을 위해)를 초래할 수 있다.
트렌치(111) 내의 전도성 물질이 약 0.8 μm의 폭을 갖는(그리고 비아 개구는 약 0.02 μm임) 또 다른 실시예에서, 제1 처리 화학 물질(301)의 적용은 약 5분 동안 적용되고, 제1 세정액(401)은 약 2분 동안 적용되며, 사후 린싱액은 약 12초 미만, 예를 들면, 약 12초, 6초, 3초의 시간 동안 적용될 수 있거나, 심지어 제1 세정액(401)의 적용이 완전히 생략될 수 있다. 이들 실시예에서, 트렌치(111) 내의 전도성 물질 내의 리세스는 약 2.88 nm(9초 동안), 2.59 nm(6초 동안), 2.52 nm(약 3초 동안), 또는 1.42 nm (어떠한 사후 린싱액도 없음)의 양만큼 리세싱될 수 있다. 추가적으로, 탈이온화수가 제1 처리 화학 물질(301)의 적용 이전에 1초 동안 린싱으로서 활용되면, 사후 린싱액의 사용은 약 6.41 nm의 리세스(12초의 린싱 동안) 또는 약 5.56 nm의 리세스(15초의 린싱 동안), 또는 약 4.84 nm의 리세스(약 6초의 린싱 동안)를 초래할 수 있다.
도 5는, 제1 세정액(401)이 적용되고 제거된 후에, 제1 배리어층(501)이 후속적으로 형성된 전도성 물질을 격리시키고 보호하는 것을 돕도록 퇴적될 수 있다(이하에서 더 논의됨). 실시예에서, 제1 배리어층(501)은 예를 들면, 티타늄, 티타늄 질화물, 이들 물질의 조합 등과 같은 배리어 물질을 포함할 수 있고, 화학적 기상 퇴적(chemical vapor deposition; CVD), 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD) 등과 같은 프로세스를 사용해 형성될 수 있다. 제1 배리어층(501)은 약 0.1 ㎛과 약 20 ㎛ 사이, 예를 들면, 약 0.5 ㎛의 두께를 갖도록 형성될 수 있다.
일단 제1 배리어층(501)이 트렌치 개구(201)와 비아 개구(120)를 라이닝하도록 형성되었으면, 트렌치 개구(201)와 비아 개구(120)는 (비아 개구(120) 내의) 비아 부분과 (트렌치 개구 내의 그리고 비록 분리의 물리적 표시가 있거나 없을 수 있지만, 점선을 사용해 비아 부분으로부터 분리된 것으로 예증된) 트렌치 부분을 갖는 상호접속부(503)를 형성하도록 전도성 물질로 충전된다. 전도성 물질은, 비록 다른 적절한 물질, 예를 들면, 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등이 대안적으로 활용될 수 있지만, 구리를 포함할 수 있다. 전도성 물질은 시드층을 퇴적시키고(별도로 예증되지는 않음), 구리를 시드층 상으로 전기도금하며, 트렌치 개구(201)와 비아 개구(120)를 충전 및 과충전함으로써 형성될 수 있다. 일단 트렌치 개구(201)와 비아 개구(120)가 충전되었으면, 제1 배리어층(501), 시드층, 및 트렌치 개구(201)와 비아 개구(120) 외부의 전도성 물질의 과잉 부분은, 비록 임의의 적절한 제거 프로세스가 사용될 수 있지만, 예를 들면, 화학 기계적 폴리싱(chemical mechanical polishing; CMP)과 같은, 평탄화 프로세스를 통해 제거될 수 있다.
일 실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 전도성 영역과 제2 전도성 영역을 노출시키도록 제1 유전체층 내에 개구를 형성하는 단계; 및 제1 전도성 영역과 제2 전도성 영역 사이의 표면 전위 차이를 감소시키는 단계를 포함한다. 실시예에서, 개구는 비아 부분과 트렌치 부분을 포함한다. 실시예에서, 제1 전도성 영역은 반도체 기판의 활성 영역에 전기적으로 접속되고, 제2 전도성 영역은 활성 영역으로부터 전기적으로 격리된다. 표면 전위차를 감소시키는 단계는, 제1 전도성 영역의 물질의 산화 환원 전위 미만의 값으로 표면 전위차를 감소시킨다. 실시예에서, 제1 전도성 영역의 물질은 구리를 포함한다. 실시예에서, 표면 전위차를 감소시키는 단계는 제1 처리 화학 물질을 적용하는 단계를 포함한다. 실시예에서, 제1 처리 화학 물질은 헥산을 포함한다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 로우-k 유전체층 내에 제1 비아 개구를 형성하는 단계; 로우-k 유전체층 내에 제1 트렌치 개구를 형성하는 단계 - 제1 트렌치 개구를 형성하는 단계는 제1 비아 개구를 로우-k 유전체층을 관통해 연장시킴 -; 및 제1 비아 개구와 제1 트렌치 개구 내에 처리 화학 물질을 적용하는 단계를 포함하고, 처리 화학 물질은 제1 비아 개구와 제1 트렌치 개구 내에서부터 표면 전하를 방출한다. 실시예에서, 방법은 제1 트렌치 개구를 형성하는 단계 이후에 그리고 상기 처리 화학 물질을 적용하는 단계 이전에 라이너 제거 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 방법은 처리 화학 물질을 적용하는 단계 이후에, 제1 비아 개구와 제1 트렌치 개구를 세정하는 단계를 더 포함한다. 실시예에서, 제1 비아 개구와 제1 트렌치 개구를 세정하는 단계는 처리 화학 물질과는 상이한 세정액을 적용하는 단계를 포함한다. 실시예에서, 세정액은 산화제 및 유기 용제를 포함한다. 실시예에서, 제1 비아 개구를 형성하는 단계는 제1 비아 개구로부터 분리된 제2 비아 개구를 형성한다. 실시예에서, 제1 비아 개구는 반도체 기판의 활성 영역에 전기적으로 접속된 전도성 영역을 노출시키고, 제2 비아 개구는 반도체 기판의 활성 영역으로부터 전기적으로 격리된 전도성 영역을 노출시킨다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 기판 위에 로우-k 유전체층을 퇴적하는 단계; 상기 로우-k 유전체층 내에 제1 개구를 형성하는 단계; 상기 제1 개구를 형성하는 단계 이후에 라이너 제거 프로세스를 수행하는 단계; 제1 처리 화학 물질 - 제1 처리 화학 물질은 휘발성이고 낮은 전도율을 가짐 - 을 적용하는 단계; 제1 처리 화학 물질과는 상이한 제1 세정액으로 제1 개구를 세정하는 단계 - 제1 개구를 세정하는 단계는 제1 처리 화학 물질의 제거 이후에 수행됨 -; 제1 개구를 세정하는 단계 이후에, 제1 개구를 린싱하는 단계; 및 전도성 물질로 상기 제1 개구를 충전하는 단계를 포함한다. 실시예에서, 제1 처리 화학 물질은 헥산을 포함한다. 실시예에서, 제1 처리 화학 물질은 이소프로필 알콜을 포함한다. 실시예에서, 제1 처리 화학 물질은 아세톤을 포함한다. 실시예에서, 제1 세정액은 산화제를 포함한다. 실시예에 있어서, 제1 개구를 린싱하는 단계는 탈이온화수로 제1 개구를 린싱하는 단계를 포함한다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 유전체 물질을 기판 상으로 퇴적시키는 단계; 유전체 물질을 관통해 개구 - 개구는 비아 부분과 트렌치 부분을 포함함 - 를 형성하는 단계; 비아 부분과 트렌치 부분을 제1 액체로 사전 린싱하는 단계; 비아 부분과 트렌치 부분을 제1 액체와는 상이한 제2 액체로 처리하는 단계 - 비아 부분과 트렌치 부분을 처리하는 단계는 표면 전위차를, 비아 부분의 노출된 표면 중 하나의 표면의 산화-환원 전위 미만의 값으로 감소시킴 -; 비아 부분과 트렌치 부분을 제1 액체와 제2 액체와는 상이한 제3 액체 - 제3 액체는 산화제를 포함함 - 로 세정하는 단계; 및 비아 부분과 트렌치 부분을 제3 액체와는 상이한 제4 액체로 사후-린싱하는 단계를 포함한다. 실시예에서, 비아 부분과 트렌치 부분을 세정하는 단계는 약 2분 이하의 시간 동안 수행된다. 실시예에서, 비아 부분과 트렌치 부분을 사후-린싱하는 단계는 약 12초 이하의 시간 동안 수행된다. 실시예에서, 비아 부분과 트렌치 부분을 사후-린싱하는 단계는 약 9초 이하의 시간 동안 수행된다. 실시예에서, 비아 부분과 트렌치 부분을 사후-린싱하는 단계는 약 6초 이하의 시간 동안 수행된다. 실시예에서, 비아 부분과 트렌치 부분을 사후-린싱하는 단계는 약 1초 이하의 시간 동안 수행된다. 실시예에서, 제1 액체와 제4 액체는 둘다 탈이온화수이다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 제1 전도성 요소와 제2 전도성 요소 위에 제1 에칭 정지층을 퇴적시키는 단계 - 제1 전도성 요소는 반도체 기판의 활성 영역에 전기적으로 접속되고 제2 전도성 요소는 반도체 기판에 전기적으로 접속되지 않음 -; 제2 에칭 정지층을 제1 에칭 정지층 위에 퇴적시키는 단계; 제3 에칭 정지층을 제2 에칭 정지층 위에 퇴적시키는 단계; 로우-k 유전체층을 제3 에칭 정지층 위에 퇴적시키는 단계; 제1 전도성 요소를 노출시키도록 로우-k 유전체층, 제3 에칭 정지층, 제2 에칭 정지층, 및 제1 에칭 정지층을 관통해 제1 비아 개구를 형성하는 단계; 제2 전도성 요소를 노출시키도록 로우-k 유전체층, 제3 에칭 정지층, 제2 에칭 정지층, 및 제1 에칭 정지층을 관통해 제2 비아 개구를 형성하는 단계; 제1 전도성 요소와 제2 전도성 요소간의 표면 전하차가 제1 전도성 요소의 물질의 산화-환원 전위 미만이 되는 시점(point)까지, 제1 비아 개구와 제2 비아 개구로부터 형성된(built up) 전하를 방출하도록 저 전도성을 가진 휘발성 액체를 적용하는 단계; 약 2초 이하 동안 세정액 - 세정액은 산화제를 포함함 - 을 제1 비아 개구와 제2 비아 개구에 적용하는 단계; 및 약 12초 이하 동안 린싱 액체를 제1 비아 개구와 제2 비아 개구에 적용하는 단계를 포함한다. 실시예에서, 휘발성 액체는 헥산이다. 실시예에서, 린싱 액체는 탈이온화수이다. 실시예에서, 휘발성 액체는 이소프로필 알콜이다. 실시예에서, 제1 에칭 정지층은 알루미늄 질화물이다. 실시예에서, 제2 에칭 정지층은 산화물이다. 실시예에서, 제3 에칭 정지층은 알루미늄 질화물이다.
실시예에서, 반도체 디바이스는, 기판 내에 제1 전도성 요소; 제1 전도성 요소 위의 로우-k 유전체층; 로우-k 유전체층을 관통해 연장되는 비아 개구 - 비아 개구는 제1 전도성 요소를 노출시킴 -; 및 비아 개구에 의해 노출된 제1 전도성 요소 내의 리세스 - 리세스는 1 nm 이하의 제1 깊이를 가짐 - 를 포함한다. 실시예에서, 제1 전도성 요소는 구리를 포함한다. 실시예에서, 반도체 디바이스는 비아 개구를 충전하는 전도성 물질을 포함한다. 실시예에서, 제1 전도성 요소는 텅스텐을 포함한다. 실시예에서, 제1 전도성 요소는 티타늄 이산화물을 포함한다. 실시예에서, 제1 전도성 요소는 루테늄을 포함한다.
위에서는 당업자가 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 특징들을 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며 그리고 본 개시의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
제1 전도성 영역과 제2 전도성 영역을 노출시키도록 제1 유전체층 내에 개구를 형성하는 단계; 및
상기 제1 전도성 영역과 상기 제2 전도성 영역 사이의 표면 전위차를 감소시키는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서,
상기 개구는 비아 부분과 트렌치 부분을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 전도성 영역은 반도체 기판의 활성 영역에 전기적으로 접속되고, 상기 제2 전도성 영역은 상기 활성 영역으로부터 전기적으로 격리되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서,
상기 표면 전위차를 감소시키는 단계는, 상기 제1 전도성 영역의 물질의 산화 환원 전위 미만의 값으로 상기 표면 전위차를 감소시키는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 4에 있어서,
상기 제1 전도성 영역의 물질은 구리를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서,
상기 표면 전위차를 감소시키는 단계는, 약 0.005 μS/cm와 약 40 μS/cm 사이의 전도율을 갖는 제1 처리 화학 물질을 적용하는 단계를 포함하는 것인, 로부터 이격되어 있는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 6에 있어서,
상기 처리 화학 물질은 헥산을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
로우-k 유전체층 내에 제1 비아 개구를 형성하는 단계;
상기 로우-k 유전체층 내에 제1 트렌치 개구를 형성하는 단계 - 상기 제1 트렌치 개구를 형성하는 단계는 상기 제1 비아 개구를 상기 로우-k 유전체층을 관통해 연장시킴 -; 및
상기 제1 비아 개구와 상기 제1 트렌치 개구 내에 처리 화학 물질을 적용하는 단계
를 포함하고,
상기 처리 화학 물질은 상기 제1 비아 개구와 상기 제1 트렌치 개구 내에서부터 표면 전하를 방출하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 트렌치 개구를 형성하는 단계 이후에 그리고 상기 처리 화학 물질을 적용하는 단계 이전에 라이너 제거 프로세스를 수행하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 9에 있어서,
상기 처리 화학 물질을 적용하는 단계 이후에, 상기 제1 비아 개구와 상기 제1 트렌치 개구를 세정하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 10에 있어서,
상기 제1 비아 개구와 상기 제1 트렌치 개구를 세정하는 단계는, 상기 처리 화학 물질과는 상이한 세정액을 적용하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 11에 있어서,
상기 세정액은 산화제 및 유기 용제를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예13. 실시예 8에 있어서,
상기 제1 비아 개구를 형성하는 단계는 상기 제1 비아 개구로부터 분리된 제2 비아 개구를 형성하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 비아 개구는 반도체 기판의 활성 영역에 전기적으로 접속된 전도성 영역을 노출시키고, 상기 제2 비아 개구는 상기 반도체 기판의 상기 활성 영역으로부터 전기적으로 격리된 전도성 영역을 노출시키는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 로우-k 유전체층을 퇴적하는 단계;
상기 로우-k 유전체층 내에 제1 개구를 형성하는 단계;
상기 제1 개구를 형성하는 단계 이후에 라이너 제거 프로세스를 수행하는 단계;
제1 처리 화학 물질 - 상기 제1 처리 화학 물질은 휘발성이고 낮은 전도율을 가짐 - 을 적용하는 단계;
상기 제1 처리 화학 물질과는 상이한 제1 세정액으로 상기 제1 개구를 세정하는 단계 - 상기 제1 개구를 세정하는 단계는 상기 제1 처리 화학 물질의 제거 이후에 수행됨 -;
상기 제1 개구를 세정하는 단계 이후에, 상기 제1 개구를 린싱하는 단계; 및
전도성 물질로 상기 제1 개구를 충전하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 16. 실시예 15에 있어서,
상기 처리 화학 물질은 헥산을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 17. 실시예 15에 있어서,
상기 처리 화학 물질은 이소프로필 알콜을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 18. 실시예 15에 있어서,
상기 처리 화학 물질은 아세톤을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 15에 있어서,
상기 제1 세정액은 산화제를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 15에 있어서,
상기 제1 개구를 린싱하는 단계는 탈이온화수로 상기 제1 개구를 린싱하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 전도성 영역과 제2 전도성 영역을 노출시키도록 제1 유전체층 내에 개구를 형성하는 단계; 및
    상기 제1 전도성 영역과 상기 제2 전도성 영역 사이의 표면 전위차를 감소시키는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 개구는 비아 부분과 트렌치 부분을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 전도성 영역은 반도체 기판의 활성 영역에 전기적으로 접속되고, 상기 제2 전도성 영역은 상기 활성 영역으로부터 전기적으로 격리되는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 표면 전위차를 감소시키는 단계는, 상기 제1 전도성 영역의 물질의 산화 환원 전위 미만의 값으로 상기 표면 전위차를 감소시키는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제4항에 있어서,
    상기 제1 전도성 영역의 물질은 구리를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 표면 전위차를 감소시키는 단계는, 0.005 μS/cm와 40 μS/cm 사이의 전도율을 갖는 제1 처리 화학 물질을 적용하는 단계를 포함하는 것인, 로부터 이격되어 있는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    상기 제1 처리 화학 물질은 헥산을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    로우-k 유전체층 내에 제1 비아 개구를 형성하는 단계;
    상기 로우-k 유전체층 내에 제1 트렌치 개구를 형성하는 단계 - 상기 제1 트렌치 개구를 형성하는 단계는 상기 제1 비아 개구를 상기 로우-k 유전체층을 관통해 연장시킴 -; 및
    상기 제1 비아 개구와 상기 제1 트렌치 개구 내에 처리 화학 물질을 적용하는 단계
    를 포함하고,
    상기 처리 화학 물질은 상기 제1 비아 개구와 상기 제1 트렌치 개구 내에서부터 표면 전하를 방출하는 것인, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 제1 트렌치 개구를 형성하는 단계 이후에 그리고 상기 처리 화학 물질을 적용하는 단계 이전에 라이너 제거 프로세스를 수행하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 로우-k 유전체층을 퇴적하는 단계;
    상기 로우-k 유전체층 내에 제1 개구를 형성하는 단계;
    상기 제1 개구를 형성하는 단계 이후에 라이너 제거 프로세스를 수행하는 단계;
    제1 처리 화학 물질 - 상기 제1 처리 화학 물질은 휘발성이고 낮은 전도율을 가짐 - 을 적용하는 단계;
    상기 제1 처리 화학 물질과는 상이한 제1 세정액으로 상기 제1 개구를 세정하는 단계 - 상기 제1 개구를 세정하는 단계는 상기 제1 처리 화학 물질의 제거 이후에 수행됨 -;
    상기 제1 개구를 세정하는 단계 이후에, 상기 제1 개구를 린싱하는 단계; 및
    전도성 물질로 상기 제1 개구를 충전하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
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