KR20190024615A - 픽셀용 발광소자 및 엘이디 디스플레이 장치 - Google Patents

픽셀용 발광소자 및 엘이디 디스플레이 장치 Download PDF

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Abstract

발광소자가 개시된다. 이 발광소자는, 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩;하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩; 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및 상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 조합으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어된다.

Description

픽셀용 발광소자 및 엘이디 디스플레이 장치{light emitting element for pixel and LED display apparatus}
본 발명은 작은 크기를 갖는 R, G, B 버티컬 엘이디 칩들이 작은 영역 안에 작은 간격으로 배치될 수 있어, 디스플레이용 픽셀로 유리하게 이용될 수 있는 픽셀용 발광소자와, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치에 관한 것이다.
통상적인 풀-컬러 엘이디 디스플레이 장치에 있어서, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성된다. 근래 들어서는, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 각 픽셀을 구성하는 엘이디 디스플레이 장치도 제안된 바 있다.
엘이디 디스플레이 장치 제작을 위해 RGB를 구현하기 위한 기술로 패키지 온 모듈 기술과 칩온 모듈 기술이 있다. 패키지 온 모듈 기술은, 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 모듈화하여 이를 엘이디 디스플레이 장치에 적용하는 것으로서, 작은 크기의 디스플레이 장치에 이용되기 어렵고 디스플레이 장치의 해상도를 높이는데 어려움이 있다. 칩온 모듈 기술은 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩을 패키지에 넣지 않고 직접 기판에 실장하여 모듈을 구성하는 기술로서, 패키지 온 모듈 기술에 비해 상대적으로 작은 크기로 구현 가능하여 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다.
그러나, 종래에는 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩으로 이용되는 엘이디 칩 구조가 상부 또는 하부에 모두 전극이 필요한 래터럴 칩(lateral chip) 구조이거나 플립 칩(flip chip) 구조이어서, 소형화에 여전히 한계가 있다. 특히, 래터럴 칩 구조를 포함하는 엘이디 칩을 이용하는 경우, 본딩 와이어가 추가로 더 필요하다는 단점이 있다.
따라서, 당해 기술 분야에는 작은 크기를 갖는 R, G, B 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 작은 간격으로 배치되도록 하는 기술이 요구된다.
본 발명이 해결하고자 하는 하나의 과제는, 복수의 버티컬 엘이디 칩을 작은 영역 안에 작은 간격으로 배치하여 디스플레이 장치의 픽셀 용으로 유리하게 이용될 수 있는 발광소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 본 발명이 해결하고자 하는 과제는, 픽셀 유닛을 구성하는 엘이디 칩들이 보다 작은 영역 안에 보다 작은 간격으로 배치될 수 있도록, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치를 제공하는 것이다.
본 발명의 일측면에 따른 픽셀용 발광소자는, 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩; 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및 상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며, 상기 제 1 전극패드, 상기 제 2 전극패드 및 상기 제 3 전극패드 각각을 통해 또는 상기 제4 전극패드를 통해, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각으로 개별 구동 전원이 인가된다.
이때, 상기 제4 전극패드는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단일 수 있다. 이때, 상기 전도체가 상기 제4 전극패드와 직접 연결되므로, 상기 제4 전극패드가 상기 개별 구동 전원의 공통 입력단인 경우, 상기 전도체도 상기 개별 구동 전원의 공통 입력단이 되고, 상기 제4 전극패드가 상기 개별 구동 전원의 공통 출력단이 경우, 상기 전도체도 상기 개별 구동 전원의 공통 출력단이 된다.
다시 말해, 상기 제1 전극패드, 상기 제2 전극패드 및 상기 제3 전극패드가 개별 입력단인 경우, 상기 제4 전극패드(또는, 상기 제4 전극패드와 연결된 전도체)는 공통 출력단이 되고, 상기 제1 전극패드, 상기 제2 전극패드 및 상기 제3 전극패드가 개별 출력단인 경우, 상기 제4 전극패드(또는, 상기 제4 전극패드와 연결된 전도체)는 공통 입력단이 된다.
더 나아가, 상기 제1, 2, 3 전극패드 측에 스위칭 제어부가 형성되어 있어, 상기 제1, 2, 3 전극패드가 출력단일 경우 스위칭 제어부가 출력 측에서 제어를 하고, 상기 제1, 2, 3 전극패드가 입력단일 경우 스위칭 제어부가 입력 측에서 제어를 하여, RGB 칩들, 즉, 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩이 각각 개별 제어될 수 있다.
여기에서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 조합은 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 모두를 포함하는 조합, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 어느 두 버티컬 엘이디 칩을 포함하는 조합, 그리고, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 하나의 버티컬 엘이디 칩을 포함하는 조합을 모두 포함하는 것으로 정의한다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩일 수 있다.
일 실시예에 따라, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함할 수 있다.
일 실시예에 따라, 상기 도전성 광 투과판은 광 투과판 모재와 상기 광 투과판 모재에 형성된 ITO(Indium Tin Oxide) 패턴을 포함할 수 있다.
일 실시예에 따라, 상기 발광소자는 상기 마운트 기판과 상기 도전성 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함할 수 있다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함한다.
일 실시예에 따라, 상기 발광소자는, 상기 도전성 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항소자들을 더 포함한다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것이 바람직하다.
본 발명의 일측면에 따른 픽셀용 발광소자 제조방법은 다수의 패드 그룹을 포함하고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판을 준비하는 단계; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 다수의 제1 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 다수의 제2 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 다수의 제3 버티컬 엘이디 칩을 실장하는 단계; 다수의 전도체 각각을 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 설치하는 단계; 도전성 광 투과판을 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상면에 부착시켜 패널을 제작하는 단계; 및 상기 패널을 패드 그룹 단위로 절단하는 단계를 포함한다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제1 버티컬 엘이디 칩을 포함하는 제1 웨이퍼를 준비하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩 각각의 하부를 상기 다수의 제1 전극패드에 본딩하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 제거하는 단계를 포함한다.
일 실시예에 따라, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제2 버티컬 엘이디 칩을 포함하는 제2 웨이퍼를 준비하는 단계와, 상기 다수의 하부 전극을 상기 다수의 제2 전극패드에 본딩하는 단계와, 상기 다수의 제2 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 제거하는 단계를 포함한다.
본 발명의 또 다른 측면에 따른 엘이디 디스플레이 장치는, 다수의 패드 그룹이 행렬 배열로 어레이되고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판; 상기 마운트 기판의 상부에 이격되어 위치하고, 행렬 배열된 다수의 전극 패턴이 형성된 광 투과판; 및 상기 마운트 기판과 상기 광 투과판 사이에 위치하며, 행렬 배열로 어레이된 다수의 픽셀 유닛을 포함하며, 상기 다수의 픽셀 유닛 각각은, 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩과, 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩과, 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩과, 하부가 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 제공되는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상부는 공통적으로 상기 다수의 전극 패턴 중 하나의 전극 패턴에 공통적으로 연결되며, 상기 픽셀 유닛으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어된다.
일 실시예에 따라, 상기 다수의 전극 패턴은 광 투과성을 갖는다.
일 실시예에 따라, 상기 다수의 전극 패턴은 광 투과판 모재의 일면에 형성된 ITO(Indium Tin Oxide)로 이루어진다.
일 실시예에 따라, 상기 마운트 기판은 TFT 기판인 것이 선호된다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩일 수 있다.
일 실시예에 따라, 상기 엘이디 디스플레이 장치는 상기 마운트 기판과 상기 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함한다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함한다.
일 실시예에 따라, 상기 엘이디 디스플레이 장치는 상기 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함한다.
일 실시예에 따라, 상기 픽셀 유닛 각각의 내에서 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것이 바람직하다.
본 발명의 일측면에 따르면, 복수의 버티컬 엘이디 칩을 작은 영역 안에 작은 간격으로 배치하여 디스플레이 장치의 픽셀 용으로 유리하게 이용될 수 있는 발광소자가 구현된다. ITO 유리와 같은 도전성 광 투과판을 전도체를 이용하여 마운트 기판 상의 특정 전극패드에 연결하여 공통 전극패드로 이용할 수 있다. 이는 발광소자의 소형화를 가능하게 한다. 또한, 마운트 기판의 회로 라인의 일부를 생략하는 것을 가능하게 한다. 또한 마운트 기판 광 투과판 사이에 언더 필 공정을 통해 형성된 전기 절연성 언더필은 열팽창 계수 차이로 인한 칩 본딩 불량을 개선하다. 또한, 본 발명에 따른 발광소자는 기존 제품 대비 와이어 본딩 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다.
본 발명의 다른 측면에 따르면, 본 발명에 따르면, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치를 제공되며, 이 엘이디 디스플레이 장치는 다수의 픽셀 유닛 각각을 구성하는 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 간격으로 배치될 수 있다. 따라서, 엘이디 디스플레이 장치의 소형화가 가능하다. 또한, 마운트 기판의 회로 라인의 일부를 생략하는 것이 가능하다. 또한 마운트 기판 광 투과판 사이에 언더 필 공정을 통해 형성된 전기 절연성 언더필은 열팽창 계수 차이로 인한 칩 본딩 불량을 개선한다. 또한, 본 발명에 따른 발광소자는 기존 제품 대비 와이어 본딩 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다.
도 1a는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 도시한 사시도이고,
도 1b는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 도시한 평면도이고,
도 2는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 도시한 분해사시도이고,
도 3은 도 1b의 I-I를 따라 취해진 단면도이고,
도 4 내지 도 11은 본 발명의 일 실시예에 다른 픽셀용 발광소자 제조방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 일 실시예에 따른 픽셀용 발광소자로서, 도전성 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 발광소자를 설명하기 위한 도면이다.
도 13 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치를 도시한 평면도이고,
도 14는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치를 부분적으로 도시한 부분 확대 사시도이고,
도 15은 도 14에 도시된 엘이디 디스플레이 장치의 분해 사시도이고,
도 16는 도 13의 A-A를 따라 취해진 단면도이고,
도 17은 본 발명의 다른 실시예에 따른 엘이디 디스플레이 장치로서, 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 엘이디 디스플레이 장치를 설명하기 위한 도면이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
<픽셀용 발광소자>
도 1a는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 도시한 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 도시한 평면도이고, 도 2는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 도시한 분해사시도이고, 도 3은 도 1b의 I-I를 따라 취해진 단면도이고, 도 4 내지 도 11은 본 발명의 일 실시예에 다른 픽셀용 발광소자 제조방법을 설명하기 위한 도면들이고, 도 12는 본 발명의 일 실시예에 따른 픽셀용 발광소자로서, 도전성 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 발광소자를 설명하기 위한 도면이다.
도 1a, 도 1b, 도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 픽셀용 발광소자(1)는 마운트 기판(100)과, 제1 버티컬 엘이디 칩(200)과, 제2 버티컬 엘이디 칩(300)과, 제3 버티컬 엘이디 칩(400)과, 도전성 광 투과판(500)을 포함한다.
상기 마운트 기판(100)은 대략 사각형으로 형성되며, 그 상면에는 대략 사각형의 배열로 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)가 형성된다. 상기 마운트 기판(100)은 PCB(Printed Circuit Board)일 수 있다.
상기 도전성 광 투과판(500)은 상기 마운트 기판(100)과 일정 간격 이격된 채 상기 마운트 기판(100)의 상부에 위치한다. 상기 도전성 광 투과판(500)은 유리와 같은 광 투과 판에 ITO(Indium Tin Oxide)와 같은 도전성 재료가 코팅되어 형성될 수 있다. ITO는 광 투과판의 일면 전체 영역에 형성될 수 있고 일정 패턴으로 형성될 수도 있다.
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 마운트 기판(100)과 상기 도전성 광 투과판(500) 사이에 샌드위치식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디 칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다
상기 제1 버티컬 엘이디 칩(200)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(250)과 하부 전극(210)을 포함한다. 또한, 상기 제1 버티컬 엘이디 칩(200)은 상기 상부 전극(250)과 상기 하부 전극(210) 사이에 상기 하부 전극(210)으로부터 상기 상부 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.
상기 제2 버티컬 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(350)과 하부 전극(310)을 포함한다. 또한, 상기 제2 버티컬 엘이디 칩(300)은 상기 상부 전극(350)과 상기 하부 전극(310) 사이에 상기 하부 전극(310)으로부터 상기 상부 전극(350)을 향해 차례로 형성된 p형 반도체층(320), 활성층(330) 및 n형 반도체층(340)을 포함한다.
상기 제3 버티컬 엘이디 칩(400)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 상부 전극(450)과 하부 전극(410)을 포함한다. 또한, 상기 제3 버티컬 엘이디 칩(400)은 상기 상부 전극(450)과 상기 하부 전극(410) 사이에 상기 하부 전극(410)으로부터 상기 상부 전극(450)을 향해 차례로 형성된 p형 반도체층(420), 활성층(430) 및 n형 반도체층(440)을 포함한다.
상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 상부 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 상부 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.
본 실시예에 있어서, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 하부 전극(210, 310, 410)은 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 상부 전극(250, 350, 450)은 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.
한편, 상기 제1 버티컬 엘이디 칩(200)은, 하부 전극(210)이 상기 제1 전극패드(110)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제2 버티컬 엘이디 칩(300)은, 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제3 버티컬 엘이디 칩(400)은, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(200) 및 제3 버티컬 엘이디 칩(400)의 제 전극패드(110), 제 전극패드(120) 및 제3 전극패드(130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용된다.
또한, 본 발명의 일 실시예에 따른 픽셀용 발광소자(1)는 하단이 상기 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100) 상에 세워져 형성된 강성 전도체(600)를 포함한다. 강성 전도체(600)과 제4 전극패드(140) 사이의 접착에도 전도성 접착물질(b)이 이용된다.
또한, 상기 도전성 광 투과판(500)은, 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250), 상기 제2 버티컬 엘이디 칩(30)의 상부 전극(350), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450), 그리고 상기 전도체(600)의 상단과 연결되도록, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 및 상기 전도체(600)의 상단에 올려져 결합된다. 상기 도전성 광 투과판(500)의 부착에도 도전성 접착 물질(b)이 이용되는 것이 바람직하다.
상기 도전성 광 투과판(500)이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)들과 연결되고 상기 도전성 광 투과판(500)이 상기 제4 전극패드(140)와 연결되므로, 제1 전극패드(110), 제2 전극패드(120) 및 제3 전극패드(130)는, 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 구동을 위한 개별 전극패드로서 역할을 하고, 상기 제4 전극패드(140)는 공통 전극패드로서의 기능을 한다.
전술한 구성에 의해, 상기 제 1 전극패드(110), 상기 제 2 전극패드(120) 및 상기 제 3 전극패드(130) 각각을 통해 또는 상기 제4 전극패드(140)를 통해, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 각각으로 개별 구동 전원이 인가된다. 이때, 상기 제4 전극패드(140)는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단일 수 있다. 여기에서, 상기 전도체(600)가 상기 제4 전극패드(140)와 직접 연결되므로, 상기 제4 전극패드(140)가 상기 개별 구동 전원의 공통 입력단인 경우, 상기 전도체(600)도 상기 개별 구동 전원의 공통 입력단이 되고, 상기 제4 전극패드(140)가 상기 개별 구동 전원의 공통 출력단이 경우, 상기 전도체(600)도 상기 개별 구동 전원의 공통 출력단이 된다.
다시 말해, 상기 제1 전극패드(110), 상기 제2 전극패드(120) 및 상기 제3 전극패드(130)가 개별 입력단인 경우, 상기 제4 전극패드(140) 또는 상기 제4 전극패드(140)와 연결된 전도체(600)는 공통 출력단이 되고, 상기 제1 전극패드(110), 상기 제2 전극패드(120) 및 상기 제3 전극패드(130)가 개별 출력단인 경우, 상기 제4 전극패드(140) 또는 상기 제4 전극패드(140)와 연결된 전도체(600)는 공통 입력단이 된다.
더 나아가, 상기 제1, 2, 3 전극패드(110, 120, 130) 측에 스위칭 제어부(미도시됨)가 형성되어 있어, 상기 제1, 2, 3 전극패드(110, 120, 130)가 출력단일 경우 스위칭 제어부가 출력 측에서 제어를 하고, 상기 제1, 2, 3 전극패드(110, 120, 130)가 입력단일 경우 스위칭 제어부가 입력 측에서 제어를 하여, RGB 칩들, 즉, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 각각 개별 제어될 수 있다.
따라서, 본 발명에 따른 픽셀용 발광소자(1)에 있어서는, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어될 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 조합으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다. 상기 발광소자(1)에서 방출되는 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.
또한, 상기 마운트 기판(100)과 상기 도전성 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필(900)이 채워져 형성될 수 있다.
또한, 색변환 효율을 증가할 수 있도록 마운트 기판(100)을 블랙, 화이트, 또는 투명 재료로 형성하고, 버티컬 엘이디 칩들(200, 300, 400)의 측면에 몰딩재를 형성할 수 있다. 몰딩재료는 블랙 또는 화이트일 수 있다. 일반적인 마운트 기판의 경우 세라믹 또는 FR 4/CEM 등으로 제작되며, 이들은 블랙 계열 또는 화이트일 수 있으며, 이들은 비아(Via) 형성을 통해 전극을 형성하게 된다. 이에 반해 투명한 유리(Glass) 또는 플라스틱 수지 계열인 경우, 투명하거나 블랙 컴파운드를 혼합한 계열일 수 있고, 이들은 비아 형성을 통해 전극을 형성하거나 사이드 메탈(side metal) 증착 방식을 통해 전극을 형성하게 된다.
이제 도 4 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 픽셀용 발광소자 제조방법을 설명한다. 도 4 내지 도 11에 있어서의 방위는, 도 1a, 1b 2 및 3에 있어서의 방위와 일치시키기 위한 것으로서, 제조 공정의 실제 방위나 방향과 무관함에 유의한다.
먼저 도 4를 참조하면, 일면(하부면)에 다수의 패드 그룹(G)을 포함하고, 패드 그룹(G) 각각이 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)를 포함하는 마운트 기판(100)이 준비된다. 상기 마운트 기판(100)은 예컨대 PCB(Printed Circuit Board)일 수 있다. 또한, 상기 마운트 기판(100)에는 스위치 등과 같은 여러 요소들이 제공될 수 있다.
다음, 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩을 상기 마운트 기판(100) 상에 실장하는 단계가 수행된다. 본 실시예 있어서는, 제1 버티컬 엘이디 칩과 제2 버티컬 엘이디 칩이 사파이어 기판 상에서 성장된 질화갈륨계 반도체층을 포함하여 이루어진 것으로서, 이하 설명되는 바와 같이, 실장 공정 중에 사파이어 기판을 제거하는 것이 요구된다. 반면, 제3 버티컬 엘이디 칩은 임의의 성장 기판 상에서 갈륨 아세나이드 계열 반도체층을 포함하여 이루어진 것으로 실장 공정 중에 성장 기판을 제거할 수도 있지만 도전성 성장 기판을 이용하는 경우에는 필수적인 것이 아님에 유의힌다.
제1 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 5의 (a)에 도시된 것과 같이 사파이어 기판(201)과 상기 사파이어 기판(201)에 형성된 다수의 제1 버티컬 엘이디 칩(200)을 포함하는 제1 웨이퍼(W1)가 준비된다. 그리고, 상기 다수의 제1 버티컬 엘이디 칩(200) 각각에는 하부 전극(210)이 형성된다. 상기 제2 버티컬 엘이디 칩(200)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
또한 제2 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 5의 (b)에 도시된 것과 같이 사파이어 기판(301)과 상기 사파이어 기판(301)에 형성된 다수의 제2 버티컬 엘이디 칩(300)을 포함하는 제2 웨이퍼(W2)가 준비된다. 그리고, 상기 다수의 제2 버티컬 엘이디 칩(300) 각각에는 하부 전극(310)이 형성된다. 상기 제2 버티컬 엘이디 칩(300)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
다음 도 6에 도시된 바와 같이, 상기 다수의 하부 전극(210)과 상기 다수의 제1 전극패드(110) 사이가 본딩되도록 제1 웨이퍼(W1)를 마운트 기판(100)에 실장하는 단계와 상기 다수의 제1 버티컬 엘이디 칩(200)으로부터 상기 사파이어 기판(201)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(201)이 제거되고 남은 다수의 제1 버티컬 엘이디 칩(200)이 마운트 기판(100) 상에 실장된 상태로 존재하게 된다. 사파이어 기판(201)의 제거에는 LLO(Laser Lift Off) 공정이 이용되는 것이 바람직하다. 그리고, 상기 제1 웨이퍼(W1)를 마운트 기판(100)에 실장하는 단계는 전사 프린팅 공정이 이용되는 것이 바람직하다.
또한, 도 7에 도시된 바와 같이, 상기 다수의 하부 전극(310)과 상기 다수의 제2 전극패드(120) 사이가 본딩되도록 제2 웨이퍼(W2)를 마운트 기판(100)에 실장하는 단계와 상기 다수의 제2 버티컬 엘이디 칩(300)으로부터 상기 사파이어 기판(301)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(301)이 제거되고 남은 다수의 제2 버티컬 엘이디 칩(300)이 마운트 기판(100) 상에 실장된 상태로 존재하게 된다. 사파이어 기판(301)의 제거에는 LLO(Laser Lift Off) 공정이 이용되는 것이 바람직하다. 그리고, 상기 제
제2 웨이퍼(W2)를 마운트 기판(100)에 실장하는 단계는 전사 프린팅 공정이 이용되는 것이 바람직하다.
위와 같이, 하부 전극(210)이 제1 전극패드(110)와 연결되도록 상기 마운트 기판(100)에 다수의 제1 버티컬 엘이디 칩(200)을 실장하고 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록 상기 마운트 기판(100)에 다수의 제2 버티컬 엘이디 칩(300)을 실장한 후에는, 도 8에 도시된 바와 같이, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록 상기 마운트 기판(100)에 다수의 제3 버티컬 엘이디 칩(400)을 실장한다. 제3 버티컬 엘이디 칩(400)의 실장은, 제1 및 제2 버티컬 엘이디 칩의 실장 방식과 같이 유사하게 웨이퍼 상태로 실장한 후 기판을 분리할 수도 있고, 대안적으로, 웨이퍼 상태가 아닌 칩 상태로 실장항 수도 있다.
다음, 도 9에 도시된 바와 같이, 수직 방향으로 기다란 다수의 로드형 전도체(600) 각각을 상기 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100)에 설치하는 단계가 수행된다. 상기 전도체(600)는, 예컨대, Cu, Au, Ag 등과 같이 전도성이 좋은 금속 또는 이를 포함하는 합금으로 이루어진 것으로서, 미리 제작하여 마운트 기판(100)에 본딩하거나 또는 마운트 기판(100)에 직접 형성할 수 있다.
다음 도 10에 도시된 바와 같이, 도전성 광 투과판(500)을 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)과 상기 전도체(600)의 상면에 올려 결합하여 패널(P)을 제작하는 단계가 수행된다. 이때, 상부 전극(250, 350, 450)은 투명전극이거나 또는 생략되는 것이 바람직하다.
상기 도전성 광 투과판(5000)은 유리 등과 같은 광 투과판의 하부면에 예컨대 ITO와 같은 투명 도전성 물질을 코팅하여 형성할 수 있다. 대안적으로, 도전성 광 투과판(500)이 광 투과성을 가지면서도 도전성을 갖는 단일 판 재료로 제작될 수도 있다. 패널(P) 제작시 도전성 광 투과판(500)과 마운트 기판(100) 사이에 절연성 언터필(900)이 채워져 형성될 수 있다.
전술한 단계들에 의해, 대면적의 도전성 광 투과판과 대면적 마운트 기판 사이에 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩, 제3 버티컬 엘이디 칩 및 전도체가 샌드위치식으로 개재되어 있는 하나의 패널(P)이 만들어진다.
최종적으로, 상기 패널(P)을 전술한 패드 그룹(G)의 단위로 절단하는 단계가 수행되며, 이에 의해, 도 1 내지 도 3에 도시된 것과 같은 픽셀용 발광소자(1)가 다수개 만들어진다.
또한, 본 발명의 일 실시예에 따른 픽셀용 발광소자로서, 백색(White color)을 구현하기 위해 도전성 광 투과판(500)의 하부에 저항소자가 더 배치될 수 있으며, 그 예가 도 12에 도시되어 있다.
도 12는 본 발명의 일 실시예에 따른 픽셀용 발광소자를 설명하기 위한 도면으로서, 도 12의 (a)에 도시된 바와 같이, 저항소자들(710, 720, 730)이 도전성 광 투과판(500; 도 1a 또는 도 2 참조)의 하부에서, 제1 버티컬 엘이디 칩(200)의 상부와 전도체(600) 사이, 제2 버티컬 엘이디 칩(300)의 상부와 전도체(600) 사이, 및 제3 버티컬 엘이디 칩(400)의 상부와 전도체(600) 사이에 배치된다. 도 12의 (b)는 (a)에 도시된 구조의 등가회로도이다. 이렇게 저항소자들(710, 720, 730)을 배치함으로써, 백색을 구현할 수 있게 된다. 더 나아가, 도전성 광 투과판(500)의 하부에 추가로 집적회로(IC)를 더 배치하여, 풀 컬러를 구현할 수 있도록 할 수 있다.
<엘이디 디스플레이 장치>
도 13 내지 도 16를 참조하면, 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치(1000)는 직사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100)과 대략 동일한 형상과 면적을 가지며 상기 마운트 기판(100)의 상부에 이격되어 위치하는 광 투과판(500)과, 상기 마운트 기판(100)과 상기 광 투과판(500) 사이에 위치하며 행렬 배열로 어레이된 다수의 픽셀 유닛(2)을 포함한다. 또한, 상기 다수의 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)과 제3 버티컬 엘이디 칩(400)과 전도체(600)를 포함한다.
상기 마운트 기판(100)은 상기 다수의 픽셀 유닛(2)에 상응하게 행렬 배열로 어레이된 다수의 패드 그룹(G)을 상면에 포함하며, 상기 다수의 패드 그룹(G) 각각은 대략 사각형의 배열로 상기 마운트 기판(100)의 상면에 형성된 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)를 포함한다. 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있지만, 바람직하게는, TFT 기판일 수 있다.
앞에서 언급한 바와 같이, 상기 광 투과판(500)은 상기 마운트 기판(100)과 일정 간격 이격된 채 상기 마운트 기판(100)의 상부에 위치한다. 또한, 상기 광 투과판(500)은 유리와 같은 절연성 광 투과판 모재에 ITO(Indium Tin Oxide)와 같은 도전성 재료를 코팅하여 형성한 다수의 광 투과 전극 패턴(510)을 포함한다. 상기 다수의 광 투과 전극 패턴(510)은 상기 다수의 픽셀 유닛(2)의 배열에 상응하게 또는 상기 다수의 패드 그룹(G)의 배열에 상응하게 어레이되어 있다.
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 마운트 기판(100)과 상기 광 투과판(500) 사이에 샌드위치 식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디 칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다.
상기 제1 버티컬 엘이디 칩(200)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(250)과 하부 전극(210)을 포함한다. 또한, 상기 제1 버티컬 엘이디 칩(200)은 상기 상부 전극(250)과 상기 하부 전극(210) 사이에 상기 하부 전극(210)으로부터 상기 상부 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.
상기 제2 버티컬 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(350)과 하부 전극(310)을 포함한다. 또한, 상기 제2 버티컬 엘이디 칩(300)은 상기 상부 전극(350)과 상기 하부 전극(310) 사이에 상기 하부 전극(310)으로부터 상기 상부 전극(350)을 향해 차례로 형성된 p형 반도체층(320), 활성층(330) 및 n형 반도체층(340)을 포함한다.
상기 제3 버티컬 엘이디 칩(400)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 상부 전극(450)과 하부 전극(410)을 포함한다. 또한, 상기 제3 버티컬 엘이디 칩(400)은 상기 상부 전극(450)과 상기 하부 전극(410) 사이에 상기 하부 전극(410)으로부터 상기 상부 전극(450)을 향해 차례로 형성된 p형 반도체층(420), 활성층(430) 및 n형 반도체층(440)을 포함한다.
상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 상부 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.
본 실시예에 있어서, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 하부 전극(210, 310, 410)은 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 상부 전극(250, 350, 450)은 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.
한편, 상기 제1 버티컬 엘이디 칩(200)은, 하부 전극(210)이 상기 제1 전극패드(110)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제2 버티컬 엘이디 칩(300)은, 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제3 버티컬 엘이디 칩(400)은, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(200) 및 제3 버티컬 엘이디 칩(400)의 제1 전극패드(110), 제 전극패드(120) 및 제3 전극패드(130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용된다.
또한, 전술한 전도체(600)은, 충분한 강성을 갖는 전도체로서, 각 패드 그룹의 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100) 상에 세워져 형성된다. 강성 전도체(600)와 제4 전극패드(140) 사이의 접착에도 전도성 접착물질(b)이 이용된다.
앞에서 언급한 바와 같이, 상기 광 투과판(500)은 이격된 상태로 행렬 배열된 다수의 광 투과 전극 패턴(510; 2개만 도시함)을 포함한다. 그리고, 해당 픽셀 유닛(2)의 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250), 상기 제2 버티컬 엘이디 칩(303)의 상부 전극(350), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450), 그리고 상기 전도체(600)의 상단이 해당 광 투과 전극 패턴(510)에 연결되도록, 상기 광 투과판(500)은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 및 상기 전도체(600)의 상단에 올려져 결합된다.
상기 광 투과판(500)의 부착에도 도전성 접착 물질(b)이 이용되는 것이 바람직하다.
상기 광 투과판(500)에 형성된 특정 광 투과 전극 패턴(510)이 특정 픽셀 유닛(2)의 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450) 및 전도체(600)의 상단과 연결되므로, 해당 픽셀 유닛(2)의 상기 제1 전극패드(110), 제2 전극패드(120) 및 제3 전극패드(130)는, 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 구동을 위한 개별 전극패드로서 역할을 하고, 상기 제4 전극패드(140)는 공통 전극패드로서의 기능을 한다. 따라서, 각 픽셀 유닛(2)의 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어될 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 픽셀 유닛(2)으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다.
위와 같은 구성 하에서, 상기 픽셀 유닛(2)으로부터 나온 광의 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.
또한, 상기 마운트 기판(100)과 상기 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필(900)이 채워져 형성될 수 있다.
또한, 색변환 효율을 증가시킬 수 있도록 상기 마운트 기판(100)을 블랙, 화이트 또는 투명 재료로 형성하고, 버티컬 엘이디 칩들(200, 300, 400)의 측면에 몰딩재를 형성할 수 있다. 몰댕재의 재료는 블랙 또는 화이트일 수 있다. 일반적인 마운트 기판의 경우 세라믹 또는 FR 4/CEM 등으로 제작되며, 이들은 블랙 계역 또는 화이트일 수 있으며, 이들은 비아(Via) 형성을 통해 전극을 형성하게 된다. 이에 반해 투명한 유리(Glass) 또는 플라스틱 수지 계열인 경우, 투명하거나 블랙 컴파운드를 혼합한 계열일 수 있고, 이들은 비아 형성을 통해 전극을 형성하거나 사이드 메탈(side metal) 증착 방식을 통해 전극을 형성하게 된다.
본 발명의 일 실시예에 따른 LED 디스플레이 장치 제조방법은 앞선 시시예에서 설명된 픽셀 소자의 제조방법 중 도 4 내지 도 10을 참조로 하여 설명된 내용과 실질적의 동일하다. 다만, 도 11에 도시된 것과 달리 픽셀 단위로 분리되지 않고 다수의 픽셀을 포함하도록 분리되는 것에 차이가 있다. 따라서, 중복을 피하기 위해 설명을 생략한다.
도 17은 본 발명의 다른 실시예에 따른 엘이디 디스플레이 장치로서, 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 엘이디 디스플레이 장치를 설명하기 위한 도면이다.
도 17을 참조하면, 광 투과판(500)의 하부에 저항소자가 배치될 수 있다. 각 픽셀 유닛 내에는 저항소자들(710, 720, 730)이 광 투과판(500; 도 13 참조)의 하부에서 제1 버티컬 엘이디 칩(200)의 상부와 전도체(600) 사이, 및 제3 버티컬 엘이디 칩(400)의 상부와 전도체(600) 사이에 배치된다. 이렇게 저항소자들(710, 720, 730)을 배치함으로써 백색을 구현할 수 있고, 더 나아가, 광 투과판(500)의 하부에 추가로 집적회로(IC)를 더 배치하여, 풀 커러를 구현할 수 있도록 할 수 있다.
본 실시예에 있어서는, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)이 광 투과판(500)의 저면에 형성된 광 투과 전극 패턴들일 수 있다. 따라서, 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250)과 전도체(600)의 상부 사이, 상기 제2 버티컬 엘이디 칩(300)의 상부 전극(350)과 전도체(600)의 상부 사이, 그리고, 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450)과 전도체(600)의 상부 사이에 상기 저항소자들(710, 720, 730) 각각 연결된다.
100...........................................마운트 기판
200...........................................제1 버티컬 엘이디 칩
300...........................................제2 버티컬 엘이디 칩
400...........................................제3 버티컬 엘이디 칩
500...........................................도전성 광 투과판
600...........................................전도체

Claims (25)

  1. 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판;
    하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩;
    하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩;
    하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩;
    상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및
    상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며,
    상기 제 1 전극패드, 상기 제 2 전극패드 및 상기 제 3 전극패드 각각을 통해 또는 상기 제4 전극패드를 통해, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각으로 개별 구동 전원이 인가되는 것을 특징으로 하는 발광소자.
  2. 청구항 1에 있어서, 상기 제4 전극패드는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단인 것을 특징으로 하는 발광소자.
  3. 청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩인 것을 특징으로 하는 발광소자.
  4. 청구항 1에 있어서, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함하는 것을 특징으로 하는 발광소자.
  5. 청구항 1에 있어서, 상기 도전성 광 투과판은 광 투과판 모재와 상기 광 투과판 모재에 형성된 ITO(Indium Tin Oxide) 패턴을 포함하는 것을 특징으로 하는 발광소자.
  6. 청구항 1에 있어서, 상기 마운트 기판과 상기 도전성 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함하는 것을 특징으로 하는 발광소자.
  7. 청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는 것을 특징으로 하는 발광소자.
  8. 청구항 7에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 발광소자.
  9. 청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함하는 것을 특징으로 하는 발광소자.
  10. 청구항 1에 있어서, 상기 도전성 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함하는 것을 특징으로 하는 발광소자.
  11. 청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것을 특징으로 하는 발광소자.
  12. 다수의 패드 그룹을 포함하고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판을 준비하는 단계;
    하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 다수의 제1 버티컬 엘이디 칩을 실장하는 단계;
    하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 다수의 제2 버티컬 엘이디 칩을 실장하는 단계;
    하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 다수의 제3 버티컬 엘이디 칩을 실장하는 단계;
    다수의 전도체 각각을 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 설치하는 단계; 및
    도전성 광 투과판을 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상면에 부착시켜 패널을 제작하는 단계; 및
    상기 패널을 패드 그룹 단위로 절단하는 단계를 포함하는 발광소자 제조방법.
  13. 청구항 12에 있어서, 상기 제1 버티컬 엘이디 칩을 실장하는 단계는,
    사파이어 기판과 사파이어 기판면에 형성된 다수의 제1 버티컬 엘이디 칩을 포함하는 제1 웨이퍼를 준비하는 단계와,
    상기 다수의 제1 버티컬 엘이디 칩 각각의 하부를 상기 다수의 제1 전극패드에 본딩하는 단계와,
    상기 다수의 제1 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 LLO 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 발광소자 제조방법.
  14. 청구항 13에 있어서, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는,
    사파이어 기판과 사파이어 기판면에 형성된 다수의 제2 버티컬 엘이디 칩을 포함하는 제2 웨이퍼를 준비하는 단계와,
    상기 다수의 하부 전극을 상기 다수의 제2 전극패드에 본딩하는 단계와,
    상기 다수의 제2 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 LLO 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 발광소자 제조방법.
  15. 다수의 패드 그룹이 행렬 배열로 어레이되고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판;
    상기 마운트 기판의 상부에 이격되어 위치하고, 행렬 배열된 다수의 전극 패턴이 형성된 광 투과판; 및
    상기 마운트 기판과 상기 광 투과판 사이에 위치하며, 행렬 배열로 어레이된 다수의 픽셀 유닛을 포함하며,
    상기 픽셀 유닛 각각은, 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩과, 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩과, 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩과, 하부가 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 제공되는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상부는 공통적으로 상기 다수의 전극 패턴 중 하나의 전극 패턴에 공통적으로 연결되며, 상기 픽셀 유닛으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어되는 것을 특징으로 하는 엘이디 디스플레이 장치.
  16. 청구항 15에 있어서, 상기 다수의 전극 패턴은 광 투과성을 갖는 것을 특징으로 하는 엘이디 디스플레이 장치.
  17. 청구항 15에 있어서, 상기 다수의 전극 패턴은 광 투과판 모재의 일면에 형성된 ITO(Indium Tin Oxide)로 이루어진 것을 특징을 하는 엘이디 디스플레이 장치.
  18. 청구항 15에 있어서, 상기 마운트 기판은 TFT 기판인 것을 특징으로 하는 엘이디 디스플레이 장치.
  19. 청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩인 것을 특징으로 하는 엘이디 디스플레이 장치.
  20. 청구항 15에 있어서, 상기 마운트 기판과 상기 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
  21. 청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는 것을 특징으로 하는 엘이디 디스플레이 장치.
  22. 청구항 21에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
  23. 청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
  24. 청구항 15에 있어서, 상기 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
  25. 청구항 15에 있어서, 상기 픽셀 유닛 각각의 내에서 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것을 특징으로 하는 엘이디 디스플레이 장치.
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