KR20190012051A - IM(Integrated magnetics) 인덕터 및 이를 활용하는 인터리브 PFC(Power Factor Correction) 부스트 컨버터 - Google Patents

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Abstract

본 발명은 종래의 인터리브 방식의 PFC 단에서 사용하던 2개의 인덕터를 Integrated magnetics 방식으로 결합한 IM 인덕터와, IM 인덕터가 적용되는 인터리브 PFC 부스트 컨버터에 관한 것이다.

Description

IM(Integrated magnetics) 인덕터 및 이를 활용하는 인터리브 PFC(Power Factor Correction) 부스트 컨버터{IM inductor and Interleaved PFC boost converter using the same}
본 발명은 IM 인덕터와 이를 활용하는 인터리브 PFC 부스트 컨버터에 관한 것이다. 구체적으로 본 발명은 종래의 인터리브 방식의 PFC 단에서 사용하던 2개의 인덕터를 Integrated magnetics 방식으로 결합한 IM 인덕터에 관한 것이다.
종래의 전력변환장치에 사용되는 인터리브 PFC 부스트 컨버터는, 인터리브 PFC 단에서 2개의 인덕터를 사용한다.
종래의 인터리브 PFC 부스트 컨버터를 사용하는 경우, 2개의 인덕터를 인터리브 PFC 방식으로 사용하여 전류 리플(ripple)를 감소시킬 수 있다.
하지만 인덕터를 2개 사용함에 따라, 인덕터 부피가 커지고, 권선에 의한 전류 손실과 코어에 의한 자속 손실이 증가하는 문제점이 존재한다.
종래에는, 차량 탑재형 충전기(On-board charger)에 사용되는 인덕터의 부피를 줄이기 위해 자속 밀도가 높은 하이 플럭스 코어(High flux core)를 사용하는 인덕터를 사용한다.
하이 플럭스 코어는 페라이트 코어(Ferrite core)보다 비싸고, 트로이달(Toroidal) 코어 구조에서는 권선 자동화가 어렵다.
반면, 페라이트 코어는, 물질의 성질로 인하여 포화 자속 밀도(Saturated magnetic flux density)가 상대적으로 낮으므로, 이를 사용하여 인덕터를 제작하는 경우, 인덕터의 부피가 증가한다.
인덕터 부피를 증가시키지 않기 위해서는 회로에서 주파수를 높여야 하지만, 주파수를 올리면 스위칭 소자의 손실이 증가된다.
최근, 인터리브 PFC 부스트 컨버터에 사용되는 2개의 인덕터에 있어서, 가격이 저렴한 페라이트 코어를 사용하면서, 부피가 작고, 코어 손실 및 권선 손실이 적은 인덕터를 개발 중이다.
본 발명의 실시예는 상기한 문제점을 해결하기 위하여, 페라이트 코어를 사용하는 2개의 인덕터를 하나로 결합하여, 부피와 전류 손실을 동시에 줄일 수 있는 인터리브 PFC 부스트 컨버터용 인덕터를 제공하는 것을 목적으로 한다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여, 본 발명의 실시예에 따른 IM 인덕터는, 제1 인덕터 및 제2 인덕터를 포함하고, 상기 제1 인덕터는, 상하로 적층되는 제1 코어 및 제2 코어, 상기 제1 코어 및 제2 코어에 감기는 제1 권선을 구비하고, 상기 제2 인덕터는, 상하로 적층되는 제3 코어 및 제4 코어, 상기 제3 코어 및 제4 코어에 감기는 제2 권선을 구비하고, 상기 제1 인덕터와 제2 인덕터는, 상하로 적층된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 기존에 사용되던 2개의 인덕터를 IM 방식으로 결합함으로써, 인덕터의 부피를 감소시킬 수 있다.
둘째, 인덕터의 권선 수를 줄일 수 있으므로, 권선으로 인하여 발생하는 전류 손실을 줄일 수 있다.
셋째, 코어 내부에서 자속이 상쇄되는 효과가 발생하여, 코어에서 발생하는 자속 손실이 줄어들 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 인터리브 PFC 부스트 컨버터를 설명하기 위한 도면이다.
도 2 및 도 3은 종래의 인터리브 PFC 부스트 컨버터에서 사용하는 2개의 인덕터와 코어 내부의 자속 밀도를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 코어를 설명하기 위한 도면이다.
도 5는 및 도 6는 본 발명의 실시예에 따라 권선 방향이 동일한 2개의 인덕터를 포함하는 IM 인덕터를 설명하기 위한 도면이다.
도 7는 및 도 8는 본 발명의 실시예에 따라 권선 방향이 반대인 2개의 인덕터를 포함하는 IM 인덕터를 설명하기 위한 도면이다.
도 9은 본 발명의 실시예에 따라 I 코어를 더 포함하는 IM 인덕터를 설명하기 위한 블럭도이다.
도 10는 본 발명의 실시예에 따라 공극이 외측부에 구비되는 IM 인덕터를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 인터리브(Interleaved) PFC(Power Factor Correction) 부스트 컨버터를 설명하기 위한 도면이다.
도 1의 (a)는, 인터리브 PFC 부스트 컨버터를 간략하게 나타내는 회로도이다. 도 1의 (b)는, 스위치의 동작과 각각의 소자에서 흐르는 전류의 크기를 나타내는 그래프이다.
인터리브 PFC 부스트 컨버터는, 제1 인덕터(L1), 및 제2 인덕터(L2)를 포함한다.
제1 인덕터(L1) 및 제2 인덕터(L2)가 포함되는 부분은, 인터리브 PFC 인덕터 단(10)이라고 명명할 수 있다.
입력 전류는, 제1 인덕터(L1) 및 제2 인덕터(L2)로 유입된다.
제1 스위치 및 제2 스위치는, 번갈아가면서 스위칭된다.
제1 스위치 및 제2 스위치가 번갈아가면서 스위칭됨에 따라, 제1 인덕터(L1)에 흐르는 전류(I_L1)와 제2 인덕터(L2)에 흐르는 전류(I_L2)가 변화한다.
이에 따라, 제1 인덕터(L1)에 흐르는 전류(I_L1)와 제2 인덕터(L2)에 흐르는 전류(I_L2)의 그래프가 특정 파형을 갖는다.
출력 전류(I_out)는, 제1 전류(I1) 및 제2 전류(I2)가 합쳐진 전류이다.
도 2 및 도 3은 종래의 인터리브 PFC 부스트 컨버터에서 사용하는 2개의 인덕터와 코어 내부의 자속 밀도를 설명하기 위한 도면이다.
도 2의 (a)는 종래의 인터리브 PFC 부스트 컨버터에서 사용되는 2개의 인덕터를 나타내는 회로도이다.
도 2의 (a)를 참조하면, 종래의 인터리브 PFC 부스트 컨버터는, 2개의 분리된 인덕터를 포함한다.
동일한 입력 전류가 제1 인덕터(L1)와 제2 인덕터(L2)에 유입된다. 각 인덕터에 연결된 스위치가 번갈아가면서 스위칭됨에 따라, 각 인덕터로부터 출력되는 전류가 달라진다.
도 2의 (b)는, 제1 인덕터(L1) 및 제2 인덕터(L2)의 세로 방향의 단면도이다.
제1 인덕터(L1)는, 제1 코어(C1) 및 제2 코어(C2)를 구비한다.
제1 인덕터(L1)는, 제1 코어(C1) 및 제2 코어(C2)에 감기는 제1 권선(W1)을 구비한다. 이에 따라, 제1 코어(C1)에 제1 권선(W1)이 감기는 방향과 제2 코어(C2)에 제1 권선(W1)이 감기는 방향은 동일할 수 있다.
제1 코어(C1)와 제2 코어(C2)는, 상하로 적층된다.
2개의 코어가 상하로 적층된다는 것은, 하나의 코어의 상단 또는 하단과 나머지 하나의 코어의 상단 또는 하단이 마주보도록, 2개의 코어가 적층되는 것을 뜻한다.
도면의 실시예에서, 제1 코어(C1)의 상단과 제2 코어(C2)의 상단은, 마주보게 배치된다.
도면과 달리, 제1 코어(C1)와 제2 코어(C2)는, 제1 코어(C1)의 하단과 제2 코어(C2)의 상단이 마주보도록 배치될 수도 있다. 이 경우, 제1 코어(C1)의 상단에 I 코어가 더 배치될 수 있다.
도면과 달리, 제1 코어(C1)와 제2 코어(C2)는, 제1 코어(C1)의 상단과 제2 코어(C2)의 하단이 마주보도록 배치될 수도 있다. 이 경우, 제2 코어(C2)의 상단에 I 코어가 더 배치될 수 있다.
제1 코어(C1)의 중심부(112)와 제2 코어(C2)의 중심부(112) 사이에는 제1 공극(G1)이 구비될 수 있다.
제1 공극(G1)은, 제1 또는 제2 코어(C2) 내부에 흐르는 자속에 대한 저항으로 동작할 수 있다. 제1 또는 제2 코어(C2) 내부에서의 자속의 흐름보다, 제1 공극(G1)에 존재하는 공기층에서의 자속의 흐름이 느리므로, 제1 또는 제2 코어(C2) 내부에서 흐르는 자속은, 제1 공극(G1) 주변에 저장될 수 있다.
제2 인덕터(L2)는, 제3 코어(C3) 및 제4 코어(C4)를 구비한다.
제2 인덕터(L2)는, 제3 코어(C3) 및 제4 코어(C4)에 감기는 제2 권선(W2)을 구비한다. 이에 따라, 제3 코어(C3)에 제2 권선(W2)이 감기는 방향과 제4 코어(C4)에 제2 권선(W2)이 감기는 방향은 동일할 수 있다.
제3 코어(C3)와 제4 코어(C4)는, 상하로 적층된다.
도면의 실시예에서, 제3 코어(C3)의 상단과 제4 코어(C4)의 상단은, 마주보게 배치된다.
도면과 달리, 제3 코어(C3)와 제4 코어(C4)는, 제3 코어(C3)의 하단과 제4 코어(C4)의 상단이 마주보도록 배치될 수도 있다. 이 경우, 제3 코어(C3)의 상단에 I 코어가 더 배치될 수 있다.
도면과 달리, 제3 코어(C3)와 제4 코어(C4)는, 제3 코어(C3)의 상단과 제4 코어(C4)의 하단이 마주보도록 배치될 수도 있다. 이 경우, 제4 코어(C4)의 상단에 I 코어가 더 배치될 수 있다.
제3 코어(C3)의 중심부(112)와 제4 코어(C4)의 중심부(112) 사이에는 제2 공극(G2)이 구비될 수 있다.
제2 공극(G2)은, 제3 또는 제4 코어(C4) 내부에 흐르는 자속에 대한 저항으로 동작할 수 있다. 제3 또는 제4 코어(C4) 내부에서의 자속의 흐름보다, 제2 공극(G2)에 존재하는 공기층에서의 자속의 흐름이 느리므로, 제3 또는 제4 코어(C4) 내부에서 흐르는 자속은, 제2 공극(G2) 주변에 저장될 수 있다.
도 3은 종래의 인터리브 PFC 부스트 컨버터에서 2개의 스위치가 번갈아가면서 스위칭되는 경우, 각 인덕터의 코어 내부에서 발생하는 자속 밀도의 변화를 설명하기 위한 도면이다.
제1 인덕터(L1) 및 제2 인덕터(L2)와 각각 연결된 2개의 스위치가 번갈아가면서 스위칭되므로, 제1 인덕터(L1) 및 제2 인덕터(L2)에 흐르는 전류가 변화된다.
전류가 변호되므로, 제1 인덕터(L1)와 제2 인덕터(L2)의 코어 내부에서 자속 밀도의 변화가 발생한다.
제1 인덕터(L1)와 제2 인덕터(L2)는, 분리되어 있는 별개의 인덕터이므로, 상호간의 동작에 영향을 받지 않는다.
본 발명에 따른, IM 인덕터는, 제1 인덕터(L1) 및 제2 인덕터(L2)를 포함할 수 있다.
제1 인덕터(L1)는, 상하로 적층되는 제1 코어(C1) 및 제2 코어(C2)를 포함한다.
제1 인덕터(L1)는, 제1 코어(C1) 및 제2 코어(C2)에 감기는 제1 권선(W1)을 구비한다.
제2 인덕터(L2)는, 상하로 적층되는 제3 코어(C3) 및 제4 코어(C4)를 포함한다.
제2 인덕터(L2)는, 제3 코어(C3) 및 제4 코어(C4)에 감기는 제2 권선(W2)을 구비한다.
제1 인덕터(L1)와 제2 인덕터(L2)는, 상하로 적층된다.
상술한 방식으로 결합된 2개의 인덕터는, IM 방식으로 결합된 것이라고 명명할 수 있다.
도 4는 본 발명의 실시예에 따른 코어를 설명하기 위한 도면이다.
IM 인덕터에 구비되는 코어는, 다양한 형태일 수 있다.
예를 들어, 제1 내지 제4 코어(C4)는, U코어일 수 있다.
예를 들어, 제1 내지 제4 코어(C4)는, EER 코어, PQ 코어, POT 코어, 및 EE 코어 중 하나일 수 있다.
예를 들어, 제1 내지 제4 코어(C4) 각각은, 하단에 배치되는 베이스부(111), 베이스부(111)의 상단에 배치되는 중심부(112), 및 베이스부(111)의 상단에 배치되고 중심부(112)의 좌우에 배치되는 외측부(113)를 구비할 수 있다.
예를 들어, 제1 내지 제4 코어(C4)는, 페라이트(Ferrite) 코어일 수 있다.
제1 내지 제4 코어(C4)의 중심부(112)에는 제1 권선(W1) 또는 제2 권선(W2)이 감길 수 있다.
제1 및 제2 코어(C2)의 중심부(112)에는, 제1 권선(W1)이 감긴다.
제3 및 제4 코어(C4)의 중심부(112)에는, 제2 권선(W2)이 감긴다.
도 4의 (a)를 참조하면, 제1 내지 제4 코어(C4)는, EER 코어일 수 있다.
중심부(112)는, 원통 형태일 수 있다.
중심부(112)를 향하는 외측부(113)의 내면은, 중심부(112)의 곡률에 대응하는 소정의 곡률을 가질 수 있다.
중심부(112)와 외측부(113)는, 베이스부(111)의 상단에 배치된다.
베이스부(111)는, 직육면체의 형태일 수 있다.
도 4의 (a)를 참조하면, 제1 내지 제4 코어(C4)는, PQ 코어일 수 있다.
중심부(112)는, 원통 형태일 수 있다.
중심부(112)를 향하는 외측부(113)의 내면은, 중심부(112)의 곡률에 대응하는 소정의 곡률을 가질 수 있다.
중심부(112)와 외측부(113)는, 베이스부(111)의 상단에 배치된다.
중심부(112)가 배치되는 베이스부(111)의 가운데 영역은, 중심부(112)와 같은 원통 형태일 수 있다.
도 4의 (a)를 참조하면, 제1 내지 제4 코어(C4)는, POT 코어일 수 있다.
중심부(112)는, 원통 형태일 수 있다.
실시예에 따라, 중심부(112)는, 내부에 원통 형태의 홀을 구비할 수 있다. 도면과 달리, 중심부(112)는, 내부에 홀을 구비하지 않을 수도 있다.
외측부(113)는, 중심부(112)의 곡률에 대응하는 소정의 곡률을 가질 수 있다.
중심부(112)와 외측부(113)는, 베이스부(111)의 상단에 배치된다.
베이스부(111)는, 외측부(113)의 형상에 대응하여, 원형일 수 있다.
도 4의 (a)를 참조하면, 제1 내지 제4 코어(C4)는, EE 코어일 수 있다.
베이스부(111), 중심부(112), 및 외측부(113)는, 직육면체일 수 있다.
중심부(112)와 외측부(113)는, 베이스부(111) 상단에 배치될 수 있다.
중심부(112)의 높이가 외측부(113)의 높이보다 낮은 경우, 중심부(112)의 상단에 공극이 형성될 수 있다.
중심부(112)의 높이가 외측부(113)의 높이보다 높은 경우, 외측부(113)의 상단에 공극이 형성될 수 있다.
도 5는 및 도 6는 본 발명의 실시예에 따라 권선 방향이 동일한 2개의 인덕터를 포함하는 IM 인덕터를 설명하기 위한 도면이다.
도 5는, IM 인덕터의 구조를 설명하기 위한 도면이다.
도 5의 (a)는 제1 권선(W1)의 방향과 제2 권선(W2)의 방향이 동일한 경우의 IM 인덕터를 나타내는 회로도이다.
도 5의 (a)를 참조하면, 제1 인덕터(L1)의 일부와 제2 인덕터(L2)의 일부는, 자기 결합된다. 본 발명에서는 이를 IM 방식의 결합이라고 명명할 수 있다.
도 5의 (b)는 제1 권선(W1)의 방향과 제2 권선(W2)의 방향이 동일한 경우의 IM 인덕터의 세로 방향의 단면을 나타내는 단면도이다.
제1 코어(C1) 내지 제4 코어(C4)는, 상하 방향으로 적층될 수 있다.
도면의 실시예에 따르면, 제1 코어(C1)의 중심부(112) 및 외측부(113) 상단에, 제2 코어(C2)의 베이스부(111) 하단이 배치될 수 있다.
제4 코어(C4)의 중심부(112) 및 외측부(113) 상단에, 제3 코어(C3)의 베이스부(111) 하단이 배치될 수 있다.
제2 코어(C2)의 중심부(112) 및 외측부(113) 상단과 제3 코어(C3)의 중심부(112) 및 외측부(113) 상단이 연결될 수 있다.
IM 인덕터는, 코어의 중심부(112) 및 외측부(113) 중 적어도 하나에 대응하는 공극을 구비할 수 있다. 공극은, 코어와 코어 사이에 존재하는 빈공간이다.
도면의 실시예에서, IM 인덕터는, 제1 코어(C1)의 중심부(112)와, 제2 코어(C2)의 베이스부(111) 사이에 제1 공극(G1)을 구비할 수 있다.
제1 공극(G1)은, 제1 코어(C1)의 중심부(112)와, 제2 코어(C2)의 베이스부(111) 사이에 존재하는 빈 공간이다.
IM 인덕터는, 제2 코어(C2)의 중심부(112)와, 제3 코어(C3)의 중심부(112) 사이에 제2 공극(G2)을 구비할 수 있다.
제2 공극(G2)은, 제2 코어(C2)의 중심부(112)와, 제3 코어(C3)의 중심부(112) 사이에 존재하는 빈 공간이다.
IM 인덕터는, 제4 코어(C4)의 중심부(112)와 제3 코어(C3)의 베이스부(111) 사이에 제3 공극(G3)을 구비할 수 있다.
제3 공극(G3)은, 제4 코어(C4)의 중심부(112)와 제3 코어(C3)의 베이스부(111) 사이에 존재하는 빈 공간이다.
도면과 달리, IM 인덕터는, 제1 코어(C1)의 외측부(113)와, 제2 코어(C2)의 베이스부(111) 사이에 제1 공극(G1)을 구비하고, 제2 코어(C2)의 외측부(113)와, 제3 코어(C3)의 외측부(113) 사이에 제2 공극(G2)을 구비하고, 제4 코어(C4)의 외측부(113)와 상기 제3 코어(C3)의 베이스부(111) 사이에 제3 공극(G3)을 구비할 수도 있다.
도면의 실시예에서 제1 권선(W1)이 제1 코어(C1) 및 제2 코어(C2)에 감기는 방향은, 제2 권선(W2)이 제3 코어(C3) 및 제4 코어(C4)에 감기는 방향과 같다.
도 6은 제1 권선(W1)의 방향과 제2 권선(W2)의 방향이 동일하고, 인터리브 PFC 부스트 컨버터가 동작하는 경우, IM 인덕터의 코어에 발생하는 자속 밀도의 변화를 설명하기 위한 도면이다.
제1 권선(W1)에 전류가 흐르는 경우, 제1 내지 제3 코어(C3)에 전류의 방향에 대응하는 자속이 발생한다.
제1 코어(C1)에 발생하는 자속과 제2 코어(C2)에서 발생하는 자속은, 제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서 상쇄될 수 있다. 이에 따라, 제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서 최대 자속 밀도와 자속 밀도 변화량이 감소될 수 있다.
제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서의 자속 밀도 변화량이 감소됨에 따라, 제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서의 코어 손실이 감소된다.
제2 권선(W2)에 전류가 흐르는 경우, 제2 내지 제4 코어(C4)에 자속이 발생한다.
제3 코어(C3)에 발생하는 자속과 제4 코어(C4)에서 발생하는 자속은, 제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서 상쇄될 수 있다. 이에 따라, 제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서 최대 자속 밀도와 자속 밀도 변화량이 감소될 수 있다.
제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서의 자속 밀도 변화량이 감소됨에 따라, 제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서의 코어 손실이 감소된다.
제1 권선(W1)이 감긴 방향과, 제2 권선(W2)이 감긴 방향이 같으므로, 제1 권선(W1)에 흐르는 전류의 방향과 제2 권선(W2)에 흐르는 전류의 방향은 동일하다.
제1 권선(W1)에 흐르는 전류의 방향과 제2 권선(W2)에 흐르는 전류의 방향이 동일하고, 제1 권선(W1)에는 전류가 감소하고, 제2 권선(W2)에는 전류가 증가하므로, 제2 코어(C2)와 제3 코어(C3) 사이의 자속 밀도 변화량이 감소된다.
제2 코어(C2)와 제3 코어(C3) 사이의 자속 밀도의 변화량이 감소됨에 따라, 제2 코어(C2) 및 제3 코어(C3) 사이의 코어 손실이 감소된다.
코어 손실이 감소되는 경우, 제2 코어(C2)에 감긴 제1 권선(W1)의 턴수와 제3 코어(C3)에 감긴 제2 권선(W2)의 턴수를 줄일 수 있다.
제2 코어(C2)에 감긴 제1 권선(W1)의 턴수와 제3 코어(C3)에 감긴 제2 권선(W2)의 턴수가 줄어드는 경우, 제1 권선(W1) 및 제2 권선(W2)으로 인한 전류 손실이 감소될 수 있다.
또한, 제2 코어(C2)에 감긴 제1 권선(W1)의 턴수와 제3 코어(C3)에 감긴 제2 권선(W2)의 턴수가 줄어드는 경우, 제2 코어(C2) 및 제3 코어(C3)의 부피를 감소시킬 수 있다.
제2 코어(C2) 및 제3 코어(C3)의 부피가 감소되면, IM 인덕터의 전체적인 부피가 감소될 수 있다.
예를 들어, 페라이트로 구성된 코어에서의 최대 자속 밀도(Bmax)는, 코어의동작 온도와 페라이트 물질에 따라 다르지만, 일반적으로 0.4T 이하이다.
본 발명에 따른 IM 인덕터는, 코어에서 자속이 상쇄됨에 따라 코어 손실이 감소되고, 코어 손실이 감소된 만큼 권선의 턴수를 줄일 수 있다.
도 7는 및 도 8는 본 발명의 실시예에 따라 권선 방향이 반대인 2개의 인덕터를 포함하는 IM 인덕터를 설명하기 위한 도면이다.
도 7의 (a)는 제1 권선(W1)의 방향과 제2 권선(W2)의 방향이 반대인 경우의 IM 인덕터를 나타내는 회로도이다.
도 7의 (a)를 참조하면, 제1 인덕터(L1)의 일부와 제2 인덕터(L2)의 일부는, 자기 결합된다. 본 발명에서는 이를 IM 방식의 결합이라고 명명할 수 있다.
도 7의 (b)는 제1 권선(W1)의 방향과 제2 권선(W2)의 방향이 반대인 경우의 IM 인덕터의 세로 방향의 단면을 나타내는 단면도이다.
도 8은 제1 권선(W1)의 방향과 제2 권선(W2)의 방향이 반대이고, 인터리브 PFC 부스트 컨버터가 동작하는 경우, IM 인덕터의 코어에 발생하는 자속 밀도의 변화를 설명하기 위한 도면이다.
제1 권선(W1)에 전류가 흐르는 경우, 제1 내지 제3 코어(C3)에 전류의 방향에 대응하는 자속이 발생한다.
제1 코어(C1)에 발생하는 자속과 제2 코어(C2)에서 발생하는 자속은, 제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서 상쇄될 수 있다. 이에 따라, 제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서 최대 자속 밀도와 자속 밀도 변화량이 감소될 수 있다.
제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서의 자속 밀도 변화량이 감소됨에 따라, 제1 코어(C1)와 제2 코어(C2)의 사이의 영역에서의 코어 손실이 감소된다.
제2 권선(W2)에 전류가 흐르는 경우, 제2 내지 제4 코어(C4)에 자속이 발생한다.
제3 코어(C3)에 발생하는 자속과 제4 코어(C4)에서 발생하는 자속은, 제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서 상쇄될 수 있다. 이에 따라, 제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서 최대 자속 밀도와 자속 밀도 변화량이 감소될 수 있다.
제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서의 자속 밀도 변화량이 감소됨에 따라, 제3 코어(C3)와 제4 코어(C4)의 사이의 영역에서의 코어 손실이 감소된다.
제1 권선(W1)이 감긴 방향과, 제2 권선(W2)이 감긴 방향이 반대이므로, 제1 권선(W1)에 흐르는 전류의 방향과 제2 권선(W2)에 흐르는 전류의 방향은 반대이다.
제1 권선(W1)에 흐르는 전류의 방향과 제2 권선(W2)에 흐르는 전류의 방향이 반대이고, 제1 권선(W1)에는 전류가 감소하고, 제2 권선(W2)에는 전류가 증가하므로, 제2 코어(C2)와 제3 코어(C3) 사이의 최대 자속 밀도가 감소된다. 이 경우에, 제1 권선(W1)이 감긴 방향과, 제2 권선(W2)이 감긴 방향이 같은 경우보다, 자속 밀도 변화량은 상대적으로 증가한다.
최대 자속 밀도가 감소하면, 인덕터가 포화될 가능성이 낮아진다. 이에 따라, 제1 권선(W1)과 제2 권선(W2)의 턴수를 상대적으로 더 많이 줄일 수 있으나, 자속 밀도 변화량이 상대적으로 증가할 수 있다.
제2 코어(C2)와 제3 코어(C3) 사이의 최대 자속 밀도가 감소됨에 따라, 제2 코어(C2) 및 제3 코어(C3) 사이의 코어 손실이 감소된다.
또한, 제1 코어(C1)와 제4 코어(C4)의 일부에서 자속이 상쇄될 수 있다. 이에 따라 전체적인 코어 손실이 감소될 수 있다.
코어 손실이 감소되는 경우, 제2 코어(C2)에 감긴 제1 권선(W1)의 턴수와 제3 코어(C3)에 감긴 제2 권선(W2)의 턴수를 줄일 수 있다.
제2 코어(C2)에 감긴 제1 권선(W1)의 턴수와 제3 코어(C3)에 감긴 제2 권선(W2)의 턴수가 줄어드는 경우, 제1 권선(W1) 및 제2 권선(W2)으로 인한 전류 손실이 감소될 수 있다.
또한, 제2 코어(C2)에 감긴 제1 권선(W1)의 턴수와 제3 코어(C3)에 감긴 제2 권선(W2)의 턴수가 줄어드는 경우, 제2 코어(C2) 및 제3 코어(C3)의 부피를 감소시킬 수 있다.
제2 코어(C2) 및 제3 코어(C3)의 부피가 감소되면, IM 인덕터의 전체적인 부피가 감소될 수 있다.
IM 인덕터에 구비된 코어는, saturable core일 수 있다.
도 9은 본 발명의 실시예에 따라 I 코어를 더 포함하는 IM 인덕터를 설명하기 위한 블럭도이다.
IM 인덕터는, I 코어를 더 구비할 수 있다.
예를 들어, IM 인덕터는, 제2 코어(C2)와 제3 코어(C3) 사이에 배치되는 I 코어를 더 구비할 수 있다.
도 9의 (a)를 참조하면, I 코어는, 제2 코어(C2)와 제3 코어(C3) 사이에 적층될 수 있다.
제2 코어(C2)의 상단과 제3 코어(C3)의 상단이 마주보도록, 제2 코어(C2)와 제3 코어(C3)가 적층되는 경우, 제2 코어(C2)의 상단과 제3 코어(C3)의 상단이 I 코어의 상하로 배치될 수 있다.
이 경우, I 코어와 제2 코어(C2)의 중심부(112) 사이에 공극이 형성될 수 있다.
또한, I 코어와 제3 코어(C3)의 중심부(112) 사이에 공극이 형성될 수 있다.
도 9의 (b)를 참조하면, 제1 코어(C1)의 하단은 제2 코어(C2)의 상단에 배치되고, 제2 코어(C2)의 하단은, 제3 코어(C3)의 상단에 배치될 수 있다.
이 경우, 제1 코어(C1)의 상단에 I 코어가 배치될 수 있다.
본 발명의 실시예에서 제1 내지 제4 코어(C4)는, 상하로 적층되면 족한 것이고, 각 코어가 배치되는 방향에는 한정을 두지 않는다.
이에 따라, IM 인덕터의 코어는 다양한 형태로 적층될 수 있다.
또한, 본 발명의 실시예에서 제1 내지 제4 코어(C4)의 적층 순서는, 달라질 수 있다. 예를 들어, 제1 코어(C1)와 제3 코어(C3)가 상호 적층되고, 제 2코어와 제 4 코어가 상호 적층될 수도 있다.
이에 따라, IM 인덕터의 코어는 다양한 순서로 적층될 수 있다.
도 10는 본 발명의 실시예에 따라 공극이 외측부(113)에 구비되는 IM 인덕터를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른, IM 인덕터는, 외측부(113)에 대응하는 영역에 공극을 구비할 수도 있다.
예를 들어, IM 인덕터는, 제1 코어(C1)의 외측부(113)와, 제2 코어(C2)의 베이스부(111) 사이에 제1 공극(G1)을 구비할 수 있다.
예를 들어, IM 인덕터는, 제2 코어(C2)의 외측부(113)와, 제3 코어(C3)의 외측부(113) 사이에 제2 공극(G2)을 구비할 수 있다.
예를 들어, IM 인덕터는, 제4 코어(C4)의 외측부(113)와 제3 코어(C3)의 베이스부(111) 사이에 제3 공극(G3)을 구비할 수 있다.
도 10의 실시예에서, IM 인덕터는, 제2 코어(C2)의 외측부(113)와, 제3 코어(C3)의 외측부(113) 사이에 제2 공극(G2)을 구비하고, 제1 코어(C1)의 중심부(112)와, 제2 코어(C2)의 베이스부(111) 사이에 제1 공극(G1)을 구비하고, 제4 코어(C4)의 중심부(112)와 제3 코어(C3)의 베이스부(111) 사이에 제3 공극(G3)을 구비한다.
본 발명에 따른, 인터리브 PFC 부스트 컨버터는, 인터리브(Interleaved) PFC(Power Factor Correction) 인덕터 단에, IM 인덕터를 구비할 수 있다.
이에 따라, 2개의 독립된 인덕터를 사용하는 종래의 경우보다, 코어에서의 자속 손실이 감소되고, 므로, 인덕터의 부피를 줄일 수 있다.
IM 인덕터는 각 코어에 흐르는 자속을 상쇄시킴으로써 최대 자속 밀도나 자속 밀도 변화량을 감소시킬 수 있다. 이에 따라, 코어 손실이 감소될 수 있다.
IM 인덕터는 직렬 인덕터를 사용함으로써 일부 권선에서 Coupled inductor 효과가 발생할 수 있다. 이에 따라, 각 권선의 턴수를 감소시킬 수 있고, 권선으로 인한 전류 손실을 감소시킬 수 있다.
IM 인덕터는, 종래의 인덕터에 비하여, 권선의 턴수를 줄일 수 있고, 코어 손실을 감소시킬 수 있어, 전체적인 효율이 향상될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
L1 : 제1 인덕터
L2 : 제2 인덕터
C1 : 제1 코어
C2 : 제2 코어
C3 : 제3 코어
C4 : 제4 코어
W1 : 제1 권선
W2 : 제2 권선
G1 : 제1 공극
G2 : 제2 공극
G3 : 제3 공극
111 : 베이스부
112 : 중심부
113 : 외측부

Claims (10)

  1. 제1 인덕터 및 제2 인덕터를 포함하고,
    상기 제1 인덕터는,
    상하로 적층되는 제1 코어 및 제2 코어; 및
    상기 제1 코어 및 제2 코어에 감기는 제1 권선을 구비하고,
    상기 제2 인덕터는,
    상하로 적층되는 제3 코어 및 제4 코어; 및
    상기 제3 코어 및 제4 코어에 감기는 제2 권선을 구비하고,
    상기 제1 인덕터와 제2 인덕터는, 상하로 적층되는 IM(Integrated Magnetics) 인덕터.
  2. 제1항에 있어서,
    상기 제1 내지 제4 코어 각각은,
    하단에 배치되는 베이스부,
    상기 베이스부의 상단에 배치되는 중심부, 및
    상기 베이스부의 상단에 배치되고 상기 중심부의 좌우에 배치되는 외측부를 구비하는 페라이트(Ferrite) 코어이고,
    상기 중심부에 상기 제1 권선 또는 제2 권선이 감기는 IM 인덕터.
  3. 제2항에 있어서,
    상기 제1 내지 제4 코어는,
    EER 코어, PQ 코어, POT 코어, 및 EE 코어 중 하나인 IM 인덕터.
  4. 제2항에 있어서,
    상기 제1 코어의 중심부 및 외측부 상단에, 상기 제2 코어의 베이스부 하단이 배치되고,
    상기 제4 코어의 중심부 및 외측부 상단에, 상기 제3 코어의 베이스부 하단이 배치되고,
    상기 제2 코어의 중심부 및 외측부 상단과 상기 제3 코어의 중심부 및 외측부 상단이 연결되는 IM 인덕터.
  5. 제4항에 있어서,
    상기 제2 코어와 상기 제3 코어 사이에 배치되는 I 코어를 더 구비하는 IM 인덕터.
  6. 제4항에 있어서,
    상기 제1 코어의 중심부와, 상기 제2 코어의 베이스부 사이에 제1 공극을 구비하고,
    상기 제2 코어의 중심부와, 상기 제3 코어의 중심부 사이에 제2 공극을 구비하고,
    상기 제4 코어의 중심부와 상기 제3 코어의 베이스부 사이에 제3 공극을 구비하는 IM 인덕터.
  7. 제4항에 있어서,
    상기 제1 코어의 외측부와, 상기 제2 코어의 베이스부 사이에 제1 공극을 구비하고,
    상기 제2 코어의 외측부와, 상기 제3 코어의 외측부 사이에 제2 공극을 구비하고,
    상기 제4 코어의 외측부와 상기 제3 코어의 베이스부 사이에 제3 공극을 구비하는 IM 인덕터.
  8. 제1항에 있어서,
    상기 제1 권선이 상기 제1 코어 및 제2 코어에 감기는 방향은,
    상기 제2 권선이 상기 제3 코어 및 제4 코어에 감기는 방향과 반대인 IM 인덕터.
  9. 제1항에 있어서,
    상기 제1 권선이 상기 제1 코어 및 제2 코어에 감기는 방향은,
    상기 제2 권선이 상기 제3 코어 및 제4 코어에 감기는 방향과 같은 IM 인덕터.
  10. 제1항에 있어서,
    인터리브(Interleaved) PFC(Power Factor Correction) 인덕터 단에,
    상기 IM 인덕터를 구비하는 인터리브 PFC 부스트 컨버터.


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