KR20190010058A - 유기발광 표시장치와 그의 구동방법 - Google Patents

유기발광 표시장치와 그의 구동방법 Download PDF

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Abstract

본 발명은 유기발광 표시장치의 제조시 공정 편차로 인한 스토리지 커패시터의 용량 차이에 의해 화소마다 구동 트랜지스터의 게이트 전압이 달라지는 것을 최소화할 수 있는 유기발광 표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 유기발광 표시장치는 제1 스캔 라인, 발광 제어 라인. 제1 스캔 라인 및 발광 제어 라인과 교차하는 데이터 라인, 유기발광 다이오드, 게이트 전극, 소스 전극, 및 유기발광 다이오드에 접속된 드레인 전극을 포함하는 구동 트랜지스터, 제1 스캔 라인의 제1 스캔 신호에 의해 턴-온되어 데이터 라인을 구동 트랜지스터의 게이트 전극에 접속하는 제1 트랜지스터, 발광 제어 라인의 발광 제어 신호에 의해 턴-온되어 제1 전원전압 라인을 구동 트랜지스터의 소스 전극에 접속하는 제2 트랜지스터, 제1 전원전압 라인과 상기 구동 트랜지스터의 게이트 전극 사이에 형성된 제1 커패시터, 및 발광 제어 라인과 구동 트랜지스터의 게이트 전극 사이에 형성된 제2 커패시터를 구비한다.

Description

유기발광 표시장치와 그의 구동방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 유기발광 표시장치와 그의 구동방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 표시장치가 활용되고 있다. 이들 중에서 유기발광 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다.
유기발광 표시장치는 데이터 라인들, 스캔 라인들, 데이터 라인들과 스캔 라인들의 교차부들에 형성된 화소들을 구비하는 표시패널, 스캔 라인들에 스캔 신호들을 공급하는 스캔 구동부, 및 데이터 라인들에 데이터전압들을 공급하는 데이터 구동부를 포함한다. 화소들 각각은 유기발광다이오드(organic light emitting diode), 게이트 전극의 전압에 따라 유기발광다이오드에 공급되는 전류의 양을 조절하는 구동 트랜지스터(transistor), 스캔 라인의 스캔 신호에 응답하여 데이터라인의 데이터전압을 구동 트랜지스터의 게이트 전극에 공급하는 스캔 트랜지스터, 및 구동 트랜지스터의 게이트 전극의 전압을 소정의 기간 동안 유지하기 위한 스토리지 커패시터를 포함한다.
구동 트랜지스터의 문턱전압(threshold voltage)은 유기발광 표시장치의 제조시의 공정 편차 또는 장기간 구동으로 인한 구동 트랜지스터의 열화 등의 원인으로 인하여 화소마다 달라질 수 있다. 즉, 화소들에 동일한 데이터전압을 인가하는 경우 유기발광다이오드에 공급되는 전류는 동일하여야 하나, 화소들 사이의 구동 트랜지스터의 문턱전압의 차이로 인하여 화소들에 동일한 데이터전압을 인가하더라도 유기발광다이오드에 공급되는 전류가 화소마다 달라질 수 있다. 이를 해결하기 위해, 화소들 각각은 구동 트랜지스터의 문턱전압을 보상하기 위해 복수의 트랜지스터들과 발광 제어 라인들을 더 포함할 수 있다.
하지만, 이러한 복수의 트랜지스터들과 발광 제어 라인들에 의해 화소들 각각의 복잡도는 높아질 수 있으며, 이로 인해 스캔 라인과 구동 트랜지스터의 게이트 전극 사이에 원하지 않는 기생 용량(parasitic capacitance)이 형성될 수 있다. 이 경우, 스캔 라인에 인가되는 스캔 신호의 전압 변화량이 기생 용량에 의해 구동 트랜지스터의 게이트 전극에 반영될 수 있다. 기생 용량에 의해 구동 트랜지스터의 게이트 전극에 반영된 스캔 신호의 전압 변화량은 킥백 전압(kickback voltage)으로 정의될 수 있다. 구동 트랜지스터의 게이트 전극에 구동 트랜지스터의 문턱전압을 샘플링한 후에, 구동 트랜지스터의 게이트 전극이 킥백 전압에 의해 영향을 받는 경우, 구동 트랜지스터의 게이트 전극에 샘플링된 문턱전압은 왜곡될 수 있다.
한편, 스토리지 커패시터의 용량은 유기발광 표시장치의 제조시의 공정 편차로 인해 화소마다 달라질 수 있으며, 구동 트랜지스터의 게이트 전극에 인가되는 킥백 전압은 스토리지 커패시터의 용량에 따라 달라질 수 있다. 예를 들어, 스토리지 커패시터의 용량이 원래 의도했던 설계 용량보다 크다면, 구동 트랜지스터의 게이트 전극에 인가되는 킥백 전압의 크기는 작아질 수 있다. 또한, 스토리지 커패시터의 용량이 원래 의도했던 설계 용량보다 작다면, 구동 트랜지스터의 게이트 전극에 인가되는 킥백 전압의 크기는 커질 수 있다.
이상에서 살펴본 바와 같이, 유기발광 표시장치의 제조시의 공정 편차로 인한 스토리지 커패시터의 용량이 달라지므로, 화소마다 기생 용량에 의해 구동 트랜지스터의 게이트 전극에 인가되는 킥백 전압의 크기가 달라질 수 있다. 따라서, 구동 트랜지스터의 게이트 전극에 샘플링된 문턱전압의 왜곡으로 인한 영향을 최소화할 수 있는 방법이 필요하다.
본 발명은 유기발광 표시장치의 제조시 공정 편차로 인한 스토리지 커패시터의 용량 차이에 의해 화소마다 구동 트랜지스터의 게이트 전압이 달라지는 것을 최소화할 수 있는 유기발광 표시장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 유기발광 표시장치는 제1 스캔 라인, 발광 제어 라인. 제1 스캔 라인 및 발광 제어 라인과 교차하는 데이터 라인, 유기발광 다이오드, 게이트 전극, 소스 전극, 및 유기발광 다이오드에 접속된 드레인 전극을 포함하는 구동 트랜지스터, 제1 스캔 라인의 제1 스캔 신호에 의해 턴-온되어 데이터 라인을 구동 트랜지스터의 게이트 전극에 접속하는 제1 트랜지스터, 발광 제어 라인의 발광 제어 신호에 의해 턴-온되어 제1 전원전압 라인을 구동 트랜지스터의 소스 전극에 접속하는 제2 트랜지스터, 제1 전원전압 라인과 상기 구동 트랜지스터의 게이트 전극 사이에 형성된 제1 커패시터, 및 발광 제어 라인과 구동 트랜지스터의 게이트 전극 사이에 형성된 제2 커패시터를 구비한다.
본 발명의 일 실시예에 따른 유기발광 표시장치의 구동방법은 구동 트랜지스터의 게이트 전극에 초기화 라인의 초기화 전압을 공급하는 단계, 구동 트랜지스터의 제1 전극에 데이터 라인의 데이터 전압을 공급하고 구동 트랜지스터의 게이트 전극에 구동 트랜지스터의 문턱전압을 샘플링하는 단계, 구동 트랜지스터의 게이트 전극과 스캔 라인 사이에 형성된 기생 커패시터로 인한 구동 트랜지스터의 게이트 전극의 전압 변화량을 구동 트랜지스터의 게이트 전극과 발광 제어 라인 사이에 형성된 제2 커패시터에 의해 보상하는 단계, 및 구동 트랜지스터의 게이트 전극의 전압에 따라 유기발광 다이오드를 발광하는 단계를 포함한다.
본 발명의 실시예에 따르면, 제2 기간 동안 구동 트랜지스터의 게이트 전극에 문턱전압을 샘플링한 후에 기생 커패시터로 인한 구동 트랜지스터의 게이트 전극의 전압 상승분을 제2 커패시터로 인한 구동 트랜지스터의 게이트 전극의 전압 하강분에 의해 보상할 수 있다. 따라서, 본 발명의 실시예는 기생 커패시터로 인해 구동 트랜지스터의 드레인-소스간 전류가 달라지는 것을 줄일 수 있다.
또한, 본 발명의 실시예에 따르면, 구동 트랜지스터의 게이트 전극이 게이트 금속 패턴과 데이터 금속 패턴을 포함하며, 데이터 금속 패턴과 제1 트랜지스터의 게이트 전극이 인접하게 배치됨으로써 제1 기생 커패시터가 형성되고, 데이터 금속 패턴과 제k 스캔 라인의 중첩 영역에는 제2 기생 커패시터가 형성되며, 데이터 금속 패턴과 제k 발광 라인의 중첩 영역에는 제2 커패시터가 형성된다. 그 결과, 본 발명의 실시예는 제k 스캔 라인의 전압이 변화하는 경우 기생 커패시터로 인한 구동 트랜지스터의 게이트 전극의 전압 변화량을 제k 발광 라인의 전압이 변화하는 경우 제2 커패시터로 인한 구동 트랜지스터의 게이트 전극의 전압 변화량에 의해 상쇄시킬 수 있다.
본 발명의 실시예에 따르면, 유기발광 표시장치의 제조시 공정 편차로 인해 제1 커패시터의 용량 차이가 발생하더라도, 제2 커패시터에 의해 제k 발광 라인의 전압 변화량을 반영함으로써 기생 커패시터에 의한 구동 트랜지스터의 게이트 전압 변화량을 상쇄시킬 수 있다. 그 결과, 본 발명의 실시예는 유기발광 표시장치의 제조시 공정 편차로 인한 제1 커패시터의 용량 차이에 의해 화소마다 구동 트랜지스터의 게이트 전압이 달라지는 것을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치를 보여주는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 유기발광 표시장치를 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 화소를 상세히 보여주는 회로도이다.
도 4는 도 3에 도시된 제k-1 스캔 라인에 인가되는 제k-1 스캔 신호, 제k 스캔 라인에 인가되는 제k 스캔 신호, 제k 발광 제어 라인에 인가되는 제k 발광 제어 신호, 및 구동 트랜지스터의 게이트 전압을 보여주는 파형도이다.
도 5는 본 발명의 실시예에 따른 화소의 구동방법을 보여주는 흐름도이다.
도 6a 내지 도 6d는 도 4의 제1 내지 제4 기간들 동안 도 3의 화소의 동작을 보여주는 회로도들이다.
도 7은 도 3에 도시된 구동 트랜지스터, 제1 트랜지스터, 제1 커패시터, 제2 커패시터, 및 기생 커패시터를 상세히 보여주는 평면도이다.
도 8은 도 7의 A-A'의 단면도이다.
도 9는 제2 커패시터의 유무와 제1 커패시터의 용량에 따른 구동 트랜지스터의 게이트 전압을 보여주는 파형도들이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 유기발광 표시장치를 보여주는 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치는 표시패널(10), 데이터 구동부(20), 타이밍 제어부(50), 소스 연성필름(61), 및 회로보드(62)를 포함한다.
표시패널(10)은 제1 기판(11)과 제2 기판(12)을 포함한다. 제1 기판(11)은 유리 기판(glass substrate) 또는 플라스틱 필름(plastic film)일 수 있다. 제1 기판(11) 상에는 도 2와 같이 박막 트랜지스터층(11a), 발광 소자층(11b), 및 봉지층(11c)이 형성될 수 있으며,
제2 기판(112)은 플라스틱 필름, 유리 기판, 또는 봉지 필름(배리어 필름)일 수 있다.
데이터 구동부(20)는 소스 드라이브 IC(integrated circuit)와 같이 칩 형태로 형성되어 소스 연성필름(61) 상에 실장될 수 있다. 소스 연성필름(61)은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 소스 연성필름(61)은 휘어지거나 구부러질 수 있다. 소스 연성필름(61)은 제1 기판(11)과 회로보드(62)에 부착될 수 있다. 연성필름(61)은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 제1 기판(11)상에 부착될 수 있다.
도 1에서는 데이터 구동부(20)가 하나의 소스 드라이브 IC를 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 데이터 구동부(20)는 복수의 소스 드라이브 IC(21)들을 포함할 수 있다. 이 경우, 각 소스 드라이브 IC(21)는 각 소스 연성 필름(61) 상에 실장되어 표시패널(10)의 하부 기판(11)과 회로 보드(62)에 부착될 수 있다.
타이밍 제어부(50)는 칩 형태로 형성되어 회로보드(62) 상에 실장될 수 있다. 또한, 전원 공급부가 회로보드(62) 상에 실장될 수 있다. 회로보드(62)는 연성 인쇄회로보드(flexible printed circuit board) 또는 회로보드(prinited circuit board)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 유기발광 표시장치를 보여주는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치는 표시패널(10), 데이터 구동부(20), 타이밍 제어부(50)뿐만 아니라, 스캔 구동부(30)와 발광 제어 구동부(40)를 더 포함한다.
표시패널(10)은 표시영역(AA)과 표시영역(AA)의 주변에 마련된 비표시영역(NDA)을 포함한다. 표시영역(AA)은 화소(P)들이 마련되어 화상을 표시하는 영역이다. 표시패널(10)에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 스캔 라인들(S1~Sn, n은 2 이상의 양의 정수), 및 발광 제어 라인들(E1~En)이 형성된다. 데이터 라인들(D1~Dm)은 스캔 라인들(S1~Sn)과 발광 제어 라인들(E1~En)과 교차되도록 형성될 수 있다. 스캔라인들(S1~Sn)과 발광 제어 라인들(E1~En)은 서로 나란하게 형성될 수 있다.
표시패널(10)의 화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나, 스캔 라인들(S1~Sn) 중 어느 두 개, 및 발광 제어 라인들(E1~En) 중 어느 하나에 접속될 수 있다. 표시패널(10)의 화소(P)들 각각은 구동 트랜지스터(transistor), 스캔 라인들의 스캔 신호들과 발광 제어 라인의 발광 제어 신호에 의해 제어되는 복수의 스위칭 트랜지스터들, 유기발광다이오드(organic light emitting diode), 및 복수의 커패시터(capacitor)들을 포함할 수 있다. 화소(P)에 대한 자세한 설명은 도 3을 결부하여 후술한다.
데이터 구동부(20)는 데이터 라인들(D1~Dm)에 접속되어 데이터 전압들을 공급한다. 데이터 구동부(20)는 타이밍 제어부(50)로부터 디지털 비디오 데이터(DATA)와 소스 타이밍 제어신호(DCS)를 입력받는다. 데이터 구동부(20)는 소스 타이밍 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 데이터전압들로 변환하여 데이터라인들(D1~Dm)에 공급한다.
스캔 구동부(30)는 스캔 라인들(S1~Sn)에 접속되어 스캔 신호들을 공급한다. 스캔 구동부(30)는 타이밍 제어부(50)로부터 입력되는 스캔 타이밍 제어신호(SCS)에 따라 스캔 라인들(S1~Sn)에 스캔 신호들을 순차적으로 공급한다.
발광 제어 구동부(40)는 발광 제어 라인들(E1~En)에 접속되어 발광 제어 신호들을 공급한다. 구체적으로, 발광 제어 구동부(40)는 타이밍 제어부(50)로부터 입력되는 발광 타이밍 제어신호(ECS)에 따라 발광 제어 라인들(E1~En)에 발광 제어 신호들을 공급한다.
타이밍 제어부(50)는 외부로부터 디지털 비디오 데이터(DATA)를 입력받는다. 타이밍 제어부(50)는 데이터 구동부(20), 스캔 구동부(30), 및 발광 제어 구동부(40)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 데이터 구동부(20)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DCS, 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호(SCS), 및 발광 제어 구동부(40)의 동작 타이밍을 제어하기 위한 발광 타이밍 제어신호(ECS)를 포함한다.
타이밍 제어부(50)는 디지털 비디오 데이터(DATA)와 데이터 타이밍 제어신호(DCS)를 데이터 구동부(20)로 출력한다. 타이밍 제어부(50)는 스캔 타이밍 제어신호(SCS)를 스캔 구동부(30)로 출력한다. 타이밍 제어부(50)는 초기화 타이밍 제어신호(SENCS)를 초기화 구동부(40)로 출력한다.
도 3은 본 발명의 일 실시예에 따른 화소를 상세히 보여주는 회로도이다.
도 3을 참조하면, 화소(P)는 구동 트랜지스터(transistor)(DT), 유기발광다이오드(Organic Light Emitting Diode, OLED), 스위치 소자들, 제1 커패시터(capacitor)(C1), 및 제2 커패시터(C2) 등을 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
화소(P)는 제k-1(k는 2≤k≤n+1을 만족하는 양의 정수) 스캔 라인(Sk-1), 제k 스캔 라인(Sk), 제k 발광 제어 라인(Ek), 및 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터 라인(Dj)에 접속된다. 또한, 화소(P)는 제1 전원전압(ELVSS)이 공급되는 제1 전원전압 라인(VSSL), 초기화 전압(Vini)이 공급되는 초기화 전압선(VIL), 및 제2 전원전압(ELVDD)이 공급되는 제2 전원전압 라인(VDDL)에 접속된다.
구동 트랜지스터(DT)는 게이트 전극(DG)의 전압에 따라 드레인-소스간 전류(Ids)를 제어한다. 구동 트랜지스터(DT)의 채널을 통해 흐르는 드레인-소스간 전류(Ids)는 수학식 1과 같이 구동 트랜지스터(DT)의 게이트-소스 간의 전압과 문턱전압(threshold voltage) 간의 차이의 제곱에 비례한다.
Figure pat00001
유기발광다이오드(OLED)는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 따라 발광한다. 유기발광다이오드(OLED)의 발광량은 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)에 비례할 수 있다. 유기발광다이오드(OLED)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제5 트랜지스터(ST5)의 제2 전극에 접속되며, 캐소드 전극은 저전위 전압선(VSSL)에 접속된다.
제1 트랜지스터(ST1)는 제k 스캔 라인(Sk)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 소스 전극(DS)과 제j 데이터 라인(Dj)을 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 제j 데이터 라인(Dj)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극(DS)에 접속된다.
제2 트랜지스터(ST2)는 제k 발광 제어 라인(Ek)의 발광 제어 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 소스 전극(DS)과 제2 전원전압 라인(VDDL)을 접속시킨다. 제2 트랜지스터(ST)의 게이트 전극은 제k 발광 제어 라인(Ek)에 접속되고, 제1 전극은 제2 전원전압 라인(VDDL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극(DS)에 접속된다.
제3 트랜지스터(ST3)는 제k 스캔 라인(Sk)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극(DG)과 드레인 전극(DD)을 접속시킨다. 즉, 제3 트랜지스터(ST3)가 턴-온되는 경우, 구동 트랜지스터(DT)의 게이트 전극(DG)과 드레인 전극(DD)가 접속되므로, 구동 트랜지스터(DT)는 다이오드(diode)로 구동한다. 제3 트랜지스터(ST3)의 게이트 전극은 제k 스캔 라인(Sk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 드레인 전극(DD)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 게이트 전극(DG)에 접속된다.
제4 트랜지스터(ST4)는 제k-1 스캔 라인(Sk-1)의 스캔 신호에 의해 턴-온되어 유기발광다이오드(OLED)의 애노드 전극과 초기화 전압 라인(VIL)을 접속한다. 이로 인해, 유기발광다이오드(OLED)의 애노드 전극은 초기화 전압(Vini)으로 방전e될 수 있다. 제4 트랜지스터(ST4)의 게이트 전극은 제k-1 스캔 라인(Sk-1)에 접속되고, 제1 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속된다.
제5 트랜지스터(ST5)는 구동 트랜지스터(DT)의 드레인 전극(DD)과 유기발광다이오드(OLED)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(ST5)는 제k 발광 제어 라인(Ek)의 발광 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 드레인 전극(DD)과 유기발광다이오드(OLED)의 애노드 전극을 접속한다. 제5 트랜지스터(ST5)의 게이트 전극은 제k 발광 라인(EMLk)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 드레인 전극(DD)에 접속되며, 제2 전극은 유기발광다이오드(OLED)의 애노드 전극에 접속된다. 제2 및 제5 트랜지스터(T2, T5)가 턴-온되는 경우, 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)가 유기발광다이오드(OLED)에 공급된다.
제6 트랜지스터(ST6)는 제k-1 스캔 라인(Sk-1)의 스캔 신호에 의해 턴-온되어 구동 트랜지스터(DT)의 게이트 전극(DG)을 초기화 전압 라인(VIL)에 접속한다. 제4 트랜지스터(ST4)의 게이트 전극은 제k-1 스캔 라인(Sk-1)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극(DG)에 접속되며, 제2 전극은 초기화 전압 라인(VIL)에 접속된다.
제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극(DG)과 제2 전원전압 라인(VDDL) 사이에 형성되어 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압을 소정의 기간 동안 유지시킨다. 제1 커패시터(C1)의 일측 전극은 구동 트랜지스터(DT)의 게이트 전극(DG)에 접속되고, 타측 전극은 제2 전원전압 라인(VDDL)에 접속된다.
제2 커패시터(C2)는 구동 트랜지스터(DT)의 게이트 전극(DG)과 제k 발광 제어 라인(Ek) 사이에 형성될 수 있다. 제2 커패시터(C2)의 일 측 전극은 구동 트랜지스터(DT)의 게이트 전극(DG)에 접속되고, 타측 전극은 제k 발광 제어 라인(Ek)에 접속된다.
또한, 기생 커패시터(parasitic capacitance, Cp)가 구동 트랜지스터(DT)의 게이트 전극(DG)과 제k 스캔 라인(Sk) 사이에 형성될 수 있다.
제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 3에서는 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다. 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 N 타입 MOSFET으로 형성되는 경우, N 타입 MOSFET의 특성에 맞도록 도 5의 타이밍 도는 수정되어야 할 것이다.
제1 전원전압(EVSS), 제2 전원전압(ELVDD), 초기화 전압(Vini)은 구동 트랜지스터(DT)의 특성, 유기발광다이오드(OLED)의 특성 등을 고려하여 설정될 수 있다. 이때, 초기화 전압(Vini)은 초기화 전압(Vini)과 화소(P)들에 공급되는 데이터 전압(Vdata) 간의 차가 화소(P)들 각각의 구동 트랜지스터(DT)의 문턱전압보다 크도록 설정될 수 있다.
도 4는 도 3에 도시된 제k-1 스캔 라인에 인가되는 제k-1 스캔 신호, 제k 스캔 라인에 인가되는 제k 스캔 신호, 제k 발광 제어 라인에 인가되는 제k 발광 제어 신호, 및 구동 트랜지스터의 게이트 전압을 보여주는 파형도이다.
도 4를 참조하면, 제k-1 스캔 신호(SCANk-1)는 제6 트랜지스터(ST6)를 제어하기 위한 신호이고, 제k 스캔 신호(SCANk)는 제1, 제3 및 제4 트랜지스터들(ST1, ST3, ST4)을 제어하기 위한 신호이며, 제k 발광 제어 신호(EMk)는 제2 및 제5 트랜지스터들(ST2, ST5)을 제어하기 위한 신호이다. 스캔 신호들과 발광 신호들 각각은 1 프레임 기간을 주기로 발생할 수 있다.
1 프레임 기간은 제1 내지 제4 기간들(t1~t4)로 구분될 수 있다. 제1 기간(t1)은 구동 트랜지스터(DT)의 게이트 전극(DG)을 초기화하는 기간이고, 제2 기간(t2)은 유기발광다이오드(OLED)의 애노드 전극을 초기화하고 구동 트랜지스터(DT)의 소스 전극(DS)에 데이터 전압을 공급하며 구동 트랜지스터(DT)의 게이트 전극(DG)에 문턱전압을 샘플링하는 기간이며, 제3 기간(t3)은 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 상승분을 제2 커패시터(C2)에 의해 제거하는 기간이고, 제4 기간(t4)은 유기발광다이오드(OLED)를 발광하는 기간이다.
제k-1 스캔 신호(SCANk-1)는 제1 기간(t1) 동안 게이트 온 전압(Von)으로 발생하고, 제k 스캔 신호(SCANk)는 제2 기간(t2) 동안 게이트 온 전압(Von)으로 발생한다. 제k 발광 신호(EMk)는 제4 기간(t4) 동안 게이트 온 전압(Von)으로 발생한다. 제k 발광 신호(EMk)는 발광 제어 구동부(40)의 설계에 따라 폴링 에지(falling edge)에서 두 번에 걸쳐 하강할 수 있다.
도 5에서는 제1 및 제2 기간들(t1, t2) 각각이 1 수평 기간(1H)인 것으로 예시하였으나, 이에 한정되지 않으며 사전 실험을 통해 미리 적절하게 결정될 수 있다. 1 수평 기간(1H)은 표시패널(10)의 어느 스캔 라인에 접속된 화소(P)들 각각에 데이터 전압이 공급되는 1 수평 라인 스캔 기간을 지시한다. 데이터 전압들은 스캔 신호들에 동기화하여 데이터 라인들(D1~Dm)에 공급된다.
게이트 온 전압(Von)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-온시킬 수 있는 턴-온 전압에 해당한다. 게이트 오프 전압(Voff)은 제1 내지 제6 트랜지스터(ST1, ST2, ST3, ST4, ST5, ST6) 각각을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다.
도 5는 본 발명의 실시예에 따른 화소의 구동방법을 보여주는 흐름도이다. 도 6a 내지 도 6d는 도 4의 제1 내지 제4 기간들 동안 도 3의 화소의 동작을 보여주는 회로도들이다.
이하에서, 도 5, 도 6a 내지 도 6d를 결부하여 제1 내지 제4 기간들(t1~t4) 동안 화소(P)의 동작을 상세히 설명한다.
첫 번째로, 제1 기간(t1) 동안 화소(P)에는 도 5와 같이 제k-1 스캔 라인(Sk-1)을 통해 게이트 온 전압(Von)을 갖는 제k-1 스캔 신호(SCANk-1)가 공급된다. 제1 기간(t1) 동안 도 6a와 같이 제6 트랜지스터(ST6)는 게이트 온 전압(Von)을 갖는 제k-1 스캔 신호(SCANk-1)에 의해 턴-온된다.
제6 트랜지스터(ST6)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)은 초기화 전압(Vini)으로 초기화된다. 제4 트랜지스터(ST4)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)은 초기화 전압(Vini)으로 초기화된다. (도 5의 S101)
두 번째로, 제2 기간(t2) 동안 화소(P)에는 도 5와 같이 제k 스캔 라인(Sk)을 통해 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)가 공급된다. 제2 기간(t2) 동안 도 6b와 같이 제1, 제3 및 제4 트랜지스터들(ST1, ST3, ST4) 각각은 게이트 온 전압(Von)을 갖는 제k 스캔 신호(SCANk)에 의해 턴-온된다.
제1 트랜지스터(ST1)의 턴-온으로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)이 드레인 전극(DD)과 접속되므로, 구동 트랜지스터(DT)는 다이오드로 구동한다. 제3 트랜지스터(ST3)의 턴-온으로 인해, 구동 트랜지스터(DT)의 소스 전극(DS)에는 데이터 전압(Vdata)이 공급된다. 이때, 구동 트랜지스터(DT)의 게이트 전극(DG)과 소스 전극(DS) 간의 전압 차(Vgs=Vini-Vdata)가 문턱전압(Vth)보다 크기 때문에, 구동 트랜지스터(DT)는 게이트 전극과 소스 전극 간의 전압 차(Vgs)가 문턱전압(Vth)에 도달할 때까지 전류패스를 형성하게 된다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압은 제2 기간(t2) 동안 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)을 합한 전압(Vdata+Vth)까지 상승한다. 도 6와 같이 구동 트랜지스터(DT)가 P 타입 MOSFET으로 형성되는 경우, 문턱전압(Vth)은 네거티브 값으로 설정될 수 있다.
또한, 제4 트랜지스터(ST4)의 턴-온으로 인해, 유기발광다이오드(OLED)의 애노드 전극은 초기화 전압(Vini)으로 초기화된다. (도 5의 S102)
세 번째로, 제3 기간(t3) 동안 화소(P)에는 도 5와 같이 게이트 온 전압(Von)을 갖는 신호가 공급되지 않는다. 제3 기간(t3) 동안 도 6c와 같이 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)은 턴-오프된다.
한편, 제3 기간(t3)의 시점에 제k 스캔 신호(SCANk)가 게이트 온 전압(Von)에서 게이트 오프 전압(Voff)으로 상승한다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)과 제k 스캔 라인(Sk) 사이에 형성된 기생 커패시터(Cp)에 의해 제k 스캔 신호(SCANk)의 전압 변화량이 구동 트랜지스터(DT)의 게이트 전극(DG)에 반영될 수 있다. 제k 스캔 신호(SCANk)가 게이트 온 전압(Von)에서 게이트 온 전압(Voff)으로 상승할 때, 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 상승분(ΔV1)은 킥백 전압(kickback voltage)으로 정의될 수 있다.
제3 기간(t3)의 종점에 제k 발광 신호(EMk)가 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 하강한다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)과 제k 발광 라인(Ek) 사이에 형성된 제2 커패시터(C2)에 의해 제k 발광 신호(ENk)의 전압 변화량이 구동 트랜지스터(DT)의 게이트 전극(DG)에 반영될 수 있다. 제k 발광 신호(EMk)가 게이트 오프 전압(Voff)에서 게이트 온 전압(Von)으로 하강할 때, 제2 커패시터(C2)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 하강분(ΔV2)에 의해 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압은 낮아질 수 있다. 따라서, 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 상승분(ΔV1)은 제2 커패시터(C2)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 하강분(ΔV2)에 의해 보상될 수 있다. (도 5의 S103)
네 번째로, 제4 기간(t4) 동안 화소(P)에는 도 5와 같이 게이트 온 전압(Von)을 제k 발광 신호(EMk)가 공급된다. 제4 기간(t4) 동안 도 6d와 같이 제2 및 제5 트랜지스터들(ST2, ST5) 각각은 게이트 온 전압(Von)을 갖는 제k 발광 신호(EMk)에 의해 턴-온된다.
제2 트랜지스터(ST2)의 턴-온으로 인해, 구동 트랜지스터(DT)의 소스 전극(DS)은 제1 전원전압 라인(VDDL)에 접속된다. 제5 트랜지스터(ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)의 드레인 전극(DD)은 유기발광다이오드(OLED)의 애노드 전극에 접속된다.
결국, 제2 및 제5 트랜지스터들(ST2, ST5)의 턴-온으로 인해, 구동 트랜지스터(DT)는 게이트 전극(DG)의 전압에 따라 드레인-소스간 전류(Ids)를 유기발광다이오드(OLED)에 공급한다. 이때, 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압은 "Vdata+Vth+ΔV1-ΔV2"일 수 있으며, 이로 인해 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 수학식 2와 같이 정의될 수 있다.
Figure pat00002
수학식 2에서, k'는 구동 트랜지스터(DT)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vth는 구동 트랜지스터(DT)의 문턱전압, ELVDD는 제1 전원전압, Vdata는 데이터 전압, ΔV1은 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 상승분, ΔV2는 제2 커패시터(C2)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 하강분을 의미한다. 구동 트랜지스터(DT)의 게이트 전압(Vg)은 (Vdata+Vth)이고, 소스 전압(Vs)은 ELVDD이다. 수학식 2를 정리하면, 수학식 3이 도출된다.
Figure pat00003
결국, 수학식 3과 같이 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않게 된다. 즉, 구동 트랜지스터(DT)의 문턱전압(Vth)은 보상된다. (도 6의 S104)
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 구동 트랜지스터(DT)의 문턱전압을 보상할 수 있다. 그 결과, 유기발광다이오드(OLED)에 공급되는 구동 트랜지스터(DT)의 드레인-소스간 전류(Ids)는 구동 트랜지스터의 문턱전압(Vth)에 의존하지 않으므로, 본 발명의 실시 예는 표시패널의 화소들이 서로 균일한 휘도로 발광할 수 있다.
또한, 본 발명의 실시예는 제2 기간(t2) 동안 구동 트랜지스터(DT)의 게이트 전극(DG)에 문턱전압(Vth)을 샘플링한 후에 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 상승분(ΔV1)을 제2 커패시터(C2)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 하강분(ΔV2)에 의해 보상할 수 있다. 따라서, 본 발명의 실시예는 기생 커패시터(Cp)로 인해 구동 트랜지스터(DT)의 드레인-소스간 전류가 달라지는 것을 줄일 수 있다.
한편, 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 상승분(ΔV1)을 제2 커패시터(C2)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 하강분(ΔV2)과 실질적으로 동일하게 하는 것이 바람직하므로, 제2 커패시터(C2)의 용량은 이를 고려하여 설정될 수 있다. 제2 커패시터(C2)의 용량은 기생 커패시터(Cp)의 용량과 유사하게 설계되는 것이 바람직하며, 예를 들어, 제2 커패시터(C2)의 용량은 기생 커패시터(Cp)의 용량의 0.5배 내지 1배일 수 있다. 또한, 제1 커패시터(C1)에 의해 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압을 안정적으로 유지하기 위해서, 제1 커패시터(C1)의 용량은 제2 커패시터(C2)와 기생 커패시터(Cp) 각각의 용량보다 크게 설계되는 것이 바람직하다.
도 7은 도 3에 도시된 구동 트랜지스터, 제1 트랜지스터, 제1 커패시터, 제2 커패시터, 및 기생 커패시터를 상세히 보여주는 평면도이다. 도 8은 도 7의 A-A'의 단면도이다.
도 7 및 도 8을 참조하면, 하부 기판(11)은 지지 기판(11a)과 플라스틱 기판(11b)을 포함할 수 있다. 지지 기판(11a)은 유리 또는 플라스틱일 수 있다. 지지 기판(11a)은 플라스틱인 경우, PET(polyethylene terephthalate)로 형성될 수 있다. 플라스틱 기판(11b)은 유연성이 있는 폴리이미드 필름일 수 있다.
하부 기판(11) 상에는 버퍼막(110)이 형성될 수 있다. 버퍼막(110)은 투습에 취약한 하부 기판(11)을 통해 침투하는 수분으로부터 박막 트랜지스터들과 발광 소자들을 보호하기 위해 하부 기판(11) 상에 형성될 수 있다. 버퍼막(110)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(110)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(110)은 생략될 수 있다.
버퍼막(110) 상에는 반도체 패턴(120)이 형성된다. 반도체 패턴(120)은 구동 트랜지스터(DT)의 반도체층, 및 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)의 반도체층, 및 그들을 연결하는 연결 패턴들을 포함할 수 있다. 반도체 패턴(120)은 폴리 실리콘, 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다.
반도체 패턴(120) 상에는 게이트 절연막(130)이 형성된다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
게이트 절연막(130) 상에는 구동 트랜지스터(DT)의 게이트 전극(DG)의 게이트 금속 패턴(GP), 제1 트랜지스터(ST1)의 게이트 전극(SG1), 제k 스캔 라인(Sk), 및 제k 발광 라인(Ek)을 포함하는 제1 금속 패턴(140)이 형성된다. 제1 금속 패턴(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 반도체 패턴(120)과 제1 금속 패턴(140)은 게이트 절연막(130)에 의해 절연된다.
제1 금속 패턴(140) 상에는 제1 층간 절연막(150)이 형성된다. 제1 층간 절연막(150)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제1 층간 절연막(150) 상에는 제1 커패시터(C1)의 일 측 전극(CE1)을 포함하는 제2 금속 패턴(160)이 형성된다. 제2 금속 패턴(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 금속 패턴(140)과 제2 금속 패턴(160)은 제1 층간 절연막(150)에 의해 절연된다.
제2 금속 패턴(160) 상에는 제2 층간 절연막(170)이 형성된다. 제2 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.
제2 층간 절연막(170) 상에는 구동 트랜지스터(DT)의 게이트 전극(DG)의 데이터 금속 패턴(DP), 제j 데이터 라인(Dj), 제1 전원전압 라인(VDDL), 및 애노드 연결 패턴(AP)을 포함하는 제3 금속 패턴(180)이 형성된다. 제3 금속 패턴(180)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 금속 패턴(160)과 제3 금속 패턴(180)은 제2 층간 절연막(170)에 의해 절연된다.
구동 트랜지스터(DT)의 게이트 전극(DG)은 게이트 금속 패턴(GP)과 데이터 금속 패턴(DP)을 포함한다. 데이터 금속 패턴(DP)은 제1 층간 절연막(150)과 제2 층간 절연막(170)을 관통하여 게이트 금속 패턴(GP)을 노출시키는 제1 콘택홀(CH1)을 통해 게이트 금속 패턴(GP)에 접속될 수 있다. 또한, 데이터 금속 패턴(DP)은 게이트 절연막(130), 제1 층간 절연막(150), 및 제2 층간 절연막(170)을 관통하여 반도체 패턴(120)을 노출시키는 제2 콘택홀(CH2)을 통해 제1 트랜지스터(T1)의 드레인 전극에 해당하는 반도체 패턴(120)과 접속될 수 있다. 이로 인해, 구동 트랜지스터(DT)의 게이트 전극(DG)은 제1 트랜지스터(T1)의 드레인 전극에 접속될 수 있다.
제2 전원전압 라인(VDDL)은 제2 층간 절연막(170)을 관통하여 제1 커패시터(C1)의 일 측 전극(CE1)을 노출시키는 제3 콘택홀(CH3)을 통해 제1 커패시터(C1)의 일 측 전극(CE1)에 접속될 수 있다. 이로 인해, 구동 트랜지스터(DT)의 게이트 금속 패턴(GP)과 제1 커패시터(C1)의 일 측 전극(CE1)의 중첩 영역에는 제1 커패시터(C1)가 형성된다. 제2 커패시터(C2)는 구동 트랜지스터(DT)의 데이터 금속 패턴(DP)과 제k 발광 라인(Ek)의 중첩 영역에 형성된다.
기생 커패시터(Cp)는 구동 트랜지스터(DT)의 게이트 전극(DG)의 데이터 금속 패턴(DP)과 제1 트랜지스터(T1)의 게이트 전극(SG1) 사이에 형성된 제1 기생 커패시터(Cp1), 및 구동 트랜지스터(DT)의 게이트 전극(DG)의 데이터 금속 패턴(DP)과 제k 스캔 라인(Sk)의 중첩 영역에 형성된 제2 기생 커패시터(Cp2)를 포함할 수 있다. 제1 기생 커패시터(Cp1)는 데이터 금속 패턴(DP)이 제1 트랜지스터(ST1)의 게이트 전극(SG)과 인접하게 배치되어 형성되는 인접 커패시터일 수 있다.
제1 커패시터(C1)의 용량은 구동 트랜지스터(DT)의 게이트 금속 패턴(GP)과 제1 커패시터(C1)의 일 측 전극(CE1)의 중첩 영역의 크기를 조정함에 의해 변경될 수 있다. 제2 커패시터(C2)의 용량은 데이터 금속 패턴(DP)과 제k 발광 라인(Ek)의 중첩 영역의 크기를 조정함으로써 변경될 수 있다. 제1 기생 커패시터(Cp1)의 용량은 데이터 금속 패턴(DP)과 제1 트랜지스터(T1)의 게이트 전극(SG)의 인접 정도에 의해 결정되며, 제2 기생 커패시터(Cp2)의 용량은 데이터 금속 패턴(DP)과 제k 스캔 라인(Sk)의 중첩 영역의 크기에 의해 결정된다.
이상에서 살펴본 바와 같이, 본 발명의 실시예에 따르면, 구동 트랜지스터(DT)의 게이트 전극(DG)이 게이트 금속 패턴(SP)과 데이터 금속 패턴(DP)을 포함하며, 데이터 금속 패턴(DP)과 제1 트랜지스터(ST1)의 게이트 전극(SG)이 인접하게 배치됨으로써 제1 기생 커패시터(Cp1)가 형성되고, 데이터 금속 패턴(DP)과 제k 스캔 라인(Sk)의 중첩 영역에는 제2 기생 커패시터(Cp2)가 형성되며, 데이터 금속 패턴(DP)과 제k 발광 라인(Ek)의 중첩 영역에는 제2 커패시터(C2)가 형성된다. 그 결과, 본 발명의 실시예는 제k 스캔 라인(Sk)의 전압이 변화하는 경우 기생 커패시터(Cp)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 변화량을 제k 발광 라인(Ek)의 전압이 변화하는 경우 제2 커패시터(C2)로 인한 구동 트랜지스터(DT)의 게이트 전극(DG)의 전압 변화량에 의해 상쇄시킬 수 있다.
도 9는 제2 커패시터의 유무와 제1 커패시터의 용량에 따른 제3 기간 동안 구동 트랜지스터의 게이트 전압 변화를 상세히 보여주는 파형도들이다.
도 9를 참조하면, 제1 게이트 전압(Vg1)은 제2 커패시터(C2)가 존재하지 않는 경우 제1 커패시터(C1)의 용량이 원래 의도보다 작게 설계되었을 때 구동 트랜지스터(DT)의 게이트 전압을 보여주는 파형도이고, 제2 게이트 전압(Vg2)은 제2 커패시터(C2)가 존재하지 않는 경우 제1 커패시터(C1)의 용량이 원래 의도한 대로 설계되었을 때 구동 트랜지스터(DT)의 게이트 전압을 보여주는 파형도이며, 제3 게이트 전압(Vg3)은 제2 커패시터(C2)가 존재하지 않는 경우 제1 커패시터(C1)의 용량이 원래 의도보다 크게 설계되었을 때 구동 트랜지스터(DT)의 게이트 전압을 보여주는 파형도이다.
또한, 제4 게이트 전압(Vg4)은 제2 커패시터(C2)가 존재하는 경우 제1 커패시터(C1)의 용량이 원래 의도보다 작게 설계되었을 때 구동 트랜지스터(DT)의 게이트 전압을 보여주는 파형도이고, 제5 게이트 전압(Vg5)은 제2 커패시터(C2)가 존재하는 경우 제1 커패시터(C1)의 용량이 원래 의도한 대로 설계되었을 때 구동 트랜지스터(DT)의 게이트 전압을 보여주는 파형도이며, 제6 게이트 전압(Vg6)은 제2 커패시터(C2)가 존재하는 경우 제1 커패시터(C1)의 용량이 원래 의도보다 크게 설계되었을 때 구동 트랜지스터(DT)의 게이트 전압을 보여주는 파형도이다.
제1 커패시터(C1)의 용량이 작을수록 구동 트랜지스터(DT)의 게이트 전압은 기생 커패시터(Cp)로 인한 킥백 전압에 의해 영향을 많이 받는다. 따라서, 제3 기간(t3) 동안 제1 게이트 전압(Vg1)과 제4 게이트 전압(Vg4)이 기생 커패시터(Cp)로 인한 킥백 전압에 의해 가장 많이 상승하고, 제2 게이트 전압(Vg2)과 제5 게이트 전압(Vg5)이 그 다음으로 많이 상승하며, 제3 게이트 전압(Vg3)과 제6 게이트 전압(Vg6)이 가장 적게 상승한다.
한편, 제2 커패시터(C2)가 존재하지 않는 경우, 구동 트랜지스터(DT)의 게이트 전압은 기생 커패시터(Cp)로 인한 전압 상승분을 유지한다. 따라서, 제3 기간(t3) 동안 제1 내지 제3 게이트 전압들(Vg1, Vg2, Vg3) 각각은 기생 커패시터(Cp)로 인한 전압 상승분을 유지한다.
하지만, 제2 커패시터(C2)가 존재하는 경우, 구동 트랜지스터(DT)의 게이트 전압은 제2 커패시터(C2)로 인해 제k 발광 라인(EMk)의 전압 변화량이 반영되어 낮아진다. 따라서, 제3 기간(t3) 동안 제4 내지 제6 게이트 전압들(Vg4, Vg5, Vg6) 각각은 제k 발광 라인(EMk)의 전압 변화량이 반영되어 낮아진다. 제k 발광 신호(EMk)는 발광 제어 구동부(40)의 설계에 따라 도 4와 같이 폴링 에지(falling edge)에서 두 번에 걸쳐 하강할 수 있으며, 이로 인해 제4 내지 제6 게이트 전압들(Vg4, Vg5, Vg6) 각각은 두 번에 걸쳐 낮아질 수 있다.
제2 커패시터(C2)가 존재하는 경우 제4 내지 제6 게이트 전압들(Vg4, Vg5, Vg6) 각각은 제k 발광 라인(EMk)의 전압 변화량이 반영되어 낮아지므로, 제4 게이트 전압(Vg4)과 제6 게이트 전압(Vg6) 간의 차이는 제1 게이트 전압(Vg1)과 제3 게이트 전압(Vg3) 간의 차이보다 작을 수 있다. 즉, 본 발명의 실시예에 따르면, 유기발광 표시장치의 제조시 공정 편차로 인해 제1 커패시터(C1)의 용량 차이가 발생하더라도, 제2 커패시터(C2)에 의해 제k 발광 라인(EMk)의 전압 변화량을 반영함으로써 기생 커패시터(Cp)에 의한 구동 트랜지스터(DT)의 게이트 전압 변화량을 상쇄시킬 수 있다. 그 결과, 본 발명의 실시예는 유기발광 표시장치의 제조시 공정 편차로 인한 제1 커패시터(C1)의 용량 차이에 의해 화소마다 구동 트랜지스터(DT)의 게이트 전압이 달라지는 것을 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시패널 20: 데이터 구동부
30: 스캔 구동부 40: 발광 신호 구동부
50: 타이밍 제어부 61: 소스 연성필름
62: 회로보드 P: 화소
OLED: 유기발광다이오드 DT: 구동 트랜지스터
ST1: 제1 트랜지스터 ST2: 제2 트랜지스터
ST3: 제3 트랜지스터 ST4: 제4 트랜지스터
ST5: 제5 트랜지스터 ST6: 제6 트랜지스터
C1: 제1 커패시터 C2: 제2 커패시터
Cp: 기생 커패시터

Claims (13)

  1. 제1 스캔 라인;
    발광 제어 라인;
    상기 제1 스캔 라인 및 상기 발광 제어 라인과 교차하는 데이터 라인;
    유기발광 다이오드;
    게이트 전극, 소스 전극, 및 상기 유기발광 다이오드에 접속된 드레인 전극을 포함하는 구동 트랜지스터;
    상기 제1 스캔 라인의 제1 스캔 신호에 의해 턴-온되어 상기 데이터 라인을 상기 구동 트랜지스터의 게이트 전극에 접속하는 제1 트랜지스터;
    상기 발광 제어 라인의 발광 제어 신호에 의해 턴-온되어 제1 전원전압 라인을 상기 구동 트랜지스터의 소스 전극에 접속하는 제2 트랜지스터;
    상기 제1 전원전압 라인과 상기 구동 트랜지스터의 게이트 전극 사이에 형성된 제1 커패시터; 및
    상기 발광 제어 라인과 상기 구동 트랜지스터의 게이트 전극 사이에 형성된 제2 커패시터를 구비하는 유기발광 표시장치.
  2. 제 1 항에 있어서,
    상기 제2 커패시터의 용량은 상기 제1 커패시터의 용량보다 작은 것을 특징으로 하는 유기발광 표시장치.
  3. 제 1 항에 있어서,
    상기 스캔 라인과 상기 구동 트랜지스터의 게이트 전극 사이에 형성된 기생 커패시터를 더 구비하는 유기발광 표시장치.
  4. 제 3 항에 있어서,
    상기 기생 커패시터의 용량은 상기 제1 커패시터의 용량보다 작은 것을 특징으로 하는 유기발광 표시장치.
  5. 제 3 항에 있어서,
    상기 구동 트랜지스터의 게이트 전극은,
    액티브층과 중첩되며, 상기 제1 스캔 라인 및 상기 발광 제어 라인과 동일한 금속층에 배치된 게이트 금속 패턴; 및
    제1 콘택홀을 통해 상기 게이트 금속 패턴과 접속되는 데이터 금속 패턴을 포함하는 것을 특징으로 하는 유기발광 표시장치.
  6. 제 5 항에 있어서,
    상기 기생 커패시터는 상기 데이터 금속 패턴과 상기 제1 스캔 라인이 서로 중첩되는 영역에 형성되며,
    상기 제2 커패시터는 상기 데이터 금속 패턴과 상기 발광 제어 라인이 서로 중첩되는 영역에 형성되는 것을 특징으로 하는 유기발광 표시장치.
  7. 제 5 항에 있어서,
    상기 제1 콘택홀은 상기 게이트 금속 패턴과 상기 데이터 금속 패턴을 절연하기 위해 상기 게이트 금속 패턴과 상기 데이터 금속 패턴 사이에 배치된 층간 절연막을 관통하여 형성된 것을 특징으로 하는 유기발광 표시장치.
  8. 제 5 항에 있어서,
    상기 데이터 금속 패턴은 제2 콘택홀을 통해 상기 액티브층과 접속되는 것을 특징으로 하는 유기발광 표시장치.
  9. 제 8 항에 있어서,
    상기 제2 콘택홀은 상기 게이트 금속 패턴과 상기 데이터 금속 패턴을 절연하기 위해 상기 게이트 금속 패턴과 상기 데이터 금속 패턴 사이에 배치된 층간 절연막과 상기 게이트 금속 패턴과 상기 액티브층을 절연하기 위해 상기 게이트 금속 패턴과 상기 액티브층 사이에 배치된 게이트 절연막을 관통하여 형성된 것을 특징으로 하는 유기발광 표시장치.
  10. 제 1 항에 있어서,
    상기 제1 스캔 라인의 상기 제1 스캔 신호에 의해 턴-온되어 상기 구동 트랜지스터의 상기 게이트 전극과 상기 드레인 전극을 접속하는 제3 트랜지스터;
    상기 제1 스캔 라인의 상기 제1 스캔 신호에 의해 턴-온되어 상기 유기발광 다이오드의 애노드 전극을 초기화 전압 라인에 접속하는 제4 트랜지스터; 및
    상기 발광 제어 라인의 상기 발광 제어 신호에 의해 턴-온되어 상기 유기발광 다이오드의 애노드 전극을 상기 구동 트랜지스터의 상기 드레인 전극에 접속하는 제5 트랜지스터를 더 구비하는 유기발광 표시장치.
  11. 제 10 항에 있어서,
    상기 제1 스캔 라인과 나란한 제2 스캔 라인; 및
    상기 제2 스캔 라인의 제2 스캔 신호에 의해 턴-온되어 상기 구동 트랜지스터의 게이트 전극을 상기 초기화 전압 라인에 접속하는 제6 트랜지스터를 더 구비하는 유기발광 표시장치.
  12. 제 10 항에 있어서,
    제1 기간 동안 상기 제2 스캔 신호가 게이트 온 전압으로 발생하고, 상기 제1 기간에 이어진 제2 기간 동안 상기 제1 스캔 신호가 게이트 온 전압으로 발생하며,
    상기 제1 기간과 상기 제2 기간 동안 상기 발광 제어 신호는 게이트 오프 전압으로 발생하는 것을 특징으로 하는 유기발광 표시장치.
  13. 구동 트랜지스터의 게이트 전극에 초기화 라인의 초기화 전압을 공급하는 단계;
    상기 구동 트랜지스터의 소스 전극에 데이터 라인의 데이터 전압을 공급하고, 상기 구동 트랜지스터의 게이트 전극에 상기 구동 트랜지스터의 문턱전압을 샘플링하는 단계;
    상기 구동 트랜지스터의 게이트 전극과 스캔 라인 사이에 형성된 기생 커패시터로 인한 상기 구동 트랜지스터의 게이트 전극의 전압 변화량을 상기 구동 트랜지스터의 게이트 전극과 발광 제어 라인 사이에 형성된 제2 커패시터에 의해 보상하는 단계; 및
    상기 구동 트랜지스터의 게이트 전극의 전압에 따라 상기 유기발광 다이오드를 발광하는 단계를 포함하는 유기발광 표시장치의 구동방법.
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