KR20190007631A - 적층 세라믹 커패시터 - Google Patents
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Abstract
본 발명의 일 실시 형태는 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 바디; 상기 바디를 관통하여 상기 제1 내부 전극과 연결되는 제1 연결 전극; 상기 바디를 관통하여 상기 제2 내부 전극과 연결되는 제2 연결 전극; 상기 바디의 일면에 배치되며, 상기 제1 연결 전극과 연결되는 제1 외부 전극; 및 상기 바디의 일면에 형성되며, 상기 제1 외부 전극과 이격되고, 상기 제2 연결 전극과 연결되는 제2 외부 전극;을 포함하고, 상기 제1 및 제2 외부 전극은, 상기 바디와의 접착성을 향상시키며, 상기 바디 상에 배치되는 제1 전극층; 전도성을 향상시키며, 상기 제1 전극측 상에 배치되는 제2 전극층; 및 마이그레이션 방지층의 역할을 수행하며, 상기 제2 전극층 상에 배치되는 제3 전극층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.
스마트폰 또는 PC 등의 전자 제품의 중앙처리장치(CPU) 부분에 요구되는 고주파, 고전류, 저전압 트랜드에 따라 전원단의 전압 떨림 현상을 방지할 필요성이 증가되고 있다.
특히, 전원의 출력단의 커패시터에 대한 높은 용량 및 낮은 ESL(Equivalence series inductance)이 요구되고 있다.
이에 따라, 적층 세라믹 커패시터 비아 또는 관통홀을 형성하고, 도전성 물질을 채워서 내부 전극을 연결하는 적층 세라믹 커패시터의 개발이 진행 중이다.
본 발명의 일 목적 중 하나는 높은 용량을 가지며 동시에 외부 전극의 두께를 박형화하면서도 높은 전도성과 바디에 대한 밀착성을 가지는 외부 전극을 포함하는 적층 세라믹 커패시터를 제공하고자 한다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 적층 세라믹 커패시터를 제안하고자 하며, 구체적으로, 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 바디; 상기 바디를 관통하여 상기 제1 내부 전극과 연결되는 제1 연결 전극; 상기 바디를 관통하여 상기 제2 내부 전극과 연결되는 제2 연결 전극; 상기 바디의 일면에 배치되며, 상기 제1 연결 전극과 연결되는 제1 외부 전극; 및 상기 바디의 일면에 형성되며, 상기 제1 외부 전극과 이격되고, 상기 제2 연결 전극과 연결되는 제2 외부 전극;을 포함하고, 상기 제1 및 제2 외부 전극은 상기 바디와의 접착성을 향상시키며, 상기 바디 상에 배치되는 제1 전극층; 전도성을 향상시키며, 상기 제1 전극측 상에 배치되는 제2 전극층; 및 마이그레이션 방지층의 역할을 수행하며, 상기 제2 전극층 상에 배치되는 제3 전극층; 을 포함한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 연결 전극을 이용하여 제1 및 제2 내부 전극을 각각 제1 및 제2 외부 전극과 연결하기 때문에 제1 및 제2 내부 전극이 적층 방향으로 오버랩되는 면적을 증가시킬 수 있어 적층 세라믹 커패시터의 용량을 향상시킬 수 있으며, 제1 및 제2 외부 전극이 제1 내지 제4 전극층을 포함함으로써 제1 및 제2 외부 전극의 두께를 박형화하면서도 높은 전도성과 바디에 대한 밀착성을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3은 도 2의 A의 확대도를 개략적으로 도시한 것이다.
도 2는 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 3은 도 2의 A의 확대도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이고, 도 3은 도 2의 A의 확대도를 도시한 것이다.
도 1 내지 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 구조에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디 외측에 배치되는 제1 및 제2 외부 전극(141, 142)을 포함한다.
바디(110)는 복수의 유전층(111)이 적층된 형태이며, 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체 형상을 가질 수 있다.
바디(110)에 포함된 유전층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 유전층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있는데, 이 중 첨가제로서 내부 전극(121, 122)에 첨가된 것과 동일한 물질을 포함할 수 있으며, 이러한 첨가제의 농도는 균일한 소결 특성을 확보하도록 국부적으로 적절히 조절된다.
바디(110)는 유전층(111)이 4층 이상 적층되어 형성될 수 있으며, 예를 들어 유전층이 400 내지 500층이 적층되어 형성될 수 있다. 바디(110)의 상하부에는 내부 전극이 포함되지 않는 유전층을 적층하여 형성되는 제1 커버층(112) 및 제2 커버층(113)이 배치될 수 있다.
바디(110)의 내측에는 유전층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부전극(121, 122)을 포함한다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(141, 142)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 제1 및 제2 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 제1 및 제2 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
제1 및 제2 내부 전극(121, 122)은 연결 전극(131, 132)을 통해 서로 다른 외부 전극(141, 142)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 제1 및 제2 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 절연부(121a, 122a)를 포함할 수 있다. 제1 및 제2 절연부(121a, 122a)는 각각 제1 및 제2 내부 전극(121, 122)이 형성되지 않는 영역을 의미하며, 제1 및 제2 내부 전극(121, 122)이 각각 다른 극성의 외부 전극에만 연결될 수 있도록 하는 역할을 수행할 수 있다. 즉, 제1 연결 전극(131)은 제1 절연부(121a)에 의해 제2 내부 전극(122)과 이격되며, 제2 연결 전극(132)은 제2 절연부(122a)에 의해 제1 내부 전극(121)과 이격된다.
제1 및 제2 내부 전극(121, 122)이 제1 및 제2 연결 전극(131, 132)에 의해 제1 및 제2 외부 전극(141, 142)과 각각 연결되게 함으로써, 유전층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 오버랩 되는 면적을 최대화할 수 있으며, 이에 따라 적층 세라믹 커패시터(100)의 커패시터 용량이 현저히 증가될 수 있다.
제1 및 제2 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
제1 외부 전극(141)은 바디(110)의 일면에 배치되어 제1 연결 전극(131)과 연결되고, 제2 외부 전극(142)은 바디(110)의 일면에 배치되어 제2 연결전극(132)와 연결된다.
제1 및 제2 연결 전극(131, 132)은 바디(110)를 관통하는 비아에 도전성 물질을 충전하여 형성될 수 있다.
적층 세라믹 커패시터(100)의 등가 직렬 인덕턴스(ESL)을 낮추기 위해서는 제1 및 제2 연결 전극(131, 132)사이의 거리를 작게 할 필요가 있다. 즉, 제1 및 제2 연결 전극(131, 132) 사이의 거리가 증가하면 제1 및 제2 연결 전극(131, 132)과 제1 및 제2 내부전극(121, 122)으로 구성되는 루프(loop)의 면적이 커져 ESL이 증가된다.
따라서, 제1 및 제2 연결 전극(131, 132) 사이의 거리를 최소화하는 것이 ESL 감소에 유리하나, 제1 및 제2 연결 전극(131, 132) 사이의 거리를 가깝게 할수록 제1 및 제2 연결 전극(131, 132)과 연결되는 제1 및 제2 외부 전극(141, 142) 사이에서 단락이 발생할 가능성이 현저히 증가한다. 특히, 종래와 같이 제1 및 제2 외부 전극(141, 142)을 도전성 페이스트를 이용하여 형성하는 경우에는 페이스트의 물성으로 인해 제1 및 제2 외부 전극(141, 142)의 사이의 거리를 일정 거리 이상으로 증가시킬 필요가 있었다. 하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(141, 142)은 스퍼터링 공법으로 형성된 스퍼터링 층이기 때문에 도전성 페이스트를 이용하는 경우에 비해 제1 및 제2 외부 전극(141, 142)을 정밀하게 형성할 수 있다. 따라서, 제1 및 제2 외부 전극(141, 142) 사이의 간격을 현저히 감소시킬 수 있으며, 이에 따라 제1 및 제2 연결 전극(131, 132) 사이의 간격을 감소시킴으로써 제1 및 제2 연결 전극(131, 132)과 제1 및 제2 내부전극(121, 122)으로 구성되는 루프(loop)의 면적이 감소되어 적층 세라믹 커패시터의 ESL을 감소시킬 수 있다.
또한, 제1 및 제2 외부 전극(141, 142)은 바디(110)의 일면에만 배치될 수 있다. 이처럼, 제1 및 제2 외부 전극(141, 142)이 바디(110)의 일면에만 배치되는 형태를 하면 전극이라고 정의할 수 있다. 이와 같은 하면 전극 구조를 가지는 적층 세라믹 커패시터(100)는 바디(110)의 상면 및 하면을 연결하는 측면의 마진부를 감소시킴으로써, 제1 및 제2 내부 전극(121, 122)이 형성되는 영역을 증가시킴으로써 적층 세라믹 커패시터(100)의 커패시터 용량을 현저히 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 하면 전극 구조를 가지며, 내부 전극이 외부 전극과 바디를 관통하는 연결 전극에 의해 연결되는 구조를 가지기 때문에 커패시터 용량을 더욱 현저히 향상시킬 수 있다.
다만, 바디(110)의 상면 및 하면 중 일면에만 외부 전극이 형성되기 때문에, 두께 방향으로 두께가 두꺼워 진다는 문제가 있다. 하면 전극 구조를 가지며 내부 전극이 외부 전극과 바디를 관통하는 연결 전극에 의해 연결되는 구조를 가지는 적층 세라믹 커패시터에 있어서, 두께 방향으로 두께를 감소시키기 위해서 외부 전극을 얇게 형성하여야 하지만, 단순히 외부 전극의 두께를 얇게하면 외부 전극의 바디에 대한 접착성이 떨어지고, 전도성이 감소하는 문제가 있다.
하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 하면 전극 구조를 가지며 내부 전극이 외부 전극과 바디를 관통하는 연결 전극에 의해 연결되는 구조를 가지는 적층 세라믹 커패시터(100)에 있어서, 외부 전극이 스퍼터링 공법에 의해 형성되는 스퍼터링 층이기 때문에 외부 전극의 바디에 대한 접착성이 향상되고, 전도성을 유지할 수 있다는 효과가 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 외부 전극(141, 142)의 두께는 약 400nm 내지 600 nm 일 수 있다.
이하, 도 3을 참조하여, 제1 외부 전극(141)을 기준으로 외부 전극의 구조에 대해 설명하나, 이는 제2 외부 전극(142)에 적용될 수 있다.
도 3을 참조하면, 제1 외부 전극(141)은 제1 내지 제3 전극층(141a, 141b, 141c)를 포함할 수 있다.
제1 전극층(141a)은 바디(110)와 제1 외부 전극(141)사이의 접착성을 향상시키는 접착성 개선층의 역할을 수행할 수 있다. 제1 전극층(141a)은 티타늄(Ti)을 스퍼터링하여 형성될 수 있다.
제2 전극층(141b)은 전도성을 증가시키는 전도성 개선층의 역할을 수행할 수 있다. 제2 전극층(141b)은 상기 제1 전극층(141a) 상에 구리(Cu)를 스퍼터링하여 형성될 수 있다. 즉, 제2 전극층(141b)에 의해 적층 세라믹 커패시터(100)의 등가직렬저항(ESR)이 낮아질 수 있다.
제3 전극층(141c)은 마이그레이션(Migration) 방지층의 역할을 수행할 수 있다. 적층 세라믹 커패시터(100)를 기판에 실장하는 경우, 솔더(solder)를 이용하여 기판의 단자에 부착하게 되는데, 이와 같은 실장시에 솔더로 이용되는 금속이 외부 전극으로 마이그레이션 되는 문제가 발생할 수 있다.
하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 마이그레이션 방지층의 역할을 수행할 수 있는 제3 전극층(141c)을 포함하기 때문에, 적층 세라믹 커패시터(100)를 기판에 솔더를 이용하여 실장하는 경우에도 솔더로 이용되는 금속이 외부 전극으로 마이그레이션 되는 문제를 방지할 수 있다.
제3 전극층(141c)은 제2 전극층(141b) 상에 니켈(Ni)을 스퍼터링하여 형성될 수 있다.
즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 외부 전극이 제1 내지 제3 전극층을 포함하기 때문에, 외부 전극의 두께를 매우 얇게 형성하는 것과 동시에, 외부 전극의 바디에 대한 밀착성을 향상시키고, 외부 전극의 전도성을 향상 시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 외부 전극은 제4 전극층(141d)을 더 포함할 수 있다. 제4 전극층(141d)은 솔더와 접착성을 향상시키는 솔더 접착층의 역할을 수행할 수 있다. 제4 전극층(141d)은 제3 전극층(141c) 상에 주석(Sn)을 도금하여 형성될 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
111: 유전층
112, 113: 커버층
121, 122: 내부 전극
131, 132: 연결 전극
141, 142: 외부 전극
111: 유전층
112, 113: 커버층
121, 122: 내부 전극
131, 132: 연결 전극
141, 142: 외부 전극
Claims (7)
- 유전층 및 상기 유전층을 사이에 두고 배치되는 제1 및 제2 내부전극을 포함하는 바디;
상기 바디를 관통하여 상기 제1 내부 전극과 연결되는 제1 연결 전극;
상기 바디를 관통하여 상기 제2 내부 전극과 연결되는 제2 연결 전극;
상기 바디의 일면에 배치되며, 상기 제1 연결 전극과 연결되는 제1 외부 전극; 및
상기 바디의 일면에 형성되며, 상기 제1 외부 전극과 이격되고, 상기 제2 연결 전극과 연결되는 제2 외부 전극;을 포함하고,
상기 제1 및 제2 외부 전극은,
상기 바디와의 접착성을 향상시키며, 상기 바디 상에 배치되는 제1 전극층;
전도성을 향상시키며, 상기 제1 전극측 상에 배치되는 제2 전극층; 및
마이그레이션 방지층의 역할을 수행하며, 상기 제2 전극층 상에 배치되는 제3 전극층; 을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 전극층은 Ti를 포함하고, 상기 제2 전극층은 Cu를 포함하고, 상기 제3 전극층은 Ni를 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 스퍼터링층인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제3 전극층 상에 배치되며, 솔더와 접착성을 향상시키는 제4 전극층을 더 포함하는 적층 세라믹 커패시터.
- 제4항에 있어서,
상기 제4 전극층은 Sn을 포함하는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 연결 전극은 제1 절연부에 의해 상기 제2 내부 전극과 이격되며, 상기 제2 연결 전극은 제2 절연부에 의해 상기 제1 내부 전극과 이격되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은 바디의 일면에만 배치되는 적층 세라믹 커패시터.
Priority Applications (1)
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|---|---|---|---|
| KR1020170088855A KR101942735B1 (ko) | 2017-07-13 | 2017-07-13 | 적층 세라믹 커패시터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170088855A KR101942735B1 (ko) | 2017-07-13 | 2017-07-13 | 적층 세라믹 커패시터 |
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|---|---|---|---|
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-
2017
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Patent Citations (2)
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