KR20190007375A - 제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 양자 회로 - Google Patents

제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 양자 회로 Download PDF

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Abstract

본 발명은 제어 큐비트에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시키는 양자 회로에 관한 것이다. 본 발명의 실시예에 따른 양자 회로는 제1 보조 회로, 회전 게이트, 및 제2 보조 회로를 포함할 수 있다. 제1 보조 회로는 제어 큐비트, 타겟 큐비트, 및 |0> 상태를 갖는 보조 큐비트의 얽힘에 따른 제1 큐비트 상태를 제2 큐비트 상태로 변환한다. 회전 게이트는 제2 큐비트 상태의 일부 기저 상태에 대한 위상을 π/2n-1만큼 쉬프트하여, 제2 큐비트 상태를 제3 큐비트 상태로 변환한다. 제2 보조 회로는 타겟 큐비트의 위상이 π/2n-1만큼 쉬프트되도록, 제3 큐비트 상태를 제4 큐비트 상태로 변환한다. 본 발명에 따르면, 보조 큐비트를 이용하고, 기본 게이트들의 개수를 감소시켜, 양자 컴퓨팅의 자원 및 동작 시간을 감소시킬 수 있다.

Description

제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 양자 회로{QUANTUM CIRCUIT FOR PHASE SHIFT OF TARGET QUBIT BASED ON CONTROL QUBIT}
본 발명은 양자 컴퓨팅에 관한 것으로, 좀 더 구체적으로 제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 양자 회로에 관한 것이다.
양자 컴퓨터는 양자 역학의 원리를 이용하여 '0'과 '1'의 중첩으로 표현되는 큐비트를 기반으로 연산을 수행함으로써, '0' 또는 '1'만으로 표현 가능한 비트들을 이용한 디지털 컴퓨터에 비하여 훨씬 빠른 연산 속도를 가질 수 있다. 양자 컴퓨팅 기술의 발달에 따라, 임의의 단일-큐비트 게이트(arbitrary single-qubit gate) 또는 Z축 회전 게이트(Z-rotation gate)는 비교적 높은 정확도를 갖도록 구현될 수 있다. 다만, 현재 구현되는 작은 에러율을 갖는 게이트에서도, 계산량의 크기가 증가함에 따라, 스케일러블(scalable)한 양자 컴퓨팅을 수행하기 어려울 수 있다. 이를 해결하기 위하여, 임의의 성공 확률을 보장하는 결함허용(fault-tolerant) 방식의 계산이 요구된다. 양자 컴퓨팅의 신뢰성을 확보하기 위하여, 모든 양자 알고리즘의 동작은 결함허용 프로토콜로부터 제안되는 유니버셜 집합(universial set)에 의하여 표현되어야 한다.
임의의 양자 알고리즘에서 요구되는 모든 연산 장치가 미리 만들어지기는 어렵다. 따라서, 실행하고자 하는 양자 알고리즘이 주어진다면, 양자 알고리즘을 유한 개의 기본 게이트들로 표현되는 과정이 요구된다. 이러한 과정은 회로 합성 문제로 지칭될 수 있고, 양자 컴퓨팅의 기본 게이트들은 하다마드(Hadamard) 게이트(H-게이트), 위상(Phase) 게이트(S-게이트), π/8 위상 쉬프트 게이트(T-게이트), 및 CNOT(Controlled-NOT) 게이트를 포함하는 유니버셜 집합으로 구현될 수 있다. 양자 알고리즘이 소인수 분해 등의 문제에서 기존의 알고리즘보다 낮은 계산 복잡도를 갖지만, 양자 알고리즘이 상술된 기본 게이트들로 분해될 경우, 게이트들의 개수의 증가로 인하여, 상술된 장점이 상쇄될 수 있다. 따라서, 이러한 게이트들의 개수를 감소시키기 위한 요구가 제기되고 있다.
나아가, 2-큐비트 게이트에 대한 회로 합성에 대한 요구가 제기되고 있다. 2-큐비트 게이트 중, 제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 제어-회전 게이트(Controlled-Rn 게이트)는 양자 푸리에 변환(Quantum, Fourier Transform, QFT)를 비롯한 많은 다른 양자 계산의 핵심적인 부분을 구성하는 점에서 각광받고 있다. 따라서, 제어-회전 게이트의 분해는 양자 알고리즘의 전체적인 부분에서 중요하고, 제어-회전 게이트 분해 시에 게이트 개수를 감소시키기 위한 요구가 제기되고 있다.
본 발명은 제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 제어-회전 게이트에 포함된 기본 게이트들의 개수를 감소시키고, 양자 컴퓨팅의 동작 시간을 감소시킬 수 있는 양자 회로를 제공할 수 있다.
본 발명의 실시예에 따른 양자 회로는 제어 큐비트에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시킨다. 양자 회로는 제어 큐비트, 타겟 큐비트, 및 |0> 상태를 갖는 보조 큐비트의 얽힘에 따른 제1 큐비트 상태를 제2 큐비트 상태로 변환하는 제1 보조 회로, 제2 큐비트 상태의 일부 기저 상태에 대한 위상을 π/2n-1만큼 쉬프트하여, 제2 큐비트 상태를 제3 큐비트 상태로 변환하는 회전 게이트, 및 타겟 큐비트의 위상이 π/2n-1만큼 쉬프트되도록, 제3 큐비트 상태를 제4 큐비트 상태로 변환하는 제2 보조 회로를 포함하되, 제1 보조 회로는 제1 큐비트 상태의 |110> 기저 상태에 기초하여 제2 큐비트 상태의 |111> 기저 상태를 결정하고, 제2 보조 회로는 제3 큐비트 상태의 |111> 기저 상태에 기초하여 제4 큐비트 상태의 |110> 기저 상태를 결정한다.
일례로, 제1 보조 회로 및 제2 보조 회로는 동일할 수 있다. 제1 보조 회로는 제1 큐비트 상태의 |110> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여 제2 큐비트 상태의 |111> 기저 상태를 결정하고, 제2 보조 회로는 제3 큐비트 상태의 |111> 기저 상태에 대한 위상을 π/2만큼 쉬프트하여 제4 큐비트 상태의 상기 |110> 기저 상태를 결정할 수 있다.
일례로, 제1 보조 회로 및 제2 보조 회로 각각은 2개의 하다마드 게이트들, 4개의 T-게이트들, 및 4개의 CNOT 게이트들을 포함할 수 있다. 제1 보조 회로 및 제2 보조 회로 각각은 총 8단계로 동작할 수 있다. 제1 보조 회로 및 제2 보조 회로 각각은 |000><000| + |001><001| + |010><010| - |011><011| + |100><100| + |101><101| + i|110><111| - i|111><110| 연산을 수행할 수 있다.
일례로, 제1 보조 회로 및 제2 보조 회로는 서로 허미션(Hermitian)일 수 있다. 제1 보조 회로는 제1 큐비트 상태의 |110> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여 제2 큐비트 상태의 |111> 기저 상태를 결정하고, 제1 큐비트 상태의 상기 |010> 기저 상태에 기초하여, 제2 큐비트 상태의 |100> 기저 상태를 더 결정하고, 제1 큐비트 상태의 |100> 기저 상태에 기초하여, 제2 큐비트 상태의 |010> 기저 상태를 더 결정하고, 제2 보조 회로는 제3 큐비트 상태의 |111> 기저 상태에 대한 위상을 π/2만큼 쉬프트하여 제4 큐비트 상태의 |110> 기저 상태를 결정하고, 제3 큐비트 상태의 |010> 기저 상태에 기초하여, 제4 큐비트 상태의 |100> 기저 상태를 더 결정하고, 제3 큐비트 상태의 |100> 기저 상태에 기초하여, 제4 큐비트 상태의 |010> 기저 상태를 더 결정할 수 있다.
일례로, 제1 보조 회로 및 제2 보조 회로 각각은 2개의 하다마드 게이트들, 4개의 T-게이트들, 및 6개의 CNOT 게이트들을 포함할 수 있다. 제1 보조 회로 및 제2 보조 회로 각각은 총 10단계로 동작할 수 있다. 제1 보조 회로는 |000><000| + |001><001| + |010><100| + |011><101| + |100><010| + |101><011| - i|110><111| - i|111><110| 연산을 수행하고, 제2 보조 회로는 |000><000| + |001><001| + |010><100| + |011><101| + |100><010| + |101><011| + i|110><111| + i|111><110| 연산을 수행할 수 있다.
본 발명의 실시예에 따른 양자 회로는 타겟 큐비트에 기초하여, |0> 상태를 갖는 보조 큐비트에 대한 CNOT 연산을 수행하는 제1 CNOT 게이트, 제어 큐비트에 기초하여, 타겟 큐비트에 대한 CNOT 연산을 수행하는 제2 CNOT 게이트, 제어 큐비트의 위상을 π/2n만큼 쉬프트시키는 제1 회전 게이트, 제2 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트의 위상을 -π/2n만큼 쉬프트시키는 제2 회전 게이트, 제1 CNOT 게이트에 의하여 변환된 보조 큐비트의 위상을 π/2n만큼 쉬프트시키는 제3 회전 게이트, 제1 회전 게이트에 의하여 변환된 제어 큐비트에 기초하여, 제2 회전 게이트에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행하는 제3 CNOT 게이트, 및 제3 CNOT 게이트에 의하여 변환된 타겟 큐비트에 기초하여, 제3 회전 게이트에 의하여 변환된 보조 큐비트에 대한 CNOT 연산을 수행하는 제4 CNOT 게이트를 포함한다. 일례로 양자 회로는 총 5단계로 동작할 수 있다.
본 발명의 실시예에 따른 제어 큐비트에 기초하여 타겟 큐비트의 위상을 쉬프트시키는 양자 회로는 보조 큐비트를 이용하고, 기본 게이트들의 개수를 감소시켜, 양자 컴퓨팅의 자원 및 동작 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예에서 구현하고자 하는 양자 회로에 포함되는 제어-회전 게이트를 설명하기 위한 도면이다.
도 2는 제어-회전 게이트의 구현을 위하여, 보조 큐비트를 이용하는 실시예를 설명하기 위한 도면이다.
도 3은 도 2의 제어-스왑 게이트를 기본 게이트들로 분해한 회로도이다.
도 4는 본 발명의 실시예에 따른 양자 회로의 블록도이다.
도 5는 도 4의 양자 회로의 일 실시예를 구체화한 회로도이다.
도 6은 도 4의 양자 회로의 일 실시예를 구체화한 회로도이다.
도 7은 본 발명의 실시예에 따른 양자 회로의 회로도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시예에서 구현하고자 하는 양자 회로에 포함되는 제어-회전 게이트를 설명하기 위한 도면이다. 도 1을 참조하면, 양자 회로(100)는 2-큐비트 기반의 게이트인 제어-회전 게이트(110)를 포함한다. 2-큐비트 상태를 갖는 논리 큐비트 |Ψ>(101)는 양자 회로(100)에 입력된다. 논리 큐비트(101)는 제어 큐비트 및 타겟 큐비트를 포함한다. 제어 큐비트 및 타겟 큐비트 각각은 단일-큐비트 상태를 가질 수 있다. 단일-큐비트 상태는 |0> 기저 상태와 |1> 기저 상태의 중첩(superposition)에 따라, a0|0>+a1|1>로 표현될 수 있고, |a0|2+|a1|2=1을 만족한다. 논리 큐비트(101)는 제어 큐비트와 타겟 큐비트의 얽힘(entanglement)에 따라, |Ψ> = a00|00> + a01|01> + a10|10> + a11|11>로 표현될 수 있다.
제어-회전 게이트(110)는 제어 큐비트의 상태에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시킨다. 여기에서, n은 정수일 수 있다. 예를 들어, 제어 큐비트가 |1> 상태인 경우, 타겟 큐비트의 위상은 π/2n-1만큼 쉬프트될 수 있다. 제어 큐비트가 |0> 상태인 경우, 타겟 큐비트의 위상은 쉬프트되지 않을 수 있다. 단일-큐비트의 위상을 쉬프트시키는 회전 게이트(Rn)와, 제어-회전 게이트(Contolled-Rn)는 수학식 1과 같이 정의된다.
Figure pat00001
Figure pat00002
2-큐비트 기반 게이트인 제어-회전 게이트(110)는 제1 회전 게이트(120), 제2 회전 게이트(130), 제1 CNOT 게이트(140), 제3 회전 게이트(150), 및 제2 CNOT 게이트(160)를 포함하는 양자 회로(100')로 분해될 수 있다. 여기에서, 제1 내지 제3 회전 게이트들(120, 130, 150)은 단일-큐비트 기반 게이트이다.
제1 회전 게이트(120)는 제어 큐비트의 위상을 π/2n만큼 쉬프트시킬 수 있고, 제2 회전 게이트(130)는 타겟 큐비트의 위상을 π/2n만큼 쉬프트시킬 수 있다. 제1 CNOT 게이트(140)는 제1 회전 게이트(120)에 의하여 변환된 제어 큐비트에 기초하여, 제2 회전 게이트(130)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행할 수 있다. 예를 들어, CNOT 연산은 제어 큐비트가 |1> 상태인 경우, 타겟 큐비트의 |0> 기저 상태의 값과 |1> 기저 상태의 값을 교환하고, 제어 큐비트가 |0> 상태인 경우, 타겟 큐비트의 상태를 유지하는 연산일 수 있다. CNOT 연산을 수행하는 CNOT 게이트는 수학식 2와 같이 정의된다.
Figure pat00003
제3 회전 게이트(150)는 제1 CNOT 게이트(140)에 의하여 변환된 타겟 큐비트의 위상을 -π/2n만큼 쉬프트시킬 수 있다. 제3 회전 게이트(150, R† n+1)는 제1 회전 게이트(120, Rn +1) 또는 제2 회전 게이트(130, Rn + 1)와 서로 허미션(Hermitian)일 수 있다. 즉, 제3 회전 게이트(150)는 제1 회전 게이트(120) 또는 제2 회전 게이트(130)의 전치 행렬의 복소 켤레로 나타날 수 있다. 제2 CNOT 게이트(160)는 제1 회전 게이트(120)에 의하여 변환된 제어 큐비트에 기초하여, 제3 회전 게이트(150)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행할 수 있다.
제1 내지 제3 회전 게이트들(120, 130, 150) 각각은 유니버셜 집합(universial set)의 기본 게이트들로 근사적으로 분해될 수 있다. 즉, 제1 내지 제3 회전 게이트들(120, 130, 150) 각각은 하다마드(Hadamard) 게이트(이하, H-게이트), π/8 위상 쉬프트 게이트(이하, T-게이트), 및 CNOT(Controlled-NOT) 게이트를 포함하는 유니버셜 집합으로 구현될 수 있다. CNOT 게이트는 상술된 수학식 2와 같고, H-게이트 및 T-게이트는 수학식 3과 같이 정의된다.
Figure pat00004
제1 내지 제3 회전 게이트들(120, 130, 150) 각각은 10-10의 정확도로 근사적으로 분해될 경우, 약 253개 정도의 기본 게이트들로 분해될 수 있다. 즉, 양자 회로(100')는 253*3+2인 761개 정도의 기본 게이트들로 분해될 수 있다. 따라서, 단일-큐비트 기반 회전 게이트들의 개수가 증가할수록, 요구되는 기본 게이트들의 개수가 급격하게 증가한다.
도 2는 제어-회전 게이트의 구현을 위하여, 보조 큐비트를 이용하는 실시예를 설명하기 위한 도면이다. 도 2를 참조하면, 양자 회로(200)는 2-큐비트 기반 게이트인 제어-회전 게이트(210)를 포함한다. 제어-회전 게이트(210)는 도 1의 제어-회전 게이트(110)에 대응된다. 2-큐비트 상태를 갖는 논리 큐비트 |Ψ>(201) 및 보조 큐비트(202)는 양자 회로(200)에 입력된다. 보조 큐비트(202)는 제어-회전 게이트(210)의 분해의 효율성을 확보하기 위하여 제공될 수 있고, |0> 상태를 가질 수 있다. 보조 큐비트(202)를 이용하는 경우, 양자 컴퓨팅을 위한 연산 시간이 감소될 수 있고, 요구되는 기본 게이트들의 개수가 감소될 수 있고, 양자 컴퓨팅의 정확성이 향상될 수 있다.
2-큐비트 기반 게이트인 제어-회전 게이트(210)는 회전 게이트(220), 제1 제어-스왑 게이트(240), 및 제2 제어-스왑 게이트(260)를 포함하는 양자 회로(200')로 분해될 수 있다. 회전 게이트(220)는 단일-큐비트 기반 게이트이다. 회전 게이트(220)는 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시킬 수 있다.
제1 제어-스왑 게이트(240) 및 제2 제어-스왑 게이트(260)는 제어 큐비트에 기초하여, 타겟 큐비트와 보조 큐비트(202)를 교환하는 제어-스왑 게이트(controlled-swap gate)일 수 있다. 제1 제어-스왑 게이트(240)는 제어 큐비트에 기초하여, 타겟 큐비트와 보조 큐비트(202)를 교환한다. 예를 들어, 제어 큐비트가 |1> 상태인 경우, 타겟 큐비트와 보조 큐비트가 서로 스왑될 수 있다. 그 결과, 타겟 큐비트가 회전 게이트(220)에 입력될 수 있다.
제2 제어-스왑 게이트(260)는 제어 큐비트에 기초하여, 회전 게이트(220)에 의하여 변환된 타겟 큐비트와 제1 제어-스왑 게이트(240)에 의하여 스왑된 보조 큐비트(202)를 교환한다. 즉, 보조 큐비트(202)는 |0> 상태로 측정되고, 타겟 큐비트는 π/2n-1만큼 위상이 쉬프트되어 측정될 수 있다. 제1 제어-스왑 게이트(240)와 제2 제어-스왑-게이트(260)는 실질적으로 동일한 구성일 수 있다.
도 3은 도 2의 제어-스왑 게이트를 기본 게이트들로 분해한 회로도이다. 도 3의 제어-스왑 게이트(240)는 도 2의 제1 제어-스왑 게이트(240) 또는 제2 제어-스왑 게이트(260)에 대응된다. 도 3을 참조하면, 제어-스왑 게이트(240)는 제1 CNOT 게이트(241), 제2 CNOT 게이트(242), 제1 H-게이트(243), 제1 T-게이트(244), 제2 T-게이트(245, T†-게이트), 제3 T-게이트(246), 제3 CNOT 게이트(247), 제4 CNOT 게이트(248), 제4 T-게이트(249), 제5 CNOT 게이트(250), 제5 T-게이트(251, T†-게이트), 제6 T-게이트(252, T†-게이트), 제6 CNOT 게이트(253), 제7 CNOT 게이트(254), 제7 T-게이트(255), 제2 H-게이트(256), 및 제8 CNOT 게이트(257)를 포함한다.
|a> 상태를 갖는 제어 큐비트, |b> 상태를 갖는 타겟 큐비트, 및 |0> 상태를 갖는 보조 큐비트는 제어-스왑 게이트(240)에 입력될 수 있다. 이 경우, 제어-스왑 게이트(240)는 제어 큐비트의 상태에 기초하여, 타겟 큐비트와 보조 큐비트를 스왑할 수 있다. 예를 들어, 제어 큐비트가 |a>=|1> 상태인 경우, 타겟 큐비트와 보조 큐비트가 스왑된다. 또한, 제어 큐비트가 |a>=|0> 상태인 경우, 타겟 큐비트와 보조 큐비트가 스왑되지 않는다.
제어-스왑 게이트(240)는 총 10단계로 동작한다. 제1 단계(제1 시간) 동안, 제1 CNOT 게이트(241)가 동작한다. 제2 단계(제2 시간) 동안, 제2 CNOT 게이트(242) 및 제1 H-게이트(243)가 동작한다. 제3 단계(제3 시간) 동안, 제1 T-게이트(244), 제2 T-게이트(245) 및 제3 T-게이트(246)가 동작한다. 제4 단계(제4 시간) 동안, 제3 CNOT 게이트(247)가 동작한다. 제5 단계(제5 시간) 동안, 제4 CNOT 게이트(248) 및 제4 T-게이트(249)가 동작한다. 제6 단계(제6 시간) 동안, 제5 CNOT 게이트(250) 및 제5 T-게이트(251)가 동작한다. 제7 단계(제7 시간) 동안, 제6 T-게이트(252) 및 제6 CNOT 게이트(253)가 동작한다. 제8 단계(제8 시간) 동안, 제7 CNOT 게이트(254)가 동작한다. 제9 단계(제9 시간) 동안, 제7 T-게이트(255) 및 제2 H-게이트(256)가 동작한다. 제10 단계(제10 시간) 동안, 제8 CNOT 게이트(257)가 동작한다.
제어-스왑 게이트(240)는 4회의 T-게이트 단계로 동작한다. T-게이트 단계는 제2 T-게이트(245), 제4 T-게이트(249), 제6 T-게이트(252), 및 제7 T-게이트(255)에 기초하여 4단계로 동작할 수 있다. T-게이트는 H-게이트 또는 CNOT 게이트와 달리, 트랜스버셜(transversal) 게이트가 아니므로, 양자 컴퓨팅 과정에서 소모되는 자원 또는 시간이 다른 기본 게이트들보다 크다. 따라서, 양자 회로의 동작 시간 및 양자 컴퓨팅을 위한 자원은 T-게이트의 개수 또는 T-게이트 단계의 수에 의존할 수 있다.
도 2의 양자 회로(200, 200') 및 도 3의 제어-스왑 게이트(240)를 참조하면, 제어-회전 게이트를 구현하기 위한 기본 게이트들의 총 개수 및 동작을 위한 총 단계들이 계산될 수 있다. 회전 게이트(220)가 하나의 게이트 및 하나의 단계로 가정한다면, 양자 회로(200')에 포함된 기본 게이트들의 총 개수는 35개이고, 양자 회로(200')는 총 21단계로 동작할 수 있다.
도 4는 본 발명의 실시예에 따른 양자 회로의 블록도이다. 도 4를 참조하면, 양자 회로(300)는 회전 게이트(320), 제1 보조 회로(340), 및 제2 보조 회로(360)를 포함한다. 양자 회로(300)는 도 1 또는 도 2에 도시된 양자 회로(100, 200)와 같은 제어-회전 게이트를 구현하기 위한 회로이다. 양자 회로(300)는 제어 큐비트의 상태에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시킨다. 회전 게이트(320)는 단일-큐비트 기반 게이트이다. 회전 게이트(320)는 입력된 단일-큐비트의 위상을 π/2n-1만큼 쉬프트시킨다. 회전 게이트(320)는 상술된 수학식 1의 Rn 게이트와 같이 정의될 수 있다.
2-큐비트 상태를 갖는 논리 큐비트 (301), 및 보조 큐비트(302)는 양자 회로(200)에 입력된다. 논리 큐비트(301)는 제어 큐비트 및 타겟 큐비트를 포함한다. 보조 큐비트(302)는 |0> 상태를 가질 수 있다. 이 경우, 제어 큐비트, 타겟 큐비트, 및 보조 큐비트(302)의 얽힘에 따른 3-큐비트 상태가 나타날 수 있다. 이러한 큐비트 상태는 수학적으로 텐서 곱(|Ψ>
Figure pat00005
|0>)으로 표현될 수 있고, 논리 큐비트(101), |Ψ> = a00|00> + a01|01> + a10|10> + a11|11> 인 경우, a00|000> + a01|010> + a10|100> + a11|110>로 표현될 수 있다.
제1 보조 회로(340)는 논리 큐비트(301) 및 보조 큐비트(302)의 얽힘에 따른 제1 큐비트 상태를 제2 큐비트 상태로 변환한다. 제2 큐비트 상태는 제1 보조 회로(340)의 구조에 따라 결정되며, 이러한 구조는 도 5 및 도 6에서 후술된다. 제1 보조 회로(340)는 복수의 기본 게이트들을 포함한다. 상술하였듯이, 기본 게이트는 H-게이트, T-게이트, 또는 CNOT 게이트일 수 있다. 제1 보조 회로(340)는 도 3의 제어-스왑 게이트(240)보다 적은 기본 게이트의 개수를 가질 수 있다. 또한, 제1 보조 회로(340)는 도 3의 제어-스왑 게이트(240)보다 적은 단계로 동작하거나, 적은 T-게이트 단계로 동작하도록 구성될 수 있다. 따라서, 제1 보조 회로(340)에 의하여, 양자 컴퓨팅의 동작 시간 및 자원을 감소시킬 수 있다.
회전 게이트(320)는 제1 보조 회로(340)에 의하여 변환된 제2 큐비트 상태에서 일부 기저 상태에 대한 위상을 π/2n-1만큼 쉬프트한다. 그 결과 제2 큐비트 상태는 제3 큐비트 상태로 변환될 수 있다. 제2 큐비트 상태에서 제3 큐비트 상태로 변환하기 위한 회전 게이트(320)는 (I
Figure pat00006
I
Figure pat00007
Rn)와 같이, 단위 행렬 I와 수학식 1에 따른 Rn게이트의 텐서 곱으로 표현될 수 있다.
제2 보조 회로(360)는 회전 게이트(320)에 의하여 변환된 제3 큐비트 상태를 제4 큐비트 상태로 변환한다. 제4 큐비트 상태는 제어 큐비트, π/2n-1만큼 위상이 쉬프트된 타겟 큐비트, 및 |0> 상태의 보조 큐비트의 얽힘에 따른 상태와 같을 수 있다. 제2 보조 회로(360)는 복수의 기본 게이트들을 포함한다. 제2 보조 회로(360)는 도 3의 제어-스왑 게이트(240)보다 적은 기본 게이트의 개수를 가질 수 있다. 또한, 제2 보조 회로(360)는 도 3의 제어-스왑 게이트(240)보다 적은 단계로 동작하거나, 적은 T-게이트 단계로 동작하도록 구성될 수 있다. 따라서, 제2 보조 회로(360)에 의하여, 양자 컴퓨팅의 동작 시간 및 자원을 감소시킬 수 있다. 제2 보조 회로(360)의 구조는 제1 보조 회로(340)와 같을 수 있다. 또는, 제2 보조 회로(360)는 제1 보조 회로(340)와 서로 허미션(Hermitian)일 수 있다. 제2 보조 회로(360)의 구조는 도 5 및 도 6에서 구체적으로 후술된다.
도 5는 도 4의 양자 회로의 일 실시예를 구체화한 회로도이다. 도 5를 참조하면, 양자 회로(400)는 회전 게이트(420), 제1 보조 회로(440), 및 제2 보조 회로(460)를 포함한다. 회전 게이트(420)는 도 4의 회전 게이트(320)에 대응되고, 제1 보조 회로(440)는 도 4의 제1 보조 회로(340)에 대응되고, 제2 보조 회로(460)는 도 4의 제2 보조 회로(360)에 대응된다. 제어 큐비트 및 타겟 큐비트를 포함하는 논리 큐비트(401), 및 보조 큐비트(402)는 양자 회로(400)에 입력된다. 논리 큐비트(401)는 도 4의 논리 큐비트(301)에 대응되고, 보조 큐비트(402)는 도 4의 보조 큐비트(302)에 대응된다.
제1 보조 회로(440)는 제1 H-게이트(441), 제1 CNOT 게이트(442), 제1 T-게이트(443), 제2 T-게이트(444, T†-게이트), 제2 CNOT 게이트(445), 제3 CNOT 게이트(446), 제3 T-게이트(447, T†-게이트), 제4 T-게이트(448), 제4 CNOT 게이트(449), 및 제2 H-게이트(450)를 포함한다. 제1 보조 회로(440)에 포함된 H-게이트, T-게이트, 및 CNOT 게이트는 수학식 2 및 수학식 3에서 설명된 바와 같이 정의될 수 있다. 제1 보조 회로(440)는 총 10개의 기본 게이트들을 포함한다. 따라서, 도 3의 17개의 기본 게이트들을 포함하는 제어-스왑 게이트(240)보다 적은 수의 기본 게이트들을 이용하여, 제어-회전 게이트가 구현될 수 있다. 또한, 양자 회로(400)는 도 1의 양자 회로(100')보다 적은 개수의 회전 게이트를 포함하므로, 도 1보다 적은 개수의 기본 게이트들로 제어-회전 게이트가 구현될 수 있다.
제1 H-게이트(441)는 보조 큐비트(402)에 대하여 하다마드 변환을 수행한다. 제1 CNOT 게이트(442)는 제1 H-게이트(441)에 의하여 변환된 보조 큐비트에 기초하여, 제어 큐비트에 대한 CNOT 연산을 수행한다. 제1 T-게이트(443)는 제1 CNOT 게이트(442)에 의하여 변환된 제어 큐비트의 위상을 π/8만큼 쉬프트시킨다. 제2 T-게이트(444)는 제1 H-게이트(441)에 의하여 변환된 보조 큐비트의 위상을 -π/8만큼 쉬프트시킨다. 제2 CNOT 게이트(445)는 타겟 큐비트에 기초하여, 제1 T-게이트(443)에 의하여 변환된 제어 큐비트에 대한 CNOT 연산을 수행한다. 제3 CNOT 게이트(446)는 타겟 큐비트에 기초하여, 제2 T-게이트(444)에 의하여 변환된 보조 큐비트에 대한 CNOT 연산을 수행한다. 제3 T-게이트(447)는 제2 CNOT 게이트(445)에 의하여 변환된 제어 큐비트의 위상을 -π/8만큼 쉬프트시킨다. 제4 T-게이트(448)는 제3 CNOT 게이트(446)에 의하여 변환된 보조 큐비트의 위상을 π/8만큼 쉬프트시킨다. 제4 CNOT 게이트(449)는 제4 T-게이트(448)에 의하여 변환된 보조 큐비트에 기초하여, 제3 T-게이트(447)에 의하여 변환된 제어 큐비트에 대한 CNOT 연산을 수행한다. 제2 H-게이트(450)는 제4 T-게이트(448)에 의하여 변환된 보조 큐비트에 대하여 하다마드 변환을 수행한다.
제1 보조 회로(440)는 총 8단계로 동작한다. 따라서, 도 3의 총 10단계로 동작하는 제어-스왑 게이트(240)보다 적은 8단계로 제1 보조 회로(440)가 동작할 수 있다. 또한, 제1 보조 회로(440)는 도 3의 제어-스왑 게이트(240)보다 적은 2회의 T-게이트 단계로 동작한다. 즉, 양자 회로(400)의 동작 시간 및 양자 컴퓨팅을 위한 자원이 감소할 수 있다. 제1 보조 회로(440)는 상술된 기본 게이트들의 동작에 기초하여, 수학식 4의 U와 같이 정의될 수 있다.
Figure pat00008
수학식 4를 참조하면, 우측부터 좌측 순서로 제1 보조 회로(440)의 동작을 위한 단계가 진행된다. 제1 단계 동안, 제1 H-게이트(441)에 의하여, 논리 큐비트(401) 및 보조 큐비트(402)에 의한 3-큐비트 상태(|Ψ>
Figure pat00009
|0>)에 대한 (I
Figure pat00010
I
Figure pat00011
H) 연산이 수행된다. 제2 단계 동안, 제1 CNOT 게이트(442)에 의하여, C31 -연산이 수행된다. 제3 단계 동안, 제1 및 제2 T-게이트들(443, 444)에 의하여, (T
Figure pat00012
I
Figure pat00013
T†) 연산이 수행된다. 제4 단계 동안, 제2 CNOT게이트(445)에 의하여, C21 -연산이 수행된다. 제5 단계 동안, 제3 CNOT 게이트(446)에 의하여, C23 -연산이 수행된다. 제6 단계 동안, 제3 및 제4 T-게이트들(447, 448)에 의하여, (T†
Figure pat00014
I
Figure pat00015
T) 연산이 수행된다. 제7 단계 동안, 제4 CNOT 게이트(449)에 의하여, C31 -연산이 수행된다. 제8 단계 동안, 제2 H-게이트(450)에 의하여, (I
Figure pat00016
I
Figure pat00017
H) 연산이 수행된다. 수학식 4의 연산 결과, 수학식 5와 같이 표현될 수 있다.
Figure pat00018
Figure pat00019
수학식 5를 참조하면, 논리 큐비트(401) 및 보조 큐비트(402)의 얽힘 및 중첩에 따라, 8개의 기저 상태들, |000>, |001>, |010>, |011>, |100>, |101>, |110>, 및 |111>이 나타날 수 있다. 기저 상태 각각에 표현된 3비트의 숫자는 순서대로 제어 큐비트, 타겟 큐비트, 및 보조 큐비트와 관련된다. 제1 보조 회로(440)는 |000>, |001>, |010>, |100>, 및 |101> 기저 상태의 값을 변환시키지 않을 수 있다. 제1 보조 회로(440)는 |011> 기저 상태에 대한 위상을 π만큼 쉬프트하여, |011> 기저 상태의 값으로 결정할 수 있다. 제1 보조 회로(440)는 |110> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여, |111> 기저 상태의 값으로 결정할 수 있다. 제1 보조 회로(440)는 |111> 기저 상태에 대한 위상을 π/2만큼 쉬프트하여, |110> 기저 상태의 값으로 결정할 수 있다.
제2 보조 회로(460)는 제3 H-게이트(461), 제5 CNOT 게이트(462), 제5 T-게이트(463), 제6 T-게이트(464, T†-게이트), 제6 CNOT 게이트(465), 제7 CNOT 게이트(466), 제7 T-게이트(467, T†-게이트), 제8 T-게이트(468), 제8 CNOT 게이트(469), 및 제4 H-게이트(450)를 포함한다. 제2 보조 회로(460)에 포함된 기본 게이트들의 배치 구조는 제1 보조 회로(440)에 포함된 기본 게이트들의 배치 구조와 동일하므로, 구체적인 설명이 생략된다.
회전 게이트(420), 제1 보조 회로(440), 및 제2 보조 회로(460)는 수학식 6과 같이, 제어-회전 게이트와 같은 동작을 수행하도록 구현될 수 있다.
Figure pat00020
Figure pat00021
Figure pat00022
Figure pat00023
Figure pat00024
Figure pat00025
수학식 6을 참조하면, 우측부터 좌측 순서로 제1 보조 회로(440), 단일-큐비트 기반의 회전 게이트(420), 및 제2 보조 회로(460)가 동작한다. 제1 보조 회로(440)에 의하여, |110> 기저 상태의 값은 -π/2만큼 위상 쉬프트되며, 그 결과 |111> 기저 상태의 값이 결정된다. 회전 게이트(420)에 의하여, |111> 기저 상태의 값은 π/2n-1만큼 위상 쉬프트된다. 제2 보조 회로(460)에 의하여, |111> 기저 상태의 값은 π/2만큼 위상 쉬프트되며, 그 결과 |110> 기저 상태의 값이 결정된다. 결과적으로, 양자 회로(400)는 제어-회전 게이트의 동작과 같은 효과를 갖게 된다.
도 6은 도 4의 양자 회로의 일 실시예를 구체화한 회로도이다. 도 6을 참조하면, 양자 회로(500)는 회전 게이트(520), 제1 보조 회로(540), 및 제2 보조 회로(560)를 포함한다. 회전 게이트(520)는 도 4의 회전 게이트(320)에 대응되고, 제1 보조 회로(540)는 도 4의 제1 보조 회로(340)에 대응되고, 제2 보조 회로(560)는 도 4의 제2 보조 회로(360)에 대응된다. 제어 큐비트 및 타겟 큐비트를 포함하는 논리 큐비트(501), 및 보조 큐비트(502)는 양자 회로(500)에 입력된다. 논리 큐비트(501)는 도 4의 논리 큐비트(301)에 대응되고, 보조 큐비트(502)는 도 4의 보조 큐비트(302)에 대응된다.
제1 보조 회로(540)는 제1 H-게이트(541), 제1 CNOT 게이트(542), 제2 CNOT 게이트(543), 제1 T-게이트(544), 제2 T-게이트(545, T†-게이트), 제3 CNOT 게이트(546), 제4 CNOT 게이트(547), 제3 T-게이트(548, T†-게이트), 제4 T-게이트(549), 제5 CNOT 게이트(550), 제6 CNOT 게이트(551), 및 제2 H-게이트(552)를 포함한다. 제1 보조 회로(540)에 포함된 H-게이트, T-게이트, 및 CNOT 게이트는 수학식 2 및 수학식 3에서 설명된 바와 같이 정의될 수 있다. 제1 보조 회로(540)는 총 12개의 기본 게이트들을 포함한다. 따라서, 도 3의 17개의 기본 게이트들을 포함하는 스왑 게이트(240)보다 적은 수의 기본 게이트들을 이용하여, 제어-회전 게이트가 구현될 수 있다.
제1 H-게이트(541)는 보조 큐비트(502)에 대하여 하다마드 변환을 수행한다. 제1 CNOT 게이트(542)는 제1 H-게이트(541)에 의하여 변환된 보조 큐비트에 기초하여 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제2 CNOT 게이트(543)는 제1 CNOT 게이트(542)에 의하여 변환된 타겟 큐비트에 기초하여, 제어 큐비트에 대한 CNOT 연산을 수행한다. 제1 T-게이트(544)는 제2 CNOT 게이트(543)에 의하여 변환된 제어 큐비트의 위상을 π/8만큼 쉬프트시킨다. 제2 T-게이트(545)는 제1 CNOT 게이트(542)에 의하여 변환된 타겟 큐비트의 위상을 -π/8만큼 쉬프트시킨다. 제3 CNOT 게이트(546)는 제1 H-게이트(541)에 의하여 변환된 보조 큐비트에 기초하여, 제2 T-게이트(545)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제4 CNOT 게이트(547)는 제1 T-게이트(544)에 의하여 변환된 제어 큐비트에 기초하여, 제3 CNOT 게이트(546)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제3 T-게이트(548)는 제4 CNOT 게이트(547)에 의하여 변환된 타겟 큐비트의 위상을 -π/8만큼 쉬프트시킨다. 제4 T-게이트(549)는 제1 H-게이트(541)에 의하여 변환된 보조 큐비트의 위상을 π/8만큼 쉬프트시킨다. 제5 CNOT 게이트(550)는 제3 T-게이트(548)에 의하여 변환된 타겟 큐비트에 기초하여, 제1 T-게이트(544)에 의하여 변환된 제어 큐비트에 대한 CNOT 연산을 수행한다. 제6 CNOT 게이트(551)는 제4 T-게이트(549)에 의하여 변환된 보조 큐비트에 기초하여, 제3 T-게이트(548)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제2 H-게이트(552)는 제4 T-게이트에 의하여 변환된 보조 큐비트에 대하여 하다마드 변환을 수행한다.
제1 보조 회로(540)는 도 5의 제1 보조 회로(440)와 비교하여, 더 많은 기본 게이트들의 개수를 갖고, 더 많은 단계로 동작한다. 다만, 도 6의 제1 보조 회로(540)는 큐비트들 사이의 물리적으로 구현되는 거리를 고려한다. 제1 보조 회로(540)에 포함된 CNOT 게이트들은 인접한 큐비트들에 대하여 CNOT 연산을 수행하도록 구현된다. 제1 보조 회로(540) 포함된 CNOT 게이트들은 인접하지 않은 큐비트들(예를 들어, 보조 큐비트와 제어 큐비트)에 대하여 CNOT 연산을 수행하지 않도록 구현된다.
제1 보조 회로(540)는 총 10단계로 동작하며, 총 2회의 T-게이트 단계로 동작한다. 제1 보조 회로(540)는 도 3의 제어-스왑 게이트(240)보아 적은 T-게이트 단계로 동작하므로, 양자 회로(500)의 동작 시간 및 양자 컴퓨팅을 위한 자원이 감소할 수 있다. 제1 보조 회로(540)는 상술된 기본 게이트들의 동작에 기초하여, 수학식 7의 U와 같이 정의될 수 있다.
Figure pat00026
수학식 7을 참조하면, 우측부터 좌측 순서로 제1 보조 회로(540)의 동작을 위한 단계가 진행된다. 제1 단계 동안, 제1 H-게이트(541)에 의하여, 논리 큐비트(501) 및 보조 큐비트(502)에 의한 3-큐비트 상태(|Ψ>
Figure pat00027
|0>)에 대한 (I
Figure pat00028
I
Figure pat00029
H) 연산이 수행된다. 제2 단계 동안, 제1 CNOT 게이트(542)에 의하여, C32 -연산이 수행된다. 제3 단계 동안, 제2 CNOT 게이트(543)에 의하여, C21 -연산이 수행된다. 제4 단계 동안, 제1 및 제2 T-게이트들(544, 545)에 의하여, (TT†
Figure pat00031
I) 연산이 수행된다. 제5 단계 동안, 제3 CNOT게이트(546)에 의하여, C31 -연산이 수행된다. 제6 단계 동안, 제4 CNOT 게이트(547)에 의하여, C12 -연산이 수행된다. 제7 단계 동안, 제3 및 제4 T-게이트들(548, 549)에 의하여, (I
Figure pat00032
T†
Figure pat00033
T) 연산이 수행된다. 제8 단계 동안, 제5 CNOT 게이트(550)에 의하여, C21 -연산이 수행된다. 제9 단계 동안, 제6 CNOT 게이트(551)에 의하여, C32 -연산이 수행된다. 제10 단계 동안, 제2 H-게이트(552)에 의하여, (I
Figure pat00034
I
Figure pat00035
H) 연산이 수행된다. 수학식 7의 연산 결과, 수학식 8과 같이 표현될 수 있다.
Figure pat00036
Figure pat00037
수학식 8을 참조하면, 제1 보조 회로(540)는 |000> 및 |001> 기저 상태의 값을 변환시키지 않을 수 있다. 제1 보조 회로(540)는 |010> 기저 상태의 값과 |100> 기저 상태의 값을 서로 교환하고, |011> 기저 상태의 값과 |101> 기저 상태의 값을 서로 교환할 수 있다. 제1 보조 회로(540)는 |110> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여, |111> 기저 상태의 값으로 결정할 수 있다. 제1 보조 회로(440)는 |111> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여, |110> 기저 상태의 값으로 결정할 수 있다.
제2 보조 회로(560)는 제1 보조 회로(540)와 서로 허미션(Hermitian)이다. 제2 보조 회로(560)는 제3 H-게이트(561), 제7 CNOT 게이트(562), 제8 CNOT 게이트(563), 제5 T-게이트(564), 제6 T-게이트(565, T†-게이트), 제9 CNOT 게이트(566), 제10 CNOT 게이트(567), 제7 T-게이트(568, T†-게이트), 제8 T-게이트(569), 제11 CNOT 게이트(570), 제12 CNOT 게이트(571), 및 제4 H-게이트(572)를 포함한다. 제2 보조 회로(560)에 포함된 기본 게이트들의 개수는 제1 보조 회로(540)에 포함된 기본 게이트들의 개수와 같다. 제3 H-게이트(561), 제7 CNOT 게이트(562), 제8 CNOT 게이트(563), 제11 CNOT 게이트(570), 제12 CNOT 게이트(571), 및 제4 H-게이트(572)의 배치는 제1 보조 회로(540)의 제1 H-게이트(541), 제1 CNOT 게이트(542), 제2 CNOT 게이트(543), 제5 CNOT 게이트(550), 제6 CNOT 게이트(551), 및 제2 H-게이트(552)와 동일하므로, 구체적인 설명이 생략된다.
제2 보조 회로(560)는 제1 보조 회로(540)와 비교하여, 제5 T-게이트(564), 제6 T-게이트(565), 제9 CNOT 게이트(566), 제10 CNOT 게이트(567), 제7 T-게이트(568), 제8 T-게이트(569)의 배치에 차이점을 갖는다. 제5 T-게이트(564)는 제7 CNOT 게이트(562)에 의하여 변환된 타겟 큐비트의 위상을 π/8만큼 쉬프트시킨다. 제6 T-게이트(565)는 제3 H-게이트(561)에 의하여 변환된 보조 큐비트의 위상을 -π/8만큼 쉬프트시킨다. 제9 CNOT 게이트(566)는 제8 CNOT 게이트(563)에 의하여 변환된 제어 큐비트에 기초하여, 제5 T-게이트(564)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제10 CNOT 게이트(567)는 제6 T-게이트(565)에 의하여 변환된 보조 큐비트에 기초하여, 제9 CNOT 게이트(566)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제7 T-게이트(568)는 제8 CNOT 게이트(563)에 의하여 변환된 제어 큐비트의 위상을 -π/8만큼 쉬프트시킨다. 제8 T-게이트(569)는 제10 CNOT 게이트(567)에 의하여 변환된 타겟 큐비트의 위상을 π/8만큼 쉬프트시킨다.
회전 게이트(520), 제1 보조 회로(540), 및 제2 보조 회로(560)는 수학식 9와 같이, 제어-회전 게이트와 같은 동작을 수행하도록 구현될 수 있다.
Figure pat00038
Figure pat00039
Figure pat00040
Figure pat00041
Figure pat00042
Figure pat00043
수학식 9를 참조하면, 우측부터 좌측 순서로 제1 보조 회로(540), 단일-큐비트 기반의 회전 게이트(520), 및 제2 보조 회로(560)가 동작한다. 제1 보조 회로(540)에 의하여, |110> 기저 상태의 값은 -π/2만큼 위상 쉬프트되며, 그 결과 |111> 기저 상태의 값이 결정된다. 제1 보조 회로(540)에 의하여, |010> 기저 상태의 값과 |100> 기저 상태의 값이 서로 교환된다. 회전 게이트(520)에 의하여, |111> 기저 상태의 값은 π/2n-1만큼 위상 쉬프트된다. 제2 보조 회로(560)에 의하여, |111> 기저 상태의 값은 π/2만큼 위상 쉬프트되며, 그 결과 |110> 기저 상태의 값이 결정된다. 또한, 제2 보조 회로(560)에 의하여, |010> 기저 상태의 값과 |100> 기저 상태의 값이 서로 교환된다. 결과적으로, 양자 회로(500)는 제어-회전 게이트의 동작과 같은 효과를 갖게 된다.
도 7은 본 발명의 실시예에 따른 양자 회로의 회로도이다. 도 7을 참조하면, 양자 회로(600)는 제1 CNOT 게이트(610), 제2 CNOT 게이트(620), 제1 회전 게이트(630), 제2 회전 게이트(640), 제3 회전 게이트(650), 제3 CNOT 게이트(660), 및 제4 CNOT 게이트(670)를 포함한다. 양자 회로(600)는 도 1 또는 도 2에 도시된 양자 회로(100, 200)와 같은 제어-회전 게이트를 구현하기 위한 회로이다. 양자 회로(600)는 제어 큐비트 상태에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시킨다.
논리 큐비트(601) 및 보조 큐비트(602)는 양자 회로(600)에 입력된다. 논리 큐비트(601)는 제어 큐비트 및 타겟 큐비트를 포함한다. 보조 큐비트(602)는 |0> 상태를 가질 수 있다.
제1 CNOT 게이트(610)는 타겟 큐비트에 기초하여, 보조 큐비트에 대한 CNOT 연산을 수행한다. 제2 CNOT 게이트(620)는 제어 큐비트에 기초하여, 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제1 회전 게이트(630)는 제어 큐비트의 위상을 π/2n만큼 쉬프트시킨다. 제2 회전 게이트(640)는 제2 CNOT 게이트(620)에 의하여 변환된 타겟 큐비트의 위상을 -π/2n만큼 쉬프트시킨다. 제3 회전 게이트(650)는 제1 CNOT 게이트(610)에 의하여 변환된 보조 큐비트의 위상을 π/2n만큼 쉬프트시킨다. 제3 CNOT 게이트(660)는 제1 회전 게이트(630)에 의하여 변환된 제어 큐비트에 기초하여, 제2 회전 게이트(640)에 의하여 변환된 타겟 큐비트에 대한 CNOT 연산을 수행한다. 제4 CNOT 게이트(670)는 제3 CNOT 게이트(660)에 의하여 변환된 타겟 큐비트에 기초하여, 제3 회전 게이트(650)에 의하여 변환된 보조 큐비트에 대한 CNOT 연산을 수행한다.
양자 회로(600)는 총 5단계로 동작한다. 즉, 도 7의 양자 회로(600)는 최소한의 단계들로 동작할 수 있다. 비록, 도 1에서 단일-큐비트 기반의 회전 게이트들로 분해된 양자 회로(100')는 4단계로 동작하나, 회전 게이트의 동작 시간은 다른 기본 게이트들에 비하여 상당히 크므로, 실질적으로 도 7의 양자 회로(600)의 동작 시간은 도 1의 양자 회로(100')보다 짧다. 양자 회로(600)는 제1 내지 제3 회전 게이트들(630, 640, 650)이 한번의 단계에서 병렬로 동작하기 때문이다. 양자 회로(600)는 수학식 10과 같이, 제어-회전 게이트와 같은 동작을 수행하도록 구현될 수 있다.
Figure pat00044
Figure pat00045
Figure pat00046
Figure pat00047
Figure pat00048
수학식 10을 참조하면, 우측부터 좌측 순서로 제1 CNOT 게이트(610), 제2 CNOT 게이트(620), 제1 회전 게이트(630), 제2 회전 게이트(640), 제3 회전 게이트(650), 제3 CNOT 게이트(660), 및 제4 CNOT 게이트(670)가 동작한다. 제1 단계 동안, 제1 CNOT 게이트(610)에 의하여, C23 -연산이 수행된다. 제2 단계 동안, 제2 CNOT 게이트(620)에 의하여, C12 -연산이 수행된다. 제3 단계 동안, 제1 내지 제3 회전 게이트들(630, 640, 650)에 의하여, (Rn +1
Figure pat00049
R† n+1
Figure pat00050
Rn +1) 연산이 수행된다. 제4 단계 동안, 제3 CNOT 게이트(660)에 의하여, C12 연산이 수행된다. 제5 단계 동안, 제4 CNOT 게이트(670)에 의하여, C23 -연산이 수행된다.
제1 CNOT 게이트(610) 및 제2 CNOT 게이트(620)에 의하여, |010> 기저 상태의 값이 |011> 기저 상태의 값으로 결정되고, |100> 기저 상태의 값이 |110> 기저 상태의 값으로 결정되고, |110> 기저 상태의 값이 |101> 기저 상태의 값으로 결정된다. 제1 내지 제3 회전 게이트들(630, 640, 650)에 의하여, |101> 기저 상태의 값은 π/2n-1만큼 위상 쉬프트된다. 제3 CNOT 게이트(660) 및 제4 CNOT 게이트(670)에 의하여, |011> 기저 상태의 값이 |010> 기저 상태의 값으로 결정되고, |110> 기저 상태의 값이 |100> 기저 상태의 값으로 결정되고, |101> 기저 상태의 값이 |110> 기저 상태의 값으로 결정된다.
이상 설명된 실시 예들에 의하면, 양자 회로를 구성하는 기본 게이트들의 개수가 감소되고, 양자 회로의 동작 시간이 감소될 수 있다. 양자 회로가 구현되는 양자 컴퓨터는 다양한 기능을 수행하는 복수의 컴포넌트들로 구성될 수 있다. 예를 들어, 상술된 양자 회로가 구현되는 양자 컴퓨터는 양자 정보를 처리하는 CPU, 양자 정보를 저장하는 메모리, 및 CPU와 메모리 사이에서 정보를 전달하는 버스를 포함할 수 있다.
CPU는 양자 컴퓨터의 중앙 처리 장치로의 기능을 수행할 수 있다. CPU는 메모리의 연산 공간을 활용하여 동작할 수 있고, 양자 회로는 CPU의 제어에 따라, 제어 큐비트, 타겟 큐비트, 및 보조 큐비트를 이용한 제어-회전 게이트의 동작을 수행할 수 있다. 양자 회로는 CPU의 제어에 따라, 제어 큐비트, 타겟 큐비트, 및 보조 큐비트를 생성하고, 제어 큐비트의 상태에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시킬 수 있다. 본 발명의 실시 예에 따른 양자 회로를 이용함으로써, 양자 정보의 처리 속도가 향상되고, 양자 정보를 처리하기 위한 자원이 감소될 것이다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100, 200, 300, 400, 500, 600: 양자 회로
110, 210: 제어-회전 게이트
320, 420, 520, 630, 640, 650: 회전 게이트
340, 440, 540: 제1 보조 회로
360, 460, 560: 제2 보조 회로

Claims (16)

  1. 제어 큐비트에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시키는 양자 회로에 있어서,
    상기 제어 큐비트, 상기 타겟 큐비트, 및 |0> 상태를 갖는 보조 큐비트의 얽힘에 따른 제1 큐비트 상태를 제2 큐비트 상태로 변환하는 제1 보조 회로;
    상기 제2 큐비트 상태의 일부 기저 상태에 대한 위상을 π/2n-1만큼 쉬프트하여, 상기 제2 큐비트 상태를 제3 큐비트 상태로 변환하는 회전 게이트; 및
    상기 타겟 큐비트의 위상이 π/2n-1만큼 쉬프트되도록, 상기 제3 큐비트 상태를 제4 큐비트 상태로 변환하는 제2 보조 회로를 포함하되,
    상기 제1 보조 회로는 상기 제1 큐비트 상태의 |110> 기저 상태에 기초하여 상기 제2 큐비트 상태의 |111> 기저 상태를 결정하고, 상기 제2 보조 회로는 상기 제3 큐비트 상태의 |111> 기저 상태에 기초하여 상기 제4 큐비트 상태의 |110> 기저 상태를 결정하는 양자 회로.
  2. 제1 항에 있어서,
    상기 제1 보조 회로 및 상기 제2 보조 회로는 동일한 양자 회로.
  3. 제1 항에 있어서,
    상기 제1 보조 회로는,
    상기 제1 큐비트 상태의 상기 |110> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여 상기 제2 큐비트 상태의 상기 |111> 기저 상태를 결정하고,
    상기 제2 보조 회로는,
    상기 제3 큐비트 상태의 상기 |111> 기저 상태에 대한 위상을 π/2만큼 쉬프트하여 상기 제4 큐비트 상태의 상기 |110> 기저 상태를 결정하는 양자 회로.
  4. 제1 항에 있어서,
    상기 제1 보조 회로는,
    상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제1 하다마드 게이트;
    상기 제1 하다마드 게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제1 CNOT 게이트;
    상기 제1 CNOT 게이트에 의하여 변환된 상기 제어 큐비트의 위상을 π/8만큼 쉬프트시키는 제1 T-게이트;
    상기 제1 하다마드 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 -π/8만큼 쉬프트시키는 제2 T-게이트;
    상기 타겟 큐비트에 기초하여, 상기 제1 T-게이트에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제2 CNOT 게이트;
    상기 타겟 큐비트에 기초하여, 상기 제2 T-게이트에 의하여 변환된 상기 보조 큐비트에 대한 CNOT 연산을 수행하는 제3 CNOT 게이트;
    상기 제2 CNOT 게이트에 의하여 변환된 상기 제어 큐비트의 위상을 -π/8만큼 쉬프트시키는 제3 T-게이트;
    상기 제3 CNOT 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 π/8만큼 쉬프트시키는 제4 T-게이트;
    상기 제4 T-게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제3 T-게이트에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제4 CNOT 게이트; 및
    상기 제4 T-게이트에 의하여 변환된 상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제2 하다마드 게이트를 포함하는 양자 회로.
  5. 제4 항에 있어서,
    상기 회전 게이트는,
    상기 제1 보조 회로에 의하여 변환된 상기 보조 큐비트의 위상을 π/2n-1만큼 쉬프트시키고,
    상기 제2 보조 회로는,
    상기 회전 게이트에 의하여 변환된 상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제3 하다마드 게이트;
    상기 제3 하다마드 게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제1 보조 회로에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제5 CNOT 게이트;
    상기 제5 CNOT 게이트에 의하여 변환된 상기 제어 큐비트의 위상을 π/8만큼 쉬프트시키는 제5 T-게이트;
    상기 제3 하다마드 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 -π/8만큼 쉬프트시키는 제6 T-게이트;
    상기 제1 보조 회로에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제5 T-게이트에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제6 CNOT 게이트;
    상기 제1 보조 회로에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제6 T-게이트에 의하여 변환된 상기 보조 큐비트에 대한 CNOT 연산을 수행하는 제7 CNOT 게이트;
    상기 제6 CNOT 게이트에 의하여 변환된 상기 제어 큐비트의 위상을 -π/8만큼 쉬프트시키는 제7 T-게이트;
    상기 제7 CNOT 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 π/8만큼 쉬프트시키는 제8 T-게이트;
    상기 제8 T-게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제7 T-게이트에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제8 CNOT 게이트; 및
    상기 제8 T-게이트에 의하여 변환된 상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제4 하다마드 게이트를 포함하는 양자 회로.
  6. 제4 항에 있어서,
    제1 하다마드 게이트는 상기 제1 시간 동안 동작되고,
    상기 제1 CNOT 게이트는 상기 제1 시간 이후의 제2 시간 동안 동작되고,
    상기 제1 및 제2 T-게이트들은 상기 제2 시간 이후의 제3 시간 동안 동작되고,
    상기 제2 CNOT 게이트는 상기 제3 시간 이후의 제4 시간 동안 동작되고,
    상기 제3 CNOT 게이트는 상기 제4 시간 이후의 제5 시간 동안 동작되고,
    상기 제3 및 제4 T-게이트들은 상기 제5 시간 이후의 제6 시간 동안 동작되고,
    상기 제4 CNOT 게이트는 상기 제6 시간 이후의 제7 시간 동안 동작되고,
    상기 제2 하다마드 게이트는 상기 제7 시간 이후의 제8 시간 동안 동작되는 양자 회로.
  7. 제1 항에 있어서,
    상기 제1 보조 회로는,
    상기 제1 큐비트 상태의 |000>, |001>, |010>, |011>, |100>, |101>, |110>, 및 |111> 기저 상태들에 대하여, |000><000| + |001><001| + |010><010| - |011><011| + |100><100| + |101><101| + i|110><111| - i|111><110| 연산을 통하여 상기 제2 큐비트 상태를 생성하고,
    상기 제2 보조 회로는,
    상기 제3 큐비트 상태의 |000>, |001>, |010>, |011>, |100>, |101>, |110>, 및 |111> 기저 상태들에 대하여, |000><000| + |001><001| + |010><010| - |100><100| + |101><101| + i|110><111| - i|111><110| 연산을 통하여 상기 제4 큐비트 상태를 생성하는 양자 회로.
  8. 제1 항에 있어서,
    상기 제1 보조 회로 및 상기 제2 보조 회로는 서로 허미션(Hermitian)인 양자 회로.
  9. 제1 항에 있어서,
    상기 제1 보조 회로는,
    상기 제1 큐비트 상태의 상기 |110> 기저 상태에 대한 위상을 -π/2만큼 쉬프트하여 상기 제2 큐비트 상태의 상기 |111> 기저 상태를 결정하고, 상기 제1 큐비트 상태의 상기 |010> 기저 상태에 기초하여, 상기 제2 큐비트 상태의 상기 |100> 기저 상태를 더 결정하고, 상기 제1 큐비트 상태의 상기 |100> 기저 상태에 기초하여, 상기 제2 큐비트 상태의 상기 |010> 기저 상태를 더 결정하고,
    상기 제2 보조 회로는,
    상기 제3 큐비트 상태의 상기 |111> 기저 상태에 대한 위상을 π/2만큼 쉬프트하여 상기 제4 큐비트 상태의 상기 |110> 기저 상태를 결정하고, 상기 제3 큐비트 상태의 상기 |010> 기저 상태에 기초하여, 상기 제4 큐비트 상태의 상기 |100> 기저 상태를 더 결정하고, 상기 제3 큐비트 상태의 상기 |100> 기저 상태에 기초하여, 상기 제4 큐비트 상태의 상기 |010> 기저 상태를 더 결정하는 양자 회로.
  10. 제1 항에 있어서,
    상기 제1 보조 회로는,
    상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제1 하다마드 게이트;
    상기 제1 하다마드 게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제1 CNOT 게이트;
    상기 제1 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제2 CNOT 게이트;
    상기 제2 CNOT 게이트에 의하여 변환된 상기 제어 큐비트의 위상을 π/8만큼 쉬프트시키는 제1 T-게이트;
    상기 제1 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트의 위상을 -π/8만큼 쉬프트시키는 제2 T-게이트;
    상기 제1 하다마드 게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제2 T-게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제3 CNOT 게이트;
    상기 제1 T-게이트에 의하여 변환된 상기 제어 큐비트에 기초하여, 상기 제3 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제4 CNOT 게이트;
    상기 제4 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트의 위상을 -π/8만큼 쉬프트시키는 제3 T-게이트;
    상기 제1 하다마드 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 π/8만큼 쉬프트시키는 제4 T-게이트;
    상기 제3 T-게이트에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제1 T-게이트에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제5 CNOT 게이트;
    상기 제4 T-게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제3 T-게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제6 CNOT 게이트; 및
    상기 제4 T-게이트에 의하여 변환된 상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제2 하다마드 게이트를 포함하는 양자 회로.
  11. 제10 항에 있어서,
    상기 회전 게이트는,
    상기 제1 보조 회로에 의하여 변환된 상기 보조 큐비트의 위상을 π/2n-1만큼 쉬프트시키고,
    상기 제2 보조 회로는,
    상기 회전 게이트에 의하여 변환된 상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제3 하다마드 게이트;
    상기 제3 하다마드 게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제1 보조 회로에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제7 CNOT 게이트;
    상기 제7 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제1 보조 회로에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제8 CNOT 게이트;
    상기 제7 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트의 위상을 π/8만큼 쉬프트시키는 제5 T-게이트;
    상기 제3 하다마드 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 -π/8만큼 쉬프트시키는 제6 T-게이트;
    상기 제8 CNOT 게이트에 의하여 변환된 상기 제어 큐비트에 기초하여, 상기 제5 T-게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제9 CNOT 게이트;
    상기 제6 T-게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제9 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제10 CNOT 게이트;
    상기 제8 CNOT 게이트에 의하여 변환된 상기 제어 큐비트의 위상을 -π/8만큼 쉬프트시키는 제7 T-게이트;
    상기 제10 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트의 위상을 π/8만큼 쉬프트시키는 제8 T-게이트;
    상기 제8 T-게이트에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제7 T-게이트에 의하여 변환된 상기 제어 큐비트에 대한 CNOT 연산을 수행하는 제11 CNOT 게이트;
    상기 제6 T-게이트에 의하여 변환된 상기 보조 큐비트에 기초하여, 상기 제8 T-게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제12 CNOT 게이트; 및
    상기 제6 T-게이트에 의하여 변환된 상기 보조 큐비트에 대하여 하다마드 변환을 수행하는 제4 하다마드 게이트를 포함하는 양자 회로.
  12. 제10 항에 있어서,
    제1 하다마드 게이트는 상기 제1 시간 동안 동작되고,
    상기 제1 CNOT 게이트는 상기 제1 시간 이후의 제2 시간 동안 동작되고,
    상기 제2 CNOT 게이트는 상기 제2 시간 이후의 제3 시간 동안 동작되고,
    상기 제1 및 제2 T-게이트들은 상기 제3 시간 이후의 제4 시간 동안 동작되고,
    상기 제3 CNOT 게이트는 상기 제4 시간 이후의 제5 시간 동안 동작되고,
    상기 제4 CNOT 게이트는 상기 제5 시간 이후의 제6 시간 동안 동작되고,
    상기 제3 및 제4 T-게이트들은 상기 제6 시간 이후의 제7 시간 동안 동작되고,
    상기 제5 CNOT 게이트는 상기 제7 시간 이후의 제8 시간 동안 동작되고,
    상기 제6 CNOT 게이트는 상기 제8 시간 이후의 제9 시간 동안 동작되고,
    상기 제2 하다마드 게이트는 상기 제9 시간 이후의 제10 시간 동안 동작되는 양자 회로.
  13. 제1 항에 있어서,
    상기 제1 보조 회로는,
    상기 제1 큐비트 상태의 |000>, |001>, |010>, |011>, |100>, |101>, |110>, 및 |111> 기저 상태들에 대하여, |000><000| + |001><001| + |010><100| + |011><101| + |100><010| + |101><011| - i|110><111| - i|111><110| 연산을 통하여 상기 제2 큐비트 상태를 생성하고,
    상기 제2 보조 회로는,
    상기 제3 큐비트 상태의 |000>, |001>, |010>, |011>, |100>, |101>, |110>, 및 |111> 기저 상태들에 대하여, |000><000| + |001><001| + |010><100| + |011><101| + |100><010| + |101><011| + i|110><111| + i|111><110| 연산을 통하여 상기 제4 큐비트 상태를 생성하는 양자회로.
  14. 제어 큐비트에 기초하여, 타겟 큐비트의 위상을 π/2n-1만큼 쉬프트시키는 양자 회로에 있어서,
    상기 타겟 큐비트에 기초하여, |0> 상태를 갖는 보조 큐비트에 대한 CNOT 연산을 수행하는 제1 CNOT 게이트;
    상기 제어 큐비트에 기초하여, 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제2 CNOT 게이트;
    상기 제어 큐비트의 위상을 π/2n만큼 쉬프트시키는 제1 회전 게이트;
    상기 제2 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트의 위상을 -π/2n만큼 쉬프트시키는 제2 회전 게이트;
    상기 제1 CNOT 게이트에 의하여 변환된 상기 보조 큐비트의 위상을 π/2n만큼 쉬프트시키는 제3 회전 게이트;
    상기 제1 회전 게이트에 의하여 변환된 상기 제어 큐비트에 기초하여, 상기 제2 회전 게이트에 의하여 변환된 상기 타겟 큐비트에 대한 CNOT 연산을 수행하는 제3 CNOT 게이트; 및
    상기 제3 CNOT 게이트에 의하여 변환된 상기 타겟 큐비트에 기초하여, 상기 제3 회전 게이트에 의하여 변환된 상기 보조 큐비트에 대한 CNOT 연산을 수행하는 제4 CNOT 게이트를 포함하는 양자 회로.
  15. 제14 항에 있어서,
    상기 제1 CNOT 게이트 및 상기 제2 CNOT 게이트는,
    상기 제어 큐비트, 상기 타겟 큐비트, 및 상기 보조 큐비트의 얽힘에 따른 제1 큐비트 상태를 제2 큐비트 상태로 변환하되, 상기 제1 큐비트 상태의 |110> 기저 상태의 값을 상기 제2 큐비트 상태의 |101> 기저 상태의 값으로 결정하고,
    상기 제1 내지 제3 회전 게이트들은,
    상기 제2 큐비트 상태를 제3 큐비트 상태로 변환하되, 상기 제2 큐비트 상태의 상기 |101> 기저 상태에 대한 위상을 π/2n-1만큼 쉬프트시켜 제3 큐비트 상태의 |101> 기저 상태를 결정하고,
    상기 제3 CNOT 게이트 및 상기 제4 CNOT 게이트는,
    상기 제3 큐비트 상태를 제4 큐비트 상태로 변환하되, 상기 제3 큐비트 상태의 상기 |101> 기저 상태의 값을 상기 제4 큐비트 상태의 |110> 기저 상태의 값으로 결정하는 양자 회로.
  16. 제14 항에 있어서,
    상기 제1 CNOT는 상기 제1 시간 동안 동작되고,
    상기 제2 CNOT 게이트는 상기 제1 시간 이후의 제2 시간 동안 동작되고,
    상기 제1 내지 제3 회전 게이트들은 상기 제2 시간 이후의 제3 시간 동안 동작되고,
    상기 제3 CNOT 게이트는 상기 제3 시간 이후의 제4 시간 동안 동작되고,
    상기 제4 CNOT 게이트는 상기 제4 시간 이후의 제5 시간 동안 동작되는 양자 회로.
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