KR20190001455A - Ferroelectric Memory Device - Google Patents

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Abstract

In one embodiment, a ferroelectric memory device includes: a substrate having a source electrode and a drain electrode; a first interfacial dielectric layer disposed on the substrate and having anti-ferroelectric properties; a gate dielectric layer disposed on the first interfacial dielectric layer and having ferroelectricity; and a gate electrode layer disposed on the gate dielectric layer. The first interfacial dielectric layer suppresses the generation of a depolarizing electric field inside the ferroelectric gate dielectric layer. It is possible to perform the switching operation of polarization orientation reliably.

Description

강유전성 메모리 장치{Ferroelectric Memory Device}[0001] Ferroelectric Memory Device [0002]

본 개시(disclosure)는 대체로(generally) 강유전성 메모리 장치에 관한 것이다.This disclosure relates to a generally ferroelectric memory device.

일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 상기 잔류 분극 상태는 외부 전계의 인가에 의해, 제어 가능할 수 있다.Generally, a ferroelectric substance means a substance having a spontaneous electric polarization in a state in which no external electric field is applied. Specifically, the ferroelectric material can maintain either of two residual polarization states. The remanent polarization state can be controllable by application of an external electric field.

최근에, 외부 전계의 인가에 의해 상기 잔류 분극 상태가 변화하는 특성을 이용하여, 상기 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 진행되고 있다. 즉, 상기 외부 전계가 제거된 후에 메모리 셀 내부의 강유전성 물질이 가지는 잔류 분극 상태는, "0" 또는 "1"의 디지털 정보를 비휘발적으로 저장하는데 적용될 수 있다. Recently, studies have been made to apply the ferroelectric substance to a nonvolatile memory device by using the property that the remanent polarization state is changed by application of an external electric field. That is, the residual polarization state of the ferroelectric substance in the memory cell after the external electric field is removed can be applied to non-volatile storage of digital information of "0" or "1".

본 개시의 일 실시 예는, 분극 배향의 스위칭 동작을 신뢰성 있게 수행하는 강유전성 게이트 유전층을 구비하는 강유전성 메모리 장치 및 그 제조 방법을 제공한다.One embodiment of the present disclosure provides a ferroelectric memory device having a ferroelectric gate dielectric layer that reliably performs the switching operation of the polarization orientation and a method of manufacturing the same.

본 개시의 일 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 소스 전극 및 드레인 전극을 구비하는 기판, 상기 기판 상에 배치되고, 반강유전성을 가지는 제1 계면 유전층, 상기 제1 계면 유전층 상에 배치되고 강유전성을 가지는 게이트 유전층, 및 상기 게이트 유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 제1 계면 유전층은 상기 강유전성 게이트 유전층의 내부에 탈분극 전계가 발생하는 것을 억제한다.A ferroelectric memory device in accordance with an aspect of the disclosure is disclosed. The ferroelectric memory device comprising a substrate having a source electrode and a drain electrode, a first interfacial dielectric layer disposed on the substrate and having anti-ferroelectric properties, a gate dielectric layer disposed on the first interfacial dielectric layer and having ferroelectricity, And a gate electrode layer disposed on the gate electrode layer. The first interfacial dielectric layer suppresses the generation of a depolarizing electric field inside the ferroelectric gate dielectric layer.

본 개시의 다른 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는 반도체 기판, 상기 반도체 기판 상에 배치되는 제1 계면 절연층, 상기 제1 계면 절연층 상에 배치되고 반강유전성을 가지는 계면 유전층, 상기 계면 유전층 상에 배치되고 강유전성을 가지는 게이트 유전층, 및 상기 게이트 유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 계면 유전층은 상기 제1 계면 절연층보다 유전율이 높으며, 상기 계면 유전층은 상기 계이트 유전층과의 결정 격자 상수 차이가 3% 이하이다.A ferroelectric memory device according to another aspect of the disclosure is disclosed. The ferroelectric memory device includes a semiconductor substrate, a first interfacial dielectric layer disposed on the semiconductor substrate, an interfacial dielectric layer disposed on the first interfacial dielectric layer and having antiferroelectric properties, a ferroelectric gate dielectric layer disposed on the interfacial dielectric layer, And a gate electrode layer disposed on the gate dielectric layer. The interfacial dielectric layer has a dielectric constant higher than that of the first interface insulating layer, and the interfacial dielectric layer has a crystal lattice constant difference of 3% or less with respect to the anisotropic dielectric layer.

본 개시의 또다른 측면에 따르는 강유전성 메모리 장치가 개시된다. 상기 강유전성 메모리 장치는, 소스 전극 및 드레인 전극을 구비하는 실리콘 기판, 상기 실리콘 기판 상에 배치되는 실리콘 산화물을 포함하는 제1 계면 절연층, 상기 제1 계면 절연층 상에 배치되고 반강유전성을 가지는 계면 유전층, 상기 계면 유전층 상에 배치되고 강유전성 하프늄 산화물층, 상기 하프늄 산화물층 상에 배치되고 상유전성 또는 반강유전성의 지르코늄산화물을 포함하는 제2 계면 절연층, 상기 제2 계면 절연층 상에 배치되고 알루미늄 산화물을 포함하는 제3 계면 절연층, 및 상기 제3 계면 절연층 상에 배치되는 게이트 전극층을 포함한다. 상기 계면 유전층은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 중 적어도 하나를 포함한다.A ferroelectric memory device according to another aspect of the disclosure is disclosed. The ferroelectric memory device includes a silicon substrate having a source electrode and a drain electrode, a first interface insulating layer including silicon oxide disposed on the silicon substrate, an interfacial insulating layer disposed on the first interface insulating layer, A second interfacial dielectric layer disposed on the interfacial dielectric layer and comprising a ferroelectric hafnium oxide layer, a hafnium oxide layer disposed on the second interfacial dielectric layer and including a dielectric or antiferroelectric zirconium oxide, A third interface insulating layer containing an oxide, and a gate electrode layer disposed on the third interface insulating layer. The interfacial dielectric layer includes at least one of hafnium oxide, zirconium oxide, and hafnium zirconium oxide.

상술한 본 개시의 실시 예에 따르면, 강유전성 메모리 장치는, 기판과 강유전성 게이트 유전층 사이에, 반강유전성을 가지는 계면 유전층을 구비한다. 상기 계면 유전층은, 강유전성 물질층이 이종의 물질층과 계면을 이룰 때 상기 계면 인근의 강유전성 물질층 내의 생성되는, 탈분극 전계를 상쇄시킬 수 있다. 기판과 게이트 전극층 사이에 전압이 인가될 때, 상기 반강유전성의 계면 유전층이 고유전율을 가짐으로써, 상기 계면 유전층 및 상기 강유전성 게이트 유전층의 적층 구조에서, 상기 계면 유전층에 분배되는 전압의 크기를 감소시킬 수 있다. 상기 계면 유전층에 분배되는 전압의 크기가 감소함에 따라, 상기 계면 유전층을 터널링하여 기판과 게이트 전극 사이를 전자 또는 홀이 전도하는 것을 억제할 수 있다. 이에 따라, 상기 전자 또는 홀에 의한 누설 전류를 감소시킬 수 있다.According to an embodiment of the present disclosure described above, a ferroelectric memory device includes an interfacial dielectric layer having anti-ferroelectricity between a substrate and a ferroelectric gate dielectric layer. The interfacial dielectric layer can offset the depolarization field created in the ferroelectric material layer near the interface when the ferroelectric material layer interfaces with a heterogeneous material layer. When the voltage is applied between the substrate and the gate electrode layer, the anti-ferroelectric interfacial dielectric layer has a high dielectric constant, thereby reducing the magnitude of the voltage to be distributed to the interfacial dielectric layer in the lamination structure of the interfacial dielectric layer and the ferroelectric gate dielectric layer . As the voltage to be distributed to the interfacial dielectric layer decreases, the interfacial dielectric layer is tunneled to inhibit conduction of electrons or holes between the substrate and the gate electrode. Accordingly, the leakage current due to the electrons or holes can be reduced.

도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 2a는 본 개시의 일 실시 예에 따르는 강유전성 물질의 분극 이력 곡선이며, 도 2b는 본 개시의 일 실시 예에 따르는 반강유전성 물질의 분극 이력 곡선이다.
도 3a는 본 개시의 일 비교 예에 따르는 강유전성 메모리 장치의 에너지 밴드 다이어그램을 개략적으로 나타내는 단면도이다.
도 3b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 에너지 밴드 다이어그램을 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically illustrating a ferroelectric memory device according to one embodiment of the present disclosure;
FIG. 2A is a polarization hysteresis curve of a ferroelectric material according to one embodiment of the present disclosure, and FIG. 2B is a polarization hysteresis curve of an antiferroelectric material according to an embodiment of the present disclosure.
FIG. 3A is a cross-sectional view schematically illustrating an energy band diagram of a ferroelectric memory device according to one comparative example of the present disclosure; FIG.
3B is a cross-sectional view schematically illustrating an energy band diagram of a ferroelectric memory device according to one embodiment of the present disclosure;
4 is a cross-sectional view schematically illustrating a ferroelectric memory device according to another embodiment of the present disclosure;
5 is a cross-sectional view schematically illustrating a ferroelectric memory device according to another embodiment of the present disclosure;
6 is a cross-sectional view schematically illustrating a ferroelectric memory device according to another embodiment of the present disclosure;

이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. Embodiments of the present application will now be described in more detail with reference to the accompanying drawings. In the drawings, the widths, thicknesses and the like of the components are slightly enlarged in order to clearly illustrate the components of the respective devices. It is to be understood that when an element is described as being located on another element, it is meant that the element is directly on top of the other element or that additional elements can be interposed between the elements . Like numbers refer to like elements throughout the several views.

또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.It is also to be understood that the singular forms "a," "an," and "the" include plural referents unless the context clearly dictates otherwise, and the terms "comprise" Or combinations thereof, and does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof. Further, in carrying out the method or the manufacturing method, the respective steps of the method may take place differently from the stated order unless clearly specified in the context. That is, each process may occur in the same order as described, may be performed substantially concurrently, or may be performed in the opposite order.

도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 2a는 본 개시의 일 실시 예에 따르는 강유전성 물질의 분극 이력 곡선이며, 도 2b는 본 개시의 일 실시 예에 따르는 반강유전성 물질의 분극 이력 곡선이다. 1 is a cross-sectional view schematically illustrating a ferroelectric memory device according to one embodiment of the present disclosure; FIG. 2A is a polarization hysteresis curve of a ferroelectric material according to one embodiment of the present disclosure, and FIG. 2B is a polarization hysteresis curve of an antiferroelectric material according to an embodiment of the present disclosure.

도 1을 참조하면, 강유전성 메모리 장치(1)는 소스 전극(102) 및 드레인 전극(103)을 구비하는 기판(101)을 구비한다. 또한, 강유전성 메모리 장치(1)는 기판(101) 상에 배치되는 계면 유전층(110), 강유전성 게이트 유전층(120) 및 게이트 전극층(130)을 포함한다. Referring to FIG. 1, a ferroelectric memory device 1 includes a substrate 101 having a source electrode 102 and a drain electrode 103. The ferroelectric memory device 1 also includes an interfacial dielectric layer 110 disposed on the substrate 101, a ferroelectric gate dielectric layer 120, and a gate electrode layer 130.

본 실시예의 강유전성 메모리 장치(1)에서, 게이트 전극층(130)에 인가되는 전압의 극성 또는 크기에 따라, 강유전성 게이트 유전층(120) 내에 서로 다른 배향을 가지는 잔류 분극이 형성될 수 있다. 상기 잔류 분극은 기판(101)의 채널 영역(104)에 전자 또는 홀과 같이 전하를 가지는 캐리어를 유도할 수 있다. 채널 영역(104)이란, 강유전성 게이트 유전층(120)의 하부에 위치하는 기판(101)의 영역으로서, 소스 전극(102)과 드레인 전극(103) 사이에 동작 전압이 인가될 때, 전도성 캐리어가 전도하는 경로인 채널이 형성되는 영역을 의미한다.In the ferroelectric memory device 1 of this embodiment, depending on the polarity or magnitude of the voltage applied to the gate electrode layer 130, a residual polarization having different orientations in the ferroelectric gate dielectric layer 120 may be formed. The remanent polarization can induce a carrier having charge, such as electrons or holes, in the channel region 104 of the substrate 101. The channel region 104 is a region of the substrate 101 located under the ferroelectric gate dielectric layer 120 and is a region where the conductive carrier is conductive when the operating voltage is applied between the source electrode 102 and the drain electrode 103. [ Which is a path through which a channel is formed.

이때, 상기 잔류 분극의 배향에 따라, 기판(101)의 채널 영역(104)에 유도되는 상기 캐리어의 밀도가 변화할 수 있다. 또한, 상기 유도되는 캐리어의 밀도에 따라, 전기적 전도성을 가지는 채널 영역(104)의 두께(t)가 결정될 수 있다. 일 예로서, 상기 강유전성 게이트 유전층(120) 내의 잔류 분극이 채널 영역(104)으로 전자를 유도할 수 있는 제1 배향을 가질 때, 상기 유도되는 전자에 의해 채널 영역(104)의 두께(t)가 증가할 수 있다. 이에 따라, 채널 영역(104)을 경유하여 소스 전극(102) 및 드레인 전극(130) 사이를 이동하는, 전자 캐리어의 채널 저항이 감소할 수 있다. 다른 예로서, 상기 강유전성 게이트 유전층(120) 내의 잔류 분극이, 채널 영역(104)에서 전자를 축출할 수 있는 제2 배향을 가질 때, 상기 전자 밀도의 감소에 의해 채널 영역(104)의 두께가 감소할 수 있다. 이에 따라, 채널 영역(104)을 경유하여 소스 전극(102) 및 드레인 전극(130) 사이를 이동하는, 전자 캐리어의 채널 저항이 증가할 수 있다. 결과적으로, 강유전성 게이트 유전층(120)의 잔류 분극의 배향을 제어함으로써, 서로 다른 신호 정보를 비휘발적으로 저장할 수 있다.At this time, depending on the orientation of the remnant polarization, the density of the carriers introduced into the channel region 104 of the substrate 101 may vary. Further, depending on the density of the carrier to be induced, the thickness t of the channel region 104 having electrical conductivity can be determined. As an example, when the residual polarization in the ferroelectric gate dielectric layer 120 has a first orientation that can induce electrons into the channel region 104, the thickness t of the channel region 104 is reduced by the induced electrons, Can be increased. Thus, the channel resistance of the electron carrier moving between the source electrode 102 and the drain electrode 130 via the channel region 104 can be reduced. As another example, when the remanent polarization in the ferroelectric gate dielectric layer 120 has a second orientation that can evoke electrons in the channel region 104, the thickness of the channel region 104 is reduced by decreasing the electron density . As a result, the channel resistance of the electron carrier, which moves between the source electrode 102 and the drain electrode 130 via the channel region 104, may increase. As a result, by controlling the orientation of the remanent polarization of the ferroelectric gate dielectric layer 120, different signal information can be stored non-volatilely.

도 1을 참조하면, 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 기판(101)은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. Referring to FIG. 1, the substrate 101 may include, by way of example, a semiconductor material. The substrate 101 may be, for example, a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, an indium phosphide (InP) substrate, a germanium (Ge) substrate, or a silicon germanium (SiGe) substrate. The substrate 101 may be doped n-type or p-type to have conductivity.

소스 전극(102) 및 드레인 전극(103)은 게이트 전극(130)의 양단에 배치될 수 있다. 일 실시 예로서, 소스 전극(101) 및 드레인 전극(103)은 반도체 기판(101) 내에서 도펀트로 도핑된 영역일 수 있다. 소스 전극(101) 및 드레인 전극(103)은 반도체 기판(101)의 도핑 타입과 반대인 도핑 타입으로 도핑된 영역일 수 있다. 일 예로서, 기판(101)이 p형으로 도핑된 경우, 소스 전극(102) 및 드레인 전극(103)은 n형으로 도핑되어 소정의 전도성을 가질 수 있다. 다른 실시 예로서, 소스 전극(101) 및 드레인 전극(103)은 기판(101) 내부 또는 기판(101) 상에 배치되는 전도성 패턴층일 수 있다. 상기 전도성 패턴층은 일 예로서, 금속, 전도성 금속 질화물, 전도성 실리사이드, 도핑된 반도체를 포함할 수 있다.The source electrode 102 and the drain electrode 103 may be disposed at both ends of the gate electrode 130. [ In one embodiment, the source electrode 101 and the drain electrode 103 may be regions doped with a dopant in the semiconductor substrate 101. The source electrode 101 and the drain electrode 103 may be a doped region doped in a type opposite to the doping type of the semiconductor substrate 101. [ As an example, when the substrate 101 is doped with p-type, the source electrode 102 and the drain electrode 103 may be doped n-type to have a predetermined conductivity. The source electrode 101 and the drain electrode 103 may be a conductive pattern layer disposed inside the substrate 101 or on the substrate 101. [ The conductive pattern layer may include, by way of example, a metal, a conductive metal nitride, a conductive silicide, and a doped semiconductor.

기판(101) 상에는 계면 유전층(110) 및 강유전성 게이트 유전층(120)이 순차적으로 배치될 수 있다. 계면 유전층(110) 및 강유전성 게이트 유전층(120)은 결정질일 수 있으며, 계면 유전층(110) 및 강유전성 게이트 유전층(120)의 결정 격자 상수 차이가 3% 이하일 수 있다.The interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120 may be sequentially arranged on the substrate 101. The interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120 may be crystalline and the difference in crystal lattice constant between the interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120 may be less than 3%.

계면 유전층(110)은 반강유전성(antiferroelectric) 물질을 포함할 수 있다. 계면 유전층(110)은 일 예로서, 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 계면 유전층(110)은 일 예로서, 입방정계(cubic) 또는 정방정계(tetragonal)의 결정 구조를 가질 수 있다. 계면 유전층(110)은 일 예로서, 2 nm 내지 5 nm의 두께를 가질 수 있다.The interfacial dielectric layer 110 may comprise an antiferroelectric material. The interfacial dielectric layer 110 may comprise, by way of example, hafnium oxide, zirconium oxide, hafnium zirconium oxide, or a combination of two or more thereof. The interfacial dielectric layer 110 may have a cubic or tetragonal crystal structure as an example. The interfacial dielectric layer 110 may, for example, have a thickness of 2 nm to 5 nm.

강유전성 게이트 유전층(120)은 강유전성 물질을 포함할 수 있다. 일 예로서, 상기 강유전성 물질은 금속 산화물 일 수 있다. 일 예로서, 강유전성 게이트 유전층(120)은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 강유전성 게이트 유전층(120)은 일 예로서, 사방정계(orthorhombic)의 결정 구조를 가질 수 있다. 강유전성 게이트 유전층(120)은 일 예로서, 5 nm 내지 10 nm의 두께를 가질 수 있다. The ferroelectric gate dielectric layer 120 may comprise a ferroelectric material. As an example, the ferroelectric material may be a metal oxide. As an example, the ferroelectric gate dielectric layer 120 may comprise hafnium oxide, zirconium oxide, hafnium zirconium oxide, or a combination of two or more thereof. The ferroelectric gate dielectric layer 120 may have an orthorhombic crystal structure as an example. The ferroelectric gate dielectric layer 120 may have a thickness of, for example, 5 nm to 10 nm.

일 실시 예에 있어서, 강유전성 게이트 유전층(120)은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La), 또는 이들의 둘 이상의 조합을 포함할 수 있다.In one embodiment, the ferroelectric gate dielectric layer 120 may comprise a dopant. The dopant may be, for example, carbon, silicon, magnesium, yttrium, nitrogen, germanium, tin, ), Lead (Pb), calcium (Ca), barium (Ba), titanium (Ti), zirconium (Zr), gadolinium (Gd), lanthanum (La) or a combination of two or more thereof.

게이트 전극층(130)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물, 또는 전도성 금속 실리사이드를 포함할 수 있다. 일 예로서, 게이트 전극층(130)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 또는 이들의 둘 이상의 조합을 포함할 수 있다.The gate electrode layer 130 may comprise, by way of example, a metal, a conductive metal nitride, a conductive metal oxide, or a conductive metal silicide. As an example, the gate electrode layer 130 may include at least one of tungsten (W), titanium (Ti), copper (Cu), aluminum (Al), platinum (Pt), iridium (Ir), ruthenium (Ru), tungsten nitride, , Tantalum nitride, iridium oxide, ruthenium oxide, tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, tantalum silicide, or a combination of two or more thereof.

일 실시 예에 있어서, 기판(101)은 실리콘 기판이며, 강유전성 게이트 유전층(120)이 강유전성 하프늄 산화물층인 경우, 반강유전성 계면 유전층(110)은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물, 또는 이들의 조합을 포함할 수 있다. 구체적인 예에서, 반강유전성 계면 유전층(110)은 지르코늄 산화물층일 수 있다. In one embodiment, the substrate 101 is a silicon substrate and the ferroelectric gate dielectric layer 120 is a ferroelectric hafnium oxide layer, the antiferroelectric interfacial dielectric layer 110 may comprise hafnium oxide, zirconium oxide, hafnium zirconium oxide, Combinations thereof. In a specific example, the anti-ferroelectric interfacial dielectric layer 110 may be a zirconium oxide layer.

한편, 강유전성 게이트 유전층(120)과 이종의 물질층이 계면을 형성하는 경우, 상기 계면으로부터 강유전성 게이트 유전층(120) 내부로 탈분극 전계(depolarization electric field)가 형성될 수 있다. 상기 탈분극 전계는 강유전성 게이트 유전층(120)의 분극 배향의 정렬도를 저하시킴으로써, 강유전성 게이트 유전층(120)의 강유전성을 감소시킬 수 있다.On the other hand, when the ferroelectric gate dielectric layer 120 and the different material layers form an interface, a depolarization electric field may be formed from the interface to the inside of the ferroelectric gate dielectric layer 120. The depolarization electric field can reduce the ferroelectricity of the ferroelectric gate dielectric layer 120 by lowering the degree of alignment of the polarization orientation of the ferroelectric gate dielectric layer 120.

반드시 하나의 이론에 의해 설명되는 것은 아니지만, 상기 탈분극 전계 형성의 다양한 이론 중의 일 예에 따르면, 상기 계면에서는 강유전성 게이트 유전층(120) 내부 물질간 화학 결합의 연속성이 단절될 수 있다. 이어서, 상기 계면에서 강유전성 게이트 유전층(120)과 이종의 물질층이 서로 접합할 때, 서로의 격자 상수 차이에 기인하여, 상기 계면으로부터 강유전성 게이트 유전층(120) 내부로 격자 변형(strain)에 의한 응력이 발생할 수 있다. 상기 응력의 구배에 기인하여, 강유전성 게이트 유전층(120) 내부로 탈분극 전계가 발생할 수 있다.Although not necessarily explained by one theory, according to one of the various theories of depolarizing electric field formation, continuity of chemical bonding between interfacial materials in the ferroelectric gate dielectric layer 120 can be broken at the interface. Then, when the ferroelectric gate dielectric layer 120 and the heterogeneous material layers are bonded to each other at the interface, stress due to lattice strain from the interface to the ferroelectric gate dielectric layer 120 due to the difference in lattice constant of each other Can occur. Due to the gradient of the stress, a depolarizing electric field can be generated within the ferroelectric gate dielectric layer 120.

상기 탈분극 전계 형성의 다양한 이론 중의 다른 예에 따르면, 강유전성 게이트 유전층(120)이 금속 산화물을 포함하는 경우, 상기 계면 인근의 영역에서 상기 금속 산화물의 화학 결합의 완결성이 저하될 수 있다. 이에 따라, 상기 계면 인근의 상기 금속 산화물 내에 양의 전하를 가진 산소 공공(oxygen vacancy)이 생성될 수 있다. 상기 산소 공공은 상기 계면 인근 영역으로부터 내부 영역으로 상기 양의 전하의 농도 구배를 발생시키고, 상기 농도 구배는 강유전성 게이트 유전층(120) 내부에 탈분극 전계를 형성할 수 있다. According to another example of various theories of depolarizing field formation, when the ferroelectric gate dielectric layer 120 comprises a metal oxide, the integrity of the chemical bond of the metal oxide in the region near the interface may be compromised. Accordingly, an oxygen vacancy having a positive charge in the metal oxide near the interface can be generated. The oxygen vacancies generate a concentration gradient of the positive charge from the near-interface region to the interior region, and the concentration gradient can form a depolarization field within the ferroelectric gate dielectric layer 120.

상술한 다양한 이론에 따르면, 강유전성 게이트 유전층(120) 내에 형성된 상기 탈분극 전계는 강유전성 게이트 유전층(120)의 분극 배향의 정렬도를 저하시킬 수 있다. 이에 따라, 강유전성 게이트 유전층(120) 내에 저장되는 신호 정보의 신뢰성이 낮아질 수 있다.According to the various theories described above, the depolarization electric field formed in the ferroelectric gate dielectric layer 120 may degrade the degree of alignment of the polarization orientation of the ferroelectric gate dielectric layer 120. Thus, the reliability of the signal information stored in the ferroelectric gate dielectric layer 120 can be lowered.

본 개시의 일 실시 예에 따르면, 기판(101)과 강유전성 게이트 유전층(120) 사이에 배치되는 반강유전성을 가지는 계면 유전층(110)은 상기 탈분극 전계가 형성되는 것을 억제할 수 있다. 계면 유전층(110) 및 강유전성 게이트 유전층은 각각 금속 산화물을 포함할 수 있으며, 계면 유전층(110)과 강유전성 게이트 유전층(120)의 결정 격자 상수 차이는 3% 이하일 수 있다. 이에 따라, 계면 유전층(110)과 강유전성 게이트 유전층(120) 사이에는 결정 격자 상수 차이에 의한 변형(strain)의 발생 또는 화학 결합의 단절에 따르는 산소 공공의 발생이 억제될 수 있다. 결과적으로, 강유전성 게이트 유전층(120) 내에 탈분극 전계가 형성되는 것이 억제될 수 있다. 이때, 강유전성 게이트 유전층(120)은 5 내지 10 nm의 두께를 가질 수 있으며, 계면 유전층(110)은 2 내지 5nm의 두께를 가질 수 있다.According to one embodiment of the present disclosure, the interfacial dielectric layer 110 having anti-ferroelectricity disposed between the substrate 101 and the ferroelectric gate dielectric layer 120 can suppress formation of the depolarization electric field. The interfacial dielectric layer 110 and the ferroelectric gate dielectric layer may each comprise a metal oxide and the difference in crystal lattice constant between the interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120 may be less than 3%. Accordingly, generation of strains due to a difference in crystal lattice constant or generation of oxygen vacancies due to disconnection of chemical bonds can be suppressed between the interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120. As a result, the formation of a depolarizing electric field in the ferroelectric gate dielectric layer 120 can be suppressed. In this case, the ferroelectric gate dielectric layer 120 may have a thickness of 5 to 10 nm, and the interfacial dielectric layer 110 may have a thickness of 2 to 5 nm.

도 2a 및 도 2b는 각각 강유전성 게이트 유전층(120) 및 계면 유전층(110)에 적용되는 강유전성 물질 및 반강유전성 물질의 분극 이력 곡선(polarization hysterisys curve)를 나타낸다. 도 2a를 참조하면, 상기 강유전성 물질은, 외부에서 상기 강유전성 물질에 전계가 인가될 때, 분극 이력 곡선 상의 1 내지 4의 경로를 따라, 변화하는 분극 값을 가질 수 있다. 상기 강유전성 물질은 도 2a의 분극 이력 곡선 상에서 제1 및 제2 보자력장(Coercive field, Ec1, Ec2)과 제1 및 제2 잔류 분극(Pr1, Pr2)를 가질 수 있다. 또한, 도 2b를 참조하면, 상기 반강유전성 물질은. 외부에서 상기 반강유전성 물질에 전계가 인가될 때, 분극 이력 곡선 상의 1 내지 4의 경로를 따라, 변화하는 분극 값을 가질 수 있다. 상기 반강유전성 물질은 도 2b의 분극 이력 곡선 상에서, 제1 및 제2 보자력장(Coercive field, Ec3 , Ec4)를 가질 수 있다. 이때, 제1 및 제2 보자력장(Ec3 Ec4)의 절대치 이상의 절대치를 가지는 외부 전계가 상기 반강유전성 물질에 인가되는 경우, 상기 반강유전성 물질은 강유전 특성을 가지며, 상기 외부 전계가 제거되는 경우, 상기 반강유전성 물질은 강유전 특성을 가지지 않을 수 있다.2A and 2B show the polarization hysteresis curves of the ferroelectric material and the antiferroelectric material applied to the ferroelectric gate dielectric layer 120 and the interfacial dielectric layer 110, respectively. Referring to FIG. 2A, the ferroelectric material may have a varying polarization value along the path of 1 to 4 on the polarization hysteresis curve when an electric field is applied to the ferroelectric material from the outside. The ferroelectric material may have first and second coercive fields (Ec 1 , Ec 2 ) and first and second remanent polarization (Pr 1 , Pr 2 ) on the polarization hysteresis curve of FIG. Also, referring to FIG. 2B, the anti-ferroelectric material may be an antiferroelectric substance. When an electric field is externally applied to the antiferroelectric material, it may have a varying polarization value along the path of 1 to 4 on the polarization hysteresis curve. The antiferroelectric material may have first and second coercive fields (Ec 3 , Ec 4 ) on the polarization hysteresis curve of FIG. 2b. At this time, when an external electric field having an absolute value equal to or greater than the absolute value of the first and second coercive force fields (Ec 3 Ec 4 ) is applied to the anti-ferroelectric material, the anti-ferroelectric material has a ferroelectric characteristic, , The anti-ferroelectric material may not have ferroelectric properties.

강유전성 메모리 장치(1)의 쓰기 동작 중에, 도 2b에 도시되는 계면 유전층(110)의 제1 또는 제2 보자력장(Ec3, Ec4) 이상의 절대치를 가지는 전계가 외부로부터 인가되는 경우, 반강유전성을 가지는 계면 유전층(110)에 형성되는 강유전성 분극 배향이, 강유전성 게이트 유전층(120)의 분극 배향의 정렬도를 향상시키도록 유도할 수 있다. 이에 따라, 외부 전계가 제거된 후에, 강유전성 게이트 유전층(120)에 위치하는 잔류 분극의 배향 정렬도가 향상될 수 있다. 상기 외부 전계가 제거된 후에, 계면 유전층(110)에 형성된 강유전성 분극 배향은 소멸할 수 있다.If during a write operation of the ferroelectric memory device (1), an electric field having a first or claim 2 coercive force absolute value or more (Ec3, Ec 4) of the surface dielectric layer 110, which is shown in Figure 2b is applied from the outside, the antiferroelectric The ferroelectric polarization orientation formed in the interfacial dielectric layer 110 can lead to improved alignment of the polarization orientation of the ferroelectric gate dielectric layer 120. Thus, after the external field is removed, the degree of alignment alignment of the remanent polarization located in the ferroelectric gate dielectric layer 120 can be improved. After the external electric field is removed, the ferroelectric polarization orientation formed on the interfacial dielectric layer 110 may disappear.

도 3a는 본 개시의 일 비교 예에 따르는 강유전성 메모리 장치의 에너지 밴드 다이어그램을 개략적으로 나타내는 단면도이다. 도 3b는 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 에너지 밴드 다이어그램을 개략적으로 나타내는 단면도이다. 도 3a의 강유전성 메모리 장치의 계면 유전층(105)은 종래의 실리콘 산화물, 또는 실리콘 질화물을 포함하고, 도 3b의 강유전성 메모리 장치(12)의 계면 유전층(110)은 반강유전성 물질을 포함할 수 있다. 본 실시 예에서, 계면 유전층(110)은 반강유전성 물질로서, 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물, 또는 이들의 둘이상의 조합을 포함할 수 있다. 이에 따라, 본 실시 예의 계면 유전층(110)의 유전 상수가 비교 예의 계면 유전층(105)의 유전 상수보다 클 수 있다.FIG. 3A is a cross-sectional view schematically illustrating an energy band diagram of a ferroelectric memory device according to one comparative example of the present disclosure; FIG. 3B is a cross-sectional view schematically illustrating an energy band diagram of a ferroelectric memory device according to one embodiment of the present disclosure; The interfacial dielectric layer 105 of the ferroelectric memory device of FIG. 3a includes conventional silicon oxide, or silicon nitride, and the interfacial dielectric layer 110 of the ferroelectric memory device 12 of FIG. 3b may comprise an antiferroelectric material. In this embodiment, the interfacial dielectric layer 110 may comprise hafnium oxide, zirconium oxide, hafnium zirconium oxide, or a combination of two or more thereof as an anti-ferroelectric material. Accordingly, the dielectric constant of the interfacial dielectric layer 110 of this embodiment may be greater than the dielectric constant of the interfacial dielectric layer 105 of the comparative example.

도 1에 도시되는 강유전성 메모리 장치(10)의 경우, 기판(101)과 게이트 전극층(130) 사이에서, 계면 유전층(110)과 강유전성 게이트 유전층(120)이 전기적으로 직렬 배치될 수 있다. 따라서, 외부 전압(Vtot)이 인가될 때, 계면 유전층(110)과 강유전성 게이트 유전층(120)에 각각 충전되는 전하의 량은 동일할 수 있다. 이에 따라, 계면 유전층(110)의 캐패시턴스(C110)와 계면 유전층(110)에 배분되는 전압(V110)의 곱(C110 V110)은, 강유전성 게이트 유전층(120)의 캐패시턴스(C120)와 강유전성 게이트 유전층(120)에 분배되는 전압(V120)의 곱(C120 V120)과 동일할 수 있다.1, the interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120 may be electrically in-line between the substrate 101 and the gate electrode layer 130. In this case, Thus, when an external voltage V tot is applied, the amount of charge to be filled in the interfacial dielectric layer 110 and the ferroelectric gate dielectric layer 120, respectively, may be the same. The product (C 110 V 110 ) of the capacitance C 110 of the interfacial dielectric layer 110 and the voltage V 110 distributed to the interfacial dielectric layer 110 is less than the capacitance C 120 of the ferroelectric gate dielectric layer 120 , (C 120 V 120 ) divided by the voltage V 120 applied to the ferroelectric gate dielectric layer 120.

이에 따라, 계면 유전층(110)의 캐패시턴스(C110)에 대한 강유전성 게이트 유전층(120)의 캐패시턴스(C120)의 비가 커질수록, 계면 유전층(110)에 분배되는 전압(V110)이 증가할 수 있다. 도 1에 개시된 소자 구조에서, 강유전성 게이트 유전층(120) 및 계면 유전층(110)의 캐패시턴스(C120, C110)는 강유전성 게이트 유전층(120) 및 계면 절연층(110)의 유전 상수에 각각 비례할 수 있다. 따라서, 계면 절연층(110)의 유전 상수 대비 강유전성 게이트 유전층(120)의 유전 상수의 비가 커질수록, 계면 유전층(110)에 분배되는 전압(V110)이 증가할 수 있다. Accordingly, as the ratio of increase of the capacitance (C 120) of the ferroelectric gate dielectric layer 120 to the capacitance (C 110) of the surface dielectric layer 110, and the voltage (V 110) to be distributed to the interface between the dielectric layer 110 may increase have. 1, the capacitances C 120 and C 110 of ferroelectric gate dielectric layer 120 and interfacial dielectric layer 110 are proportional to the dielectric constants of ferroelectric gate dielectric layer 120 and interfacial dielectric layer 110, respectively . Therefore, as the ratio of the dielectric constant of the ferroelectric gate dielectric layer 120 to the dielectric constant of the interfacial dielectric layer 110 increases, the voltage V 110 distributed to the interfacial dielectric layer 110 may increase.

도 3a에 도시되는 일 비교 예에서는, 계면 유전층(105)에 분배되는 전압(V105)에 의해 에너지 밴드의 굽힘(bending)이 발생하며, 상기 굽힘에 의해 계면 유전층(105) 양단에 제1 장벽 에너지(Ea)을 가지는 장벽이 생성될 수 있다. 또한, 도 3b에 도시되는 일 실시 예에서는, 계면 절연층(110)에 분배되는 전압(V110)에 의해, 계면 절연층(110) 양단에 제2 장벽 에너지(Eb)를 가지는 장벽이 생성될 수 있다. 한편, 도 3a의 일 비교예와 도 3b의 일 실시 예를 비교하면, 도 3a의 계면 유전층(105)의 유전 상수가 도 3b의 계면 절연층(110)의 유전 상수보다 작으므로, 계면 유전층(105)에 인가되는 전압은 계면 유전층(110)에 인가되는 전압보다 상대적으로 크다. 따라서, 제1 장벽 에너지(Ea)는 제2 장벽 에너지(Eb)보다 클 수 있다. 이때, 도 3a의 경우 제1 장벽 에너지(Ea)에 의한 굽힘 현상에 의해, 전자 또는 홀이 계면 유전층(105)을 통과하는 실질적 경로가 감소되어, 전자 또는 홀의 터널링 확률이 상대적으로 높아진다. 일 예로서, 도 3a의 제1 장벽 에너지(Ea)에 의해 발생하는 굽힘 정도가, 도 3b의 제1 장벽 에너지(Eb)에 의해 발생하는 굽힘 정도보다 크므로, 전자 또는 홀이 상기 감소된 경로를 따라 FN 터널링(Fowler-Nordheim tunneling)할 수 있는 가능성이 상대적으로 증가할 수 있다. 상기 터널링하는 전자 또는 홀은 누설 전류를 발생시킬 수 있다. 반면에, 도 3b의 일 실시 예의 경우, 계면 유전층(110)을 통과하는 전자 또는 홀에 의한 누설 전류가 상대적으로 억제될 수 있다. In the comparative example shown in FIG. 3A, bending of an energy band occurs due to a voltage V 105 distributed to the interfacial dielectric layer 105, and the first barrier A barrier having energy E a can be generated. 3B, a barrier having a second barrier energy E b at both ends of the interface insulating layer 110 is generated by the voltage V 110 distributed to the interface insulating layer 110 . 3B and the embodiment of FIG. 3B, the dielectric constant of the interfacial dielectric layer 105 of FIG. 3A is less than the dielectric constant of the interfacial dielectric layer 110 of FIG. 3B, 105 are relatively larger than the voltage applied to the interfacial dielectric layer 110. Thus, the first barrier energy E a may be greater than the second barrier energy E b . 3A, the substantial path through which electrons or holes pass through the interfacial dielectric layer 105 is reduced by the bending phenomenon due to the first barrier energy Ea, so that the probability of tunneling electrons or holes becomes relatively high. As an example, since the degree of bending caused by the first barrier energy Ea in Fig. 3A is larger than the degree of bending caused by the first barrier energy Eb in Fig. 3B, The possibility of FN tunneling can be relatively increased. The tunneling electrons or holes may cause a leakage current. On the other hand, in the case of the embodiment of FIG. 3B, leakage current due to electrons or holes passing through the interfacial dielectric layer 110 can be relatively suppressed.

또한, 도 3b에 도시되는 일 실시 예에서는, 계면 유전층(110)의 유전 상수가 일 비교예의 계면 유전층(105)의 유전 상수보다 클 수 있다. 따라서, 계면 유전층(105, 110)의 캐패시턴스를 소정의 목적값으로 설계하는 경우, 일 실시 예의 계면 유전층(110)의 두께(t110)를 일 비교예의 계면 유전층(105)의 두께(t105)보다 크게 할 수 있다. 이에 따라, 상대적으로 큰 두께를 가지는 일 실시 예의 계면 유전층(110)이 상기 터널링에 의한 누설 전류를 상대적으로 효과적으로 억제할 수 있다.3B, the dielectric constant of the interfacial dielectric layer 110 may be greater than the dielectric constant of the interfacial dielectric layer 105 of one comparative example. Therefore, when the capacitance of the interfacial dielectric layers 105 and 110 is designed to a predetermined target value, the thickness t 110 of the interfacial dielectric layer 110 of one embodiment is set to be equal to the thickness t 105 of the interfacial dielectric layer 105 of the comparative example. Can be made larger. Accordingly, the interfacial dielectric layer 110 of one embodiment having a relatively large thickness can relatively effectively suppress the leakage current due to the tunneling.

도 4는 본 개시의 다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 강유전성 메모리 장치(2)는 기판(101)과 계면 유전층(110) 사이에 절연층(115)을 더 구비하는 것을 제외하고는 도 1과 관련하여 상술한 강유전성 메모리 장치(1)와 그 구성이 실질적으로 동일하다. 본 실시 예에서는, 강유전성 게이트 유전층(120)의 하부의 계면 구조물로서, 절연층(115) 및 반강유전성 계면 유전층(110)의 적층 구조물을 가질 수 있다.4 is a cross-sectional view schematically illustrating a ferroelectric memory device according to another embodiment of the present disclosure; 4, a ferroelectric memory device 2 includes a ferroelectric memory device 1 (not shown), described above with respect to FIG. 1, except that it further includes an insulating layer 115 between the substrate 101 and the interfacial dielectric layer 110. [ ) And its configuration are substantially the same. In this embodiment, the interfacial structure under the ferroelectric gate dielectric layer 120 may have a stacked structure of an insulating layer 115 and an anti-ferroelectric interfacial dielectric layer 110.

절연층(115)은 기판(101) 상에 배치된다. 제1 계면 절연층(115)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄 산화물 또는 이들의 둘이상의 조합을 포함할 수 있다. 일 실시 예에 있어서, 기판(101)이 실리콘 기판일 때, 절연층(115)은 실리콘 산화물층일 수 있다. 절연층(115)는 0 초과 1 nm 이하의 두께를 가질 수 있다. 절연층(115)은 기판(101)으로부터 게이트 전극층(130)으로 전자 또는 홀이 전도하는 것을 추가적으로 억제할 수 있다. 절연층(115) 상에 반강유전성 계면 유전층(110), 강유전성 게이트 유전층(120) 및 게이트 전극층(130)이 순차적으로 배치될 수 있다. The insulating layer 115 is disposed on the substrate 101. The first interface insulating layer 115 may include, for example, silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, or a combination of two or more thereof. In one embodiment, when the substrate 101 is a silicon substrate, the insulating layer 115 may be a silicon oxide layer. The insulating layer 115 may have a thickness of more than 0 and 1 nm or less. The insulating layer 115 can additionally suppress conduction of electrons or holes from the substrate 101 to the gate electrode layer 130. [ An antiferroelectric interfacial dielectric layer 110, a ferroelectric gate dielectric layer 120, and a gate electrode layer 130 may be sequentially disposed on the insulating layer 115.

도 5는 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 강유전성 메모리 장치(3)는, 도 1의 강유전성 메모리 장치(1)와 비교할 때, 강유전성 게이트 유전층(120)과 게이트 전극층(130) 사이에 계면 유전층122)을 추가적으로 구비한다. 이에 따라, 강유전성 메모리 장치(3)는 기판(104)과 강유전성 게이트 유전층(120) 사이에 배치되는 제1 계면 유전층(110)과, 강유전성 게이트 유전층(120)과 게이트 전극층(130) 사이에 배치되는 제2 계면 유전층(122)을 구비한다. 5 is a cross-sectional view schematically illustrating a ferroelectric memory device according to another embodiment of the present disclosure; Referring to FIG. 5, ferroelectric memory device 3 additionally includes an interfacial dielectric layer 122 between ferroelectric gate dielectric layer 120 and gate electrode layer 130, as compared to ferroelectric memory device 1 of FIG. The ferroelectric memory device 3 thus includes a first interfacial dielectric layer 110 disposed between the substrate 104 and the ferroelectric gate dielectric layer 120 and a second interfacial dielectric layer 110 disposed between the ferroelectric gate dielectric layer 120 and the gate electrode layer 130 And a second interfacial dielectric layer 122.

제2 계면 유전층(122)은 상유전성 또는 반강유전성을 가질 수 있다. 제2 계면 유전층(122)은 강유전성 게이트 유전층(120) 보다 밴드갭 에너지가 클 수 있다. 이에 따라, 제2 계면 유전층(122)과 게이트 전극층(130) 사이의 계면 에너지 장벽을 증가시킬 수 있다. 그 결과, 강유전성 게이트 유전층(120)과 게이트 전극층(130) 사이의 누설 전류를 감소시킬 수 있다.The second interfacial dielectric layer 122 may have a paraelectric or antiferroelectric property. The second interfacial dielectric layer 122 may have a higher bandgap energy than the ferroelectric gate dielectric layer 120. Thus, the interface energy barrier between the second interface dielectric layer 122 and the gate electrode layer 130 can be increased. As a result, the leakage current between the ferroelectric gate dielectric layer 120 and the gate electrode layer 130 can be reduced.

제2 계면 유전층(122)은 금속 산화물을 포함할 수 있다. 일 예로서, 상기 금속 산화물은 실리콘 산화물, 마그네슘 산화물, 칼슘산화물, 스트론튬산화물, 바륨산화물, 알루미늄산화물, 갈륨산화물, 이트륨산화물, 스칸듐산화물, 탄탈륨산화물, 지르코늄산화물, 하프늄지르코늄산화물, 티타늄산화물, 란타늄산화물, 가돌리늄산화물, 지르코늄실리콘산화물, 하프늄실리콘산화물, 티타늄실리콘산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제2 계면 유전층(122)은 일 예로서, 0 초과 1 nm 이하의 두께를 가질 수 있다. 이 때, 게이트 전극층(130)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.The second interfacial dielectric layer 122 may comprise a metal oxide. In one embodiment, the metal oxide is selected from the group consisting of silicon oxide, magnesium oxide, calcium oxide, strontium oxide, barium oxide, aluminum oxide, gallium oxide, yttrium oxide, scandium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, , Gadolinium oxide, zirconium silicon oxide, hafnium silicon oxide, titanium silicon oxide, or a combination of two or more thereof. The second interfacial dielectric layer 122 may, for example, have a thickness of greater than 0 and less than or equal to 1 nm. In this case, the gate electrode layer 130 may be formed of any one of tungsten (W), titanium (Ti), copper (Cu), aluminum (Al), platinum (Pt), iridium (Ir), ruthenium (Ru), tungsten nitride, Tantalum nitride, iridium oxide, ruthenium oxide, tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, tantalum silicide, or a combination of two or more thereof.

본 실시 예에서는 강유전성 게이트 유전층(120)과 게이트 전극층(130) 사이에서 발생하는 누설전류를 추가적으로 억제하는 제2 계면 유전층(122)을, 강유전성 메모리 장치(3)에 제공할 수 있다.The ferroelectric memory device 3 can be provided with the second interface dielectric layer 122 for further suppressing the leakage current generated between the ferroelectric gate dielectric layer 120 and the gate electrode layer 130 in this embodiment.

몇몇 다른 실시 예에 있어서, 도시되지는 않았지만, 기판(101)과 제1 계면 유전층(110) 사이에, 절연층이 추가적으로 배치될 수 있다. 상기 절연층은 도 4와 관련하여 상술한 절연층(115)과 그 구성이 실질적으로 동일할 수 있다.In some other embodiments, an insulating layer may be additionally disposed between the substrate 101 and the first interfacial dielectric layer 110, although not shown. The insulating layer may have substantially the same configuration as the insulating layer 115 described above with reference to FIG.

도 6은 본 개시의 또다른 실시 예에 따르는 강유전성 메모리 장치를 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 강유전성 메모리 장치(4)는, 도 5의 강유전성 메모리 장치(3)와 비교할 때, 제2 계면 유전층(122)과 강유전성 게이트 유전층(120) 사이에, 제3 계면 유전층(124)을 추가적으로 구비한다. 즉, 강유전성 메모리 장치(4)는 제1 내지 제3 계면 유전층(110, 122, 124)를 구비할 수 있다.6 is a cross-sectional view schematically illustrating a ferroelectric memory device according to another embodiment of the present disclosure; 6, the ferroelectric memory device 4 includes a third interfacial dielectric layer 124 (not shown) between the second interfacial dielectric layer 122 and the ferroelectric gate dielectric layer 120, as compared to the ferroelectric memory device 3 of FIG. ). That is, the ferroelectric memory device 4 may include the first to third interfacial dielectric layers 110, 122, and 124.

제3 계면 유전층(124)은 상유전성 또는 반강유전성을 가질 수 있다. 제3 계면 유전층(124)은 일 예로서, 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제3 계면 유전층(124)은 강유전성 게이트 유전층(120)과의 결정 격자 상수 차이가 3% 이하일 수 있다. 제3 계면 절연층(124)은 일 예로서, 0 초과 1 nm이하의 두께를 가질 수 있다.The third interfacial dielectric layer 124 may have either paraelectric or antiferroelectric properties. The third interfacial dielectric layer 124 may comprise, by way of example, hafnium oxide, zirconium oxide, hafnium zirconium oxide, or a combination of two or more thereof. The third interfacial dielectric layer 124 may have a crystal lattice constant difference of less than 3% with the ferroelectric gate dielectric layer 120. The third interface insulating layer 124 may have a thickness of more than 0 and 1 nm or less, for example.

본 실시 예에서, 제2 계면 유전층(122)은 강유전성 게이트 유전층(120)과 게이트 전극층(130) 사이의 누설 전류를 감소시키는 역할을 수행하며, 제3 계면 유전층(124)은 강유전성 게이트 유전층(120)과 제2 계면 유전층(122) 사이의 격자 상수 차이를 감소시키는 버퍼층으로서의 역할을 수행할 수 있다.The second interfacial dielectric layer 122 serves to reduce the leakage current between the ferroelectric gate dielectric layer 120 and the gate electrode layer 130 and the third interfacial dielectric layer 124 serves to reduce leakage current between the ferroelectric gate dielectric layer 120 And the second interfacial dielectric layer 122. In this case, the first interfacial dielectric layer 122 and the second interfacial dielectric layer 122 are formed of the same material.

일 실시 예에 있어서, 강유전성 게이트 유전층(120)이 강유전성 하프늄 산화물층일 때, 제3 계면 유전층(124)은 지르코늄 산화물을 포함할 수 있다. 이때, 제2 계면 유전층(122)은 알루미늄 산화물을 포함하고, 게이트 전극층(130)은 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 지르코늄 산화물을 포함하는 제3 계면 유전층(124)은 상기 강유전성 하프늄 산화물층과 상기 알루미늄 산화물을 포함하는 제2 계면 유전층(122) 사이에서, 격자 상수 차이를 완화시키는 버퍼층으로서의 기능을 수행할 수 있다.In one embodiment, when the ferroelectric gate dielectric layer 120 is a ferroelectric hafnium oxide layer, the third interfacial dielectric layer 124 may comprise zirconium oxide. The second interfacial dielectric layer 122 includes aluminum oxide and the gate electrode layer 130 is formed of tungsten W, titanium Ti, copper Cu, aluminum Al, platinum Pt, iridium Ir ), Ruthenium (Ru), tungsten nitride, titanium nitride, tantalum nitride, iridium oxide, ruthenium oxide, tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, tantalum silicide or combinations of two or more thereof. The third interface dielectric layer 124 comprising zirconium oxide may function as a buffer layer to mitigate the difference in lattice constant between the ferroelectric hafnium oxide layer and the second interface dielectric layer 122 comprising aluminum oxide.

몇몇 다른 실시 예에 있어서, 도시되지는 않았지만, 기판(101)과 제1 계면 유전층(110) 사이에, 절연층이 추가적으로 배치될 수 있다. 상기 절연층은 도 4와 관련하여 상술한 절연층(115)과 그 구성이 실질적으로 동일할 수 있다.In some other embodiments, an insulating layer may be additionally disposed between the substrate 101 and the first interfacial dielectric layer 110, although not shown. The insulating layer may have substantially the same configuration as the insulating layer 115 described above with reference to FIG.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. It can be understood that

1 2 3 4: 강유전성 메모리 장치,
101: 기판, 102: 소스 전극, 103: 드레인 전극,
104: 채널 영역, 105, 110: 계면 유전층,
115: 절연층, 120: 강유전성 게이트 유전층,
122: 제2 계면 유전층, 124: 제3 계면 유전층,
130: 게이트 전극층.1 2 3 4: ferroelectric memory device,
101: substrate, 102: source electrode, 103: drain electrode,
104: channel region, 105, 110: interfacial dielectric layer,
115: insulating layer, 120: ferroelectric gate dielectric layer,
122: second interfacial dielectric layer, 124: third interfacial dielectric layer,
130: gate electrode layer.

Claims (20)

소스 전극 및 드레인 전극을 구비하는 기판;
상기 기판 상에 배치되는 반강유전성 제1 계면 유전층;
상기 계면 유전층 상에 배치되는 강유전성 게이트 유전층; 및
상기 강유전성 게이트 유전층 상에 배치되는 게이트 전극층을 포함하고,
상기 제1 계면 유전층은 상기 강유전성 게이트 유전층의 내부에 탈분극 전계가 발생하는 것을 억제하는
강유전성 메모리 장치.
A substrate having a source electrode and a drain electrode;
An anti-ferroelectric first interface dielectric layer disposed on the substrate;
A ferroelectric gate dielectric layer disposed on the interfacial dielectric layer; And
And a gate electrode layer disposed on the ferroelectric gate dielectric layer,
The first interfacial dielectric layer suppresses the generation of a depolarizing electric field inside the ferroelectric gate dielectric layer
Ferroelectric memory device.
제1 항에 있어서,
상기 반강유전성 제1 계면 유전층과 상기 강유전성 게이트 유전층은 결정 격자 상수 차이가 3% 이하인
강유전성 메모리 장치.
The method according to claim 1,
Wherein the antiferroelectric first interfacial dielectric layer and the ferroelectric gate dielectric layer have a crystal lattice constant difference of less than 3%
Ferroelectric memory device.
제1 항에 있어서,
상기 반강유전성 제1 계면 유전층은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 중 적어도 하나를 포함하는
강유전성 메모리 장치.
The method according to claim 1,
Wherein the antiferroelectric first interfacial dielectric layer comprises at least one of hafnium oxide, zirconium oxide, hafnium zirconium oxide,
Ferroelectric memory device.
제1 항에 있어서,
상기 강유전성 게이트 유전층은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 중 적어도 하나를 포함하는
강유전성 메모리 장치.
The method according to claim 1,
Wherein the ferroelectric gate dielectric layer comprises at least one of hafnium oxide, zirconium oxide, hafnium zirconium oxide,
Ferroelectric memory device.
제1 항에 있어서,
상기 강유전성 게이트 유전층은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택된 적어도 하나의 도펀트를 포함하는
강유전성 메모리 장치.
The method according to claim 1,
The ferroelectric gate dielectric layer may include at least one of carbon, silicon, magnesium, aluminum, yttrium, nitrogen, germanium, tin, strontium, And at least one dopant selected from the group consisting of lead (Pb), calcium (Ca), barium (Ba), titanium (Ti), zirconium (Zr), gadolinium (Gd) and lanthanum
Ferroelectric memory device.
제1 항에 있어서,
상기 기판과 상기 반강유전성 제1 계면 유전층 사이에 배치되는 절연층을 더 포함하고,
상기 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물 및 알루미늄 산화물 중에서 선택되는 적어도 하나를 포함하는
강유전성 메모리 장치.
The method according to claim 1,
Further comprising an insulating layer disposed between the substrate and the anti-ferroelectric first interface dielectric layer,
Wherein the insulating layer comprises at least one selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, and aluminum oxide
Ferroelectric memory device.
제1 항에 있어서,
상기 게이트 전극층은
텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
강유전성 메모리 장치.
The method according to claim 1,
The gate electrode layer
Tantalum nitride, tantalum nitride, iridium oxide, ruthenium oxide, tantalum oxide, tungsten (W), titanium (Ti), copper (Cu), aluminum (Al), platinum (Pt), iridium (Ir) At least one of tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, and tantalum silicide.
Ferroelectric memory device.
제1 항에 있어서,
상기 강유전성 게이트 유전층 및 상기 게이트 전극층 사이에 배치되며, 상유전성 또는 반강유전성의 금속 산화물을 구비하는 제2 계면 유전층을 더 포함하는
강유전성 메모리 장치.
The method according to claim 1,
Further comprising a second interfacial dielectric layer disposed between the ferroelectric gate dielectric layer and the gate electrode layer, the second interfacial dielectric layer comprising a metal oxide of phase dielectric or antiferroelectric
Ferroelectric memory device.
제8 항에 있어서,
상기 제2 계면 유전층은 상기 강유전성 게이트 유전층보다 밴드갭 에너지가 큰 강유전성 메모리 장치.
9. The method of claim 8,
Wherein the second interface dielectric layer has a higher bandgap energy than the ferroelectric gate dielectric layer.
제8 항에 있어서,
상기 강유전성 게이트 유전층과 상기 제2 계면 유전층 사이에 배치되는 제3 계면 유전층을 더 포함하되,
상기 제3 계면 절연층은 상기 강유전성 게이트 유전층과의 결정 격자 상수 차이가 3% 이하를 가지는
강유전성 메모리 장치.
9. The method of claim 8,
And a third interfacial dielectric layer disposed between the ferroelectric gate dielectric layer and the second interfacial dielectric layer,
Wherein the third interface insulating layer has a crystal lattice constant difference with the ferroelectric gate dielectric layer of 3% or less
Ferroelectric memory device.
반도체 기판;
상기 반도체 기판 상에 배치되는 절연층;
상기 절연층 상에 배치되는 반강유전성 제1 계면 유전층;
상기 반강유전성 제1 계면 유전층 상에 배치되는 강유전성 게이트 유전층; 및
상기 강유전성 게이트 유전층 상에 배치되는 게이트 전극층을 포함하고,
상기 반강유전성 제1 계면 유전층은 상기 절연층보다 유전율이 높으며,
상기 반강유전성 제1 계면 유전층은 상기 강유전성 게이트 유전층과의 결정 격자 상수 차이가 3% 이하인
강유전성 메모리 장치.
A semiconductor substrate;
An insulating layer disposed on the semiconductor substrate;
An anti-ferroelectric first interfacial dielectric layer disposed on the insulating layer;
A ferroelectric gate dielectric layer disposed on the anti-ferroelectric first interfacial dielectric layer; And
And a gate electrode layer disposed on the ferroelectric gate dielectric layer,
Wherein the anti-ferroelectric first interfacial dielectric layer has a higher dielectric constant than the insulating layer,
Wherein the antiferroelectric first interfacial dielectric layer has a crystal lattice constant difference of less than 3% with the ferroelectric gate dielectric layer
Ferroelectric memory device.
제11 항에 있어서,
상기 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘산질화물 및 알루미늄 산화물 중에서 선택되는 적어도 하나를 포함하는
강유전성 메모리 장치.
12. The method of claim 11,
Wherein the insulating layer comprises at least one selected from the group consisting of silicon oxide, silicon nitride, silicon oxynitride, and aluminum oxide
Ferroelectric memory device.
제11 항에 있어서,
상기 반강유전성 제1 계면 유전층은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 중 적어도 하나를 포함하는
강유전성 메모리 장치.
12. The method of claim 11,
Wherein the antiferroelectric first interfacial dielectric layer comprises at least one of hafnium oxide, zirconium oxide, hafnium zirconium oxide,
Ferroelectric memory device.
제11 항에 있어서,
상기 강유전성 게이트 유전층은 하프늄산화물, 지르코늄산화물, 하프늄지르코늄산화물 중 적어도 하나를 포함하는
강유전성 메모리 장치.
12. The method of claim 11,
Wherein the ferroelectric gate dielectric layer comprises at least one of hafnium oxide, zirconium oxide, hafnium zirconium oxide,
Ferroelectric memory device.
제11 항에 있어서,
상기 강유전성 게이트 유전층과 상기 게이트 전극층 사이에 배치되는 상유전성 또는 반강유전성을 가지는 제2 및 제3 계면 유전층을 포함하는
강유전성 메모리 장치.
12. The method of claim 11,
And a second and a third interfacial dielectric layer having a dielectric or antiferroelectricity disposed between the ferroelectric gate dielectric layer and the gate electrode layer
Ferroelectric memory device.
제15 항에 있어서,
상기 제2 계면 유전층은 상기 강유전성 게이트 유전층보다 밴드갭 에너지가 큰
강유전성 메모리 장치.
16. The method of claim 15,
Wherein the second interface dielectric layer has a bandgap energy greater than that of the ferroelectric gate dielectric layer
Ferroelectric memory device.
제16 항에 있어서,
상기 제3 계면 유전층은 상기 강유전성 게이트 유전층과 상기 제2 계면 유전층 사이에 배치되며,
상기 제3 계면 유전층은 상기 강유전성 게이트 유전층과의 결정 격자 상수 차이가 3% 이하를 가지는
강유전성 메모리 장치.
17. The method of claim 16,
Wherein the third interfacial dielectric layer is disposed between the ferroelectric gate dielectric layer and the second interfacial dielectric layer,
Wherein the third interface dielectric layer has a crystal lattice constant difference with the ferroelectric gate dielectric layer of less than 3%
Ferroelectric memory device.
제11 항에 있어서,
상기 게이트 전극층은
텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
강유전성 메모리 장치.
12. The method of claim 11,
The gate electrode layer
Tantalum nitride, tantalum nitride, iridium oxide, ruthenium oxide, tantalum oxide, tungsten (W), titanium (Ti), copper (Cu), aluminum (Al), platinum (Pt), iridium (Ir) At least one of tungsten carbide, titanium carbide, tungsten silicide, titanium silicide, and tantalum silicide.
Ferroelectric memory device.
제11 항에 있어서,
상기 절연층 하부의 상기 반도체 기판 영역에 형성되는 채널 영역; 및
상기 채널 영역의 양쪽 단부에 형성되는 소스 전극 및 드레인 전극을 더 포함하는
강유전성 메모리 장치.
12. The method of claim 11,
A channel region formed in the semiconductor substrate region under the insulating layer; And
And a source electrode and a drain electrode formed at both ends of the channel region
Ferroelectric memory device.
제19 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은
상기 반도체 기판이 도핑되는 경우, 상기 기판의 도핑 타입과 반대인 도핑 타입으로 도핑된 영역인
강유전성 메모리 장치.20. The method of claim 19,
The source electrode and the drain electrode
When the semiconductor substrate is doped, a doped region, which is opposite to the doping type of the substrate,
Ferroelectric memory device.
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