KR20190001233A - Trench gate type silicon carbide MOSFET structure and manufacturing method thereof - Google Patents

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Abstract

The present invention relates to a metal oxide semiconductor field effect transistor (MOSFET) structure including a source electrode, a dielectric body, an ohmic layer, a p-type source, an n-type source, a gate insulating layer, a gate electrode, a drift layer, and a drain electrode, and a manufacturing method thereof. The structure comprises: a p-type base which is arranged on both sides of the trench to reduce a strong electric field applied to the bottom of a trench, and is formed to be deeper than the depth of the trench; an n-type junction gate field-effect transistor (JFET) layer which is arranged to reduce conduction resistance between the p-type base and the bottom of the trench; and a p-type trench bottom junction which is thinner than the p-type source in the n-type JFET layer. Accordingly, a p-type base deeper than the trench is formed to prevent a breakdown of the gate electrode due to electric field concentration on the bottom of the trench gate. The present invention has an effect of obtaining a trench gate structure which has a p-type trench bottom junction which has a higher concentration than a p-type base in the bottom of a trench, has shallower bonding depth, and is separated from the p-type base at an appropriate interval.

Description

트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법 {Trench gate type silicon carbide MOSFET structure and manufacturing method thereof}[0001] The present invention relates to a trench gate type silicon carbide MOSFET structure and a manufacturing method thereof,

본 발명은 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법에 관한 것으로, 더욱 상세하게는 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법에 관한 것이다.The present invention relates to a trench gate silicon carbide MOSFET structure and a manufacturing method thereof. More particularly, the present invention relates to a trench gate silicon carbide MOSFET structure and a manufacturing method thereof. More particularly, the present invention relates to a trench gate silicon carbide MOSFET structure, Type silicon carbide MOSFET structure comprising a p-type trench bottom junction with a higher concentration and a shallow junction depth than the base and spaced apart from the p-type base at a suitable spacing.

트렌치 게이트형 MOSFET(Metal Oxide Semiconductor Field Effect transistor, 모스펫)는 트렌지스터(transistor) 동작의 핵심이 되는 전류 흐름의 개폐가 이루어지는 채널이 플래너 구조와 달리 수직으로 존재한다. 따라서 주어진 면적에 더 많은 채널을 형성시킬 수 있어서 전류밀도가 높아지며 온저항은 낮아지는 장점이 있다. Unlike a planar structure, a trench gate type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is a channel in which a current flow, which is a core of a transistor operation, is opened and closed. Therefore, it is possible to form more channels in a given area, thereby increasing the current density and reducing the on-resistance.

도 1은 종래기술에 따른 트렌치 게이트형 MOSFET의 대표적인 단면을 보여준다. 일반적으로 MOSFET의 3단자인 소스전극(10), 게이트전극(17), 드레인전극(19)으로 이루어진 전극들과, n형 MOSFET에서 전자를 공급하는 n형 소스(14), 반전에 의해 채널이 형성되는 p형 베이스(15), p형 베이스(15)에 의해서 발생하는 2차 항복을 감소시키고 역방향 인가시 보디 다이오드 역할을 하기 위한 p형 소스(13), 항복전압을 유지시키는 드리프트층(18), 게이트절연막(16), 소스전극(10)과 게이트전극(17)을 격리시키는 유전체(11), 그리고 소스전극(10) 및 드레인전극(19)의 저항을 낮추는 오믹층(12, 19)으로 구성된다.Figure 1 shows a representative cross-section of a trench gate type MOSFET according to the prior art. Generally, electrodes consisting of a source electrode 10, a gate electrode 17 and a drain electrode 19, which are three terminals of a MOSFET, and an n-type source 14 for supplying electrons from the n-type MOSFET, A p-type source 13 for reducing the secondary breakdown caused by the p-type base 15 and the p-type base 15 and serving as a body diode when applied in the reverse direction, a drift layer 18 for maintaining the breakdown voltage A gate insulating film 16 and a dielectric 11 for isolating the source electrode 10 and the gate electrode 17 from each other and ohmic layers 12 and 19 for lowering the resistance of the source electrode 10 and the drain electrode 19, .

트렌치 게이트형 MOSFET는 상기와 같은 장점이 있지만 도 1에서와 같이 트렌치바닥(16a)이 드레인전극(19)과 가깝고 트렌치모서리(16b)도 직접적으로 드리프트층(18)과 닿아있기 때문에, 강한 전계가 이 곳에서 인가되어 낮은 드레인 전압에서도 게이트절연막(16)이 쉽게 파괴되는 단점이 있다.Although the trench gate type MOSFET has the above advantages, since the trench bottom 16a is close to the drain electrode 19 and the trench corner 16b directly contacts the drift layer 18 as shown in FIG. 1, a strong electric field And the gate insulating film 16 is easily broken even at a low drain voltage applied thereto.

도 2는 도 1과 같이 소스전극(30), 유전체(31), 오믹층(32, 39), p형 소스(33), n형 소스(34), p형 베이스(35), 게이트절연막(36), 게이트전극(37), 드리프트층(38), 드레인전극(39)로 이루어지며, 추가로 트렌치 게이트의 아래에 집중되는 전계를 막기 위해 p형 트렌치바닥접합(35a)을 삽입한 구조이다. p형 트렌치접합(35a)은 다소 높은 도핑농도를 가지도록 설계하여 블록킹 모드(block mode)에서 항복전압까지 파괴되지 않게 만든다. 여기서 블록킹 모드는, 게이트 전극에 0V를 인가하여 전류가 흐르지 않는 상태를 의미한다. 또한 트렌치 아래를 더 강력하게 보호하기 위해 p형 트렌치바닥접합(35a)을 소스전극(30)과 단락시키기도 한다. 하지만 도 2의 구조는 p형 반도체들인 p형 베이스(35) 및 p형 트렌치바닥접합(35a) 사이로 전류가 흐르기 때문에 저항이 커지고, 저항을 낮추기 위해서는 삽입된 p형 트렌치바닥접합(35a)의 농도를 낮추거나 깊은 트렌치를 형성해야 한다는 단점이 있다. 또한 깊은 트렌치를 만들면 트렌치 측면이 다시 강한 전계에 노출되어 트렌치 깊이를 최적화해야 하는 단점이 있다.2 is a cross-sectional view of a semiconductor device including a source electrode 30, a dielectric 31, ohmic layers 32 and 39, a p-type source 33, an n-type source 34, a p- 36, a gate electrode 37, a drift layer 38, and a drain electrode 39, and further a p-type trench bottom junction 35a is inserted to prevent an electric field concentrated under the trench gate . The p-type trench junction 35a is designed to have a somewhat higher doping concentration so that it is not destroyed in the blocking mode to the breakdown voltage. Here, the blocking mode means a state in which no current flows by applying 0 V to the gate electrode. The p-type trench bottom junction 35a is also short-circuited with the source electrode 30 in order to further protect under the trench. However, since the current flows between the p-type base 35 and the p-type trench bottom junction 35a which are p-type semiconductors, the resistance increases and the concentration of the inserted p-type trench bottom junction 35a Or to form a deep trench. The disadvantage of deep trenches is that the trench sides must be exposed to strong electric fields again to optimize trench depth.

도 3은 도 1 및 도 2와 마찬가지로 소스전극(50), 유전체(51), 오믹층(52, 59), p형 소스(53), n형 소스(54), p형 베이스(55), 게이트절연막(56), 게이트전극(57), 드리프트층(58), 드레인전극(59)로 이루어진다. 여기서 트렌치 아래에 집중되는 강한 전계를 막기 위해 p형 베이스(55)를 트렌치보다 더 깊이 형성시켜서 블록킹 모드에서 p형 베이스(55)와 n형 반도체들인 n형 JFET층(55a) 및 드리프트층(58) 사이에 공핍층을 발생시키고, 특히 p형 베이스(55) 사이의 n형 JFET층(55a)을 완전히 공핍시켜 트렌치 아래에 집중되는 전계를 완화시킨다. 이때 확실한 전계 완화를 위해서는 p형 베이스(55)는 깊이가 깊어야 한다. 그러나 탄화규소에서는 1㎛ 이상이 되는 접합 깊이를 구현하는 것이 어려워 높은 에너지를 이온주입할 수 있는 고가의 이온주입공정이 필요하다는 단점이 있다.3, the source electrode 50, the dielectric 51, the ohmic layers 52 and 59, the p-type source 53, the n-type source 54, the p-type base 55, A gate insulating film 56, a gate electrode 57, a drift layer 58, and a drain electrode 59. In order to prevent a strong electric field concentrated under the trench, the p-type base 55 is formed deeper than the trench so that the p-type base 55 and the n-type JFET layer 55a and the drift layer 58 ), And particularly depletes the n-type JFET layer 55a between the p-type bases 55 to relax the electric field concentrated under the trenches. At this time, the p-type base 55 must have a deep depth in order to reliably relieve the electric field. However, silicon carbide has a disadvantage in that it is difficult to realize a junction depth of 1 탆 or more, and thus an expensive ion implantation process capable of implanting high energy ions is required.

US8415671US8415671

IEEE Trans. Dev. Mater. ReliabilityIEEE Trans. Dev. Mater. Reliability

따라서 본 발명의 목적은, 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법을 제공하는 것이다.Therefore, it is an object of the present invention to provide a method of forming a p-type base deeper than a trench to prevent breakdown of a gate electrode due to electric field concentration at the bottom of the trench gate, Type silicon carbide MOSFET structure composed of a p-type trench bottom joint spaced apart at appropriate intervals and a method for manufacturing the same.

상기한 목적은, 소스전극, 유전체, 오믹층, p형 소스, n형 소스, 게이트절연막, 게이트전극, 드리프트층, 드레인전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 구조에 있어서, 트렌치 바닥에 인가되는 강한 전계를 완화시키기 위해 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와; 상기 p형 베이스 사이 및 상기 트렌치 바닥에 도통저항을 낮추기 위해 배치된 n형 JFET(junction gate field-effect tarnsistor)층과; 상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조에 의해서 달성된다.The above object is achieved by a trench gate silicon carbide MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure including a source electrode, a dielectric, an ohmic layer, a p-type source, an n-type source, a gate insulating film, a gate electrode, a drift layer, A p-type base disposed on both sides of the trench to mitigate a strong electric field applied to the bottom of the trench and formed deeper than the depth of the trench; An n-type JFET (junction gate field-effect transistor) layer disposed between the p-type base and the bottom of the trench to lower conduction resistance; And a p-type trench bottom junction in the n-type JFET layer that is thinner than the p-type source.

여기서, 상기 p형 소스는 상기 p형 트렌치바닥접합보다 1.1 내지 10배의 두께로 이루어지며, 상기 n형 JFET층의 이온주입 농도는 상기 p형 베이스의 농도보다 높은 것이 바람직하며, 상기 트렌치 게이트형 탄화규소 MOSFET 구조는 IGBT(insulated gate bipolar mode transistor)에도 적용 가능하다.The p-type source is formed to have a thickness of 1.1 to 10 times the thickness of the p-type trench bottom junction, and the ion implantation concentration of the n-type JFET layer is preferably higher than that of the p-type base. The silicon carbide MOSFET structure is also applicable to insulated gate bipolar mode transistors (IGBTs).

상기한 목적은 또한, n-JFET층 및 n형 소스층과, 트렌치 형성을 위한 식각 마스크를 형성하는 단계와; 상기 트렌치 형성 및 제1이온주입마스크를 증착하는 단계와; 포토레지스트를 이용하여 식각한 상기 제1이온주입마스크를 이용하여 p형 베이스를 형성하는 단계와; 제2이온주입마스크를 증착하고 포토마스크를 통해 p형 소스가 형성될 부분만 식각을 통해 열고, p형 소스와 p형 트렌치바닥접합을 동시에 형성하는 단계와; 게이트 절연막 및 전극을 형성하는 단계를 포함하며, p형 트렌치바닥접합은 상기 p형 소스보다 얇은 두께로 이루어지는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법에 의해서 달성된다.The above object is also achieved by a method of manufacturing a semiconductor device, comprising: forming an n-JFET layer and an n-type source layer; and an etch mask for trench formation; Forming the trench and depositing a first ion implantation mask; Forming a p-type base using the first ion implantation mask etched using a photoresist; Depositing a second ion implantation mask and opening through the photomask only a portion through which a p-type source is to be formed, to form a p-type source and a p-type trench bottom junction at the same time; Forming a gate insulating film and an electrode, wherein the p-type trench bottom junction is thinner than the p-type source.

상술한 본 발명의 구성에 따르면, 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트 구조를 갖는 효과를 얻을 수 있다.According to the structure of the present invention described above, a p-type base deeper than the trench is formed to prevent the breakdown of the gate electrode due to the electric field concentration at the bottom of the trench gate, and the concentration is higher than that of the p- It is possible to obtain an effect of having a trench gate structure composed of a p-type trench bottom junction spaced at an appropriate interval from the base.

도 1 내지 3은 종래기술에 따른 트렌치 게이트형 MOSFET 구조의 단면도이고,
도 4는 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 단면도이고,
도 5 및 도 6은 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조 제조방법의 순서도이고,
도 7은 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 전계분포에 대한 전산모사 결과를 비교한 그래프이고,
도 8 및 도 9는 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 도통특성 및 블록킹모드 항복전압에 대한 전산모사 결과를 비교한 그래프이다.Figures 1 to 3 are cross-sectional views of a trench gate type MOSFET structure according to the prior art,
4 is a cross-sectional view of a trench gate type MOSFET structure according to an embodiment of the present invention,
5 and 6 are flowcharts of a method of manufacturing a trench gate type MOSFET structure according to an embodiment of the present invention,
FIG. 7 is a graph illustrating a comparison between a MOSFET structure according to a conventional technology and a simulation result of an electric field distribution of a trench gate type MOSFET structure according to an embodiment of the present invention,
FIGS. 8 and 9 are graphs comparing the conduction characteristics and the blocking mode breakdown voltage of a conventional MOSFET structure and a trench gate type MOSFET structure according to an embodiment of the present invention.

이하 본 발명의 실시예에 따른 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법을 도면을 통해 상세히 설명한다.Hereinafter, a trench gate silicon carbide MOSFET structure and a manufacturing method thereof according to embodiments of the present invention will be described in detail with reference to the drawings.

본 발명에 따른 트렌치 게이트형 탄화규소 MOSFET 구조는 도 4에 도시된 바와 같이, 소스전극(100), 유전체(110), 오믹층(120, 190), p형 소스(130), n형 소스(140), p형 베이스(150), 게이트절연막(160), 게이트전극(170), 드리프트층(180), 드레인전극(190), n형 JFET층(175) 및 p형 트렌치바닥접합(155)을 포함한다. A trench gate silicon carbide MOSFET structure according to the present invention includes a source electrode 100, a dielectric 110, ohmic layers 120 and 190, a p-type source 130, an n-type source (not shown) The gate electrode 170, the drift layer 180, the drain electrode 190, the n-type JFET layer 175, and the p-type trench bottom junction 155, .

여기서 p형 베이스(150)는 트렌치(trench) 바닥에 인가되는 강한 전계를 완화시키기 위해 트렌치의 양측에 배치되어 트렌치의 깊이보다 깊게 형성되며, n형 JFET(junction gate field-effect tarnsistor)층(175)은 p형 베이스(150) 사이 및 트렌치 바닥에 도통저항을 낮추기 위해 배치된다. 또한 p형 트렌치바닥접합(155)은 상기 n형 JFET층(175)에 상기 p형 소스(130)보다 얇은 두께로 이루어지는 것이 바람직하다.The p-type base 150 is disposed on both sides of the trenches on both sides of the trench to reduce the strong electric field applied to the bottom of the trench and is formed deeper than the depth of the trenches. An n-type JFET (junction gate field- Are disposed between the p-type base 150 and the bottom of the trench to lower the conduction resistance. The p-type trench bottom junction 155 is preferably thinner than the p-type source 130 in the n-type JFET layer 175.

이러한 본 발명의 트렌치 게이트형 탄화규소 MOSFET 구조는 IGBT(insulated gate bipolar mode transistor)에 적용될 수 있다.The trench gate silicon carbide MOSFET structure of the present invention can be applied to an insulated gate bipolar mode transistor (IGBT).

도 5 및 도 6은 본 발명의 MOSFET 구조 제조방법의 순서도이며, 도 5에서 도시된 바와 같이 먼저, n-JFET층(175) 및 n형 소스(140)와, 트렌치 형성을 위한 식각 마스크(300)를 형성한다(S1).5 and 6 are flow charts of a method of fabricating the MOSFET structure of the present invention. First, as shown in FIG. 5, an n-JFET layer 175 and an n-type source 140 and an etch mask 300 (S1).

도 5에 도시된 것과 같이 응용분야에 따라 정해지는 항복전압에 맞는 적당한 에피 두께 및 농도를 갖는 드리프트층(180) 및 기판을 준비하고, 드리프트층(180) 및 기판 위에 적당한 두께 및 농도를 갖는 n-JFET층(175, junction gate field-effect tarnsistor)과 0.1 내지 0.2㎛ 정도의 두께를 가지며 도핑 농도는 1×1019cm-3 이상인 n형 소스(140)를 이온주입 또는 에피성장 과정에서 형성한다. 이와 같은 n형 소스(140)의 상부에 트렌치(trench) 식각을 위한 식각 마스크(300)를 배치한다.A drift layer 180 and a substrate having appropriate epitaxial thicknesses and concentrations suitable for the breakdown voltage determined according to the application field as shown in Fig. 5 are prepared and a drift layer 180 and an n < th > -JFET layer 175 and an n-type source 140 having a thickness of 0.1 to 0.2 탆 and a doping concentration of 1 × 10 19 cm -3 or more are formed in the ion implantation or epitaxial growth process . An etch mask 300 for trench etching is disposed on the n-type source 140.

여기서 항복전압이 1200V급인 경우, 드리프트층(180)의 농도는 5×1015 내지 1×1016cm-3 정도가 적당하며, 두께는 10 내지 12㎛ 정도가 적당하다. n-JFET층(175)은 전류의 흐름을 확장시켜 저항을 낮추기 위한 농도로 사용되며, 저가의 이온주입 공정을 통해서 구현하기 0.8㎛ 이하가 바람직하다. 또한 농도는 p형 베이스(150)의 농도보다 높은 것이 유리하며, 대략 5×1016 내지 1×1018cm-3 정도가 적당하다. n-JFET층(175)은 p형 베이스(150)보다 얕은 트렌치와 p형 트렌치바닥접합(155) 사이에 전류가 흐르는 층으로서 농도가 높아지면 저항이 낮아지게 되기 때문에 p형 베이스(150)보다 농도가 높은 것이 유리하다. 하지만 농도가 지나치게 높으면 p형 베이스(150)와 p형 트렌치바닥접합(155)의 공핍층이 트렌치 바닥 및 모서리 부분을 쉴딩(shielding)하지 못하기 때문에 게이트 산화막에 강한 전계가 인가되어 낮은 항복전압을 유도할 수 있다.Here, when the breakdown voltage is 1200 V, the concentration of the drift layer 180 is suitably about 5 × 10 15 to 1 × 10 16 cm -3 , and the thickness is suitably about 10 to 12 μm. The n-JFET layer 175 is used at a concentration to lower the resistance by expanding the current flow, and it is preferable that the n-JFET layer 175 is formed at a thickness of 0.8 μm or less through a low-cost ion implantation process. In addition, it is advantageous that the concentration is higher than the concentration of the p-type base 150, and it is appropriate that the concentration is approximately 5 × 10 16 to 1 × 10 18 cm -3 . The n-JFET layer 175 is a layer in which a current flows between a shallow trench and a p-type trench bottom junction 155 that is shallower than the p-type base 150, It is advantageous that the concentration is high. However, if the concentration is too high, a depletion layer of the p-type base 150 and the p-type trench bottom junction 155 can not shield the bottom and corner portions of the trench, so a strong electric field is applied to the gate oxide layer, .

트렌치 식각을 위한 식각 마스크(300)는 산화막 또는 질화막이 가능하며, S2 단계에서 사용할 마스크 물질과 선택 식각이 가능한 물질로 이루어지는 것이 바람직하다. 예를 들어 S1 단계에서는 질화막 식각 마스크(300)를 사용하는 것이 유리하며, 두께는 트렌치를 형성하기 문제없을 정도로 증착해야 한다. 질화막 식각 마스크(300)와 탄화규소(SiC)의 식각되는 높이비가 1.5 : 1이고, 트렌치 깊이가 0.5㎛라면, 질화막의 두께는 0.85㎛ 이상이면 된다. 이때 질화막이 완전히 제거되기보다는 양단부가 다소 남아있어야 한다. The etching mask 300 for trench etching may be an oxide film or a nitride film, and it is preferable that the etching mask 300 is made of a masking material and a material capable of selective etching. For example, in the step S1, it is advantageous to use the nitride film etch mask 300, and the thickness should be deposited to such an extent that the trenches can be formed. If the height ratio of the nitride film etch mask 300 and the silicon carbide (SiC) is 1.5: 1 and the depth of the trench is 0.5 占 퐉, the thickness of the nitride film may be 0.85 占 퐉 or more. At this time, rather than completely removing the nitride film, both ends must remain somewhat.

트렌치 형성 및 제1이온주입마스크(310)를 증착한다(S2).Trench formation and first ion implantation mask 310 are deposited (S2).

S2 단계에서는 S1 단계를 통해 형성된 식각 마스크(300)를 이용하여 트렌치를 형성하고, 선택 식각이 가능한 제1이온주입마스크(310)를 증착한다. 예를 들어 이후의 단계에서 p형 베이스(150)를 형성하기 위해서 n형 JFET층(175)과 동일한 두께를 가져야 하므로 1.5 내지 2.5㎛의 산화막을 PECVD(Plasma-enhanced chemical vapor deposition)를 통해 증착한다. 제1이온주입마스크(310)가 형성되면, 제1이온주입마스크(310)의 상부에 제1이온주입마스크(310)를 식각하기 위한 식각 마스크인 포토레지스트(330)를 배치한다. In step S2, a trench is formed using the etch mask 300 formed in step S1, and a first ion implantation mask 310 capable of selective etching is deposited. For example, in order to form the p-type base 150 in the subsequent step, the oxide layer should have the same thickness as the n-type JFET layer 175, and thus an oxide film of 1.5 to 2.5 탆 is deposited by plasma enhanced chemical vapor deposition (PECVD) . When the first ion implantation mask 310 is formed, a photoresist 330, which is an etch mask for etching the first ion implantation mask 310, is disposed on the first ion implantation mask 310.

제1이온주입마스크(310) 식각 및 p형 베이스(150)를 형성한다(S3).A first ion implantation mask 310 is etched and a p-type base 150 is formed (S3).

S3 단계에서는 S2 단계를 통해 형성된 포토레지스트(330)를 이용하여 제1이온주입마스크(310)를 식각하고, 식각된 위치에 이온주입(135)을 수행하여 p형 베이스(150)를 형성한다. 탄화규소를 포함하는 MOSFET 구조는 일반적으로 p형 베이스(150)를 형성하기 위해 주로 알루미늄(Al)을 주입하나, 좀 더 깊은 접합형성을 위해 보론(B)을 이온주입(135)할 수도 있다.In step S3, the first ion implantation mask 310 is etched using the photoresist 330 formed in step S2, and the ion implantation 135 is performed on the etched positions to form the p-type base 150. [ The MOSFET structure comprising silicon carbide may generally be mainly implanted with aluminum (Al) to form the p-type base 150, but ion implanted 135 with the boron B to form a deeper junction.

p형 소스(130)와 p형 트렌치바닥접합(155)을 형성한다(S4).A p-type trench bottom junction 155 is formed with the p-type source 130 (S4).

S4 단계에서는 S3 단계에서 사용한 제1이온주입마스크(310)를 제거하고 p형 소스(130)를 형성하기 위한 제2이온주입마스크(350)를 증착하고, 포토마스크를 통해 p형 소스(130)가 형성될 부분만 식각을 통해서 연다. 한편 p형 소스(130)를 형성하기 위한 트렌치 상단의 이온주입 마스크는 S1 단계에서 형성되고 S2 단계에서 식각하고 남은 식각 마스크(300)와 제2이온주입마스크(350)의 두께를 합한 것이 된다. 이때 p형 소스(130)가 형성될 부분은 제2이온주입마스크(350)가 없고, p형 트렌치바닥접합(155)이 형성될 부분은 제2이온주입마스크(350)가 존재한다. 따라서 같은 에너지로 이온을 주입할 경우 p형 트렌치바닥접합(115)은 얕은 접합이 형성된다. 즉 한 번의 이온주입(135)으로 깊이가 다른 p형 소스(130)와 p형 트렌치바닥접합(155)이 형성된다. 이때 p형 소스(130)는 p형 트렌치바닥접합(155)보다 두꺼운 두께로 이루어지게 되는데, 만약 p형 트렌치바닥접합(155)이 0.05 내지 0.1㎛일 경우, p형 소스(130)는 0.1 내지 0.5㎛ 정도로 이루어질 수 있다. 즉 형 소스(130)는 p형 트렌치바닥접합(155)보다 1.1 내지 10배의 두께를 가지는 것이 바람직하다.In step S4, a first ion implantation mask 310 used in step S3 is removed, a second ion implantation mask 350 for forming a p-type source 130 is deposited, and a p-type source 130 is formed through a photomask. Only the part to be formed is opened through the etching. On the other hand, the ion implantation mask on the top of the trench for forming the p-type source 130 is the sum of the etch mask 300 formed in step S1 and etched in step S2 and the thickness of the second ion implantation mask 350. The portion where the p-type source 130 is to be formed is not the second ion implantation mask 350 and the portion where the p-type trench bottom junction 155 is to be formed is the second ion implantation mask 350. Therefore, when ions are implanted with the same energy, a p-type trench bottom junction 115 forms a shallow junction. That is, the p-type source 130 and the p-type trench bottom junction 155 having different depths are formed by one ion implantation 135. At this time, the p-type source 130 is made thicker than the p-type trench bottom junction 155. If the p-type trench bottom junction 155 is 0.05 to 0.1 탆, the p- About 0.5 mu m. Type source 130 preferably has a thickness that is 1.1 to 10 times greater than the p-type trench bottom junction 155.

게이트 절연막 형성(S5)한 후, 전극을 형성한다(S6).After the gate insulating film is formed (S5), an electrode is formed (S6).

S5 및 S6 단계는 통상적인 트렌치 게이트형 MOSFET 공정과 동일하며, 이 분야에 대한 통상적인 지식을 가진 자라면 쉽게 구현할 수 있다. S5 단계는 게이트 절연막(160)을 형성하고, 게이트인 폴리실리콘 전극을 형성하는 단계이며, S6 단계는 소스전극(100), 드레인전극(190) 및 오믹층(120, 190)을 형성하고, 게이트전극(170)을 형성하는 단계이다.Steps S5 and S6 are identical to conventional trench-gated MOSFET processes, and can be readily implemented by one of ordinary skill in the art. In step S5, a source electrode 100, a drain electrode 190, and ohmic layers 120 and 190 are formed. In step S6, a source electrode 100, a drain electrode 190, Thereby forming the electrode 170.

도 7은 도 3에서 도시된 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 전계분포에 대한 전산모사 결과를 비교한 그래프이다. 1200V에서 종래기술에 의한 MOSFET 구조는 본 발명의 구조보다 대략 2배 가량 전계가 높게 나타나는 것을 알 수 있다.FIG. 7 is a graph illustrating a comparison between a MOSFET structure according to the prior art shown in FIG. 3 and a simulation result of an electric field distribution of a trench gate type MOSFET structure according to an embodiment of the present invention. At 1200 V, it can be seen that the MOSFET structure according to the prior art is about two times higher than the structure of the present invention.

도 8 및 도 9는 도 3에서 도시된 종래기술에 따른 MOSFET 구조와 본 발명의 실시예에 따른 트렌치 게이트형 MOSFET 구조의 도통특성 및 블록킹모드 항복전압에 대한 전산모사 결과를 비교한 그래프이다. 그래프를 비교해본 결과 도통특성은 서로 유사한 것을 확인할 수 있으나, 항복전압은 종래기술에 따른 MOSFET 구조 대비 43% 향상된 특성을 보이는 것을 확인할 수 있다.FIGS. 8 and 9 are graphs comparing the conduction characteristics of the trench gate type MOSFET structure and the computed results of the blocking mode breakdown voltage according to the conventional MOSFET structure shown in FIG. 3 and the trench gate type MOSFET structure according to the embodiment of the present invention. As a result of comparing the graphs, it is confirmed that the conduction characteristics are similar to each other, but the breakdown voltage is 43% higher than that of the conventional MOSFET structure.

10, 30, 50, 100: 소스전극
12, 19, 32, 39, 52, 59, 120, 190: 오믹층
11, 31, 51, 110: 유전체
13, 33, 53, 130: p형 소스
14, 34, 54, 140: n형 소스
15, 35, 55, 150: p형 베이스
16, 36, 56, 160: 게이트절연막
16a: 트렌치바닥
16b: 트렌치모서리
17, 37, 57, 170: 게이트전극
18, 38, 58, 180: 드리프트층
19, 39, 59, 190: 드레인전극
35a, 155: 트렌치바닥접합
55a, 175: n형 JFET층
135: 이온주입
300: 식각마스크
310: 제1이온주입마스크
330: 포토레지스트
350: 제2이온주입마스크10, 30, 50, 100: source electrode
12, 19, 32, 39, 52, 59, 120, 190:
11, 31, 51, 110: Dielectric
13, 33, 53, 130: a p-type source
14, 34, 54, 140: n-type source
15, 35, 55, 150: p-type base
16, 36, 56, 160: gate insulating film
16a: trench bottom
16b: Trench corner
17, 37, 57, 170: gate electrode
18, 38, 58, 180: drift layer
19, 39, 59, 190: drain electrode
35a, 155: Trench bottom joint
55a, 175: n-type JFET layer
135: ion implantation
300: etch mask
310: first ion implantation mask
330: Photoresist
350: Second ion implantation mask

Claims (6)

소스전극, 유전체, 오믹층, p형 소스, n형 소스, 게이트절연막, 게이트전극, 드리프트층, 드레인전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 구조에 있어서,
트렌치 바닥에 인가되는 강한 전계를 완화시키기 위해 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와;
상기 p형 베이스 사이 및 상기 트렌치 바닥에 도통저항을 낮추기 위해 배치된 n형 JFET(junction gate field-effect tarnsistor)층과;
상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조.A trench gate silicon carbide MOSFET (Metal Oxide Semiconductor Field Effect Transistor) structure including a source electrode, a dielectric, an ohmic layer, a p-type source, an n-type source, a gate insulating film, a gate electrode, a drift layer,
A p-type base disposed on both sides of the trench to mitigate a strong electric field applied to the bottom of the trench and formed deeper than the depth of the trench;
An n-type JFET (junction gate field-effect transistor) layer disposed between the p-type base and the bottom of the trench to lower conduction resistance;
And a p-type trench bottom junction in said n-type JFET layer, said p-type trench bottom junction being thinner than said p-type source. 제 1항에 있어서,
상기 p형 소스는 상기 p형 트렌치바닥접합보다 1.1 내지 10배의 두께로 이루어지는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조.The method according to claim 1,
Wherein the p-type source is 1.1 to 10 times thicker than the p-type trench bottom junction. 제 1항에 있어서,
상기 n형 JFET층의 이온주입 농도는 상기 p형 베이스의 농도보다 높은 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조.The method according to claim 1,
Wherein the ion implantation concentration of the n-type JFET layer is higher than the concentration of the p-type base. 제 1항에 있어서,
상기 트렌치 게이트형 탄화규소 MOSFET 구조는 IGBT(insulated gate bipolar mode transistor)에 적용되는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조.The method according to claim 1,
Wherein the trench gate silicon carbide MOSFET structure is applied to an insulated gate bipolar mode transistor (IGBT). 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법에 있어서,
n-JFET층 및 n형 소스와, 트렌치 형성을 위한 식각 마스크를 형성하는 단계와;
상기 트렌치 형성 및 제1이온주입마스크를 증착하는 단계와;
포토레지스트를 이용하여 식각한 상기 제1이온주입마스크를 이용하여 p형 베이스를 형성하는 단계와;
제2이온주입마스크를 증착하고 포토마스크를 통해 p형 소스가 형성될 부분만 식각을 통해 열고, p형 소스와 p형 트렌치바닥접합을 동시에 형성하는 단계와;
게이트 절연막 및 전극을 형성하는 단계를 포함하며,
p형 트렌치바닥접합은 상기 p형 소스보다 얇은 두께로 이루어지는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법.A method of manufacturing a trench gate silicon carbide MOSFET structure,
forming an n-JFET layer and an n-type source and an etch mask for trench formation;
Forming the trench and depositing a first ion implantation mask;
Forming a p-type base using the first ion implantation mask etched using a photoresist;
Depositing a second ion implantation mask and opening through the photomask only a portion through which a p-type source is to be formed, to form a p-type source and a p-type trench bottom junction at the same time;
Forming a gate insulating film and an electrode,
wherein the p-type trench bottom junction is thinner than the p-type source. 제 5항에 있어서,
상기 p형 소스의 두께는 상기 식각 마스크와 상기 제2이온주입층의 두께를 합한 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법.6. The method of claim 5,
Wherein the thickness of the p-type source is the sum of the thickness of the etch mask and the thickness of the second ion implanted layer.
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