KR20180134736A - 베이컨-쇼어 양자 에러 정정에서 오류 허용 신드롬 추출 및 디코딩 - Google Patents

베이컨-쇼어 양자 에러 정정에서 오류 허용 신드롬 추출 및 디코딩 Download PDF

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Abstract

양자 에러 정정을 위한 시스템들 및 방법들이 제공된다. 양자 시스템은 양자 정보의 항목을 저장하도록 구성되는 큐비트들의 어레이를 포함한다. 큐비트들의 어레이는 복수의 데이터 큐비트들, 및 복수의 데이터 큐비트들 사이의 일치를 표현하는 신드롬을 추출하도록 구성되는 복수의 측정 큐비트들을 포함한다. 양자 시스템은, 신드롬이 유효한지 여부를 결정하도록 구성되는 검증 로직, 복수의 데이터 큐비트들 내에서 에러들의 위치를 결정하기 위해 신드롬을 결정하고 평가하도록 구성되는 디코딩 로직, 및 결정된 에러들의 위치들을 저장하도록 구성되는 에러 레지스터를 포함하는 집적 회로를 더 포함한다.

Description

베이컨-쇼어 양자 에러 정정에서 오류 허용 신드롬 추출 및 디코딩
본 출원은, 2015년 5월 22일에 출원된 미국 특허 출원 제14/720315호의 우선권을 주장하며, 상기 출원은 그 전체가 본원에 통합된다.
본 발명은 일반적으로 양자 컴퓨팅에 관한 것이고, 보다 구체적으로는 베이컨-쇼어(Bacon-Shor) 양자 에러 정정에서의 오류-허용 신드롬 추출 및 디코딩에 관한 것이다.
양자 정보 프로세싱은 양자 알고리즘들을 구현하기 위해 많은 수 및 높은 밀도의 큐비트들을 요구하며, 큐비트들을 동작시키기 위해 훨씬 더 많은 양의 전통적인 제어 및 판독 하드웨어를 요구한다. 초전도 큐비트들의 분야에서, 큐비트들의 제어 및 판독이 가능한 고밀도, 초저온 하드웨어에 대한 필요성이 존재한다. 코히어런스 시간들 및 프로세스 충실도들에 대한 전류 기록을 갖는 큐비트는 현재, 대형의 실온 마이크로웨이브 장비로 제어된다.
일례에서, 양자 시스템은 양자 정보의 항목을 저장하도록 구성되는 큐비트들의 어레이를 포함한다. 큐비트들의 어레이는 복수의 데이터 큐비트들, 및 복수의 데이터 큐비트들 사이의 일치를 표현하는 신드롬을 추출하도록 구성되는 복수의 측정 큐비트들을 포함한다. 양자 시스템은, 신드롬이 유효한지 여부를 결정하도록 구성되는 검증 로직, 복수의 데이터 큐비트들 내에서 에러들의 위치를 결정하기 위해 신드롬을 평가하도록 구성되는 디코딩 로직, 및 결정된 에러들의 위치들을 저장하도록 구성되는 에러 레지스터를 포함하는 집적 회로를 더 포함한다.
다른 예에서, 양자 에러 정정을 위한 방법이 제공된다. 신드롬은 큐비트들의 어레이로부터 추출된다. 추출된 신드롬이 유효 신드롬인지 여부가 결정된다. 추출된 신드롬이 유효하면, 추출된 신드롬과 가장 최근의 유효 신드롬 사이에서 비트단위 배타적 OR가 컴퓨팅된다. 컴퓨팅된 비트단위 배타적 OR는, 변경된 에러 상태들을 갖는 큐비트들의 위치들을 결정하기 위해 디코딩된다. 큐비트들의 어레이 내의 위치들을 표현하는 에러 레지스터는 결정된 위치들로 업데이트된다.
또 다른 예에서, 양자 시스템은 양자 정보의 항목을 저장하도록 구성되는 큐비트들의 어레이를 포함한다. 큐비트들의 어레이는 복수의 데이터 큐비트들, 및 복수의 데이터 큐비트들 사이의 일치를 표현하는 신드롬을 추출하도록 구성되는 복수의 측정 큐비트들을 포함한다. 양자 시스템은 역 양자 로직을 사용하여 구현되는 집적 회로를 더 포함한다. 집적 회로는 신드롬이 유효한지 여부를 결정하도록 구성되는 검증 로직, 복수의 데이터 큐비트들 내에서 에러들의 위치를 결정하기 위해 신드롬을 평가하도록 구성되는 디코딩 로직, 및 결정된 에러들의 위치들을 저장하도록 구성되는 에러 레지스터를 포함한다.
본 발명의 특징들, 목적들 및 이점들은 도면들과 관련하여 취해지는 경우 아래에 기술되는 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 에러 정정을 활용하는 양자 시스템을 예시한다.
도 2는 각각의 행 및 열에 대한 신드롬을 결정하기 위해 가장 가까운 이웃 상호작용들을 갖는 데이터 및 측정 큐비트들의 어레이를 예시한다.
도 3은 5-비트 신드롬을 디코딩하기 위한 회로를 예시한다.
도 4는 데이터 큐비트들의 어레이에서 양자 에러들을 추적하기 위한 방법을 예시한다.
도 5는 도 4의 방법을 구현하기 위한 시스템을 예시한다.
베이컨 쇼어 양자 에러 정정 코드를 사용하여 양자 데이터 어레이에서 에러 신드롬을 추출 및 디코딩하기 위한 시스템들 및 방법들이 제공된다. 일례에서, 시스템은 신드롬 추출 방법을 구현하고, 디코딩 로직을 수행하고, 디코딩된 에러들을 추적하는 RQL 회로로서 구현된다. 멀티-큐비트(Pauli) 체크 연산자들의 측정은 신드롬 디코딩으로 공지된 전통적인 계산을 통해 에러들의 위치들을 진단하기 위해 사용될 수 있다. 이러한 체크 연산자들은 전통적인 선형 코딩의 패리티 체크들에 대응한다. 실제로, 많은 양자 코드들에서 신드롬을 디코딩하는 프로세스는 전통적인 2진 선형 코드들의 쌍을 디코딩하는 것으로 감소될 수 있다. 이는, 베이컨-쇼어 코드들의 경우인데, 여기서 n2개의 큐비트들을 갖는 베이컨-쇼어 코드에 대한 신드롬 디코딩은 n-비트의 전통적인 반복 코드에 대한 신드롬-디코딩 문제의 2개의 인스턴스들에 맵핑될 수 있다. 본 명세서에 제시된 시스템에서, 베이컨-쇼어 코드의 큐비트들은 그리드 상에 배열될 수 있어서, 각각의 열은 X 에러들을 진단하기 위해 사용되는 전통적인 반복 코드의 단일 비트에 대응하는 한편, 각각의 행은 Z 에러들을 진단하기 위해 사용되는 하다마드(Hadamard) 회전 기반의 전통적인 반복 코드의 단일 비트에 대응한다. 체크 연산자들에 대한 과도한 기초는 ZijZik 및 XjiXki에 의해 주어지는데, 여기서 X 및 Z는 표준 Pauli 연산자들이고 제1 인덱스는 행을 표시하고 제2 인덱스는 연산자가 작용하는 큐비트의 열을 표시한다. 측정된 결과들이 0 및 1에 의해 표현되면, 신드롬 비트들은, X 에러들을 진단하기 위해 사용되는 반복 코드의 j번째 및 k번째 패리티에 대응하는
Figure pct00001
mod 2 및 Z 에러들을 진단하기 위해 사용되는 반복 코드의 j번째 및 k번째 패리티에 대응하는
Figure pct00002
mod 2의 형태를 갖는다.
완전한 추출이 주어지면, 이러한 신드롬들은 대응하는 전통적인 반복 코드들에서 에러들의 위치들을 표시하고, 그에 따라 X 또는 Z 에러들을 포함하는 열들 또는 행들을 표시한다. 베이컨-쇼어 코드들의 경우, 열에서 짝수개의 X 에러들 또는 행 또는 열에서 짝수개의 Z 에러들은 무해하고, 그 결과, 열 또는 행에서 단일 X 또는 Z 에러의 위치는 중요하지 않음을 의미한다. 신드롬 비트들을 추출하기 위해 사용되는 양자 게이트들은 불가피하게 오류가 있을 것이어서, 시스템은 체크 연산자들을 측정하고 실패들에 대해 견고한 방식으로 신드롬 비트들을 프로세싱한다. 이것은, 신드롬을 추출하고 그에 대해 작용하는 프로세스가 오류 허용인 것을 보장함으로써 달성되며, 이는, t가 코드에 대한 정정가능한 에러들의 수보다 작은 한, 이러한 프로세스 동안 t개의 양자-게이트 실패들은 양자 코드 블록 상에 t개보다 많은 에러들을 초래할 수 없음을 의미한다.
도 1은 에러 정정을 활용하는 양자 시스템(10)을 예시한다. 양자 시스템(10)은 양자 정보의 항목을 저장하도록 구성되는 큐비트들의 어레이(12)를 포함한다. 큐비트들의 어레이(12)는 복수의 데이터 큐비트들, 및 복수의 데이터 큐비트들 사이의 일치를 표현하는 신드롬을 추출하도록 구성되는 복수의 측정 큐비트들을 포함한다. 일 구현에서, 큐비트들의 어레이는 그리드에서 배열되는 25개의 데이터 큐비트들을 포함하고, 순환적 경계 조건들을 가정하면, 데이터 큐비트들의 인접 쌍들 사이에 50개의 측정 큐비트들이 개재된다. 복수의 측정 큐비트들은, X 에러들과 같은 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제1 신드롬 및 Z 에러들과 같은 제2 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제2 신드롬을 추출하도록 구성된다. 이러한 경우, 측정 큐비트들의 절반이 각각의 베이시스에 적용될 것이다. 일례에서, 주어진 행의 측정 큐비트들은 X-베이시스 에러들을 검출하고, 열 내의 측정 큐비트들은 Z-베이시스 에러들을 검출한다.
시스템(10)은 추출된 신드롬을 프로세싱하고 양자 시스템(10)의 에러 상태를 업데이트하도록 구성되는 집적 회로(20)를 더 포함한다. 검증 로직(22), 디코딩 로직(24) 및 에러 레지스터(26)를 포함하는 집적 회로(20)는 일 구현에서 역 양자 로직으로 구현되어, 로직이 양자 시스템(10)의 초저온 영역의 내부에 위치되도록 허용할 수 있음이 인식될 것이다. 실제로, 집적 회로(20)는 상보적 금속 산화물 반도체, 주문형 집적 회로 칩, 또는 필드 프로그래머블 게이트 어레이로서 구현될 수 있다.
집적 회로(20)는 신드롬이 유효한지 여부를 결정하도록 구성되는 검증 로직(22)을 포함한다. 일 구현에서, 검증 로직(22)은, 추출된 신드롬이 인접한 큐비트들 사이의 불일치들을 표현하는 짝수개의 비트들을 가지며, 따라서 유효 신드롬인지 여부를 결정하도록 구성된다. 임의의 무효 신드롬들은 거부될 수 있으며 신드롬의 새로운 추출이 수행될 수 있다. 추가적으로 또는 대안적으로, 복수의 측정 큐비트들은, 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제1 신드롬 및 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제2 신드롬을 추출하도록 구성될 수 있다. 이러한 2개의 추출된 신드롬들을 이용하여, 검증 로직(22)은 제1 신드롬을 제2 신드롬에 비교하고, 제1 신드롬이 제2 신드롬에 일치하지 않으면, 추출된 신드롬들을 거부할 수 있다.
다른 구현에서, 신드롬은 또한 가장 최근의 유효 신드롬, 즉 어떠한 다른 검증이 활용되었더라도 성공적으로 통과한 마지막 신드롬과 비교될 수 있고, 추출된 신드롬이 가장 최근의 유효 신드롬과 동일하면, 신드롬을 디코딩 로직(24) 및 에러 레지스터(26)에 전달하는 것을 억제할 수 있다. 이는, 시스템의 에러 상태에 대한 어떠한 변화도 존재하지 않는 경우 전력 소비에서의 절감들을 허용한다. 일례에서, 검증 로직(22)은 추출된 신드롬의 대응하는 비트들과 가장 최근의 유효 신드롬 사이의 비트단위 배타적 OR를 컴퓨팅하여 업데이트 신드롬을 제공하고 업데이트 신드롬을 디코더 로직(24)에 전달하도록 구성된다. 아래에서 상세히 논의될 바와 같이, 디코더 로직(24)은 널(null) [00000] 신드롬이 제공되는 경우 완전히 비활성이고, 이는 디코더 로직(24)에 아무것도 제공하지 않는 것과 기능적으로 동등하다.
집적 회로(20)는 복수의 데이터 큐비트들 내의 에러들의 위치를 결정하기 위해 신드롬을 평가하도록 구성되는 디코딩 로직(24)을 더 포함한다. 신드롬의 평가는 이전 상태로부터의 시스템의 에러 상태에서의 변화를 평가하기 위해 마지막 유효 신드롬을 갖는 추출된 신드롬의 XOR의 평가를 포함할 수 있다는 것을 인식할 것이다. 이러한 구성은 집적 회로(20)가 역 양자 로직으로 구현되는 경우 특히 효과적일 수 있다. 이러한 경우, 디코딩 로직(24)은, 널 신드롬이 제공되는 경우 즉, 에러 상태에서의 변화를 표현하는 어떠한 비트들도 갖지 않는 경우 비활성으로 유지하도록 구현될 수 있고, 디코더 로직을 포함하는 복수의 조세프슨 접합들 중 어느 것도 트리거링되지 않는다. 이는 디바이스의 전력 소비를 급격히 감소시킬 수 있음을 인식할 것이다. 디코더 로직(24)이 역 양자 로직으로 구현되는 경우, 디코더 로직은 하나 이상의 AndOr 게이트, AnotB 게이트, 및 조세프슨 송신 라인들로서 구현되는 지연 컴포넌트들을 포함할 수 있다.
에러 레지스터(26)는 결정된 에러들의 위치들을 저장하도록 구성된다. 일 구현에서, 에러 레지스터는 제1 베이시스에서의 에러들의 위치들을 저장하는 제1 에러 레지스터, 제2 베이시스에서의 에러들의 위치들을 저장하는 제2 에러 레지스터를 포함하지만, 추출들은 독립적으로 수행되기 때문에, 2개의 에러 레지스터는 아래에서 별개로 논의될 것이다. 일례에서, 에러 레지스터(26)는 복수의 플립 플롭들로서 구현되며, 각각의 플립 플롭은 어레이 내의 복수의 위치들 중 하나를 표현한다. 증분적 업데이트가 사용되는 경우, 마지막 유효 신드롬 이후 변경된 위치의 디코딩과 함께, 디코딩 로직(24)은 에러 상태에서의 변화가 검출된 각각의 위치에 대해, 대응하는 플립 플롭의 T 입력에 단순히 비트를 제공하여 저장된 에러 상태를 조정할 수 있다.
도 2 내지 도 5는 25개의 큐비트 시스템에서 베이컨-쇼어 양자 에러 정정 코드를 추출 및 디코딩하기 위한 양자 시스템의 일 구현을 집합적으로 예시한다. 도 2는 각각의 행 및 열에 대한 신드롬을 결정하기 위해 가장 가까운 이웃 상호작용들을 갖는 데이터 및 측정 큐비트들의 어레이(30)를 예시한다. 예시된 어레이에서, "D"로 라벨링된 25개의 데이터 큐비트들 및 "M"으로 라벨링된 50개의 측정 큐비트들이 존재한다. 이웃 데이터 큐비트들의 각각의 쌍은 이들 사이에 개재된 측정 큐비트를 가지며, 행 또는 열의 단부 상의 큐비트들이 또한 이웃들로 처리되는데, 즉, 경계 조건들은 순환적이다. 예시된 구현에서, 각각의 측정 큐비트는 측정 큐비트의 어느 한 측 상의 데이터 큐비트들을 표현하는 체크 동작을 수행할 수 있다. 이러한 어레이를 사용하여, 25 큐비트의 베이컨-쇼어 코드에 대한 오류-허용 양자 에러 정정을 위한 절차는, 순환적 경계 조건들을 고려하면서, 그리드 상에 배치되는 경우 인접한 큐비트들에 대한 지원을 갖는 모든 체크 연산자들을 측정함으로써 시작한다. 일 구현에서, Z-타입 체크 연산자들은 먼저 병렬로 측정되어, 각각의 행에 대해 5개의 체크 값들을 생성하고, 그 다음 X-타입 체크 연산자들이 병렬로 측정된다. 따라서, 각각의 행은 Z 베이시스에서 에러들을 검출하기 위해 사용되는 5개의 체크 값들을 생성할 것이고, 유사하게, 각각의 열은 X 베이시스에서 에러들을 검출하기 위해 사용되는 5개의 체크 값들을 생성할 것이다. 일 구현에서, 이러한 값들은 함께 XOR되어, X 베이시스 및 Z 베이시스 각각에 대한 단일 신드롬이 생성될 것이다.
어레이로부터 수집된 신드롬은 오직 인접한 큐비트들 사이의 불일치만을 표시하고, 어느 큐비트 또는 큐비트들이 표시된 에러를 포함하는지를 표시하기 위해 추가적인 디코딩이 필요하다는 것을 인식할 것이다. 도 3은 5-비트 신드롬을 디코딩하기 위한 회로(50)를 예시한다. 구체적으로, 도 3은 단일 클럭 사이클에서 표 1로서 여기에 포함된 진리표를 구현하기 위한 회로의 일례를 제공한다.
Figure pct00003
도 3의 회로(50)는 역 양자 로직(RQL)를 활용하여 단일 클럭 사이클에서 진리표를 구현한다. 로직 컴포넌트들(60, 70, 80 및 90)의 세트들 각각은 별개의 RQL 클럭 위상들을 표현함을 인식할 것이다. 이 회로는 Andro 및 AnotB 게이트들로부터 유도될 수 있는 RQL AndOr(A/O) 및 AnotB 게이트, XOR, AND 및 OR 게이트들 및 RQL 조세프슨 송신 라인들로 구현되는 지연 블록들로 구현된다. 예시된 구현에서, 회로(50)는 대략 120개의 조세프슨 접합들을 포함하며, 이 중 대략 70퍼센트가 임의의 주어진 시간에 활성이다. 또한, 제로 에러-위치 워드 [00000]로 디코딩하는 제로-신드롬 워드 [00000]는 어떠한 접합 스위칭들도 수반하지 않는다. 아래에서 상세히 논의될 바와 같이, 이것은 또한 디코더의 유휴 상태이고, 따라서 유휴인 경우 디코더에서 어떠한 전력도 소비되지 않는다.
제1 세트의 로직 컴포넌트들(60)은 제1, 제2 및 제3 AndOr 게이트들(62, 64, 및 66) 및 제1 AND 게이트들(68)을 포함한다. 제1 AndOr 게이트(62)는 입력들로서 제1 신드롬 비트(A) 및 제2 신드롬 비트(B)를 수신하고, 이러한 두 비트들의 로직 AND 및 로직 OR 각각을 출력한다. 제2 AndOr 게이트(64)는 입력들로서 제2 신드롬 비트(B) 및 제4 신드롬 비트(D)를 수신하고, 이러한 두 비트들의 로직 AND 및 로직 OR 각각을 출력한다. 제3 AndOr 게이트(66)는 입력들로서 제4 신드롬 비트(D) 및 제5 신드롬 비트(E)를 수신하고, 이러한 두 비트들의 로직 AND 및 로직 OR 각각을 출력한다. 제1 And 게이트(68)는 입력들로서 제1 신드롬 비트(A) 및 제5 신드롬 비트(E)를 수신하고, 이러한 비트들 사이의 로직 AND를 출력한다.
제2 세트의 로직 컴포넌트들(70)은 5개의 AnotB 게이트들(72-76) 및 2개의 지연 컴포넌트들(78 및 79)을 포함한다. 제1 AnotB 게이트(72)는 입력들로서 제1 AndOr 게이트(62)로부터 로직 AND 및 로직 OR를 수신하고, 로직 AND는 반전 입력이다. 로직 진리를 표현하는 출력은, 제1 및 제2 신드롬 비트의 로직 OR가 참이고 AND가 참이 아닌 경우에만 제1 AnotB 게이트(72)에 의해 제공된다. 사실상, 제1 AnotB 게이트(72) 및 제1 AndOr 게이트(62)는 집합적으로 제1 및 제2 신드롬 비트들 사이의 로직 XOR을 형성한다. 유사하게, 제2 AnotB 게이트(73)는 입력들로서 제2 AndOr 게이트(64)로부터 로직 AND 및 로직 OR를 수신하고, 로직 AND는 반전 입력이어서, 제2 및 제4 신드롬 비트들 사이의 로직 XOR을 제공하고, 제3 AnotB 게이트(74)는 입력들로서 제3 AndOr 게이트(66)로부터 로직 AND 및 로직 OR를 수신하고, 로직 AND는 반전 입력이어서, 제4 및 제5 신드롬 비트들 사이의 로직 XOR을 제공한다.
제4 AnotB 게이트(75)는 제2 AndOr 게이트(64)로부터의 AND 출력을 반전 입력으로서 그리고 제1 AND 게이트(68)의 출력을 제2 입력으로서 수신한다. 사실상, 제4 AnotB 게이트는, 제1 및 제5 신드롬 비트들이 1이고 제2 및 제4 신드롬 비트들 중 적어도 하나가 0인 경우에만 로직 진리를 표현하는 출력을 제공한다. 제5 AnotB 게이트(76)는 제3 신드롬 비트(C)를 반전 입력으로서 수신하고 제2 AnotB 게이트(73)의 출력을 제2 입력으로서 수신한다. 사실상, 제5 AnotB 게이트(76)는, 제3 신드롬 비트가 0이고 제2 및 제4 신드롬 비트들이 다른 값들을 갖는 경우 로직 진리를 표현하는 출력을 제공한다. 제1 지연 컴포넌트(78)는 활성 컴포넌트들(62, 64, 66, 68 및 72-76)이 기능하는 동안 제1 신드롬 비트의 값을 버퍼링한다. 유사하게, 제2 지연 컴포넌트(79)는 제5 신드롬 비트의 값을 버퍼링한다.
제3 세트의 로직 컴포넌트들(80)은 제2 AND 게이트(82), OR 게이트(84), 및 제3, 제4 및 제5 지연 컴포넌트(86-88)를 포함한다. 제2 AND 게이트(82)는 제1 AnotB 게이트(72)의 출력을 제1 입력으로서 수신하고, 제5 AnotB 게이트(76)의 출력을 제2 출력으로서 수신한다. 사실상, 제2 AND 게이트(82)는, 제3 신드롬 비트가 0이고 제2 신드롬 비트와 제1 및 제4 신드롬의 로직 AND 사이의 배타적 OR가 참이면, 로직 진리를 표현하는 출력을 제공할 것이다. 기호적으로, 게이트의 출력은 다음과 같이 표현될 수 있다:
Figure pct00004
. OR 게이트(84)는 제2 AND 게이트(82)의 출력을 제1 입력으로 수신하고 제4 AnotB 게이트(75)의 출력을 제2 입력으로서 수신한다. 제4 AnotB 게이트(75)는, 제1 및 제5 신드롬 비트들 둘 모두가 1이고 제2 및 제4 신드롬 비트들 중 적어도 하나가 0인 경우에만 로직 진리를 표현하는 출력을 제공한다. 따라서, OR 게이트(84)의 출력은 다음과 같이 기호적으로 표현될 수 있다:
Figure pct00005
. OR 게이트(84)의 출력은, 세트 내의 제1 큐비트가 에러를 포함하는지 여부를 표시하고, OR 게이트로부터의 출력은 제1 큐비트(Q1)의 에러를 표시하는 로직 진리를 표현한다. 제3 지연 컴포넌트(86)는 활성 컴포넌트들(82 및 84)이 기능하는 동안 제1 신드롬 비트의 값을 버퍼링한다. 유사하게, 제4 지연 컴포넌트(87)는 제3 AnotB 게이트(74)의 출력을 버퍼링하고, 제5 지연 컴포넌트(88)는 제5 신드롬 비트의 값을 버퍼링한다.
제4 세트의 로직 컴포넌트들(90)은 4개의 XOR 게이트들(92-95)을 포함한다. XOR 게이트들(92-95) 각각은 OR 게이트(84)의 출력을 제1 입력으로서 수신한다. 제1 XOR 게이트(92)는 지연된 제1 신드롬 비트를 제2 입력으로서 수신하고, 제2 큐비트(Q2)의 에러를 표현하는 출력을 제공한다. 제2 XOR 게이트(93)는 제1 AnotB 게이트(72)의 출력을 제2 입력으로서 수신하고, 제3 큐비트(Q3)의 에러를 표현하는 출력을 제공한다. 제3 XOR 게이트(94)는 제3 AnotB 게이트(74)의 출력을 제2 입력으로서 수신하고, 제4 큐비트(Q4)의 에러를 표현하는 출력을 제공한다. 제5 XOR 게이트(95)는 지연된 제5 신드롬 비트를 제2 입력으로서 수신하고, 제5 큐비트(Q5)의 에러를 표현하는 출력을 제공한다. 따라서, 회로(50)는 제공된 신드롬을 디코딩하여 어레이 내의 에러들의 특정 위치를 표시한다.
실제로, 에러 정정 알고리즘이 시간에 따라 진행되기 때문에, 에러들을 추적하고 에러 상태가 변경될 경우에만 에러 위치 레지스터를 업데이트하는 것이 바람직하다. 클리포드(Clifford) 그룹 양자 게이트들을 통해 전통적인 데이터로서 에러들을 추적하고 전파하는 것으로 충분하다. 넌-클리포드 게이트를 수행하는 경우에만 에러들이 정정되어야 한다. 도 2-5의 예시된 구현에서, 에러들을 추적하는 것은 현재 유효 신드롬 워드와 마지막 유효 신드롬 워드 사이의 XOR 연산을 활용하여 신드롬 벡터에 대한 업데이트를 결정한다. 오직 현재 및 마지막 유효 신드롬들 사이에서 상이한 그러한 비트들만이 디코딩되어야 한다. 그 다음, 디코딩된 신드롬 벡터는 에러 위치 레지스터로 XOR되어, 본질적으로 에러 상태에 대한 증분적 업데이트가 수행된다. 하드웨어 레벨에서, 레지스터 비트들이 T 플립 플롭들로 구현되면, 에러 위치 레지스터로의 증분적 업데이트들은 용이하게 수행될 수 있다.
이를 위해, 도 4는 데이터 큐비트들의 어레이(132)에서 양자 에러들을 추적하기 위한 방법(100)을 예시한다. 도 5는 도 4의 방법을 구현하기 위한 시스템(130)을 예시한다. 102에서, 예를 들어 검증을 위해, 주어진 신드롬에 대한 재추출인지 여부가 결정된다. 아니오(N)이면, 방법은 104로 진행하여, 신드롬이 어레이(132)로부터 추출되고, 방법은 106으로 진행한다. 이러한 프로세스에서, 동일한 행들, Z-타입 측정들 또는 열들, X-타입 측정들에 걸쳐있는 체크 연산자들에 대한 측정 결과들이 함께 XOR되어 신드롬 비트들이 획득된다. 도 5의 어레이를 보면, 회로에 대한 데이터 입력들은 어레이(132) 내의 25개의 다이아몬드형 포트들이다. 각각의 입력은 측정 큐비트들의 판독으로부터 얻어지는 전통적인 비트를 전달하며 패리티 체크 연산자의 값을 표현한다. 25개의 입력들은 X-패리티 또는 Z-패리티를 측정하는 큐비트들의 5개의 열들 또는 행들에 각각 대응하는 5개 그룹들에서 XOR된다. 5개의 X-신드롬 비트들 및 5개의 Z-신드롬 비트들이 존재한다.
106에서, 신드롬이 연관된 검증 로직(134)에서 유효한지 여부가 결정된다. 예시된 프로세스에서, X 에러들을 진단하기 위한 신드롬 비트들 및 Z 에러들을 진단하기 위한 신드롬 비트들은 각각 독립적으로 프로세싱되며, 이하의 논의는 단일의 5-비트 신드롬을 가정할 것이다. 일 구현에서, 짝수개의 로직 1을 포함하면 신드롬은 유효이다. 신드롬이 유효가 아니면(N), 108에서 재추출 플래그가 클리어되고, 시스템은 102로 리턴한다. 신드롬이 유효이면(Y), 방법은 110으로 계속되어, 신드롬이 마지막으로 공지된 유효 신드롬에 비해 중요한지 여부가 결정된다. 구체적으로, 저장된 신드롬은 마지막 유효 신드롬 버퍼(136)에 저장된 신드롬에 비교되어, 시스템의 에러 상태가 변경되었는지 여부가 결정될 수 있다. 신드롬들이 동일하면(N), 108에서 재추출 플래그가 클리어되고, 시스템은 102로 리턴한다. 신드롬들이 동일하지 않으면(Y), 이는 112에서 현재 신드롬 버퍼(138)에 저장되고, 114에서 재추출 플래그가 설정된다. 그 다음, 방법은 102로 리턴한다.
102로 리턴하여, 이것이 주어진 신드롬에 대한 최초 추출이 아니라고 결정되면(Y), 방법은 116으로 진행하여 재추출 플래그가 설정되었는지 여부가 결정된다. 이는 검증 로직(134)에 의해 수행될 수 있다. 재추출이 설정되지 않으면(N), 방법은 클럭 사이클의 나머지 동안 유휴가 되고 102로 리턴한다. 재추출이 설정되면(Y), 방법은 118로 진행하여, 제2 신드롬이 추출된다. 120에서, 제2 신드롬이 유효한지 여부가 결정된다. 아니오(N)이면, 방법은 102로 리턴한다. 만약 그렇다면(Y), 방법은 122로 진행하여, 제2 신드롬이 제1 추출된 신드롬과 일치하는지 여부가 결정된다. 2개의 신드롬들이 일치하지 않으면(N), 방법은 102로 리턴한다. 2개의 신드롬들이 일치하면(Y), 방법은 124로 진행하여, 각각의 XOR 연산들은 마지막 유효 신드롬의 대응하는 비트들과 추출된 신드롬 사이에서 수행된다. 결과 값은 도 3에 예시된 바와 같이 디코더(142)에 제공되어, 어레이 내의 임의의 위치들의 에러 상태가 126에서 변경되었는지 여부가 결정된다. 그 다음, 새로운 에러 상태는 128에서 에러 레지스터(144)에 제공될 수 있고, 새로 검증된 신드롬은 129에서 마지막 유효 신드롬 버퍼(136)에 저장될 수 있다.
오직 현재 및 마지막 유효 신드롬들 사이에서 상이한 그러한 비트들만이 도 5의 회로에서 디코딩된다. 그 다음, 디코딩된 신드롬 벡터는 에러 위치 레지스터로 XOR되어, 본질적으로 에러 상태에 대한 증분적 업데이트가 수행된다. 하드웨어 레벨에서, 레지스터 비트들이 T 플립 플롭들로 구현되면, 에러 위치 레지스터로의 증분적 업데이트들은 용이하게 수행될 수 있다. 에러 레지스터의 입력에 있는 멀티플렉서는 다른 에러 정정 유닛들과의 정보 교환을 허용하고, 로직 클리포드 게이트를 수행하는 경우 로직 큐비트들 사이의 에러 전파를 용이하게 한다. 그 다음, 방법은 다른 신드롬을 추출하기 위해 102로 리턴한다.
제어 방법의 단순성은 하드웨어에서의 코딩을 적합하게 한다. 제어 시스템을 구현하는 주문형 집적 회로는 역 양자 로직(RQL)으로 구현될 수 있고, 큐비트들과 동일한 칩 상에 또는 큐비트 칩에 근접하여 장착된 개별 칩 상에, 예를 들어 멀티 칩 캐리어 모듈을 사용하여 배치될 수 있다. 모든 데이터 경로들이 전통적인 정보를 전달하기 때문에, 제어기는 또한 CMOS 기술로 구현될 수 있다. RQL로 구현되는 경우, 회로는 대략 1500개의 조세프슨 접합들을 수반할 것이고, 추출 당 대략 10개의 RQL 클럭 사이클들을 취할 것이다. 추출들 사이에 회로는 유휴이고 전력을 소비하지 않는다. 회로의 평균 활동 팩터는 2% 미만으로 예상된다. 이로부터, 평균 전력 소비를 클럭 속도 및 RQL 접합 파라미터들의 함수로 추정하는 것이 가능하다. 현실적인 파라미터들의 경우, 칩 상의 평균 전력 소비는 나노와트 정도이다.
본 발명은 예시적으로 개시되었다. 따라서, 본 개기 전반에 걸쳐 사용된 용어는 제한적인 방식보다는 아닌 예시적으로 읽혀져야 한다. 본 발명의 사소한 수정이 본 기술분야의 숙련자에게 착안되더라도, 본원에 보장된 특허의 범위 내로 한정하도록 의도되는 것 모두는 이로써 기여되는 본 기술분야에 대한 진보의 범위에 타당하게 속하는 이러한 실시예들이고, 첨부된 청구항들 및 이들의 균등물들의 관점을 제외하고는 범위가 제한되지 않아야 함을 인식할 것이다.

Claims (21)

  1. 양자 시스템으로서,
    양자 정보의 항목을 저장하도록 구성되는 큐비트들의 어레이 ― 상기 큐비트들의 어레이는 복수의 데이터 큐비트들, 및 상기 복수의 데이터 큐비트들 사이의 일치를 표현하는 신드롬을 추출하도록 구성되는 복수의 측정 큐비트들을 포함함 ―;
    역 양자 로직을 사용하여 구현되는 집적 회로를 포함하고,
    상기 집적 회로는,
    상기 신드롬이 유효한지 여부를 결정하도록 구성되는 검증 로직;
    상기 복수의 데이터 큐비트들 내의 에러들의 위치를 결정하기 위해 상기 신드롬을 평가하도록 구성되는 디코딩 로직; 및
    상기 결정된 에러들의 위치들을 저장하도록 구성되는 에러 레지스터를 포함하는,
    양자 시스템.
  2. 제1항에 있어서,
    상기 디코딩 로직은 적어도 하나의 AndOr 게이트 및 적어도 하나의 AnotB 게이트를 포함하는,
    양자 시스템.
  3. 제1항에 있어서,
    상기 디코더는 복수의 조세프슨 접합들을 포함하고, 관련된 위치에서 상기 에러 상태에서의 변화를 표현하는 제로 비트들을 갖는 신드롬이 상기 디코더에 제공되는 경우, 상기 조세프슨 접합들 중 어떠한 조세프슨 접합도 트리거링되지 않도록 구성되는,
    양자 시스템.
  4. 제3항에 있어서,
    상기 검증 로직은, 상기 추출된 신드롬의 대응하는 비트들과 가장 최근의 유효 신드롬 사이의 비트단위 배타적 OR를 컴퓨팅하여, 업데이트 신드롬을 제공하고 상기 업데이트 신드롬을 상기 디코더 로직에 전달하도록 구성되는,
    양자 시스템.
  5. 제1항에 있어서,
    상기 디코더는 조세프슨 송신 라인으로서 구현된 적어도 하나의 지연 컴포넌트를 포함하는,
    양자 시스템.
  6. 제1항에 있어서,
    상기 에러 레지스터는 복수의 플립 플롭들로서 구현되고, 각각의 플립 플롭은 상기 어레이 내의 복수의 위치들 중 하나를 표현하는,
    양자 시스템.
  7. 제6항에 있어서,
    상기 디코딩 로직은 상기 어레이 내의 상기 복수의 위치들 각각에 대한 비트를 상기 복수의 플립 플롭들의 각각의 플립 플롭들에 대한 T 입력에 제공하고, 제공된 비트들은 연관된 위치에서 에러 상태에서의 변화를 표현하는,
    양자 시스템.
  8. 제1항에 있어서,
    상기 검증 로직은 상기 추출된 신드롬을 가장 최근의 유효 신드롬과 비교하고, 상기 추출된 신드롬이 상기 가장 최근의 유효 신드롬과 동일하면 상기 신드롬을 상기 디코딩 로직 및 상기 에러 레지스터에 전달하는 것을 억제하도록 구성되는,
    양자 시스템.
  9. 제8항에 있어서,
    상기 검증 로직은, 상기 추출된 신드롬의 대응하는 비트들과 상기 가장 최근의 유효 신드롬 사이의 비트단위 배타적 OR를 컴퓨팅하여, 업데이트 신드롬을 제공하고 상기 업데이트 신드롬을 상기 디코더 로직에 전달하도록 구성되는,
    양자 시스템.
  10. 제1항에 있어서,
    상기 복수의 측정 큐비트들은, 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제1 신드롬 및 상기 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제2 신드롬을 추출하도록 구성되고, 상기 검증 로직은 상기 제1 신드롬을 상기 제2 신드롬에 비교하고, 상기 제1 신드롬이 상기 제2 신드롬에 일치하지 않으면, 상기 추출된 신드롬들을 거부하도록 구성되는,
    양자 시스템.
  11. 제1항에 있어서,
    상기 복수의 측정 큐비트들은, 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제1 신드롬 및 제2 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제2 신드롬을 추출하도록 구성되고, 상기 에러 레지스터는 제1 에러 레지스터를 포함하고, 상기 제1 베이시스에서의 에러들의 위치들을 저장하고, 상기 양자 시스템은 상기 제2 베이시스에서의 에러들의 위치들을 저장하는 제2 에러 레지스터를 더 포함하는,
    양자 시스템.
  12. 제1항에 있어서,
    상기 검증 로직은, 상기 추출된 신드롬이 인접 큐비트들 사이의 불일치들을 표현하는 짝수개의 비트들을 갖는지 여부를 결정하도록 구성되는,
    양자 시스템.
  13. 양자 에러 정정을 위한 방법으로서,
    큐비트들의 어레이로부터 신드롬을 추출하는 단계;
    추출된 신드롬이 유효 신드롬인지 여부를 결정하는 단계;
    상기 추출된 신드롬이 유효하면, 상기 추출된 신드롬과 가장 최근의 유효 신드롬 사이에서 비트단위 배타적 OR를 컴퓨팅하는 단계;
    변경된 에러 상태들을 갖는 큐비트들의 위치들을 결정하기 위해, 컴퓨팅된 비트단위 배타적 OR를 디코딩하는 단계; 및
    상기 큐비트들의 어레이 내의 위치들을 표현하는 에러 레지스터를, 결정된 위치들로 업데이트하는 단계를 포함하는,
    양자 에러 정정을 위한 방법.
  14. 제13항에 있어서,
    상기 큐비트들의 어레이로부터 신드롬을 추출하는 단계는 상기 큐비트들의 어레이로부터 제1 신드롬을 추출하는 단계를 포함하고,
    상기 방법은,
    상기 큐비트들의 어레이로부터 제2 신드롬을 추출하는 단계; 및
    상기 추출된 제1 신드롬을 상기 추출된 제2 신드롬과 비교하는 단계를 더 포함하고,
    상기 추출된 신드롬과 상기 가장 최근의 유효 신드롬 사이에서 상기 비트단위 배타적 OR를 컴퓨팅하는 단계는, 상기 추출된 제1 신드롬이 유효하고 상기 제1 신드롬이 상기 추출된 제2 신드롬과 동일하면 상기 추출된 신드롬과 상기 가장 최근의 유효 신드롬 사이의 비트단위 배타적 OR를 포함하는,
    양자 에러 정정을 위한 방법.
  15. 제14항에 있어서,
    상기 추출된 제1 신드롬이 유효한지 여부를 결정하는 단계는, 상기 추출된 신드롬이 인접 큐비트들 사이의 불일치들을 표현하는 짝수개의 비트들을 갖는지 여부를 결정하는 단계를 포함하는,
    양자 에러 정정을 위한 방법.
  16. 양자 시스템으로서,
    양자 정보의 항목을 저장하도록 구성되는 큐비트들의 어레이 ― 상기 큐비트들의 어레이는 복수의 측정 큐비트들을 포함하고, 복수의 측정 큐비트들은, 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제1 신드롬 및 상기 제1 베이시스에 관한 복수의 데이터 큐비트들 사이의 일치를 표현하는 제2 신드롬을 추출하도록 구성됨 ―;
    집적 회로를 포함하고,
    상기 집적 회로는,
    상기 신드롬이 유효한지 여부를 결정하고, 상기 제1 신드롬을 상기 제2 신드롬에 비교하고, 상기 제1 신드롬이 상기 제2 신드롬에 일치하지 않으면, 상기 추출된 신드롬들을 거부하도록 구성되는 검증 로직;
    상기 복수의 데이터 큐비트들 내의 에러들의 위치를 결정하기 위해 상기 신드롬을 평가하도록 구성되는 디코딩 로직; 및
    상기 결정된 에러들의 위치들을 저장하도록 구성되는 에러 레지스터를 포함하는,
    양자 시스템.
  17. 제16항에 있어서,
    상기 집적 회로는 상보적 금속 산화물 반도체로서 구현되는,
    양자 시스템.
  18. 제16항에 있어서,
    상기 집적 회로는 주문형 집적 회로 칩으로서 구현되는,
    양자 시스템.
  19. 제16항에 있어서,
    상기 검증 회로, 상기 디코딩 회로 및 상기 에러 레지스터 각각은 역 양자 로직으로서 구현되는,
    양자 시스템.
  20. 제19항에 있어서,
    상기 디코더는 복수의 조세프슨 접합들을 포함하고, 관련된 위치에서 상기 에러 상태에서의 변화를 표현하는 제로 비트들을 갖는 신드롬이 상기 디코더에 제공되는 경우, 상기 조세프슨 접합들 중 어떠한 조세프슨 접합도 트리거링되지 않도록 구성되는,
    양자 시스템.
  21. 제16항에 있어서,
    상기 집적 회로는 필드 프로그래머블 게이트 어레이로서 구현되는,
    양자 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210144846A (ko) * 2020-04-15 2021-11-30 텐센트 테크놀로지(센젠) 컴퍼니 리미티드 양자 회로를 위한 결함 허용 및 에러 정정 디코딩 방법 및 장치, 그리고 칩
WO2024050152A3 (en) * 2022-01-13 2024-06-13 Rigetti & Co, Llc Modifiable quantum error correction code for logical qubits

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3004633A1 (en) * 2015-11-06 2017-05-11 Google Llc In-situ quantum error correction
US9940586B1 (en) * 2017-07-25 2018-04-10 Northrop Grumman Systems Corporation Encoding two-qubit interactions
US10261848B2 (en) * 2017-08-24 2019-04-16 Turing Inc. Decoder architecture for quantum error correction
JP7039689B2 (ja) * 2017-09-12 2022-03-22 グーグル エルエルシー 量子誤り訂正
US10170681B1 (en) 2017-11-28 2019-01-01 International Business Machines Corporation Laser annealing of qubits with structured illumination
US11895931B2 (en) 2017-11-28 2024-02-06 International Business Machines Corporation Frequency tuning of multi-qubit systems
US10355193B2 (en) 2017-11-28 2019-07-16 International Business Machines Corporation Flip chip integration on qubit chips
US10340438B2 (en) 2017-11-28 2019-07-02 International Business Machines Corporation Laser annealing qubits for optimized frequency allocation
US10418540B2 (en) 2017-11-28 2019-09-17 International Business Machines Corporation Adjustment of qubit frequency through annealing
US11374594B2 (en) * 2018-05-05 2022-06-28 Intel Corporation Apparatus and method including neural network learning to detect and correct quantum errors
US11460876B1 (en) 2018-07-11 2022-10-04 Psiquantum, Corp. Methods and devices for fault tolerant quantum gates
DE102019202661A1 (de) * 2019-02-27 2020-08-27 Forschungszentrum Jülich GmbH Verfahren und Vorrichtung für eine Qubit Fehlererkennung
US11556411B2 (en) * 2019-04-24 2023-01-17 International Business Machines Corporation Quantum code for reduced frequency collisions in qubit lattices
US10984335B2 (en) 2019-06-17 2021-04-20 International Business Machines Corporation Superconducting interposer for the transmission of quantum information for quantum error correction
EP3754565A1 (en) 2019-06-21 2020-12-23 Turing Inc. Topological quantum error correction using a data bus
US20210042650A1 (en) 2019-08-06 2021-02-11 Microsoft Technology Licensing, Llc Pipelined hardware decoder for quantum computing devices
EP3783832A1 (en) 2019-08-22 2021-02-24 Turing Inc. Method and device for setting up long range quantum communications networks
US11469778B2 (en) * 2019-12-19 2022-10-11 Microsoft Technology Licensing, Llc Isolated fault decoder
US20210232963A1 (en) 2020-01-29 2021-07-29 Psiquantum, Corp. Fusion based quantum computing
CN111510157B (zh) * 2020-04-15 2022-03-04 腾讯科技（深圳）有限公司 基于神经网络的量子纠错解码方法、装置及芯片
US20230206110A1 (en) * 2020-06-05 2023-06-29 The University Of Chicago Quantum repeaters for concatenated quantum error correction, and associated methods
US11552653B2 (en) * 2021-01-06 2023-01-10 Microsoft Technology Licensing, Llc Union-find decoder for LDPC codes
EP4352664A1 (en) 2021-06-11 2024-04-17 Seeqc Inc. System and method of flux bias for superconducting quantum circuits
US11831336B2 (en) * 2021-08-12 2023-11-28 Ucl Business Ltd Quantum computing error correction method, code, and system
US11907808B2 (en) 2021-09-01 2024-02-20 Intel Corporation Apparatus and method for quantum error correction without measurement or active feedback
US12112240B2 (en) 2022-07-29 2024-10-08 Microsoft Technology Licensing, Llc Fault correction for Clifford circuits
US12068759B2 (en) * 2022-07-29 2024-08-20 Microsoft Technology Licensing, Llc Construction of lookup decoders for stabilizer codes

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140365843A1 (en) * 2013-06-07 2014-12-11 Alcatel-Lucent Usa Inc. Error correction for entangled quantum states

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6597010B2 (en) * 2001-03-09 2003-07-22 Wisconsin Alumni Research Foundation Solid-state quantum dot devices and quantum computing using nanostructured logic gates
US7184555B2 (en) * 2001-04-11 2007-02-27 Magiq Technologies, Inc. Quantum computation
JP4521318B2 (ja) * 2005-06-09 2010-08-11 株式会社東芝 量子回路、量子誤り訂正装置および量子誤り訂正方法
US7969178B2 (en) * 2008-05-29 2011-06-28 Northrop Grumman Systems Corporation Method and apparatus for controlling qubits with single flux quantum logic
US8242799B2 (en) * 2010-11-16 2012-08-14 Northrop Grumman Systems Corporation System and method for phase error reduction in quantum systems
US8510618B1 (en) * 2011-05-17 2013-08-13 Northrop Grumman Systems Corporation Error correction in quantum computing system
US8489163B2 (en) 2011-08-12 2013-07-16 Northrop Grumman Systems Corporation Superconducting latch system
JP5992287B2 (ja) * 2012-10-01 2016-09-14 株式会社東芝 データ共有方法、送信機、受信機、データ共有システム及びデータ共有プログラム
JP5992292B2 (ja) * 2012-10-30 2016-09-14 株式会社東芝 復号装置、方法およびプログラム
US9269052B2 (en) * 2013-03-14 2016-02-23 Microsoft Technology Licensing, Llc Method and system that produces non-stabilizer quantum states that are used in various quantum circuits and systems
JP5376482B1 (ja) * 2013-06-11 2013-12-25 国立大学法人大阪大学 量子誤り訂正方法、量子誤り訂正装置、および、量子情報格納装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140365843A1 (en) * 2013-06-07 2014-12-11 Alcatel-Lucent Usa Inc. Error correction for entangled quantum states

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Austin G. Fowler. Time-optimal quantum computation. 2013.02.02. *
J. M. HORNIBROOK et al. Cryogenic control architecture for large-scale quantum computing. 2015.02.23. *
Peter Brooks 외 1명. Fault-tolerant quantum computation with asymmetric Bacon-Shor codes. 2013.03.07. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210144846A (ko) * 2020-04-15 2021-11-30 텐센트 테크놀로지(센젠) 컴퍼니 리미티드 양자 회로를 위한 결함 허용 및 에러 정정 디코딩 방법 및 장치, 그리고 칩
WO2024050152A3 (en) * 2022-01-13 2024-06-13 Rigetti & Co, Llc Modifiable quantum error correction code for logical qubits

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