KR20180133870A - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR20180133870A
KR20180133870A KR1020187030940A KR20187030940A KR20180133870A KR 20180133870 A KR20180133870 A KR 20180133870A KR 1020187030940 A KR1020187030940 A KR 1020187030940A KR 20187030940 A KR20187030940 A KR 20187030940A KR 20180133870 A KR20180133870 A KR 20180133870A
Authority
KR
South Korea
Prior art keywords
insulator
oxide
conductor
transistor
oxygen
Prior art date
Application number
KR1020187030940A
Other languages
English (en)
Other versions
KR102320483B1 (ko
Inventor
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20180133870A publication Critical patent/KR20180133870A/ko
Application granted granted Critical
Publication of KR102320483B1 publication Critical patent/KR102320483B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B33/00—Silicon; Compounds thereof
    • C01B33/113—Silicon oxides; Hydrates thereof
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01F—COMPOUNDS OF THE METALS BERYLLIUM, MAGNESIUM, ALUMINIUM, CALCIUM, STRONTIUM, BARIUM, RADIUM, THORIUM, OR OF THE RARE-EARTH METALS
    • C01F7/00—Compounds of aluminium
    • C01F7/02—Aluminium oxide; Aluminium hydroxide; Aluminates
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01G—COMPOUNDS CONTAINING METALS NOT COVERED BY SUBCLASSES C01D OR C01F
    • C01G15/00—Compounds of gallium, indium or thallium
    • C01G15/006—Compounds containing, besides gallium, indium, or thallium, two or more other elements, with the exception of oxygen or hydrogen
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C23C14/081—Oxides of aluminium, magnesium or beryllium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/403—Oxides of aluminium, magnesium or beryllium
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

신뢰성이 높은 반도체 장치는 제 1 절연체와, 제 2 절연체와, 제 1 도전체와, 제 3 절연체와, 산화물 반도체와, 제 2 도전체 및 제 3 도전체와, 제 4 절연체와, 제 2 도전체와 제 3 도전체 사이의 영역과 중첩되는 제 4 도전체와, 제 5 절연체와, 제 6 절연체를 이 순서대로 포함한다. 제 4 절연체는 산화물 반도체의 상면 및 측면, 그리고 제 3 절연체의 상면에 접한다. 제 5 절연체는 산화물 반도체, 제 2 도전체 내지 제 4 도전체, 및 제 4 절연체를 덮도록 산화물 반도체의 측면 및 제 3 절연체의 상면에 접한다. 제 1 절연체, 제 2 절연체, 제 5 절연체, 및 제 6 절연체는 수소, 물, 및 산소에 대한 투과성이 낮다. 제 1 절연체 및 제 6 절연체는 각각 제 2 절연체 및 제 6 절연체보다 두께가 얇다.

Description

반도체 장치 및 그 제작 방법
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한 본 발명의 일 형태 등은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 표시 장치(예를 들어 액정 표시 장치 또는 발광 표시 장치), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 장치 등은 반도체 장치를 포함할 수 있다.
트랜지스터를 반도체 박막을 사용하여 형성하는 기술이 주목을 받고 있다. 이와 같은 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(단순히 표시 장치라고도 함) 등의 광범위의 전자 장치에 적용되고 있다. 트랜지스터에 적용 가능한 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 받고 있다.
예를 들어, 활성층으로서 산화물 반도체(산화 아연 또는 In-Ga-Zn계 산화물)를 포함하는 트랜지스터를 사용하여 반도체 장치를 형성하는 기술이 개시되어 있다(특허문헌 1 및 2 참조).
또한, 근년에 들어, 산화물 반도체를 포함하는 트랜지스터를 사용하여 기억 장치의 집적 회로를 형성하는 기술이 개시되어 있다(특허문헌 3 참조). 또한, 기억 장치뿐만 아니라 연산 장치 또는 그 외의 장치도 산화물 반도체를 포함하는 트랜지스터를 사용하여 형성된다.
그러나, 활성층으로서 산화물 반도체를 포함하는 트랜지스터는, 산화물 반도체 내의 불순물 및 산소 결손에 의하여 전기 특성이 쉽게 변화되므로 신뢰성이 낮다는 문제를 가지는 것이 알려져 있다. 예를 들어, 바이어스 온도 스트레스 시험(BT 시험) 후에 트랜지스터의 문턱 전압이 변화되는 경우가 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-096055호 일본 공개특허공보 특개2011-119674호
본 발명의 일 형태의 과제는 양호한 신뢰성을 가진 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 불순물 농도가 저감된 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 산소 결손이 저감된 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 형태의 또 다른 과제는 양호한 전기 특성을 가진 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 또 다른 과제는 높은 생산성으로 제작할 수 있는 반도체 장치를 제공하는 것이다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 반드시 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 산화물 반도체 부근의 산화물 절연체로부터 산화물 반도체로 과잉 산소를 공급함으로써 산화물 반도체 내의 산소 결손의 저감을 달성한다.
또한, 본 발명의 일 형태는 산화물 반도체 부근의 산화물 절연체 등으로부터, 물 또는 수소 등의 불순물이 산화물 반도체에 들어가는 것을 방지하기 위하여 가열 처리 등에 의하여 탈수화 및 탈수소화를 달성한다. 또한, 외부로부터, 물 또는 수소 등 불순물이 탈수화 및 탈수소화된 산화물 절연체에 들어가는 것을 방지하기 위하여, 산화물 절연체 및 산화물 반도체를 덮도록 물 또는 수소 등 불순물에 대한 배리어성을 가지는 절연체를 형성한다.
또한, 물 또는 수소 등 불순물에 대한 배리어성을 가지는 절연체를, 산소를 투과시키기 어렵게 만든다. 따라서, 산소가 외부로 확산되는 것을 방지하여 산화물 반도체 및 그 부근의 산화물 절연체로 효율적으로 공급될 수 있다.
이와 같이 하여, 산화물 반도체 및 그 부근의 산화물 절연체에 함유되는 물 또는 수소 등의 불순물 농도를 저감하고, 산화물 반도체 내의 산소 결손을 저감한다.
(1) 본 발명의 일 형태는 제 1 절연체와, 제 1 절연체 위에 제공된 제 2 절연체와, 제 2 절연체 위에 제공된 제 1 도전체와, 제 1 도전체 위에 제공된 제 3 절연체와, 제 3 절연체 위에 제공된 산화물 반도체와, 산화물 반도체 위에 간격을 두고 제공된 제 2 도전체 및 제 3 도전체와, 산화물 반도체, 제 2 도전체 및 제 3 도전체 위에 제공된 제 4 절연체와, 적어도 일부가 제 2 도전체와 제 3 도전체 사이의 영역과 중첩되도록 제 4 절연체 위에 제공된 제 4 도전체와, 산화물 반도체의 측면 및 제 3 절연체의 상면에 접하도록 산화물 반도체, 제 2 도전체 내지 제 4 도전체, 그리고 제 4 절연체를 덮는 제 5 절연체와, 제 5 절연체 위에 제공된 제 6 절연체를 포함하는 반도체 장치이다. 제 1 절연체, 제 2 절연체, 제 5 절연체, 및 제 6 절연체는 제 3 절연체 및 제 4 절연체보다 수소, 물, 및 산소를 투과시키기 어렵다. 제 1 절연체 및 제 6 절연체는 각각 제 2 절연체 및 제 5 절연체보다 두께가 얇다.
(2) 본 발명의 일 형태는 제 1 절연체와, 제 1 절연체 위에 제공된 제 2 절연체와, 제 2 절연체 위에 제공된 제 1 도전체와, 제 1 도전체 위에 제공된 제 3 절연체와, 제 3 절연체 위에 제공된 제 1 산화물과, 제 1 산화물 위에 제공된 제 2 산화물과, 제 2 산화물 위에 간격을 두고 제공된 제 2 도전체 및 제 3 도전체와, 제 2 산화물, 제 2 도전체, 및 제 3 도전체 위에 제공되고 제 2 산화물의 상면, 제 2 산화물의 측면, 제 1 산화물의 측면, 및 제 3 절연체의 상면과 접하는 제 3 산화물과, 제 3 산화물 위에 제공된 제 4 절연체와, 적어도 일부가 제 2 도전체와 제 3 도전체 사이의 영역과 중첩되도록 제 4 절연체 위에 제공된 제 4 도전체와, 제 1 산화물 내지 제 3 산화물, 제 2 도전체 내지 제 4 도전체, 및 제 4 절연체를 덮도록 제 2 산화물의 측면 및 제 3 절연체의 상면에 접하여 제공된 제 5 절연체와, 제 5 절연체 위에 제공된 제 6 절연체를 포함하는 반도체 장치이다. 제 1 절연체, 제 2 절연체, 제 5 절연체, 및 제 6 절연체는 제 3 절연체 및 제 4 절연체보다 수소, 물, 및 산소를 투과시키기 어렵다. 제 1 절연체 및 제 6 절연체는 각각 제 2 절연체 및 제 5 절연체보다 두께가 얇다.
형태 (2)에 있어서, 반도체 장치는 제 4 도전체의 상면에 접하여 제공된 제 7 절연체를 더 포함하는 것이 바람직하다. 제 7 절연체는 제 3 절연체 및 제 4 절연체보다 산소를 투과시키기 어려운 것이 바람직하다. 또한, 제 3 산화물의 단부와 제 7 절연체의 단부가 실질적으로 정렬되어 있어도 좋다. 또한, 제 3 산화물의 단부, 제 4 산화물의 단부, 및 제 7 절연체의 단부가 실질적으로 정렬되어 있어도 좋다.
형태 (2)의 반도체 장치는 제 6 절연체 위에 제공된 제 8 절연체와, 제 8 절연체의 위에 제공된 제 9 절연체와, 제 9 절연체의 위에 제공된 제 10 절연체를 더 포함한다. 제 3 절연체, 제 5 절연체, 제 6 절연체 및 제 8 절연체는 제 2 절연체에 도달하는 개구를 가지고 제 9 절연체는 개구를 통하여 제 2 절연체의 상면과 접한다. 개구는 제 2 산화물의 외측을 둘러싸도록 제공된다. 제 9 절연체 및 제 10 절연체는 제 8 절연체보다 수소, 물, 및 산소를 투과시키기 어렵다. 제 10 절연체는 제 9 절연체보다 두께가 얇다.
형태 (2)에 있어서, 제 1 산화물 내지 제 3 산화물은 In, M(M은 Al, Ga, Y, 또는 Sn), Zn을 함유하는 것이 바람직하다. 또한, 제 3 절연체 및 제 4 절연체는 산소 및 실리콘을 함유하는 것이 바람직하다. 또한, 제 1 절연체, 제 2 절연체, 제 5 절연체, 및 제 6 절연체는 산소 및 알루미늄을 함유하는 것이 바람직하다.
(3) 본 발명의 일 형태는 이하의 단계: 제 1 절연체와, 제 1 절연체 위의 제 2 절연체와, 제 2 절연체 위의 제 1 도전체와, 제 1 도전체 위의 제 3 절연체와, 제 3 절연체 위의 제 1 산화물과, 제 1 산화물 위의 제 2 산화물과, 제 2 산화물 위의, 간격을 둔 제 2 도전체 및 제 3 도전체와, 제 2 산화물, 제 2 도전체, 및 제 3 도전체 위에 있고 제 2 산화물의 상면, 제 2 산화물의 측면, 제 1 산화물의 측면, 및 제 3 절연체의 상면과 접하는 제 3 산화물과, 제 3 산화물 위의 제 4 절연체와, 적어도 일부가 제 2 도전체와 제 3 도전체 사이의 영역과 중첩되는, 제 4 절연체 위의 제 4 도전체와, 제 4 도전체 및 제 3 산화물 위의 제 5 절연체와, 제 5 절연체를 마스크로 사용하여 제 3 산화물의 웨트 에칭에 의하여 제 4 산화물을 형성하는 단계; 복수의 체임버를 포함하는 퇴적 장치의 제 1 체임버에서 제 1 가열 처리를 수행하는 단계; 퇴적 장치의 제 2 체임버에서 기판을 가열하면서 스퍼터링법에 의하여 제 6 절연체를 형성하는 단계; 질소 분위기하에서 제 2 가열 처리를 수행하는 단계; 제 6 절연체의 위에 원자층 퇴적법에 의하여 제 7 절연체를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법이다.
형태 (3)에 있어서, 제 5 절연체의 형성에서, 제 3 산화물의 일부를 제거하고, 웨트 에칭에 의하여 제 2 산화물의 측면에 남은 제 3 산화물의 잔여물을 제거하는 것이 바람직하다. 또한, 제 1 가열 처리를 산소 분위기하에서 수행하는 것이 바람직하다. 또한, 제 7 절연체 위에 제 8 절연체를 형성하고, 제 3 절연체, 제 6 절연체, 및 제 7 절연체에 제 2 절연체에 도달하도록 개구를 형성하고, 복수의 체임버를 포함하는 퇴적 장치의 제 1 체임버에서 제 3 가열 처리를 수행하고, 퇴적 장치의 제 2 체임버에서 기판을 가열하면서 스퍼터링법에 의하여 제 9 절연체를 형성하고, 질소 분위기하에서 제 4 가열 처리를 수행하고, 제 9 절연체 위에 원자층 퇴적법에 의하여 제 10 절연체를 형성하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 양호한 신뢰성을 가진 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 불순물 농도가 저감될 수 있는 산화물 반도체를 포함하는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 산소 결손이 저감된 산화물 반도체를 포함하는 반도체 장치를 제공할 수 있다.
또는, 본 발명의 일 형태에 따르면, 양호한 전기 특성을 가진 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 높은 생산성으로 제작할 수 있는 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 반드시 모든 효과를 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
첨부 도면에 있어서:
도 1의 (A) 내지 (E)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태의 반도체 장치의 제작 방법을 나타내는 흐름도.
도 3은 본 발명의 일 형태의 반도체 장치의 제작 방법을 나타내는 흐름도.
도 4의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 5의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 6의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 7의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 8의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 9의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 10의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 11의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 12의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 13의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 14의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 15의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 16의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 17의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 18의 (A) 내지 (F)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 19의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 20의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 21의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 22의 (A) 내지 (E)는 본 발명의 일 형태의 트랜지스터의 제작 방법을 도시한 것.
도 23의 (A) 내지 (E)는 본 발명의 일 형태의 반도체 장치의 상면도 및 단면도.
도 24는 본 발명의 일 형태의 반도체 장치의 단면도.
도 25는 본 발명의 일 형태의 반도체 장치의 단면도.
도 26은 본 발명의 일 형태의 반도체 장치의 단면도.
도 27의 (A) 내지 (C)는 본 발명의 산화물 반도체의 원자수비의 범위를 각각 도시한 것.
도 28의 (A) 내지 (C)는 실시예의 I d-V g 특성을 나타낸 그래프.
도 29의 (A) 내지 (C)는 실시예의 +GBT 스트레스 시험 전후의 I d-V g 특성을 나타낸 그래프.
도 30의 (A) 내지 (C)는 실시예의 ΔV sh의 스트레스 시간 의존성을 나타낸 그래프.
도 31은 실시예의 ΔV sh의 스트레스 시간 의존성을 나타낸 그래프.
실시형태에 대하여 도면을 참조하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 다양한 변경 및 수정이 가능하다는 것은 통상의 기술자에 의하여 용이하게 이해될 것이다. 그러므로, 본 발명은 이하의 실시형태의 설명에 한정하여 해석되지 말아야 한다. 또한, 아래에 기재된 발명의 구조에서 동일한 부분 또는 같은 기능을 가지는 부분은 다른 도면에서 동일한 부호로 나타내며, 이러한 부분의 설명은 반복하지 않는 경우가 있다.
도면 등에서 도시한 각 구성 요소의 위치, 크기, 범위 등은 발명의 이해를 용이하게 하기 위하여 정확히 나타내어지지 않는 경우가 있다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 및 범위 등에 한정되지는 않는다. 예를 들어, 실제의 제작 공정에서, 층 또는 레지스트 마스크 등은 고의 아니게 에칭 등의 처리에 의하여 크기가 저감될 수 있고, 이것은 이해하기 쉽게 하기 위하여 도시되지 않는 경우가 있다.
특히 상면도("평면도"라고도 함) 또는 사시도 등에서, 발명을 이해하기 쉽게 하기 위하여 어떤 구성 요소는 도시되지 않는 경우가 있다. 또한, 일부의 은선(hidden line) 등은 나타내지 않는 경우가 있다.
본 명세서 등에서의 "제 1" 및 "제 2" 등의 서수사는 구성 요소끼리의 혼동을 피하기 위하여 사용되고 공정순 또는 적층순 등의 우선 또는 순서를 나타내지 않는다. 본 명세서 등에서의 서수가 없는 용어는 구성 요소끼리의 혼동을 피하기 위하여 청구항에서 서수가 제공될 수 있다. 본 명세서 등에서 서수가 붙여진 용어는 청구항에서 상이한 서수가 제공될 수 있다. 본 명세서 등에서 서수가 붙여진 용어가 청구항 등에서 어떤 서수도 제공되지 않을 수 있다.
또한, 본 명세서 등에 있어서 "전극" 또는 "배선" 등의 용어는 이들 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극" 또는 "배선"이란 용어는 일체로 형성된 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
또한 본 명세서 등에서의 "위" 또는 "아래"라는 용어는 구성 요소가 다른 구성 요소와 "위에서 직접 접촉" 또는 "아래에서 직접 접촉"되는 것을 반드시 의미할 필요는 없다. 예를 들어, "절연층 A 위의 전극 B"라는 표현은, 반드시 전극 B가 절연층 A 위에 직접 접하는 것을 의미하지는 않고, 절연층 A와 전극 B 사이에 다른 구성 요소가 제공되는 경우를 의미할 수 있다.
또한, 소스 및 드레인의 기능은, 예를 들어 상이한 극성의 트랜지스터를 채용하거나, 또는 회로 동작에 있어서 전류 흐름의 방향이 변화되는 등, 동작 조건에 따라 전환될 수 있다. 그러므로, 어느 쪽이 소스(또는 드레인)라고 규정하기 어렵다. 따라서, 본 명세서에서 "소스" 및 "드레인"이라는 용어가 각각 드레인 및 소스를 나타내기 위하여 사용될 수 있다.
또한 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에 있어서, 채널 길이는 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이 채널 길이이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에 있어서, 채널 폭은 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은 채널이 형성되는 영역에 있어서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하 "실효적인 채널 폭"이라고 함)이 트랜지스터의 상면도에 나타내어진 채널 폭(이하 외견 채널 폭이라고 함)과 상이한 경우가 있다. 예를 들어 반도체의 측면을 덮는 게이트 전극을 가지는 트랜지스터에서는 실효적인 채널 폭이 외견 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어 반도체의 측면을 덮는 게이트 전극을 가지는 미세한 트랜지스터에서는 반도체 측면에 형성되는 채널 형성 영역의 비율이 증가되는 경우가 있다. 이러한 경우에는, 실효적인 채널 폭이 외견 채널 폭보다 크다.
이와 같은 경우에서, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터의 실효적인 채널 폭의 추산에는, 반도체의 형상을 알고 있다는 가정이 요구된다. 그러므로 반도체의 형상을 정확하게 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기가 어렵다.
따라서, 본 명세서에서는 외견 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견 채널 폭을 가리킬 수 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 나타내는 경우가 있다. 또한 채널 길이, 채널 폭, 실효적인 채널 폭, 외견 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW가 계산에 사용되어도 좋다. 이 경우, 값은 실효적인 채널 폭을 사용하여 계산한 것과 상이할 수 있다.
또한, 반도체의 불순물이란 예를 들어, 반도체의 주성분 외의 원소를 말한다. 예를 들어, 0.1atomic% 미만의 농도를 가진 원소는 불순물로 간주할 수 있다. 불순물이 함유되면, 반도체에서의 DOS(density of states)가 증가되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 제 1족 원소, 제 2족 원소, 제 13족 원소, 제 14족 원소, 제 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속이 포함되며, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 산화물 반도체의 경우, 불순물이 들어감으로써 산소 빈자리가 형성될 수 있다. 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 제 1족 원소, 제 2족 원소, 제 13족 원소, 및 제 15족 원소가 포함된다.
본 명세서에서, "평행"이란 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하인 것을 나타내기 때문에, 상기 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하인 것을 나타낸다. 또한, "수직" 또는 "직교"란 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하인 것을 나타내기 때문에 상기 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한 "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하인 것을 나타낸다.
본 명세서 등에서, 계산값 및 실측값의 설명에 사용되는 "동일하다", "같다", "동등하다" 및 "균일하다"(이들의 동의어를 포함함) 등의 용어는, 따로 명시되지 않는 한, ±20%의 오차 범위를 허락한다.
본 명세서 등에서, 포토리소그래피법에서 레지스트 마스크가 형성된 후에 에칭 단계(제거 단계)가 수행될 경우, 따로 명시되지 않는 한, 레지스트 마스크는 에칭 단계 후에 제거된다.
또한, "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, 본 실시형태 등에서, "절연체"라는 용어는 "절연막" 또는 "절연층"이라는 용어와 치환할 수 있다. 또한, "도전체"라는 용어는 "도전막" 또는 "도전층"이라는 용어와 치환할 수 있다. 또한, "반도체"라는 용어는 "반도체막" 또는 "반도체층"이라는 용어와 치환할 수 있다. 또한, "산화물"이라는 용어는 "산화막"이라는 용어와 치환할 수 있다.
또한, 따로 명시되지 않는 한, 본 명세서 등에서 설명되는 트랜지스터는 엔한스먼트형(노멀리 오프형) 전계 효과 트랜지스터이다. 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 n채널 트랜지스터를 말한다. 따라서, 따로 명시되지 않는 한, 문턱 전압("V th"라고도 함)은 0V보다 높다.
(실시형태 1)
본 실시형태에서, 양호한 신뢰성을 가진 트랜지스터를 포함하는 반도체 장치 및 상기 반도체 장치의 제작 방법에 대하여, 도 1의 (A) 내지 (E) 내지 도 23의 (A) 내지 (E)를 참조하여 설명한다. 본 실시형태의 반도체 장치에 제공된 트랜지스터는 활성층에서 산화물 반도체를 포함한다. 반도체 장치에 제공된 트랜지스터의 신뢰성은, 산화물 반도체에서의 물 또는 수소 등의 불순물 농도의 저감, 그리고, 과잉 산소를 공급함에 의한 산소 결손의 저감에 의하여 향상시킬 수 있다.
<반도체 장치(1000)의 구조예>
도 1의 (A), (B), (C), (D), 및 (E)는 반도체 장치(1000)의 상면도 및 단면도이다. 반도체 장치(1000)는 트랜지스터(200) 및 트랜지스터(400)를 포함한다. 기판(미도시) 위에 형성된 트랜지스터(200 및 400)는 상이한 구조를 가진다. 예를 들어, 백 게이트 전압 및 톱 게이트 전압이 각각 0V일 때(이때의 드레인 전류를 이하 I CUT라고 함), 트랜지스터(400)는 트랜지스터(200)보다 더 작은 드레인 전류를 가져도 좋다. 트랜지스터(400)는 트랜지스터(200)의 백 게이트의 전위를 제어할 수 있는 스위칭 소자이다. 그러므로, 트랜지스터(200)의 백 게이트에 접속되는 노드가 원하는 전위를 가지게 된 후 트랜지스터(400)가 오프가 됨으로써, 상기 노드의 전하가 소실되는 것을 방지할 수 있다.
도 1의 (A)는 반도체 장치(1000)의 상면도이다. 도 1의 (B)는 도 1의 (A)에서의 일점쇄선 L1-L2를 따라 취한, 채널 길이 방향의 트랜지스터(200) 및 트랜지스터(400)의 단면도이다. 도 1의 (C)는 도 1의 (A)에서의 일점쇄선 W1-W2를 따라 취한, 채널 폭 방향의 트랜지스터(200)의 단면도이다. 도 1의 (D)는 도 1의 (A)에서의 일점쇄선 W3-W4를 따라 취한, 채널 폭 방향의 트랜지스터(200)의 단면도이다. 도 1의 (E)는 도 1의 (A)에서의 일점쇄선 W5-W6을 따라 취한, 채널 폭 방향의 트랜지스터(400)의 단면도이다.
이하, 트랜지스터(200 및 400) 각각의 구조에 대하여 도 1의 (A) 내지 (E)를 참조하여 설명한다. 또한 트랜지스터(200 및 400) 각각의 재료에 대해서는 <재료>에서 자세히 설명한다.
[트랜지스터(200)]
도 1의 (A) 내지 (D)에 도시된 바와 같이, 트랜지스터(200)는 절연체(210) 위에 제공된 절연체(212)와, 절연체(212) 위에 제공된 절연체(214)와, 절연체(214) 위에 제공된 도전체(205)(도전체(205a), 도전체(205b), 및 도전체(205c))와, 도전체(205) 위에 제공된 절연체(220), 절연체(222), 및 절연체(224)와, 절연체(224) 위에 제공된 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 산화물(230b) 위에 제공된 도전체(240)(도전체(240a) 및 도전체(240b))와, 도전체(240) 위에 제공된 층(245)(층(245a) 및 층(245b))과, 산화물(230c) 위에 제공된 절연체(250)와, 절연체(250) 위에 제공된 도전체(260)(도전체(260a), 도전체(260b), 및 도전체(260c))와, 도전체(260c) 위에 제공된 층(270)과, 층(270) 위에 제공된 절연체(272)와, 절연체(272) 위에 제공된 절연체(274)를 포함한다.
절연체(212 및 214)는, 물 또는 수소 등의 불순물을 투과시키기 어려운 절연성 재료를 사용하여 형성되는 것이 바람직하고, 예를 들어, 산화 알루미늄 등을 사용하여 형성되는 것이 바람직하다. 이에 의하여, 절연체(210)의 아래의 층으로부터 물 또는 수소 등의 불순물이 절연체(212 및 214) 위의 층으로 확산되는 것을 억제할 수 있다. 또한 수소 원자, 수소 분자, 물 분자, 산소 원자, 산소 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물 중 적어도 하나가 절연체(212 및 214)에 침투되기 어려운 것이 바람직하다. 또한, 이하에서, 불순물을 투과시키기 어려운 절연성 재료의 기재에도 똑같이 적용된다.
예를 들어, 절연체(212)는 원자층 퇴적(ALD: atomic layer deposition)법을 사용하여 형성하는 것이 바람직하다. 이에 의하여, 절연체(212)는 양호한 피복성을 가질 수 있고, 절연체(212)에서의 크랙 및 핀홀 등의 형성을 억제할 수 있다. 또한, 예를 들어, 절연체(214)를 스퍼터링법을 사용하여 형성하는 것이 바람직하다. 이에 의하여, 절연체(214)를 절연체(212)보다 높은 퇴적 속도로 형성할 수 있고, 절연체(212)보다 높은 생산성으로 두께를 두껍게 할 수 있다. 이와 같은 절연체들(212 및 214)의 적층은 물 또는 수소 등 불순물에 대한 더 높은 배리어성을 가질 수 있다. 또한 절연체(212)는 절연체(214) 아래에 제공되어도 좋다. 또한, 절연체(214)가 불순물에 대한 충분한 배리어성을 가질 때, 절연체(212)를 반드시 제공할 필요는 없다.
또한, 절연체(212 및 214)에는 산소를 투과시키기 어려운 절연성 재료를 사용하는 것이 바람직하다. 이 재료에 의하여, 절연체(224) 등에 함유되는 산소가 아래쪽 층으로 확산되는 것을 억제할 수 있다. 이에 의하여, 산화물(230b)에 산소를 효과적으로 공급할 수 있다.
절연체(210), 절연체(212), 및 절연체(214)를 관통하는 개구를 형성한다. 또한, 절연체(216)에 복수의 개구를 형성한다. 그 개구 중 적어도 하나는 절연체(210, 212, 및 214)에 형성된 개구의 위치와 중첩되도록 형성된다. 절연체(216)에 형성된 개구의 직경은, 절연체(210, 212, 및 214)에 형성된 개구보다 크다. 또한, 절연체(216)의 다른 개구는 절연체(214)의 상면에 도달한다.
절연체(216)의 개구의 내벽에 접하여 도전체(205a)가 형성되고, 내측에 도전체(205b)가 형성된다. 또한, 도전체(205a 및 205b) 위에 도전체(205c)가 제공된다. 여기서, 도전체(205a 및 205b)의 상면은 절연체(216)의 상면과 실질적으로 같은 높이로 할 수 있다.
또한, 도전체(205)와 같은 층에 도전체(207)를 제공하여도 좋다. 도전체(207)는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에 형성된 개구에 제공된다. 절연체(216)와 같은 층에 형성된 도전체(207)의 일부가 배선으로서 기능하고 절연체(210), 절연체(212), 및 절연체(214)와 같은 층에 형성된 도전체(207)의 일부가 플러그로서 기능한다. 도전체(207)로서, 개구의 내벽에 접하여 도전체(207a)가 형성되고, 도전체(207a)를 개재(介在)하여 개구의 내측에 도전체(207b)가 형성되고 도전체(207a 및 207b) 위에 도전체(207c)가 형성된다. 여기서, 도전체(207a 및 207b)의 상면은 절연체(216)의 상면과 실질적으로 같은 높이로 할 수 있다. 도전체(207)에 의하여 절연체(210)의 아래에 위치하는 배선, 회로 소자, 또는 반도체 소자 등과 접속될 수 있다. 또한, 도전체(207) 위에 비슷한 배선 및 비슷한 플러그를 제공하면, 도전체(207)를 위쪽 층에 위치하는 배선, 회로 소자, 또는 반도체 소자 등과 접속할 수 있다.
도전체(205a 및 207a)는 물 또는 수소 등의 불순물을 투과시키기 어려운 도전성 재료를 사용하여 형성되는 것이 바람직하고, 예를 들어, 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하여 형성하는 것이 바람직하고, 단층 또는 적층으로 하면 좋다. 이에 의하여, 절연체(210)의 아래의 층으로부터 물 또는 수소 등의 불순물이 도전체(205a 또는 207a)를 통하여 위쪽 층으로 확산되는 것을 억제할 수 있다. 또한 수소 원자, 수소 분자, 물 분자, 산소 원자, 산소 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물 중 적어도 하나가 도전체(205a 및 207a)에 침투되기 어려운 것이 바람직하다. 또한, 이하에서, 불순물을 투과시키기 어려운 도전성 재료의 기재에도 똑같이 적용된다.
도전체(205c 및 207c)는 산소를 흡수하기 어려운 도전성 재료를 사용하여 형성하는 것이 바람직하다. 이와 같은 재료를 사용함으로써, 절연체(224) 등에 함유되는 산소가 도전체(205b 또는 207b)에 흡수되는 것을 억제할 수 있다.
도전체(205b 및 207b)를 산화 실리콘으로 확산되기 쉬운 구리 등의 금속을 사용하여 형성하는 경우, 절연체(220)에 구리를 투과시키기 어려운 질화 실리콘 또는 질화산화 실리콘 등의 절연성 재료를 사용함으로써, 구리 등의 불순물이 절연체(220) 위의 층으로 확산되는 것을 방지할 수 있다. 이때, 도전체(205a 및 207a)의 외부로 불순물이 확산되는 것을 방지하기 위하여 도전체(205a 및 207a)도 구리를 투과시키기 어려운 도전성 재료를 사용하여 형성하는 것이 바람직하다.
절연체(222)는 물 또는 수소 등의 불순물 및 산소를 투과시키기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하고, 예를 들어, 산화 하프늄 등을 사용하여 형성하는 것이 바람직하다. 이에 의하여, 절연체(210)의 아래의 층으로부터 물 또는 수소 등의 불순물이 절연체(212 및 214) 위의 층으로 확산되는 것을 억제할 수 있다. 또한, 절연체(224) 등에 함유되는 산소가 아래쪽 층으로 확산되는 것을 억제할 수 있다.
절연체(224)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 구체적으로, 이하의 특성을 가지는 절연체를 사용하는 것이 바람직하다: 승온 탈리 가스 분석법(TDS(Thermal Desorption Spectroscopy))에서 절연체로부터 방출되고, 산소 원자로 환산된 산소의 양이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상이다. 또한 가열에 의하여 방출되는 산소를 과잉 산소라고도 한다. 이와 같은 절연체를 사용하여 형성된 절연체(224)를 산화물(230)에 접하여 형성하면, 산화물(230b)에 효율적으로 산소를 공급할 수 있다.
또한, 절연체(224) 내의 물, 수소, 또는 질화 산화물 등의 불순물 농도가 저감되는 것이 바람직하다. 예를 들어, 절연체(224)의 면적당 수소 분자로 환산한 절연체(224)로부터의 수소의 방출량은 50℃ 내지 500℃의 범위에 있어서 TDS 분석에서, 2×1015molecules/cm2 이하, 바람직하게는 1×1015molecules/cm2 이하, 더 바람직하게는 5×1014molecules/cm2 이하이다.
산화물(230a)은 예를 들어, 산소 분위기하에서 형성한 산화물을 사용하여 형성하는 것이 바람직하다. 이로써, 산화물(230a)의 형상을 안정적으로 할 수 있다. 또한 산화물(230a 내지 230c)의 구성 요소에 대하여 나중에 자세히 설명한다.
트랜지스터(200)에 안정적인 전기 특성 및 양호한 신뢰성을 부여하기 위해서는, 산화물 내의 불순물 농도 및 산소 결손이 저감되어 산화물(230b)이 고순도 진성 또는 실질적으로 고순도 진성인 것이 바람직하다. 고순도 진성 또는 실질적으로 고순도 진성의 산화물은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다.
산화물의 트랩 상태에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서 트랩 상태 밀도가 높은 산화물에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성 및 낮은 신뢰성을 가지는 경우가 있다.
트랜지스터의 안정적인 전기 특성 및 높은 신뢰성을 얻기 위해서는, 산화물 내의 산소 결손 및 불순물 농도를 저감시키는 것이 효과적이다. 또한, 산화물 내의 불순물 농도를 저감하기 위해서는, 산화물에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다.
산화물(230b)에, 산화물(230a 및 230c) 각각보다 큰 전자 친화력을 가지는 산화물을 사용한다. 예를 들어, 산화물(230b)로서 산화물(230a 및 230c)보다 전자 친화력이 0.07eV 이상 1.3eV 이하, 바람직하게는 0.1eV 이상 0.7eV 이하, 더 바람직하게는 0.15eV 이상 0.4eV 이하 높은 산화물을 사용한다. 또한, 전자 친화력이란 진공 준위와 전도대 하단의 에너지 차이를 말한다.
산화물(230b)은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 상면에서, 제 3 영역은 제 1 영역과 제 2 영역 사이에 위치한다. 트랜지스터(200)는 각각 산화물(230b)의 제 1 영역 및 제 2 영역 위에 도전체(240a) 및 도전체(240b)를 포함한다. 도전체(240a 및 240b) 중 한쪽은 소스 도전체 및 드레인 도전체 중 한쪽으로서 기능할 수 있고, 다른 쪽은 소스 도전체 및 드레인 도전체 중 다른 쪽으로서 기능할 수 있다. 따라서, 산화물(230b)의 제 1 영역 및 제 2 영역 중 한쪽은 소스 영역으로서 기능할 수 있고, 다른 쪽은 드레인 영역으로서 기능할 수 있다. 산화물(230b)의 제 3 영역은 채널 형성 영역으로서 기능할 수 있다.
여기서, 도전체(240a 및 240b) 중 산화물(230c)과 접하는 측면 각각이 테이퍼각을 가지는 것이 바람직하다. 도전체(240a 또는 240b) 중 산화물(230c)과 접하는 측면과 저면 사이에 형성되는 각도가 45° 이상 75° 이하인 것이 바람직하다. 도전체(240a 및 240b)를 이와 같은 구조를 가지도록 형성하면, 산화물(230c)을 도전체(240)에 의하여 형성된 단차부에도 양호한 피복성으로 형성할 수 있다. 이에 의하여, 예를 들어 산화물(230b)이 절연체(250) 등과 접하는 것을 일으키는, 산화물(230c)의 단절을 방지할 수 있다.
또한, 도전체(240a) 및 도전체(240b) 위에 층(245a) 및 층(245b)이 각각 형성된다. 여기서, 층(245a 및 245b)에는 산소를 투과시키기 어려운 재료를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄 등을 사용할 수 있다. 따라서, 도전체(240a 및 240b)의 산화를 위하여 주위의 과잉 산소가 소비되는 것을 방지할 수 있다.
산화물(230c)은 층(245a), 층(245b), 도전체(240a), 도전체(240b), 및 산화물(230b) 위에 형성된다. 여기서, 산화물(230c)은 산화물(230b)의 상면, 산화물(230b)의 채널 폭 방향의 측면, 및 산화물(230a)의 채널 폭 방향의 측면과 접한다. 산화물(230c)은 산화물(230b)에 산소를 공급하는 기능을 가져도 좋다. 또한, 산화물(230c) 위에 절연체(250)를 형성함으로써, 절연체(250)로부터의 물 또는 수소 등의 불순물이 산화물(230b)에 직접 들어가는 것을 방지할 수 있다. 또한, 예를 들어, 산소 분위기하에서 형성한 산화물을 사용하여 산화물(230c)을 형성함으로써 산화물(230c)의 형상을 안정적으로 할 수 있다.
절연체(250)는 게이트 절연층으로서 기능할 수 있다. 절연체(224)처럼, 가열에 의하여 산소가 방출되는 절연체를 사용하여 절연체(250)를 형성하는 것이 바람직하다. 이와 같은 절연체를 사용하여 형성된 절연체(250)가 산화물(230)에 접하여 형성되면, 산화물(230b)에 효율적으로 산소를 공급할 수 있다. 또한, 절연체(224)처럼, 절연체(250) 내의 물 또는 수소 등의 불순물 농도를 낮추는 것이 바람직하다.
도전체(260a), 도전체(260b), 및 도전체(260c)는, 절연체(250), 도전체(260a), 및 도전체(260b) 위에 각각 형성된다. 절연체(250) 및 도전체(260)는 각각 제 3 영역과 중첩되는 부분을 가진다. 또한, 절연체(250), 도전체(260a), 도전체(260b), 및 도전체(260c)의 단부는 실질적으로 정렬된다.
도전체(205) 및 도전체(260) 중 한쪽은 게이트 전극으로서 기능할 수 있고, 다른 쪽은 백 게이트 전극으로서 기능할 수 있다. 게이트 전극과 백 게이트 전극은 반도체의 채널 형성 영역을 개재하여 제공된다. 백 게이트 전극의 전위는 게이트 전극의 전위와 같아도 좋고, 또는 접지 전위, 소정의 전위이어도 좋다. 백 게이트 전극의 전위를 게이트 전극의 전위와 독립하여 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
도전체(260a)는 도전성을 가지는 산화물인 것이 바람직하다. 예를 들어, 산화물(230)로서 사용할 수 있는, 도전성이 높고 [In]:[Ga]:[Zn]=4:2:3 내지 4.1 또는 이들 근방의 원자수비를 가지는 In-Ga-Zn계 산화물을 사용하는 것이 바람직하다.
도전체(260b)는 도전체(260a)에 질소 등의 불순물을 첨가하여 도전체(260a)의 도전성을 향상시킬 수 있는 도전체인 것이 바람직하다. 예를 들어 도전체(260b)에 질화 타이타늄 등을 사용하는 것이 바람직하다.
또한, 도전체(260) 위에 층(270)이 형성된다. 여기서, 층(270)에는 산소 투과성이 낮은 재료를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄 등을 사용할 수 있다. 그러므로, 도전체(260)의 산화를 위하여 주위의 과잉 산소가 소비되는 것을 방지할 수 있다. 즉, 층(270)은 게이트를 보호하는 게이트 캡으로서 기능한다. 층(270) 및 산화물(230c)은 도전체(260)의 단부를 넘어 연장되고, 상기 연장 부분에서 층(270)과 산화물(230c)이 서로 중첩하는 영역을 가지고, 층(270) 및 산화물(230c)의 단부들은 실질적으로 정렬된다.
절연체(272)는 산화물(230), 도전체(240), 층(245), 절연체(250), 도전체(260), 및 층(270)을 덮어 제공된다. 또한, 절연체(272)는 산화물(230b)의 측면 및 절연체(224)의 상면과 접하여 제공된다. 또한, 절연체(272) 위에 절연체(274)가 제공된다.
여기서, 절연체(272)에는 스퍼터링법에 의하여 형성된 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 스퍼터링법에 의하여 형성된 이와 같은 산화물 절연체를 사용하여 형성된 절연체(272)에 의하여, 절연체(224) 및 산화물(230b)의, 절연체(272)와 접하는 면에 산소를 첨가할 수 있어, 절연체(224) 및 산화물(230b)을 산소 과잉 상태로 할 수 있다.
절연체(272)는 가열될 때 절연체(224) 및 산화물(230) 내의 수소를 게터링하는 성질을 가지는 것이 바람직하고, 예를 들어, 산화 알루미늄을 사용하여 형성되는 것이 바람직하다. 이 결과, 절연체(224) 및 산화물(230b) 내의 물 또는 수소 등의 불순물 농도를 저감시킬 수 있다.
절연체(272 및 274)는 물 또는 수소 등의 불순물의 투과성이 낮은 절연성 재료를 사용하여 형성되는 것이 바람직하고, 예를 들어, 산화 알루미늄 등을 사용하여 형성하는 것이 바람직하다. 상기 절연성 재료를 포함하는 절연체(272)를 사용함으로써, 절연체(274)의 위의 층으로부터 물 또는 수소 등의 불순물이 절연체(272)보다 아래의 층으로 확산되는 것을 억제할 수 있다.
또한, 절연체(274)에는 ALD법에 의하여 형성된 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. ALD법에 의하여 형성된 절연체(274)는 양호한 피복성을 가지고, 크랙 또는 핀홀 등의 형성이 억제된 막이다. 절연체(272 및 274)는 요철 구조 위에 제공되지만, ALD법으로 형성된 절연체(274)는 단절의 발생, 또는 크랙 및 핀홀의 형성 등 없이 트랜지스터(200)를 덮을 수 있다. 그러므로, 절연체(272)에서 단절 등이 발생하는 경우에도, 절연체(272)를 절연체(274)로 덮을 수 있으므로, 절연체들(272 및 274)의 적층막의, 물 또는 수소 등 불순물에 대한 배리어성을 눈에 띄게 향상시킬 수 있다.
절연체(272)를 스퍼터링법에 의하여 형성하고, 절연체(274)를 ALD법에 의하여 형성하는 경우, 도전체(260c)의 상면 위의 부분의 두께를 제 1 두께라고 하고, 산화물(230a 및 230b) 및 도전체(240)의 측면 위의 부분의 두께를 제 2 두께라고 하고, 절연체(272)에서의 제 1 두께 대 제 2 두께의 비율은 절연체(274)와 상이한 경우가 있다. 절연체(272)에서, 제 1 두께와 제 2 두께를 거의 같은 두께로 할 수 있다. 반면, 절연체(274)에서는, 제 1 두께가 제 2 두께보다 크질 경향이 있고, 예를 들어, 제 1 두께가 제 2 두께의 2배 정도가 되는 경우가 있다.
또한, 절연체(272 및 274)에는, 산소를 투과시키기 어려운 절연성 재료를 사용하는 것이 바람직하다. 이에 의하여, 절연체(224) 또는 절연체(250) 등에 함유되는 산소가 위쪽으로 확산되는 것을 억제할 수 있다.
상술한 바와 같이, 트랜지스터(200)가 절연체(274 및 272)와 절연체(214 및 212) 사이에 위치하면, 산소를 외측으로 확산시키지 않고, 절연체(224), 산화물(230), 및 절연체(250)에 대량의 산소를 함유시킬 수 있다. 또한, 절연체(274) 위의 위쪽 층 및 절연체(212)보다 아래의 아래쪽 층으로부터 물 또는 수소 등의 불순물이 들어가는 것을 방지하여, 절연체(224), 산화물(230), 및 절연체(250) 내의 불순물 농도를 낮출 수 있다.
이와 같이 하여, 트랜지스터(200)의 활성층으로서 기능하는 산화물(230b) 내의 산소 결손을 저감시키고, 물 또는 수소 등의 불순물 농도를 저감시킴으로써, 트랜지스터(200)의 전기 특성을 안정시키고, 신뢰성을 향상시킬 수 있다.
절연체(274) 위에 절연체(280)를 제공한다. 절연체(224) 등처럼, 절연체(280) 내의 물 또는 수소 등의 불순물 농도를 낮추는 것이 바람직하다.
또한, 절연체(280) 위에 절연체(282)를 제공하고, 절연체(282) 위에 절연체(284)를 제공한다. 절연체(272 및 274)와 마찬가지로, 절연체(282 및 284)는, 물 또는 수소 등의 불순물 및 산소를 투과시키기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하여 형성되는 것이 바람직하다.
절연체(272)처럼, 절연체(282)는 가열될 때 절연체(280) 내의 수소를 게터링하는 성질을 가지는 것이 바람직하고, 예를 들어, 산화 알루미늄을 사용하여 형성되는 것이 바람직하다. 이와 같은 성질을 가지는 절연체(282)를 제공함에 의하여 절연체(280) 내의 물 또는 수소 등의 불순물 농도를 저감할 수 있다.
또한, 절연체(274)처럼, 절연체(284)에는 ALD법에 의하여 형성된 산화물 절연체를 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 상기 절연성 재료를 포함하는 절연체(284)를 사용함으로써, 절연체(284)의 위의 층으로부터 물 또는 수소 등의 불순물이 절연체(282)보다 아래의 층으로 확산되는 것을 억제할 수 있다.
절연체(216, 220, 222, 224, 272, 274, 및 280)에서는, 절연체(214)에 도달되도록 개구(480)가 형성된다. 절연체(282)는 개구(480)의 내벽에도 형성되고, 절연체(214)의 상면과 접한다. 또한, 도 1의 (A)에서는 W1-W2 방향으로 연장된 개구(480)의 일부만이 도시되었지만, 개구(480)는 트랜지스터(200 및 400)를 둘러싸고 적어도 산화물(230)의 외측을 둘러싸도록 형성된다. 또한, 위로부터 본 개구(480)의 형상은 닫혀 있고 개구(480)보다 내측의 영역과 개구(480)보다 외측의 영역을 분단하는 것이 바람직하다. 개구(480)에서, 서로 접하는 절연체(214)의 상면과 절연체(282)의 저면, 즉, 개구(480)에 의하여 둘러싸인 영역은 절연체(214 및 282)으로 둘러싸인 영역이다.
이와 같은 구조에 의하여, 트랜지스터(200)를 기판의 세로 방향뿐만 아니라, 가로 방향으로도 절연체(282 및 284)로 둘러싸고 밀봉할 수 있다. 이에 의하여, 절연체(284)의 외측으로부터 물 또는 수소 등의 불순물이 트랜지스터(200 및 400)로 확산되는 것을 방지할 수 있다. 또한, ALD법에 의하여 형성할 때 절연체(284)는 개구(480)에서도 단락 등 없이 형성된다. 이에 의하여, 절연체(282)에서 단락 등이 발생하여도, 절연체(284)로 덮을 수 있으므로, 절연체들(282 및 284)의 적층막의, 불순물에 대한 배리어성을 향상시킬 수 있다.
또한, 개구(480)는 반도체 장치(1000)를 잘라내는 다이싱 라인 또는 스크라이브 라인의 내측에 제공하는 것이 바람직하다. 이와 같이, 반도체 장치(1000)를 잘라내는 경우에도, 절연체(280), 절연체(224), 및 절연체(216) 등의 측면이 절연체(282 및 284)로 계속 밀봉되므로, 절연체로부터, 물 또는 수소 등의 불순물이 트랜지스터(200 및 400)로 확산되는 것을 방지할 수 있다. 또한, 다이싱 라인 또는 스크라이브 라인의 내측에 개구(480)로 둘러싸인 복수의 영역을 제공하고, 복수의 반도체 장치를 별도로 절연체(282 및 284)로 밀봉하여도 좋다.
[트랜지스터(400)]
도 1의 (A), (B), 및 (E)에 도시된 바와 같이, 트랜지스터(400)는 절연체(210) 위에 제공된 절연체(212)와, 절연체(212) 위에 제공된 절연체(214)와, 절연체(214) 위에 제공된 도전체(403)(도전체(403a), 도전체(403b), 및 도전체(403c)), 도전체(405)(도전체(405a), 도전체(405b), 및 도전체(405c)), 도전체(407)(도전체(407a), 도전체(407b), 및 도전체(407c))와, 도전체(403, 405, 및 407) 위에 제공된 절연체(220, 222, 및 224)와, 절연체(224) 및 도전체(405c 및 407c) 위에 제공된 산화물(430)과, 산화물(430) 위에 제공된 절연체(450)와, 절연체(450) 위에 제공된 도전체(460)(도전체(460a), 도전체(460b), 및 도전체(460c))와, 도전체(460c) 위에 제공된 층(470)과, 층(470) 위에 제공된 절연체(272)와, 절연체(272) 위에 제공된 절연체(274)를 포함한다. 이하에서, 트랜지스터(200)를 위하여 이미 설명된 구성 요소에 대해서는 생략한다.
절연체(216)의 개구에 도전체(403, 405, 및 407)가 제공된다. 도전체(403, 405, 및 407)는 도전체(205)와 같은 구조를 가지는 것이 바람직하다. 절연체(216)의 개구의 내벽에 접하여 도전체(403a)가 형성되고, 내측에 도전체(403b)가 형성된다. 또한, 도전체(403a 및 403b) 위에 도전체(403c)가 제공된다. 도전체(405 및 407)도, 도전체(403)와 같은 구조를 가진다. 도전체들(405 및 407) 중 한쪽은, 소스 도전체 및 드레인 도전체 중 한쪽으로서 기능할 수 있고, 다른 쪽은, 소스 도전체 및 드레인 도전체 중 다른 쪽으로서 기능할 수 있다.
산화물(430)은 산화물(230c)과 같은 구조를 가지는 것이 바람직하다. 산화물(430)은 제 1 영역, 제 2 영역, 및 제 3 영역을 포함한다. 상면에서, 제 3 영역은 제 1 영역과 제 2 영역 사이에 위치한다. 트랜지스터(400)는 산화물(430)의 제 1 영역 아래 및 제 2 영역 아래에 도전체(405c 및 407c)를 각각 포함한다. 이로써, 산화물(430)의 제 1 영역 및 제 2 영역 중 한쪽은 소스 영역으로서 기능할 수 있고, 다른 쪽은 드레인 영역으로서 기능할 수 있다. 산화물(430)의 제 3 영역은 채널 형성 영역으로서 기능할 수 있다.
또한, 트랜지스터(200)에서는 산화물(230b)에 채널이 형성되지만, 트랜지스터(400)에서는 산화물(430)에 채널이 형성된다. 산화물(230b 및 430)은 전기 특성이 상이한 반도체 재료를 사용하여 형성되는 것이 바람직하다. 전기 특성이 상이한 반도체 재료를 사용하면, 트랜지스터(200)와 트랜지스터(400)의 전기 특성을 서로 상이하게 할 수 있다.
또한, 예를 들어, 산화물(430)을 산화물(230b)보다 전자 친화력이 작은 반도체로 형성하면, 트랜지스터(400)의 문턱 전압을 트랜지스터(200)보다 크게 할 수 있다. 구체적으로, 산화물(430) 및 산화물(230b) 각각이 In-M-Zn 산화물(In, 원소 M, 및 Zn을 함유하는 산화물)일 때, 및 산화물(430)이 x 1:y 1:z 1의 원자수비를 가지고 산화물(230b)이 x 2:y 2:z 2의 원자수비를 가질 때, y 1/x 1이 y 2/x 2보다 큰 산화물(430) 및 산화물(230b)을 사용하여도 좋다. 산화물(230b)을 형성하는 데 사용되는 타깃의 원자수비는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, In:M:Zn=4:2:3, 또는 In:M:Zn=5:1:7 등인 것이 바람직하다. 또한, 산화물(430)을 형성하는 데 사용되는 타깃의 원자수비는 In:M:Zn=1:2:4, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:3, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:6:3, In:M:Zn=1:6:4, In:M:Zn=1:6:5, In:M:Zn=1:6:6, In:M:Zn=1:6:7, In:M:Zn=1:6:8, In:M:Zn=1:6:9, 또는 In:M:Zn=1:10:1 등인 것이 바람직하다. 그러나, 이에 한정되지 않고, 상기 조건을 만족시키는 범위에서 산화물(430) 및 산화물(230b)의 원자수비를 적절히 결정하여도 좋다. 이와 같은 In-M-Zn 산화물에 의하여, 트랜지스터(400)는 트랜지스터(200)보다 큰 V th를 가질 수 있다.
또한, 트랜지스터(400)에서는, 산화물(430)의 채널 형성 영역이 절연체(224 및 450)에 직접 접하기 때문에, 계면 산란 및 트랩 준위의 영향을 받기 쉽다. 따라서, 트랜지스터(400)는 더 낮은 전계 효과 이동도 및 낮은 캐리어 밀도를 가질 수 있다. 또한, 트랜지스터(400)는 트랜지스터(200)보다 큰 V th를 가질 수 있다.
산화물(430)은 과잉 산소를 많이 함유하는 것이 바람직하고, 예를 들어, 산소 분위기하에서 형성한 산화물을 사용하여 형성되는 것이 바람직하다. 이와 같은 산화물을 사용하여 형성된 산화물(430)을 활성층에 사용함으로써, 트랜지스터(400)의 문턱 전압을 0V보다 크게 할 수 있고, 오프 상태 전류를 저감시킬 수 있고, I cut를 눈에 띄게 저감시킬 수 있다.
절연체(450)는 절연체(250)와 같은 구조를 가지는 것이 바람직하고, 게이트 절연막으로서 기능할 수 있다. 이와 같은 절연체를 사용하여 형성된 절연체(450)를 산화물(430)에 접하여 형성하면, 산화물(430)에 효율적으로 산소를 공급할 수 있다. 또한, 절연체(450) 내의 물 또는 수소 등의 불순물 농도는 절연체(224)에서와 같이 저감되는 것이 바람직하다.
도전체(460)는 도전체(260)와 같은 구조를 가지는 것이 바람직하다. 도전체(460a), 도전체(460b), 및 도전체(460c)는, 절연체(450), 도전체(460a), 및 도전체(460b) 위에 각각 제공된다. 절연체(450) 및 도전체(460)는 각각 제 3 영역과 중첩되는 부분을 가진다. 또한, 절연체(450), 도전체(460a), 도전체(460b), 및 도전체(460c)의 단부는 실질적으로 정렬된다. 도전체(403) 및 도전체(460) 중 한쪽은 게이트 전극으로서 기능할 수 있고, 다른 쪽은 백 게이트 전극으로서 기능할 수 있다.
층(470)은 층(270)과 같은 구조를 가지는 것이 바람직하다. 도전체(460) 위에 층(470)을 형성한다. 그러므로, 도전체(460)의 산화를 위하여 주위의 과잉 산소가 사용되는 것을 방지할 수 있다. 층(470) 및 산화물(430)은 도전체(460)의 단부를 넘어 연장되고, 상기 연장 부분에서 층(470) 및 산화물(430)이 서로 중첩하는 영역을 가지고, 층(470)과 산화물(430)의 단부들은 실질적으로 정렬된다.
트랜지스터(200)처럼, 트랜지스터(400)가 절연체(274 및 272)와 절연체(214 및 212) 사이에 위치하면, 산소를 외측으로 확산시키지 않고, 절연체(224), 산화물(430), 및 절연체(450)에 대량의 산소를 함유시킬 수 있다. 또한, 절연체(274)의 위의 위쪽 층 및 절연체(212)보다 아래의 아래쪽 층으로부터 물 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있어, 절연체(224), 산화물(430), 및 절연체(450) 내의 불순물 농도를 저감할 수 있다.
이와 같이 하여, 트랜지스터(400)의 활성층으로서 기능하는 산화물(430) 내의 산소 결손을 저감하고, 물 또는 수소 등의 불순물 농도를 저감함으로써, 트랜지스터(400)의 문턱 전압을 0V보다 크게 할 수 있고, 오프 상태 전류를 저감할 수 있고, I cut를 눈에 띄게 저감할 수 있다. 또한, 트랜지스터(400)의 전기 특성을 안정시키고, 신뢰성을 향상시킬 수 있다.
트랜지스터(400)를 스위칭 소자로서 사용하여 트랜지스터(200)의 백 게이트의 전위를 유지할 수 있는 구조로 함으로써, 트랜지스터(200)의 오프 상태를 장시간 유지할 수 있다.
<재료>
[절연체]
절연체(210, 216, 220, 224, 250, 450 및 280)는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 함유하는 절연성 재료의 단층 또는 적층으로 형성되어도 좋다. 절연체(210, 216, 220, 224, 250, 450 및 280)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 질화 알루미늄, 산화 알루미늄, 질화산화 알루미늄, 산화질화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 알루미늄 실리케이트 등에서 선택된 1종 이상의 재료의 단층 또는 적층으로 형성되어도 좋다. 또는, 산화 재료, 질화 재료, 산화질화 재료, 및 질화산화 재료로부터 선택된 2개 이상의 재료를 혼합시킨 재료를 사용하여도 좋다.
또한 본 명세서에서, 질화 산화물이란 산소보다 질소를 더 포함하는 화합물을 말한다. 산화 질화물이란 질소보다 산소를 더 포함하는 화합물을 말한다. 각 원소의 함유량은, 예를 들어 러더포드 후방 산란 분석(RBS: rutherford backscattering spectrometry) 등에 의하여 측정될 수 있다.
절연체(212, 214, 222, 272, 274, 282, 및 284)는 절연체(224, 250, 450, 및 280)보다 물 또는 수소 등의 불순물을 투과시키기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하다. 불순물을 투과시키기 어려운 이와 같은 절연성 재료의 예에는, 산화 알루미늄, 질화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 및 질화 실리콘이 포함된다. 이들 재료 중 임의의 것의 단층 또는 적층을 사용하여도 좋다.
절연체(212, 214, 및 222)에, 불순물을 투과시키기 어려운 절연성 재료를 사용하면, 기판 측으로부터 트랜지스터로의 불순물 확산을 억제할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다. 절연체(272, 274, 282, 및 284)에, 불순물을 투과시키기 어려운 절연성 재료를 사용하면, 절연체(280)보다 위의 층으로부터 트랜지스터로의 불순물 확산을 억제할 수 있고, 트랜지스터의 신뢰성을 향상시킬 수 있다.
상술한 재료 중 임의의 것을 사용하여 형성된 복수의 절연층을 각 절연체(212, 214, 272, 282, 및 284)로서 적층하여도 좋다. 절연체(212) 및 절연체(214)중 한쪽을 생략하여도 좋다. 또한, 절연체(282) 및 절연체(284) 중 한쪽을 생략하여도 좋다.
여기서, 불순물을 투과시키기 어려운 절연성 재료는 높은 내산화성, 및 수소 또는 물로 대표되는 불순물 및 산소의 확산을 억제하는 기능을 가지는 재료를 말한다.
예를 들어, 350℃ 또는 400℃의 분위기하에서의 산화 알루미늄의 1시간당 산소 또는 수소의 확산 거리는 산화 실리콘보다 매우 짧다. 따라서, 산화 알루미늄은 불순물을 투과시키기 어렵다고 할 수 있다.
불순물을 투과시키기 어려운 절연성 재료의 예로서, CVD법에 의하여 형성된 질화 실리콘을 사용할 수 있다. 여기서, 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 열화되는 경우가 있다. 그러므로, 트랜지스터(200)는 수소의 확산을 억제하는 막으로 밀봉되는 것이 바람직하다. 구체적으로, 수소의 확산을 억제하는 막은 수소가 방출되기 어려운 막이다.
수소의 방출량은 예를 들어, TDS에 의하여 측정할 수 있다. 예를 들어, 절연체(212)의 단위 면적당 수소 분자로 환산된 절연체(212)로부터의 수소의 방출량은 50℃에서 500℃의 범위에 있어서 TDS 분석에서 2×1015molecules/cm2 이하, 바람직하게는 1×1015molecules/cm2 이하, 더 바람직하게는 5×1014molecules/cm2 이하이다.
또한, 특히, 절연체(216, 224, 및 280)의 유전율은 낮은 것이 바람직하다. 예를 들어, 절연체(216, 224, 및 280)의 비유전율은 3 미만인 것이 바람직하고, 2.4 미만이 더 바람직하고, 1.8 미만이 더욱 바람직하다. 유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다. 또한, 절연체(216, 224, 및 280)는 불순물을 투과시키기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하다.
산화물(230)에 산화물 반도체를 사용하는 경우, 산화물(230) 내의 수소 농도의 증가를 방지하기 위하여, 절연체 내의 수소 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS(secondary ion mass spectrometry)에 의하여 측정되는 절연체의 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 특히, 절연체(216, 224, 250, 450, 및 280)의 수소 농도를 저감하는 것이 바람직하다. 적어도, 산화물(230) 또는 산화물(430)과 접하는 절연체(224, 250, 및 450)의 수소 농도를 저감하는 것이 바람직하다.
또한, 산화물(230) 내의 질소 농도의 증가를 방지하기 위하여, 절연체 내의 질소 농도가 낮은 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 절연체의 질소 농도를 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
절연체(224)의, 적어도 산화물(230)과 접하는 영역 및 절연체(250)의, 적어도 산화물(230)과 접하는 영역은 결함이 적은 것이 바람직하고, 대표적으로 전자 스핀 공명(ESR:electron spin resonance) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 g인자가 2.001에 관찰되는 E'센터에 기인한 시그널이 포함된다. 또한, E'센터는 실리콘의 댕글링 본드에 기인한다. 절연체(224 및 250)로서 산화 실리콘층 또는 산화질화 실리콘층을 사용하는 경우에는, E'센터로 인한 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘층, 또는 산화질화 실리콘층을 사용하여도 좋다.
상술한 시그널에 더하여, 이산화질소(NO2)에 기인하는 시그널이 관찰될 수 있다. 상기 시그널은 N의 핵 스핀에 따라, 제 1 시그널, 제 2 시그널, 및 제 3 시그널의 3개의 시그널로 나누어진다. 제 1 시그널은 g인자가 2.037 이상 2.039 이하에서 관찰된다. 제 2 시그널은 g인자가 2.001 이상 2.003 이하에서 관찰된다. 제 3 시그널은 g인자가 1.964 이상 1.966 이하에서 관찰된다.
예를 들어, 절연체(224 및 250)으로서, 이산화질소(NO2)에 기인한 스핀 밀도가 1×1017spins/cm3 이상 1×1018spins/cm3 미만인 절연층을 사용하는 것이 적합하다.
또한, 이산화질소(NO2) 등의 질소 산화물(NOx)은 절연층에 준위를 형성한다. 이 준위는 산화물 반도체의 에너지 갭에 위치한다. 따라서, 질소 산화물(NOx)이 절연층과 산화물 반도체의 계면으로 확산되면, 절연층 측에서 전자가 상기 준위에 의하여 트랩될 수 있을 가능성이 있다. 결과적으로, 트랩된 전자가 절연층과 산화물 반도체의 계면 근방에 잔류하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연체(224 및 250)으로서 질소 산화물의 함유량이 적은 막을 사용하면, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
소량의 질소 산화물(NOx)을 방출하는 절연층으로서는, 예를 들어, 산화질화 실리콘층을 사용할 수 있다. 산화질화 실리콘층은 TDS에서 질소산화물(NOx)의 방출량보다 암모니아의 방출량이 많은 막이고, 대표적인 암모니아의 방출량은 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 상기 암모니아의 방출량은, TDS에 있어서 50℃로부터 650℃까지 또는 50℃로부터 550℃까지의 범위에서의 가열 처리에서 방출되는 암모니아의 전체량이다.
질소 산화물(NO x )은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 큰 절연막을 사용하면 질소 산화물(NO x )이 저감된다.
절연체(216, 224, 250, 및 450) 중 적어도 하나는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 구체적으로, 이하의 특성을 가지는 절연체를 사용하는 것이 바람직하다: TDS에서 절연체로부터 방출되고, 산소 원자로 환산된 산소의 양이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상이다.
절연층에 산소를 첨가하기 위한 처리를 수행함으로써, 과잉 산소를 함유하는 절연층을 형성할 수도 있다. 산소 분위기하에서의 가열 처리, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등에 의하여 산소를 첨가하는 처리를 수행할 수 있다. 산소를 함유하는 플라스마 처리는 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 포함하는 장치를 사용하여 실시하는 것이 바람직하다. 또는 기판 측에 RF(radio frequency)를 인가하는 전원을 제공하여도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF 전압을 인가함으로써 고밀도 플라스마에 의하여 발생한 산소 라디칼을 효율적으로 적용된 막에 도입할 수 있다. 또는 상기 장치에 의하여 불활성 가스를 사용한 플라스마 처리를 실시한 후 이탈된 산소를 보전하기 위하여 산소를 사용하는 플라스마 처리를 실시하여도 좋다. 산소를 첨가하기 위한 가스로서는, 16O2 또는 18O2 등의 산소 가스, 아산화 질소 가스, 또는 오존 가스 등을 사용할 수 있다. 본 명세서에서는 산소를 첨가하기 위한 처리를 "산소 도핑 처리"라고도 한다.
또한, 산소 도핑 처리에 의하여, 반도체의 결정성을 향상시킬 수 있고, 물 또는 수소 등의 불순물을 제거할 수 있는 경우가 있다. 즉, "산소 도핑 처리"는 "불순물 제거 처리"라고도 할 수 있다. 특히, 산소 도핑 처리로서, 감압하에서 산소를 사용한 플라스마 처리를 수행하면, 가공될 절연체 또는 가공될 산화물 내의 수소의 결합 및 물의 결합이 절단되어, 수소 및 물이 쉽게 방출된다. 그러므로, 플라스마 처리에서, 또는, 플라스마 처리 후에 가열 처리를 수행하는 것이 바람직하다. 또한, 가열 처리를 플라스마 처리 전후의 2회 수행하면, 적용된 막 내의 불순물 농도를 저감할 수 있다.
절연체의 형성 방법에는 특별한 제한은 없고, 재료에 따라, 이하의 방법 중 임의의 것을 사용하면 좋다: 스퍼터링법, SOG법, 스핀 코팅, 딥(dipping), 스프레이 코팅, 액적 토출법(예를 들어 잉크젯법), 또는 인쇄법(예를 들어 스크린 인쇄 또는 오프셋 인쇄) 등.
층(245a, 245b, 및 270)으로서 상술한 절연층 중 임의의 것을 사용하여도 좋다. 층(245a, 245b, 및 270) 각각이 절연층인 경우는 산소가 방출되기 어려운 및/또는 산소가 흡수되기 어려운 절연층을 사용하는 것이 바람직하다.
[산화물]
산화물(230 및 430)로서, 단결정 산화물 반도체, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 또는 비정질 산화물 반도체 등을 단독 또는 조합하여 사용할 수 있다. 여기서, CAAC-OS는 c축 배향, 및 펠릿들이 a-b면 방향에서 연결되는 변형을 가지는 결정 구조를 말한다. 산화물(230a, 230b, 230c, 및 430)는 상이한 결정 상태를 가진 반도체 또는 상이한 반도체 재료를 사용하여 형성되어도 좋다.
또한 본 실시형태에서, 트랜지스터(200)에 사용된 산화물(230)이 상술한 3층 구조를 가지지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물들(230a 및 230c) 중 한쪽이 없는 2층 구조를 채용하여도 좋다. 또는, 산화물(230a), 산화물(230b), 및 산화물(230c) 중 어느 하나를 사용한 단층 구조를 채용하여도 좋다. 또는, 산화물(230a)의 아래 또는 위, 또는 산화물(230c)의 아래 또는 위에, 상술한 반도체 중 어느 하나가 제공된 4층 구조를 채용하여도 좋다. 또는, 이하의 위치: 산화물(230a)의 위, 산화물(230a)의 아래, 산화물(230c)의 위, 및 산화물(230c)의 아래 중 2개 이상에, 산화물(230a), 산화물(230b), 및 산화물(230c)의 예로서 설명된 반도체들 중 어느 하나가 제공되는 n층 구조(n은 5 이상의 정수(整數))를 채용하여도 좋다.
또한, 산화물 반도체의 밴드갭은 2eV 이상이므로, 상술한 바와 같이 산소 결손 및 불순물 농도가 저감된 산화물(230 및 430) 각각을 산화물 반도체로서 사용하면, 오프 상태 전류가 매우 작은 트랜지스터를 달성할 수 있다. 구체적으로는, 실온(대표적으로 25℃)에서, 그리고 3.5V의 소스-드레인 전압에서 채널 폭 1μm당 오프 상태 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 트랜지스터의 온/오프비가 20자릿수 이상 150자릿수 이하일 수 있다. 산화물(230)에 산화물 반도체를 사용한 트랜지스터는 소스와 드레인 사이의 내압이 높다. 따라서, 신뢰성이 양호한 트랜지스터를 제공할 수 있다. 또한, 출력 전압 및 내압이 높은 트랜지스터를 제공할 수 있다. 또한, 신뢰성이 양호한 반도체 장치 등을 제공할 수 있다. 또한, 출력 전압 및 내압이 높은 반도체 장치를 제공할 수 있다.
산화물(230 및 430)로서 사용되는 산화물 반도체는 적어도 인듐 또는 아연을 함유하는 것이 바람직하다. 특히, 인듐 및 아연을 함유하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 함유하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용될 수 있는 다른 원소는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘을 포함한다. 또한, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다.
먼저, 도 27의 (A) 내지 (C)를 참조하여 본 발명의 산화물 반도체에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 산소 원자수비는 도 27의 (A) 내지 (C)에 도시되지 않았다. 산화물 반도체에서의 인듐, 원소 M, 및 아연의 원자수비의 항을 [In], [M], 및 [Zn]으로 나타낸다.
도 27의 (A) 내지 (C)에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(-1≤α≤1)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 나타낸다.
또한, 일점쇄선은 원자수비 [In]:[M]:[Zn]이 5:1:β(β≥0)인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:1:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 및 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인을 나타낸다.
도 27의 (A) 내지 (C)에 나타낸, [In]:[M]:[Zn]=0:2:1 또는 그 근방의 원자수비를 가진 산화물 반도체는, 스피넬형 결정 구조를 가지기 쉽다.
도 27의 (A) 및 (B)는 본 발명의 일 형태의 산화물 반도체에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 예를 도시한 것이다.
또한, 예를 들어, 산화물 반도체를 스퍼터링 장치를 사용하여 형성하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 가지는 막이 형성된다. 특히, 퇴적 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아질 수 있다.
InMZnO는 인듐 및 산소를 함유하는 층(이하, In층), 그리고 원소 M, 아연, 및 산소를 함유하는 층(이하, (M, Zn)층)이 적층된 층상 결정 구조를 가지는 경향이 있다. 또한 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다.
산화물 반도체에는 복수의 상(phase)(예를 들어, 2상 또는 3상)이 존재하는 경우가 있다. 예를 들어, 0:2:1에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 스피넬 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 또한, 1:0:0에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 빅스비아이트(bixbyite) 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 산화물 반도체에 복수의 상이 존재하는 경우, 다른 결정 구조들 사이에 결정립계가 형성될 수 있다.
한편, 더 높은 비율로 인듐을 포함하는 산화물 반도체는 캐리어 이동도(전자 이동도)가 높아질 수 있다. 이는, 인듐, 원소 M, 및 아연을 포함하는 산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있고, 산화물 반도체 내의 인듐의 함유율을 높게 하면, 인듐 원자의 s궤도의 중첩이 커지므로, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체보다 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 반도체막 내의 인듐의 함유율 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0 및 그 근방의 원자수비(예를 들어, 도 27의 (C)의 영역 C)를 가지면, 절연성이 좋아진다.
따라서, 본 발명의 일 형태에서의 산화물 반도체는 도 27의 (A)의 영역 A로 나타내어지는 원자수비를 가지는 것이 바람직하다. 상기 원자수비를 가지면, 캐리어 이동도가 높고 결정립계가 적은 층상 구조가 쉽게 얻어진다.
도 27의 (B)의 영역 B는 [In]:[M]:[Zn]=4:2:3 내지 4:2:4.1 및 그 근방의 원자수비를 나타낸다. 예를 들어 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 영역 B로 나타내어지는 원자수비를 가지는 산화물 반도체는 특히 결정성이 높고 캐리어 이동도가 높은 우수한 산화물 반도체이다.
또한 산화물 반도체막의 성질은 원자수비에 의하여 일의적으로 결정되지 않는다. 같은 원자수비이어도, 산화물 반도체의 성질은 형성 조건에 따라 달라질 수 있다. 따라서, 도시된 영역은 각각 산화물 반도체가 특정한 특성을 가지는 경향이 있는 원자수비를 나타내고, 영역 A 내지 C의 경계는 명확하지 않다.
다음으로, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 산화물 반도체를 트랜지스터에 사용하면, 결정립계에서의 캐리어 산란 등을 저감시킬 수 있어, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다. 또한, 트랜지스터는 높은 신뢰성을 가질 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 예를 들어, 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 또는 더 바람직하게는 1×1010/cm3 미만이고, 1×10-9/cm3 이상인 산화물 반도체를 사용한다.
고순도 및 진성 또는 실질적으로 고순도 및 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 고순도 및 진성 또는 실질적으로 고순도 및 진성인 산화물 반도체막은 결함 상태 밀도가 낮기 때문에 트랩 상태 밀도가 낮은 경우가 있다.
산화물 반도체의 트랩 상태에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서 트랩 상태 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성 및 낮은 신뢰성을 가지는 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시키는 것이 효과적이다. 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 산화물에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예에는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘이 포함된다.
여기서, 산화물 반도체에서의 불순물의 영향에 대하여 설명한다.
제 14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체에 포함되면, 결함 준위가 형성된다. 이에 의하여, 산화물 반도체에서 또는 산화물 반도체와의 계면 근방에서, 산화물 반도체 내의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정됨)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 제어한다.
산화물 반도체가 알칼리 금속 또는 알칼리 토금속을 함유하면, 결함 상태가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 그러므로, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 제어한다.
산화물 반도체가 질소를 함유하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물 반도체가 n형화되기 쉽다. 따라서, 반도체가, 질소를 함유하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 상기 산화물 반도체의 질소는 가능한 한 저감되어 있는 것이 바람직하고, SIMS에 의하여 측정되는 산화물 반도체에서의 질소의 농도는 예를 들어, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 제어된다.
산화물 반도체에 함유되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 함유한 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 수소 농도는 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 제어된다.
불순물 농도가 충분히 저감되고 산소 결손이 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용하면, 전기 특성이 안정되고 신뢰성이 양호한 트랜지스터로 할 수 있다.
본 명세서 등에 있어서, 채널이 형성되는 반도체에 산화물 반도체를 사용한 트랜지스터를 "OS 트랜지스터"라고도 한다. 본 명세서 등에 있어서, 채널이 형성되는 반도체에 결정성을 가진 실리콘을 사용한 트랜지스터를 "결정성 Si 트랜지스터"라고도 한다.
결정성 Si 트랜지스터는 OS 트랜지스터에 비하여 비교적 높은 이동도를 얻는 경향이 있다. 한편, 결정성 Si 트랜지스터는 OS 트랜지스터와 달리 매우 작은 오프 상태 전류를 얻는 것이 어렵다. 따라서, 반도체에 사용되는 반도체 재료를 목적 및 용도에 따라 선택하는 것이 중요하다. 예를 들어, 목적 및 용도에 따라, OS 트랜지스터 및 결정성 Si 트랜지스터를 조합하여 사용하여도 좋다.
인듐 갈륨 산화물은 전자 친화력이 작고 산소 차단성이 우수하다. 그러므로, 산화물(230c)은 인듐 갈륨 산화물을 포함하는 것이 바람직하다. 갈륨 원자 비율[Ga/(In+Ga)]은, 예를 들어, 70% 이상이고, 바람직하게는 80% 이상이고, 더 바람직하게는 90% 이상이다.
또한 산화물(230a 및 230c)은 산화 갈륨이어도 좋다. 예를 들어, 산화 갈륨이 산화물(230c)에 사용되면, 도전체(205)와 산화물(230) 사이에 발생되는 누설 전류가 저감될 수 있다. 바꿔 말하면 트랜지스터(200)의 오프 상태 전류를 저감할 수 있다.
이 경우, 게이트 전압을 인가하면, 산화물들(230a, 230b, 및 230c) 중에서 전자 친화력이 가장 높은 산화물(230b)에 채널이 형성된다.
산화물 반도체를 포함하는 트랜지스터에 안정적인 전기 특성 및 양호한 신뢰성을 부여하기 위해서는, 산화물 반도체 내의 불순물 농도 및 산소 결손을 저감시켜 고순도화된 산화물 반도체로 함으로써 적어도 산화물(230b)을 진성 또는 실질적으로 진성의 산화물 반도체로 간주할 수 있는 것이 바람직하다. 또한, 적어도 산화물(230b)의 채널 형성 영역은 진성 또는 실질적으로 진성의 반도체로 간주되는 것이 바람직하다.
층(245a, 245b, 270, 및 470)을 산화물(230) 또는 산화물(430)과 비슷한 재료 및 방법을 사용하여 형성하여도 좋다. 층(245a, 245b, 270, 및 470)을 산화물 반도체를 사용하여 형성하는 경우, 산소가 방출되기 어려운 및/또는 산소가 흡수되기 어려운 산화물 반도체를 사용하는 것이 바람직하다.
[도전체]
도전체(205, 207, 403, 405, 407, 240, 260, 및 460)를 형성하기 위한 도전 재료로서, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨 및 인듐 등으로부터 선택된 하나 이상의 금속 원소를 함유하는 재료를 사용할 수 있다. 또는, 인 등의 불순물 원소를 포함하는 다결정 실리콘으로 대표되는 전기 도전성이 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
상술한 금속 원소 및 산소를 함유하는 도전성 재료를 사용하여도 좋다. 상술한 금속 원소 및 질소를 함유하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 질화 탄탈럼 등의 질소를 함유하는 도전성 재료를 사용하여도 좋다. 인듐 주석 산화물(ITO: indium tin oxide), 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 또는, 질소를 함유하는 인듐 갈륨 아연 산화물을 사용하여도 좋다.
상술한 재료로 형성된 복수의 도전층의 적층을 사용하여도 좋다. 예를 들어, 위에서 열거한 금속 원소 중 임의의 것을 포함하는 재료와, 산소를 포함하는 도전성 재료의 조합을 사용하여 형성한 층상 구조를 사용하여도 좋다. 또는, 위에서 열거한 금속 원소 중 임의의 것을 포함하는 재료와, 질소를 포함하는 도전성 재료의 조합을 사용하여 형성한 층상 구조를 사용하여도 좋다. 또는, 위에서 열거한 금속 원소 중 임의의 것을 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료의 조합을 사용하여 형성된 층상 구조를 사용하여도 좋다.
도전체(205b, 207b, 403b, 405b, 및 407b)는, 예를 들어, 텅스텐 또는 폴리 실리콘 등의 도전성 재료를 사용하여 형성하여도 좋다. 절연체(212 및 214)와 접하는 도전체(205a, 207a, 403a, 405a, 및 407a)는, 예를 들어 타이타늄, 질화 타이타늄, 또는 질화 탄탈럼 등을 사용하여 형성된 배리어층(확산 방지층)을 포함하는 단층 구조 또는 적층 구조를 가질 수 있다.
절연체(212 및 214)에 불순물을 투과시키기 어려운 절연성 재료를 사용하고, 절연체(212 및 214)와 접하는 도전체(205a, 207a, 403a, 405a, 및 407a)에 불순물을 투과시키기 어려운 도전성 재료를 사용하면, 트랜지스터(200 및 400)로의 불순물의 확산을 더 억제할 수 있다. 따라서, 트랜지스터(200 및 400)의 신뢰성을 더 높일 수 있다.
층(245a, 245b, 270, 및 470)으로서 상술한 도전성 재료 중 임의의 것을 사용하여도 좋다. 층(245a, 245b, 270, 및 470)를 도전성 재료를 사용하여 형성하는 경우에는, 산소가 방출되기 어려운 및/또는 산소가 흡수되기 어려운 도전성 재료를 사용하는 것이 바람직하다.
[기판]
기판으로서 사용되는 재료에 대해서는, 재료가 적어도 이후에 수행될 가열 처리에 견딜 수 있을 정도로 높은 내열성을 가지기만 하면, 특별한 제한은 없다. 예를 들어, 기판으로서, 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 또는 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판을 사용할 수 있다. 또는, SOI 기판, 또는 왜곡된 트랜지스터 또는 FIN형 트랜지스터 등의, 반도체 소자가 제공된 반도체 기판 등도 사용할 수 있다. 또는, 고전자 이동도 트랜지스터(HEMT: high-electron-mobility transistor)에 사용할 수 있는 갈륨 비소, 알루미늄 갈륨 비소, 인듐 갈륨 비소, 질화 갈륨, 인화 인듐, 또는 실리콘 저마늄 등을 사용하여도 좋다. 즉, 기판은 단순한 지지 기판에 한정되지 않고, 트랜지스터와 같은 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터(200) 또는 트랜지스터(400)의 게이트, 소스, 및 드레인 중 적어도 하나는 상술한 장치에 전기적으로 접속되어도 좋다.
또는, 기판, 바륨붕규산 유리 또는 알루미노붕규산 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 사용할 수 있다. 또한 기판으로서 가요성 기판을 사용하여도 좋다. 가요성 기판을 사용하는 경우, 가요성 기판 위에, 트랜지스터 또는 용량 소자 등을 직접 형성하여도 좋고, 또는 제작 기판 위에 트랜지스터 또는 용량 소자 등을 형성하고 나서, 제작 기판으로부터 박리되고 가요성 기판 위로 전치(轉置)하여도 좋다. 트랜지스터 또는 용량 소자 등을 제작 기판으로부터 가요성 기판으로 박리 및 전치하기 위하여, 제작 기판과 트랜지스터 또는 용량 소자 등 사이에는 박리층을 제공하여도 좋다.
가요성 기판에는, 예를 들어, 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 기판으로서 사용되는 가요성 기판은 환경에 의한 변형이 억제되기 때문에 선팽창 계수가 낮은 것이 바람직하다. 기판으로서 사용되는 가요성 기판은, 예를 들어 선팽창 계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선팽창 계수가 낮기 때문에 가요성 기판에 사용되는 것이 바람직하다.
<반도체 장치(1000)의 제작 방법예>
반도체 장치(1000)의 제작 방법예에 대하여 도 2, 도 3, 도 4의 (A) 내지 (E), 도 5의 (A) 내지 (E), 도 6의 (A) 내지 (E), 도 7의 (A) 내지 (E), 도 8의 (A) 내지 (E), 도 9의 (A) 내지 (E), 도 10의 (A) 내지 (E), 도 11의 (A) 내지 (E), 도 12의 (A) 내지 (E), 도 13의 (A) 내지 (E), 도 14의 (A) 내지 (E), 도 15의 (A) 내지 (E), 도 16의 (A) 내지 (E), 도 17의 (A) 내지 (E), 도 18의 (A) 내지 (F), 도 19의 (A) 내지 (E), 도 20의 (A) 내지 (E), 도 21의 (A) 내지 (E), 및 도 22의 (A) 내지 (E)를 참조하여 설명한다. 도 2 및 도 3은 각각 반도체 장치(1000)의 제작 공정의 일부를 나타낸 흐름도이다. 도 2는 절연체(272 및 274)의 제작 공정을 나타낸 흐름도이고, 도 3은 절연체(280, 282 및 284)의 제작 공정을 나타낸 흐름도이다.
또한, 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 도 19의 (A), 도 20의 (A), 도 21의 (A), 및 도 22의 (A)는 도 1의 (A)에 대응하고, 도 4의 (B), 도 5의 (B), 도 6의 (B), 도 7의 (B), 도 8의 (B), 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 도 13의 (B), 도 14의 (B), 도 15의 (B), 도 16의 (B), 도 17의 (B), 도 18의 (B), 도 19의 (B), 도 20의 (B), 도 21의 (B), 및 도 22의 (B)는 도 1의 (B)에 대응하고, 도 4의 (C), 도 5의 (C), 도 6의 (C), 도 7의 (C), 도 8의 (C), 도 9의 (C), 도 10의 (C), 도 11의 (C), 도 12의 (C), 도 13의 (C), 도 14의 (C), 도 15의 (C), 도 16의 (C), 도 17의 (C), 도 18의 (C), 도 19의 (C), 도 20의 (C), 도 21의 (C), 및 도 22의 (C)는 도 1의 (C)에 대응하고, 도 4의 (D), 도 5의 (D), 도 6의 (D), 도 7의 (D), 도 8의 (D), 도 9의 (D), 도 10의 (D), 도 11의 (D), 도 12의 (D), 도 13의 (D), 도 14의 (D), 도 15의 (D), 도 16의 (D), 도 17의 (D), 도 18의 (D), 도 19의 (D), 도 20의 (D), 도 21의 (D), 및 도 22의 (D)는 도 1의 (D)에 대응하고, 그리고 도 4의 (E), 도 5의 (E), 도 6의 (E), 도 7의 (E), 도 8의 (E), 도 9의 (E), 도 10의 (E), 도 11의 (E), 도 12의 (E), 도 13의 (E), 도 14의 (E), 도 15의 (E), 도 16의 (E), 도 17의 (E), 도 18의 (E), 도 19의 (E), 도 20의 (E), 도 21의 (E), 및 도 22의 (E)는 도 1의 (E)에 대응한다. 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 도 19의 (A), 도 20의 (A), 도 21의 (A), 및 도 22의 (A) 각각은 반도체 장치(1000)의 평면도이다. 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 도 19의 (A), 도 20의 (A), 도 21의 (A), 및 도 22의 (A) 각각의 일점쇄선 L1-L2에 대응하는, 도 4의 (B), 도 5의 (B), 도 6의 (B), 도 7의 (B), 도 8의 (B), 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 도 13의 (B), 도 14의 (B), 도 15의 (B), 도 16의 (B), 도 17의 (B), 도 18의 (B), 도 19의 (B), 도 20의 (B), 도 21의 (B), 및 도 22의 (B) 각각은 채널 길이 방향에서의 트랜지스터(200) 및 트랜지스터(400)의 단면도이다. 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 도 19의 (A), 도 20의 (A), 도 21의 (A), 및 도 22의 (A) 각각의 일점쇄선 W1-W2에 대응하는, 도 4의 (C), 도 5의 (C), 도 6의 (C), 도 7의 (C), 도 8의 (C), 도 9의 (C), 도 10의 (C), 도 11의 (C), 도 12의 (C), 도 13의 (C), 도 14의 (C), 도 15의 (C), 도 16의 (C), 도 17의 (C), 도 18의 (C), 도 19의 (C), 도 20의 (C), 도 21의 (C), 및 도 22의 (C) 각각은 채널 폭 방향에서의 트랜지스터(200)의 단면도이다. 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 도 19의 (A), 도 20의 (A), 도 21의 (A), 및 도 22의 (A) 각각의 일점쇄선 W3-W4에 대응하는, 도 4의 (D), 도 5의 (D), 도 6의 (D), 도 7의 (D), 도 8의 (D), 도 9의 (D), 도 10의 (D), 도 11의 (D), 도 12의 (D), 도 13의 (D), 도 14의 (D), 도 15의 (D), 도 16의 (D), 도 17의 (D), 도 18의 (D), 도 19의 (D), 도 20의 (D), 도 21의 (D), 및 도 22의 (D) 각각은 채널 폭 방향에서의 트랜지스터(200)의 단면도이다. 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 도 19의 (A), 도 20의 (A), 도 21의 (A), 및 도 22의 (A) 각각의 일점쇄선 W5-W6에 대응하는, 도 4의 (E), 도 5의 (E), 도 6의 (E), 도 7의 (E), 도 8의 (E), 도 9의 (E), 도 10의 (E), 도 11의 (E), 도 12의 (E), 도 13의 (E), 도 14의 (E), 도 15의 (E), 도 16의 (E), 도 17의 (E), 도 18의 (E), 도 19의 (E), 도 20의 (E), 도 21의 (E), 및 도 22의 (E) 각각은 채널 폭 방향에서의 트랜지스터(400)의 단면도이다.
이하에서, 절연체를 형성하기 위한 절연성 재료, 도전체를 형성하기 위한 도전성 재료, 또는 반도체를 형성하기 위한 반도체 재료는, 스퍼터링법, 스핀 코팅법, CVD(chemical vapor deposition)법(열CVD법, MOCVD(metal organic chemical vapor deposition)법, PECVD(plasma enhanced CVD)법, 고밀도 플라스마 CVD(high density plasma CVD)법, LPCVD법(low pressure CVD), APCVD법(atmospheric pressure CVD) 등을 포함함), ALD(atomic layer deposition)법, MBE(molecular beam epitaxy)법, 또는 PLD(pulsed laser deposition)법에 의하여 적절히 형성할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 형성할 수 있다. MOCVD법, ALD법, 또는 열CVD법 등의, 퇴적에 플라스마를 사용하지 않는 퇴적법을 사용함으로써, 막이 형성되는 표면에 대미지가 일어나기 어렵기 때문에, 결함이 적은 막을 형성할 수 있다.
ALD법에 의하여 막을 형성하는 경우에는, 재료 가스로서 염소를 함유하지 않는 가스를 사용하는 것이 바람직하다.
먼저, 기판(미도시)의 위에 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)를 이 순서대로 형성한다. 본 실시형태에서, 기판으로서 단결정 실리콘 기판(p형 반도체 기판 또는 n형 반도체 기판을 포함함)을 사용한다(도 4의 (A) 내지 (E) 참조).
본 실시형태에서는, 절연체(212)로서 ALD법에 의하여 산화 알루미늄을 형성한다. 크랙 또는 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 가지는, 치밀한 절연층을 ALD법에 의하여 형성할 수 있다.
본 실시형태에서는, 절연체(214)로서 스퍼터링법에 의하여 산화 알루미늄을 형성한다. 상술한 바와 같이, 절연체(216)는 과잉 산소를 함유하는 절연체인 것이 바람직하다. 절연체(216)의 형성 후에 산소 도핑 처리를 수행하여도 좋다.
다음으로, 절연체(216) 위에 레지스트 마스크를 형성하고, 절연체(216)에 도전체(205), 도전체(405), 도전체(403), 및 도전체(407)에 대응되는 개구를 형성한다. 또한, 절연체(210, 212, 214, 및 216)에 도전체(207)에 대응되는 개구를 형성한다. 레지스트 마스크는 적절히 포토리소그래피법, 인쇄법, 또는 잉크젯법 등에 의하여 형성될 수 있다. 인쇄법 또는 잉크젯법 등에 의한 레지스트 마스크의 형성에는 포토마스크가 필요 없기 때문에, 제작 비용을 삭감할 수 있다.
포토리소그래피법에 의한 레지스트 마스크의 형성은 포토마스크를 통하여 감광성 레지스트에 광을 조사하고, 현상액을 사용하여 광에 노출된(또는 광에 노출되지 않은) 레지스트의 부분을 제거함으로써 수행할 수 있다. 감광성 레지스트에 조사하는 광의 예에는 KrF 엑시머 레이저광, ArF 엑시머 레이저광, 및 EUV(extreme ultraviolet)광 등이 포함된다. 또는, 액체(예를 들어, 물)가 채워진 기판과 투영 렌즈 사이의 부분에 노광을 수행하는 액침 기술을 채용하여도 좋다. 상술한 광 대신에 전자 빔 또는 이온 빔을 사용하여도 좋다. 또한 전자 빔 또는 이온 빔을 사용하는 경우에는 포토마스크는 불필요하다. 또한 애싱 등의 드라이 에칭법 또는 전용의 박리제 등을 사용한 웨트 에칭법을 레지스트 마스크의 제거에 사용할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
개구가 형성될 때, 절연체(214)의 일부도 제거되는 경우가 있다. 절연체(210, 212, 214, 및 216)는 드라이 에칭법 또는 웨트 에칭법 등에 의하여 제거할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다. 개구를 형성한 후, 레지스트 마스크를 제거한다.
다음으로, 절연체(214 및 216) 위에, 도전체(207a, 205a, 403a, 405a, 및 407a)가 되는 도전막, 및 도전체(207b, 205b, 403b, 405b, 및 407b)가 되는 도전막을 형성한다. 본 실시형태에서는, 도전체(207a, 205a, 403a, 405a, 및 407a)가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼과 질화 타이타늄의 적층을 형성한다. 또한, 도전체(207b, 205b, 403b, 405b, 및 407b)가 되는 도전막으로서 스퍼터링법에 의하여 텅스텐을 형성한다.
다음으로, 화학 기계 연마(chemical mechanical polishing) 처리("CMP 처리"라고도 함)를 수행하여, 도전체(207a, 207b, 205a, 205b, 403a, 403b, 405a, 405b, 407a, 및 407b)를 형성한다(도 5의 (A) 내지 (E) 참조). CMP 처리에 의하여 도전막의 일부가 제거된다. 이때, 절연체(216)의 표면의 일부도 제거되는 경우가 있다. CMP 처리에 의하여, 시료 표면의 요철을 저감할 수 있고, 나중에 형성되는 절연층 또는 도전층의 피복성을 높일 수 있다.
도전체(207, 205, 405, 403, 및 407)는 듀얼 다마신 공정에 의하여 동시에 형성할 수 있다.
이어서, 절연체(216), 및 도전체(207a, 205a, 403a, 405a, 407a, 207b, 205b, 403b, 405b, 및 407b) 위에, 도전체(207c, 205c, 403c, 405c, 및 407c)가 되는 도전막을 형성한다. 본 실시형태에서는, 도전체(207c, 205c, 403c, 405c, 및 407c)가 되는 도전막으로서 스퍼터링법에 의하여 질화 탄탈럼을 형성한다.
레지스트 마스크를 사용하여 도전체(207c, 205c, 403c, 405c, 및 407c)를 형성한다(도 6의 (A) 내지 (E) 참조). 이와 같이 하여, 도전체(207, 205, 403, 405, 및 407)를 형성한다.
절연체(216) 및 도전체(207, 205, 403, 405, 및 407) 위에, 절연체(220), 절연체(222), 및 절연체(224)를 이 순서대로 형성한다(도 7의 (A) 내지 (E) 참조). 본 실시형태에서는, 절연체(220)로서 ALD법에 의하여 산화 하프늄을 형성하고, 절연체(224)로서 CVD법에 의하여 산화 실리콘을 형성한다.
여기서, 절연체(224) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 따라서, 질소 또는 희가스 등을 함유하는 불활성 가스 분위기하에서의 가열 처리에 의하여 물 또는 수소 등의 불순물을 외측으로 확산시키는 것이 바람직하다. 가열 처리의 자세한 사항은 아래에서 설명한다. 절연체(224)는 과잉 산소를 함유하는 절연층인 것이 바람직하다. 그러므로, 절연체(224)의 형성 후에 산소 도핑 처리를 수행하여도 좋다.
다음으로, 산화막(230A), 산화막(230B), 도전막(240A), 막(245A), 및 도전막(247A)을 이 순서대로 형성한다(도 8의 (A) 내지 (E) 참조).
산화물(230 및 430)로서 산화물 반도체를 사용하는 경우에는, 산화물(230 및 430)이 되는 산화막을 스퍼터링법에 의하여 형성하는 것이 바람직하고, 이에 의하여 산화물들(230 및 430) 각각의 밀도를 높일 수 있다. 스퍼터링 가스로서, 희가스(대표적으로는 아르곤), 산소, 또는, 희가스와 산소의 혼합 가스를 사용하여도 좋다. 또는, 기판을 가열하면서 퇴적을 수행하여도 좋다.
또한, 스퍼터링 가스의 순도를 높일 필요도 있다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스 또는 희가스는, 노점이 -60℃ 이하, 바람직하게는 -100℃ 이하를 가지도록 고순도화된 가스이다. 고순도화된 스퍼터링 가스를 사용함으로써, 산화물(230 및 430)에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
스퍼터링법으로 산화물(230 및 430)을 형성하는 경우, 스퍼터링 장치의 퇴적 체임버 내의 수분을 가능한 한 제거하는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump) 등의 흡착식 진공 배기 펌프를 사용하여, 퇴적 체임버를 고진공 상태(약 5×10-7Pa 내지 1×10-4Pa)가 되도록 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 모드에서의 퇴적 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압은 1×10-4Pa 이하가 바람직하고, 5×10-5Pa 이하가 더 바람직하다.
본 실시형태에서는, 산화막(230A)을 스퍼터링법에 의하여 형성한다. 스퍼터링 가스로서 산소, 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스 내의 산소의 비율을 높이면, 형성되는 산화막 내의 과잉 산소의 양을 증가시킬 수 있다.
산화막(230B)의 형성 시에, 스퍼터링 가스에 함유되는 산소의 일부가 절연체(224, 222, 및 216)에 공급되는 경우가 있다. 스퍼터링 가스에 함유되는 산소량이 증가될수록, 절연체(224, 222, 및 216)에 공급되는 산소량도 증가된다. 따라서, 절연체(224, 222, 및 216)에 과잉 산소 영역을 형성할 수 있다. 또한, 절연체(224, 222, 및 216)에 공급된 산소의 일부는, 절연체(224, 222, 및 216) 내에 남은 수소와 반응하여 물을 생성하고, 물은 나중의 가열 처리에 의하여 절연체(224, 222, 및 216)로부터 방출된다. 이로써, 절연체(224, 222, 및 216) 내의 수소 농도를 저감할 수 있다.
스퍼터링 가스 내의 산소의 비율은 70% 이상이 바람직하고, 80% 이상이 더 바람직하고, 100%가 더욱 바람직하다. 산화막(230A)에 과잉 산소를 함유하는 산화물을 사용하면, 나중의 가열 처리에 의하여 산화물(230b)에 산소를 공급할 수 있다.
다음으로, 산화막(230B)을 스퍼터링법에 의하여 형성한다. 이때, 스퍼터링 가스 내의 산소의 비율이 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하이면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 포함한 트랜지스터는 비교적 높은 전계 효과 이동도를 가질 수 있다.
또한 산화막(230B)으로서 산소 결핍형 산화물 반도체를 사용하는 경우, 산화막(230A)으로서 과잉 산소를 함유하는 산화막을 사용하는 것이 바람직하다. 산화막(230B)의 형성 후에 산소 도핑 처리를 수행하여도 좋다.
산화막(230A 및 230B)의 형성 후에, 가열 처리를 수행하는 것이 바람직하다. 가열 처리의 자세한 조건에 대해서는 이하에서 설명한다. 본 실시형태에서는, 400℃의 산소 가스 분위기에서, 1시간 가열 처리를 수행한다. 이에 의하여, 산화막(230A 및 230B) 내에 산소가 도입된다. 더 바람직하게는, 산소 가스 분위기에서 수행되는 가열 처리 전에, 400℃의 질소 가스 분위기에서, 1시간 가열 처리를 수행한다. 먼저 질소 가스 분위기에서 가열 처리를 수행함으로써, 산화막(230A 및 230B)에 함유되는 물 또는 수소 등의 불순물이 방출되어 산화막(230A 및 230B) 내의 불순물 농도를 저감할 수 있다.
다음으로, 도전막(240A)을 형성한다. 본 실시형태에서는, 도전막(240A)으로서 질화 탄탈럼을 스퍼터링법에 의하여 형성한다. 질화 탄탈럼은 내산화성이 높기 때문에, 나중의 단계에서 가열 처리를 수행하는 경우에 사용하는 것이 바람직하다.
또한, 도전막(240A)이 산화막(230B)과 접하면, 산화막(230B)의 상면에 불순물 원소가 도입될 수 있다. 산화막(230B)으로의 불순물 원소의 도입에 의하여, 트랜지스터(200)의 문턱 전압을 변화시킬 수 있다. 도전막(240A)을 형성하기 전에, 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 불순물 원소를 함유하는 가스를 사용한 플라스마 처리 등에 의하여 불순물 원소를 도입하여도 좋다. 또는, 도전막(240A)의 형성 후에, 이온 주입법 등에 의하여 불순물 원소를 도입하여도 좋다.
다음으로, 막(245A)을 형성한다. 본 실시형태에서는, 막(245A)으로서 ALD법에 의하여 산화 알루미늄막을 형성한다. 크랙 또는 핀홀 등의 결함이 저감되거나 또는 균일한 두께를 가지는, 치밀한 막을 ALD법에 의하여 형성할 수 있다.
도전막(247A)은 나중의 단계에서 도전체(240a) 및 도전체(240b)를 형성하기 위한 하드 마스크로서 기능한다. 본 실시형태에서는, 도전막(247A)으로서 질화 탄탈럼을 사용한다.
다음으로, 포토리소그래피법에 의하여 막(245A) 및 도전막(247A)을 가공함으로써 막(245B) 및 도전막(247B)을 형성한다(도 9의 (A) 내지 (E) 참조). 막(245B) 및 도전막(247B)에 개구가 형성된다.
또한, 개구를 형성할 때, 막(245B) 및 도전막(247B)의 개구 측의 측면은 각각, 도전막(240A)의 상면에 대하여 테이퍼각을 가지는 것이 바람직하다. 또한 각도는 30° 이상 90° 이하, 바람직하게는 45° 이상 80° 이하로 한다. 개구의 형성은 최소 가공 치수를 사용하여 수행하는 것이 바람직하다. 즉, 막(245B)은 폭이 최소 가공 치수의 개구를 가진다.
다음으로, 막(245B) 및 도전막(247B) 위에, 포토리소그래피법에 의하여 레지스트 마스크(290)를 형성한다(도 10의 (A) 내지 (E) 참조).
레지스트 마스크(290)를 마스크로서 사용하여, 도전막(240A), 막(245B), 및 도전막(247B)의 일부를 선택적으로 제거하여, 도전막(240A), 막(245B), 및 도전막(247B)을 섬 형상으로 가공한다. 이때, 도전막(240A)을 도전막(240B)으로 가공하고, 막(245B)을 층(245a) 및 층(245b)으로 가공하고, 도전막(247B)을 도전체(247a) 및 도전체(247b)로 가공한다. 또한, 막(245B)을 최소 크기로 개구하면, 층(245a) 및 층(245b) 사이의 거리는 최소 가공 치수가 된다.
다음으로 도전막(240B)을 마스크로서 사용하여 산화막(230A 및 230B)의 일부를 선택적으로 제거한다(도 11의 (A) 내지 (E) 참조). 이때, 절연체(224)의 일부도 제거되는 경우가 있다. 그 다음, 레지스트 마스크를 제거함으로써, 섬 형상의 산화물(230a 및 230b), 섬 형상의 도전막(240B), 섬 형상의 층(245a 및 245b), 및 섬 형상의 도전체(247a 및 247b)의 적층 구조를 형성할 수 있다.
또한, 산화막(230A 및 230B), 도전막(240A), 및 막(245A)의 제거는, 드라이 에칭법 또는 웨트 에칭법 등에 의하여 수행할 수 있다. 드라이 에칭법과 웨트 에칭법의 양쪽을 사용하여도 좋다.
이어서, 층(245a 및 245b) 및 도전체(247a 및 247b)를 마스크로서 사용하여, 드라이 에칭법에 의하여 도전막(240B)의 일부를 선택적으로 제거한다. 상기 에칭 공정에 의하여, 도전막(240B)을 도전체(240a)와 도전체(240b)로 분리한다(도 12의 (A) 내지 (E) 참조).
드라이 에칭용 가스로서, 예를 들어, C4F6 가스, C2F6 가스, C4F8 가스, CF4 가스, SF6 가스, 또는 CHF3 가스 등 중 임의의 것을 단독 또는 조합하여 사용할 수 있다. 또는 상술한 가스 중 임의의 것에 산소 가스, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가할 수 있다. 특히 플라스마에 의하여 유기물이 생성될 수 있는 가스를 사용하는 것이 바람직하다. 예를 들어, 헬륨 가스, 아르곤 가스, 또는 수소 가스 등을 적절히 첨가함으로써 C4F6 가스, C4F8 가스, 또는 CHF3 가스를 사용하는 것이 바람직하다.
여기서, 도전체(247a 및 247b)는 하드 마스크로서 기능하고, 에칭의 진행에 따라 도전체(247a 및 247b)도 제거된다.
유기물을 생성할 수 있는 가스를 사용하여, 층(245a 및 245b) 및 도전체(247a 및 247b)의 측면에 유기물을 부착시키면서 도전막(240B)을 에칭함으로써, 도전체(240a), 도전체(240b), 및 산화물(230c)에 이 순서대로 접하는 측면을 테이퍼 형상으로 할 수 있다.
도전체(240a 및 240b)는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하기 때문에, 서로 대향하는 도전체들(240a 및 240b) 사이의 길이는, 트랜지스터의 채널 길이라고 할 수 있다. 즉, 막(245B)을 최소 크기로 개구하면, 층들(245a 및 245b) 사이의 거리는 최소 가공 치수이기 때문에, 최소 가공 치수보다 작은 게이트선 폭 및 채널 길이로 할 수 있다.
막(245B)의 개구 측면의 각도는, 도전막(240B)의 에칭 속도와, 층(245a 및 245b)의 측면에 부착되는 유기물의 퇴적 속도의 비율에 따라 제어할 수 있다. 예를 들어, 에칭 속도와 유기물의 퇴적 속도의 비율이 1이면 각도는 45°이다.
에칭 속도와 유기물의 퇴적 속도의 비율은 에칭에 사용하는 가스에 따라, 적절히 에칭 조건을 설정함으로써 결정된다. 예를 들어 C4F8 가스와 아르곤 가스의 혼합 가스를 사용하고 에칭 장치의 고주파 전력 및 에칭 압력을 제어함으로써 에칭 속도와 유기물의 퇴적 속도의 비를 제어할 수 있다.
드라이 에칭법에 의하여 도전체(240a 및 240b)를 형성하는 경우에는, 산화물(230b)의 노출된 부분에 에칭 가스의 잔류 성분 등의 불순물이 부착되는 경우가 있다. 예를 들어, 에칭 가스로서 염소계 가스를 사용하면, 염소 등이 부착되는 경우가 있다. 또한, 에칭 가스로서 탄화수소계 가스를 사용하면, 탄소 및 수소 등이 부착되는 경우가 있다. 산화물(230b)의 노출된 표면에 부착된 불순물을 저감시키는 것이 바람직하다. 상기 불순물 원소는, 플루오린화 수소산을 사용한 세정 처리, 오존을 사용한 세정 처리, 또는 자외선을 사용한 세정 처리 등으로 저감될 수 있다. 또한, 복수의 세정 처리를 조합하여도 좋다.
산화성 가스를 사용한 플라스마 처리를 수행하여도 좋다. 예를 들어, 아산화질소 가스를 사용한 플라스마 처리를 수행한다. 플라스마 처리에 의하여, 산화물(230b) 내의 플루오린 농도를 낮출 수 있다. 또한, 플라스마 처리는 시료 표면의 유기물을 제거하는 데 효과적이다.
노출된 산화물(230b)에 대하여, 산소 도핑 처리를 수행하여도 좋다. 또한, 후술하는 가열 처리를 수행하여도 좋다.
층(245a 및 245b)을 마스크로서 사용하여 가공을 수행할 때, 절연체(224)에 대한 도전막(240B)의 에칭 선택비가 비교적 높은 에칭 가스를 사용할 수 있다. 따라서, 절연체(224)의 두께가 얇은 경우에도, 절연체 아래에 위치하는 배선층의 오버 에칭을 방지할 수 있다. 또한, 절연체(224)의 두께를 얇게 할 때, 도전체(205)로부터 전압이 효율적으로 인가되기 때문에, 소비전력이 낮은 트랜지스터를 제공할 수 있다.
다음으로, 산화물(230a 및 230b)에 함유되는 물 또는 수소 등의 불순물을 더 저감하고, 산화물(230a) 및 산화물(230b)을 고순도화하기 위하여 가열 처리를 수행하는 것이 바람직하다.
가열 처리 전에, 산화성 가스를 사용한 플라스마 처리를 수행하여도 좋다. 예를 들어, 아산화질소 가스를 사용한 플라스마 처리를 수행한다. 플라스마 처리에 의하여, 노출된 절연층 내의 플루오린 농도를 낮출 수 있다. 또한, 플라스마 처리는 시료 표면의 유기물을 제거하는 데 효과적이다.
예를 들어, 질소 또는 희가스 등의 불활성 분위기, 산화성 가스 분위기, 또는 초건조 공기 분위기(CRDS(cavity ring down laser spectroscopy) 시스템의 노점계에 의하여 측정한 경우에, 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하)하에서 가열 처리를 수행한다. 또한, 산화성 가스 분위기란, 산소, 오존, 또는 산화 질소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 불활성 가스 분위기란, 산화성 가스가 10ppm 미만 함유되고, 질소 또는 희가스로 충전된 분위기를 말한다. 가열 처리 시의 압력은 특별히 한정되지 않지만, 가열 처리는 감압하에서 수행하는 것이 바람직하다.
가열 처리에 의하여, 불순물의 방출과 동시에 절연체(224)에 함유되는 산소를 산화물(230a 및 230b) 내로 확산시켜 그들 내의 산소 결손을 저감할 수 있다. 또한, 불활성 가스 분위기에서 가열 처리를 수행한 후에, 이탈된 산소를 보충하기 위하여, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 함유하는 분위기에서 다른 가열 처리를 수행하는 식으로 가열 처리를 수행하여도 좋다. 가열 처리는 산화물(230a 및 230b)의 형성 후라면 언제 수행하여도 좋다.
가열 처리는, 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하로 수행하면 좋다. 처리 시간은 24시간 이하이다. 24시간을 넘는 가열 처리는 생산성이 저하되기하기 때문에 바람직하지 않다. 또한, Cu 등의 가열할 때 확산되기 쉬운 금속을 도전체에 사용하는 경우, 가열 온도를 410℃ 이하, 바람직하게는 400℃ 이하로 하면 좋다.
본 실시형태에서는, 400℃의 질소 가스 분위기 중에서, 1시간 가열 처리를 수행한 후 400℃의 산소 가스 분위기에서, 1시간 가열 처리를 수행한다. 먼저 질소 가스 분위기 중에서 가열 처리를 수행함으로써, 산화물(230a 및 230b)에 함유되는 물 또는 수소 등의 불순물이 방출되어, 산화물(230a 및 230b) 내의 불순물 농도가 저감된다. 이어서 산소 가스 분위기에서 가열 처리를 수행함으로써, 산화물(230a 및 230b) 내에 산소가 도입된다.
가열 처리 시, 도전막(240B)의 윗면의 일부가 층(245a 및 245b)로 덮여 있기 때문에 윗면으로부터 일어나는 산화를 방지할 수 있다.
다음으로, 포토리소그래피법에 의하여, 절연체(220, 222, 및 224)에 개구를 형성한다. 또한, 개구는 도전체(405c 및 407c) 위에 형성된다(도 13의 (A) 내지 (E) 참조).
다음으로, 산화물(230c 및 430)이 되는 산화막(230C)을 형성한다. 본 실시형태에서는, 산화막(230A)과 같이, 산화막(230C)에 과잉 산소를 많이 함유하는 산화물을 사용한다. 산화막(230C)에 과잉 산소를 함유하는 산화물을 사용하면, 이후의 가열 처리에 의하여 산화물(230b)에 산소를 공급할 수 있다.
산화물(230a)처럼, 산화막(230C)의 형성 시에, 스퍼터링 가스에 함유되는 산소의 일부가 절연체(224, 222, 및 216)에 공급되어, 과잉 산소 영역을 형성하는 경우가 있다. 또한, 절연체(224, 222, 및 216)에 공급된 산소의 일부는, 절연체(224, 222, 및 216) 내에 남은 수소와 반응하여 물을 생성하고, 물은 나중의 가열 처리에 의하여 절연체(224, 222, 및 216)로부터 방출된다. 이로써, 절연체(224, 222, 및 216) 내의 수소 농도를 저감할 수 있다.
또한, 산화막(230C)을 형성한 후에, 산소 도핑 처리 및 가열 처리 중 한쪽, 또는 양쪽을 수행하여도 좋다. 가열 처리에 의하여, 산화물(230a 및 230c)에 함유되는 산소를 산화물(230b)에 공급할 수 있다. 산화물(230b)에 산소를 공급하면, 산화물(230b) 내의 산소 결손을 저감시킬 수 있다. 따라서, 산화물(230b)로서 산소 결핍형 산화물 반도체를 사용하는 경우, 과잉 산소를 함유하는 산화물을 산화물(230c)로서 사용하는 것이 바람직하다.
산화막(230C)의 일부는, 산화물(230b)의 채널 형성 영역과 접한다. 또한, 산화물(230b)의 채널 형성 영역의 상면 및 측면은 산화막(230C)으로 덮여 있다. 이와 같이, 산화물(230b)을 산화물(230a)과 산화막(230C)으로 둘러쌀 수 있다. 산화물(230b)을 산화물(230a)과 산화막(230C)으로 둘러쌈으로써, 나중의 단계에서 일어나는 불순물의 산화물(230b)로의 확산을 억제할 수 있다.
다음으로, 산화막(230C) 위에 절연막(250A)을 형성한다(도 14의 (A) 내지 (E) 참조). 본 실시형태에서는, 절연막(250A)으로서 CVD법에 의하여 산화질화 실리콘을 형성한다. 절연막(250A)은 과잉 산소를 함유하는 절연층인 것이 바람직하다. 절연막(250A)에 산소 도핑 처리를 실시하여도 좋다. 또한, 절연막(250A)의 형성 후에, 가열 처리를 수행하여도 좋다.
다음으로, 도전막(260A), 도전막(260B), 및 도전막(260C)을 이 순서대로 형성한다(도 15의 (A) 내지 (E) 참조). 본 실시형태에서는, 도전막(260A)으로서 스퍼터링법에 의하여 형성한 금속 산화물을 사용하고, 도전막(260B)으로서 질화 타이타늄을 사용하고, 도전막(260C)으로서 텅스텐을 사용한다. 스퍼터링법에 의하여 형성된 도전막(260A)에 의하여 절연체(250)에 산소를 첨가할 수 있고 절연체(250)를 산소 과잉 상태로 할 수 있다. 이로써, 절연체(250)로부터 산화물(230b)에 효과적으로 산소를 공급할 수 있다.
다음으로, 포토리소그래피법에 의하여, 절연막(250A) 및 도전막(260A 내지 260C)의 일부를 선택적으로 제거하여, 절연체(250), 절연체(450), 도전체(260a), 도전체(260b), 도전체(260c), 도전체(460a), 도전체(460b), 및 도전체(460c)를 형성한다(도 16의 (A) 내지 (E) 참조).
다음으로, 나중의 단계에서 층(270) 및 층(470)으로 가공되는 막을 형성한다. 상기 막은, 게이트 캡으로서 기능하고, 본 실시형태에서는 ALD법에 의하여 형성된 산화 알루미늄을 사용하여 형성된다.
다음 단계는 도 2 및 도 3의 흐름도에 대응한다. 도 2의 단계 및 도 3의 단계는 주로 절연체(272 및 274)의 형성 및 절연체(282 및 284)의 형성에 각각 관한 것이다. 상술한 바와 같이, 트랜지스터(200 및 400)에 안정된 전기 특성 및 양호한 신뢰성을 제공하기 위하여, 절연체(212, 214, 272, 274, 282, 및 284)에 함유된 산소를 외부로 산소를 확산시키지 않고 상기 산소를 산화물(230 및 430)에 공급하고, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(200 및 400)에 들어가는 것을 방지하는 것이 중요하다. 도 2 및 도 3의 흐름도는, 왼쪽에 단계들, 오른쪽에 수소 또는 물 등의 불순물 및 산소의 거동에 관한 단계의 효과를 나타내고 있다.
다음으로, 게이트 캡으로서 기능하는 막의 일부는 포토리소그래피법에 의하여 선택적으로 제거되어, 층(270 및 470)이 형성된다. 이 단계는 도 2의 흐름도의 단계 S01에 대응한다. 이와 같이 하여 도전체(260) 위에 층(270)을 형성함으로써, 주위의 과잉 산소가 도전체(260)의 산화에 사용되는 것을 방지할 수 있다.
층(270 및 470)을 드라이 에칭법 또는 웨트 에칭 등에 의하여 에칭할 수 있다. 본 실시형태에서는, 층(270 및 470)은 드라이 에칭법에 의하여 형성된다. 이때, 산화막(230C)의 일부가 제거될 수 있는 경우가 있지만, 산화막(230C)의 잔여물이 산화물(230a 및 230b) 등의 측면에 형성되기 쉽다.
다음으로, 마스크로서 층(270 및 470)을 사용하여 산화막(230C)을 에칭한다(도 17의 (A) 내지 (E) 참조). 이 단계는 도 2의 흐름도의 단계 S02에 대응한다. 이 단계의 에칭 처리는 웨트 에칭 등으로 수행되고, 본 실시형태에서는, 인산을 사용한 웨트 에칭을 수행한다. 이 처리에 의하여, 섬 형상의 산화물(230c) 및 섬 형상의 산화물(430)이 형성된다. 산화막(230C)의 일부가 잔여물로서 남아 있는 경우에도, 잔여물을 제거하여 산화물(230b)의 측면을 노출시킬 수 있다.
다음으로, 가열 처리를 수행하는 것이 바람직하다. 이 단계는 도 2의 흐름도의 단계 S03에 대응한다. 가열 처리에 대해서는 상기의 기재를 참조할 수 있다. 본 실시형태에서는, 질소 가스 분위기 중에서 400℃, 1시간의 가열 처리를 수행한 후 산소 가스 분위기 중에서 400℃, 1시간의 가열 처리를 수행한다. 먼저 질소 가스 분위기에서 가열 처리를 수행함으로써, 산화물(230)에 함유되는 물 또는 수소 등의 불순물이 방출되어 산화물(230) 내의 불순물 농도를 저감된다. 이어서 산소 분위기에서 가열 처리를 수행함으로써, 산화물(230) 내에 산소가 도입된다.
다음으로, 복수의 체임버를 포함하는 퇴적 장치에 기판을 반입하고, 상기 퇴적 장치의 체임버에서 가열 처리를 수행한다. 이 단계는 도 2의 흐름도의 단계 S04에 대응한다. 이 가열 처리의 가열 분위기 등은 상술한 가열 처리의 조건을 참조할 수 있다. 예를 들어, 이 가열 처리는, 산소 분위기하에서 수행하는 것이 바람직하고, 체임버의 압력을 1.0×10-8Pa 이상 1000Pa 이하, 바람직하게는 1.0×10-8Pa 이상 100Pa 이하, 더 바람직하게는 1.0×10-8Pa 이상 10Pa 이하, 더욱 바람직하게는 1.0×10-8Pa 이상 1Pa 이하로 한다. 가열 온도는, 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 450℃ 이하이어도 좋다. 또는, Cu 등의 가열할 때 확산되기 쉬운 금속을 도전체에 사용하는 경우, 410℃ 이하, 바람직하게는 400℃ 이하로 설정하여도 좋다. 또한, 가열 온도는 나중에 설명하는 절연체(272)의 형성 시의 기판 온도보다 높은 것이 바람직하다.
본 실시형태에서는, 산소 분위기하에서 기판 온도를 400℃로 하고, 5분 정도 가열 처리를 수행한다. 이 처리에 의하여, 절연체(272)가 형성되기 전에 흡착수 등의 수분을 제거할 수 있다. 특히, 산소 분위기하에서, 산화물(230)에 산소 결손을 형성하지 않고 가열 처리를 수행할 수 있다.
다음으로, 상술한 퇴적 장치의, 가열 처리를 수행한 체임버와 상이한 체임버에서 스퍼터링법에 의하여 절연체(272)를 형성한다(도 18의 (A) 내지 (E) 참조). 이 단계는 도 2의 흐름도의 단계 S05에 대응한다. 절연체(272)의 형성은 외기에 노출시키지 않고 단계 S04의 가열 처리 후에 연속적으로 수행된다. 본 실시형태에서는, 절연체(272)의 두께는 5nm 이상 100nm 이하, 바람직하게는 5nm 이상 20nm 이하, 더 바람직하게는 5nm 이상 10nm 이하 정도이다.
절연체(272)는 산소를 함유하는 분위기하에서 스퍼터링법에 의하여 형성하는 것이 바람직하다. 본 실시형태에서는, 절연체(272)로서, 산소를 함유하는 분위기에서 스퍼터링법에 의하여 산화 알루미늄막을 형성한다. 이에 의하여, 절연체(272)와 접하는 표면(산화물(230a 및 230b)의 측면, 및 절연체(224)의 상면 등) 및 근방에 산소를 첨가하여, 절연체(272)를 산소 과잉 상태로 할 수 있다. 여기서, 산소는 예를 들어 산소 라디칼로서 첨가되지만, 첨가될 때의 산소의 상태는 이에 한정되지 않는다. 산소는 산소 원자 또는 산소 이온 등으로서 첨가되어도 좋다. 나중의 단계의 가열 처리 등에 의하여 산소를 확산시켜 산화물(230b)에 효과적으로 산소를 공급할 수 있다.
절연체(272)는 기판을 가열하면서 형성되는 것이 바람직하다. 기판의 가열은 250℃ 이상 650℃ 이하, 바람직하게는 350℃ 이상 450℃ 이하에서 수행되어도 좋다. 또는, Cu 등의 가열할 때 확산되기 쉬운 금속을 도전체에 사용하는 경우에는, 온도를 410℃ 이하, 바람직하게는 400℃ 이하로 설정하여도 좋다.
단계 S04의 가열 처리에 의하여 물 또는 수소 등의 불순물을 제거하여도, 절연체(272)의 형성 전에 외기에 기판을 노출시키면, 다시 물 또는 수소 등의 불순물이 산화물(230) 등에 들어갈 수 있다. 그러나, 본 실시형태에서 설명한 바와 같이, 동일 퇴적 장치에서 대기에 노출시키지 않고 단계 S04의 가열 처리 후에 연속적으로 절연체(272)를 형성하면, 물 또는 수소 등의 불순물이 들어가지 않고, 절연체(272)로 트랜지스터(200 및 400)를 덮을 수 있다. 또한, 절연체(272)는, 단계 S04의 가열 처리에 의하여 물 또는 수소 등의 불순물이 방출됨으로써 형성된 사이트에 산소를 첨가할 때, 더 많은 산소를 함유할 수 있다. 가열 처리와 이에 이어지는 퇴적을 멀티 체임버 퇴적 장치의 상이한 체임버에서 수행하는 경우, 가열 처리에서 방출된 물 또는 수소 등의 불순물의 영향을 받지 않고 절연체(272)를 형성할 수 있다.
다음으로, 가열 처리를 수행하는 것이 바람직하다. 이 단계는 도 2의 흐름도의 단계 S06에 대응한다. 가열 처리에 대해서는 상기의 기재를 참조할 수 있다. 본 실시형태에서는, 질소 가스 분위기에서 400℃, 1시간의 가열 처리를 수행한다.
이 가열 처리에 의하여, 단계 S05 등에서 첨가되고, 트랜지스터(200)의, 절연체(224) 및 절연체(250) 등에 함유되는 산소를 확산시킬 수 있다. 그러므로, 산화물(230a 내지 230c) 내의 산소 결손을 저감할 수 있다. 트랜지스터(400)에서도, 절연체(224) 및 절연체(450) 등에 함유되는 산소를 확산시켜 산화물(430), 특히 산화물(430)의 채널 형성 영역에 공급할 수 있다. 여기서, 절연체(212, 214, 222, 및 272)가, 산소가 트랜지스터(200 및 400)의 위 및 아래로 확산되는 것을 방지할 수 있어, 산화물(230b 및 430)에 효과적으로 산소를 공급할 수 있다.
도 18의 (F)는 가열 처리를 수행하였을 때의 산화물(230b)의 측면 근방(이하, 영역(299)이라고 함)의 수소 및 물의 상태를 도시한 모식도이다. 가열 처리에 의하여, 절연체(224) 및 산화물(230a 및 230b) 등에 함유된 수소가 절연체(272)에 게터링되어, 절연체(272)의 위쪽으로부터 물로서 외부로 확산된다. 이와 같이 하여, 절연체(272) 및 산화물(230a 및 230b) 내의 수소 등의 불순물 농도를 더 저감시킬 수 있다.
절연체(272)는 물 또는 수소 등의 불순물을 투과시키기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하고, 본 실시형태에서는, 산화 알루미늄을 사용하여 형성한다. 또한, 절연체(272)를 스퍼터링법에 의하여 형성하면, 절연체(272)를 절연체(274)보다 빠른 퇴적 속도로 형성할 수 있고, 절연체들(272 및 274)의 적층막을 높은 생산성으로 두껍게 할 수 있다. 이와 같이 하여, 물 또는 수소 등 불순물에 대한 배리어성을 높은 생산성으로 향상시킬 수 있다.
또한 단계 S06의 가열 처리는, 단계 S07에서 절연체(274)를 형성한 후에 수행하여도 좋다. 또한, 단계 S05에서 기판을 가열하면서 절연체(274)를 형성한 경우, 단계 S06의 가열 처리를 생략할 수 있다.
다음으로, 절연체(272) 위에, ALD법에 의하여 절연체(274)를 형성한다(도 19의 (A) 내지 (E) 참조). 이 단계는 도 2의 흐름도의 단계 S07에 대응한다. 본 실시형태에서는, 절연체(274)의 두께는 5nm 이상 20nm 이하, 바람직하게는 5nm 이상 10nm 이하, 더 바람직하게는 5nm 이상 7nm 이하 정도이다.
절연체(274)는 물 또는 수소 등의 불순물을 투과시키기 어려운 절연성 재료를 사용하여 형성하는 것이 바람직하고, 예를 들어, 산화 알루미늄 등을 사용하여 형성하는 것이 바람직하다. 절연체(274)를 ALD법에 의하여 형성하면, 크랙 또는 핀홀 등의 형성이 억제될 수 있고, 절연체(274)를 양호한 피복성으로 형성할 수 있다. 절연체(272 및 274)는 요철 구조 위에 형성되지만, 절연체(274)를 ALD법으로 형성함으로써, 단절, 크랙, 또는 핀홀 등이 형성되지 않고, 트랜지스터(200 및 400)를 절연체(274)로 덮을 수 있다. 이로써, 물 또는 수소 등 불순물에 대한 배리어성을 눈에 띄게 향상시킬 수 있다.
상술한 바와 같이, 트랜지스터(200 및 400)이, 절연체(274 및 272)와 절연체(214 및 212) 사이에 위치하면, 대량의 산소를 외측으로 확산시키지 않고, 절연체(224), 산화물(230), 및 절연체(250) 내에 함유시킬 수 있다. 또한, 절연체(274)보다 위의 위쪽 층 및 절연체(212)보다 아래의 아래쪽 층으로부터 물 또는 수소 등의 불순물이 들어가는 것을 방지하여, 절연체(224), 산화물(230), 및 절연체(250) 내의 불순물 농도를 낮출 수 있다.
이와 같이 하여, 트랜지스터(200)의 활성층으로서 기능하는 산화물(230b) 내의 산소 결손을 저감시키고, 물 또는 수소 등의 불순물 농도를 저감시킴으로써, 트랜지스터(200)의 전기 특성을 안정시키고, 신뢰성을 향상시킬 수 있다.
이어서, 절연체(274) 위에 절연체(280)를 형성한다. 이 단계는 도 3의 흐름도의 단계 S11에 대응한다. 본 실시형태에서는, 절연체(280)로서 플라스마 CVD법에 의하여 형성된 질화 실리콘막을 사용한다.
다음으로, CMP 처리를 수행하여 절연체(280)의 표면의 요철을 저감한다(도 20의 (A) 내지 (E) 참조). 이 단계는 도 3의 흐름도의 단계 S12에 대응한다.
이어서, 절연체(216, 220, 222, 224, 272, 274, 및 280)에서, 개구(480)를 절연체(214)에 도달되도록 형성한다(도 21의 (A) 내지 (E) 참조). 이 단계는 도 3의 흐름도의 단계 S13에 대응한다. 또한 W1-W2 방향으로 연장된 개구(480)의 일부가 도 22의 (A)에 도시되었지만, 개구(480)는 트랜지스터(200 및 400)를 둘러싸도록 형성된다.
여기서, 개구(480)는 반도체 장치(1000)를 잘라내는 다이싱 라인 또는 스크라이브 라인의 내측에 제공하는 것이 바람직하다. 이와 같이, 반도체 장치(1000)를 잘라내는 경우에도, 절연체(280), 절연체(224), 및 절연체(216) 등의 측면이 나중의 단계에서 형성되는 절연체(282 및 284)로 계속 밀봉되므로, 절연체로부터 물 또는 수소 등의 불순물이 트랜지스터(200 및 400)로 확산되는 것을 방지할 수 있다. 또한, 다이싱 라인 또는 스크라이브 라인의 내측에 개구(480)로 둘러싸인 복수의 영역을 제공하고, 복수의 반도체 장치를 별도로 절연체(282 및 284)로 밀봉하여도 좋다.
다음으로, 단계 S04처럼, 복수의 체임버를 포함하는 퇴적 장치에 기판을 반입하고, 상기 퇴적 장치의 체임버에서 가열 처리를 수행한다. 이 단계는 도 3의 흐름도의 단계 S14에 대응한다. 이 처리에 의하여, 절연체(282)가 형성되기 전에 흡착수 등의 수분을 제거할 수 있다.
다음으로, 단계 S05처럼, 상술한 퇴적 장치의, 가열 처리를 수행한 체임버와 상이한 체임버에서 스퍼터링법에 의하여 절연체(282)를 형성한다. 이 단계는 도 3의 흐름도의 단계 S15에 대응한다. 절연체(282)의 형성은 외기에 노출시키지 않고 단계 S14의 가열 처리 후에 연속적으로 수행된다.
절연체(282)는 개구(480)에서 절연체(214)의 상면과 접하여 형성된다. 이로써, 트랜지스터(200 및 400)를 기판의 세로 방향뿐만 아니라, 가로 방향으로도 절연체(282)로 둘러싸고 밀봉할 수 있다. 이에 의하여, 절연체(282)의 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200 및 400)로 확산되는 것을 방지할 수 있다.
본 실시형태에서 설명한 바와 같이, 대기에 노출시키지 않고 동일 퇴적 장치에서 단계 S14의 가열 처리 후에 연속적으로 절연체(282)를 형성하면, 물 또는 수소 등의 불순물이 들어가지 않고, 절연체(282)로 트랜지스터(200 및 400)를 덮을 수 있다. 또한, 단계 S14의 가열 처리에서 물 또는 수소 등의 불순물이 방출됨으로써 형성된 사이트에 산소를 첨가함으로써, 절연체(282)는 더 많은 산소를 함유할 수 있다. 가열 처리와 절연체(282)의 형성은 멀티 체임버 퇴적 장치의 상이한 체임버에서 수행되고, 가열 처리에서 방출된 물 또는 수소 등의 불순물의 영향을 받지 않고 절연체(282)를 형성할 수 있다.
다음으로, 단계 S06처럼, 가열 처리를 수행하는 것이 바람직하다. 이 단계는 도 3의 흐름도의 단계 S16에 대응한다. 단계 S06처럼, 가열 처리에 의하여, 절연체(280) 등에 함유되는 수소를 절연체(282)에 게터링하고, 절연체(282)의 위쪽으로부터 물로서 외부로 확산시킬 수 있다. 이와 같이 하여, 절연체(280)에 함유된 수소 등의 불순물 농도를 저감시킬 수 있다. 또한 단계 S16의 가열 처리는 단계 S17에서 절연체(284)를 형성한 후에 수행하여도 좋다. 또한, 단계 S15에서 기판을 가열하면서 형성되는 경우, 단계 S16의 가열 처리를 생략할 수 있다.
다음으로, 절연체(282) 위에 ALD법에 의하여 절연체(284)를 형성한다(도 22의 (A) 내지 (E) 참조). 이 단계는 도 3의 흐름도의 단계 S17에 대응한다.
절연체(284)는, 물 또는 수소 등의 불순물을 투과시키기 어려운 절연성 재료를 사용하여 형성되는 것이 바람직하고, 예를 들어, 산화 알루미늄 등을 사용하여 형성되는 것이 바람직하다. 절연체(284)를 ALD법에 의하여 형성하면, 크랙 또는 핀홀 등의 형성이 억제될 수 있고, 절연체(284)를 양호한 피복성으로 형성할 수 있다. 절연체(284)를 ALD법으로 형성하면, 개구(480)에서도 단절 없이 형성할 수 있기 때문에, 불순물에 대한 배리어성을 더 향상시킬 수 있다.
상술한 단계를 거쳐, 트랜지스터(200), 트랜지스터(400), 및 반도체 장치(1000)가 형성된다. 상술한 제작 방법에 의하여, 구조가 상이한 트랜지스터(200)와 트랜지스터(400)를 동일 기판 위에, 실질적으로 같은 공정을 거쳐 제공할 수 있다. 또한, 상술한 제작 방법에 따르면, 예를 들어, 트랜지스터(200)를 제작한 후에 반드시 트랜지스터(400)를 제작할 필요는 없기 때문에 반도체 장치의 생산성을 높일 수 있다.
트랜지스터(200)에서는 산화물(230a 및 230c)에 접하는 산화물(230b)에 채널이 형성된다. 트랜지스터(400)에서는 절연체(224 및 450)에 접하는 산화물(430)에 채널이 형성된다. 그러므로, 트랜지스터(400)는 트랜지스터(200)에 비하여 계면 산란의 영향을 받기 쉽다. 본 실시형태의 산화물(430)의 전자 친화력은 산화물(230b)의 전자 친화력보다 작다. 따라서, 트랜지스터(400)는 트랜지스터(200)보다 큰 V th, 그리고 작은 I cut를 가질 수 있다.
[변형예]
본 실시형태의 반도체 장치의 구조는 도 1의 (A) 내지 (E)의 구조에 한정되지 않는다. 예를 들어, 도 23의 (A) 내지 (E)의 구조를 채용하여도 좋다.
도 23의 (A) 내지 (E)의 반도체 장치(1000)는, 개구(480)가 절연체(216, 220, 222, 및 224)에 형성되고 절연체(272)가 절연체(214)의 상면과 접한다는 점에서 도 1의 (A) 내지 (E)의 반도체 장치(1000)와 상이하다. 그러므로, 트랜지스터(200 및 400)가 절연체(212, 214, 272, 및 274)에 함유된다. 이 경우, 절연체(282 및 284)를 제공하지 않아도, 절연체(216 및 224)의 측면으로부터 물 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다.
또한, 도 23의 (A) 내지 (E)의 반도체 장치(1000)는, 층(270), 절연체(250), 및 산화물(230c)이 도전체(260)의 단부를 넘어 연장되고 상기 연장 부분에서 서로 중첩되고, 층(270), 절연체(250), 및 산화물(230c)의 단부들은 실질적으로 정렬된다는 점에서 도 1의 (A) 내지 (E)의 반도체 장치(1000)와 상이하다. 이 구조에서는, 절연체(250)의 측면과 절연체(272)가 서로 접한다. 그러므로, 절연체(272)에 의하여 절연체(250)에 산소를 공급할 수 있다. 또한, 절연체(250)에 함유되는 수소 등의 불순물을 절연체(272)에 게터링하고 외부로 확산시킬 수 있다.
상술한 바와 같이, 본 발명의 일 형태는 양호한 신뢰성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 불순물 농도가 저감된 산화물 반도체를 포함하는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 산소 결손이 저감된 산화물 반도체를 포함하는 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에 기재된 구조 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는 반도체 장치의 형태에 대하여 도 24, 도 25, 및 도 26을 참조하여 설명한다.
[기억 장치 1]
도 24 내지 도 26은 본 발명의 일 형태의 반도체 장치를 사용한 기억 장치의 예를 각각 도시한 것이다.
도 24 및 도 25의 기억 장치는 각각 트랜지스터(400), 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 트랜지스터(200 및 400)는 실시형태 1에 기재된 것과 비슷하다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 작기 때문에, 기억 장치에 트랜지스터(200)를 사용함으로써, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 이와 같은 기억 장치는 리프레시 동작이 필요하지 않거나 리프레시 동작의 빈도가 매우 낮아, 기억 장치의 소비전력이 충분히 저감된다.
또한, 트랜지스터(200)의 백 게이트에 음의 전위를 공급함으로써 트랜지스터(200)의 오프 상태 전류를 더 저감할 수 있다. 이 경우, 트랜지스터(200)의 백 게이트 전압을 유지할 수 있는 구조로 함으로써, 저장된 데이터를 전원 공급 없이 오랫동안 유지할 수 있다.
트랜지스터(200)의 백 게이트 전압을 트랜지스터(400)에 의하여 제어한다. 예를 들어, 트랜지스터(400)의 톱 게이트 및 백 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 백 게이트를 서로 접속한다. 이 구조로 트랜지스터(200)의 백 게이트의 음 전위를 유지할 때, 트랜지스터(400)의 톱 게이트-소스 전압 및 백 게이트-소스 전압 각각은 0V가 된다. 상술한 실시형태에서 설명한 바와 같이, 트랜지스터(400)의 I cut는 매우 작다. 이로써, 이 구조에 의하여, 트랜지스터(200) 및 트랜지스터(400)로의 전원 공급 없이 트랜지스터(200)의 백 게이트의 음 전위를 오랫동안 유지할 수 있다. 이에 의하여, 트랜지스터(200) 및 트랜지스터(400)를 포함하는 기억 장치는 저장된 데이터를 오랫동안 유지할 수 있다.
도 24 및 도 25에서, 배선(3001)은 트랜지스터(300)의 소스에 전기적으로 접속되고, 배선(3002)은 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 배선(3003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 배선(3004)은 트랜지스터(200)의 게이트에 전기적으로 접속되고, 배선(3006)은 트랜지스터(200)의 백 게이트에 전기적으로 접속되어 있다. 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 한쪽 전극에 전기적으로 접속되어 있다, 배선(3005)은 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 배선(3007)은 트랜지스터(400)의 소스에 전기적으로 접속되고, 배선(3008)은 트랜지스터(400)의 게이트에 전기적으로 접속되고, 배선(3009)은 트랜지스터(400)의 백 게이트에 전기적으로 접속되고, 그리고 배선(3010)은 트랜지스터(400)의 드레인에 전기적으로 접속되어 있다. 배선(3006), 배선(3007), 배선(3008), 및 배선(3009)이 서로 전기적으로 접속되어 있다.
<기억 장치의 구성 1>
도 24 및 도 25의 기억 장치는, 트랜지스터(300)의 게이트의 전위가 유지될 수 있는 특징을 가지기 때문에 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 배선(3004)의 전위를 트랜지스터(200)가 온이 되는 전위로 설정하여 트랜지스터(200)를 온으로 한다. 이에 의하여 트랜지스터(300)의 게이트와 용량 소자(100)의 한쪽 전극이 서로 전기적으로 접속되는 노드 FG에 배선(3003)의 전위가 공급된다. 즉, 소정의 전하가 트랜지스터(300)의 게이트에 공급된다(기록). 여기서는, 상이한 전위 레벨을 공급하는 2종류의 전하(이하, 로 레벨 전하 및 하이 레벨 전하라고 함) 중 하나를 공급한다. 이 후, 배선(3004)의 전위를 트랜지스터(200)가 오프가 되는 전위로 설정하여 트랜지스터(200)를 오프로 한다. 이로써, 노드 FG에 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류가 낮기 때문에 노드(FG)의 전하가 오랫동안 유지된다.
다음으로, 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 배선(3005)에 공급함으로써, 노드 FG에 유지된 전하의 양에 따라 배선(3002)의 전위가 변동된다. 이는, 트랜지스터(300)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(300)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가 트랜지스터(300)의 게이트 전극에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서 외견상 문턱 전압이란, 트랜지스터(300)를 온으로 하는 데 필요한 배선(3005)의 전위를 말한다. 따라서, 배선(3005)의 전위를 V th_H와 V th_L 사이의 전위 V 0으로 설정함으로써, 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에서 노드 FG에 하이 레벨 전하가 공급되는 경우, 배선(3005)의 전위가 V 0(>V th_H)이 되면 트랜지스터(300)는 온이 된다. 기록에서 노드 FG에 로 레벨 전하가 공급되는 경우, 배선(3005)의 전위가 V 0(<V th_L)이더라도 트랜지스터(300)는 계속 오프로 유지된다. 이에 의하여, 노드 FG에 유지된 데이터를 배선(3002)의 전위를 판정함으로써 판독할 수 있다.
도 24 및 도 25에 도시된 기억 장치가 매트릭스로 배열됨으로써 메모리 셀 어레이를 형성할 수 있다.
또한 메모리 셀이 배열되는 경우에는 판독 동작 시에 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어, NOR형 메모리 셀 어레이의 경우, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 오프로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(300)가 오프가 되는 전위, 즉, V th_H보다 낮은 전위를, 데이터를 판독하지 않는 메모리 셀과 접속되는 배선(3005)에 공급한다. 또는, 예를 들어, NAND형 메모리 셀 어레이의 경우, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 온으로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드 FG에 공급되는 전하에 상관없이 트랜지스터(300)가 온이 되는 전위, 즉, V th_L보다 높은 전위를, 데이터를 판독하지 않는 메모리 셀과 접속되는 배선(3005)에 공급한다.
<기억 장치의 구성 2>
도 24 및 도 25에 도시된 기억 장치는, 반드시 트랜지스터(300)를 포함할 필요는 없다. 또한 이 경우에도, 상술한 기억 장치와 비슷한 방식으로 데이터를 기록 및 유지할 수 있다.
예를 들어, 트랜지스터(300)가 없는 기억 장치의 데이터의 판독에 대하여 설명한다. 트랜지스터(200)가 온이 되면, 플로팅 상태인 배선(3003)과 용량 소자(100)가 도통되고, 배선(3003)과 용량 소자(100) 사이에서 전하가 재분배된다. 그 결과, 배선(3003)의 전위가 변화된다. 배선(3003)의 전위의 변화량은 용량 소자(100)의 한쪽 전극의 전위(또는 용량 소자(100)에 축적된 전하)에 따라 달라진다.
예를 들어, 전하가 재분배된 후의 배선(3003)의 전위는 (C B×V B0+C×V)/(C B+C)이고, 용량 소자(100)의 한쪽 전극의 전위는 V, 용량 소자(100)의 용량은 C, 배선(3003)의 용량 성분은 C B, 전하가 재분배되기 전의 배선(3003)의 전위는 V B0이다. 따라서, 메모리 셀이, 용량 소자(100)의 한쪽 전극의 전위가 V 1 및 V 0(V 1>V 0)의 2개의 상태 중 어느 상태인 것으로 가정하면, 전위 V 1을 유지할 때의 배선(3003)의 전위(=(C B×V B0+C×V 1)/(C B+C))는 전위 V 0을 유지하는 경우의 배선(3003)의 전위(=(C B×V B0+C×V 0)/(C B+C))보다 높은 것을 알 수 있다.
그리고, 배선(3003)의 전위를 소정의 전위와 비교함으로써, 데이터를 판독할 수 있다.
이 구성을 채용하는 경우, 메모리 셀을 구동시키기 위한 구동 회로에 실리콘이 사용된 트랜지스터를 사용하여도 좋고, 트랜지스터(200)로서 산화물 반도체가 사용된 트랜지스터를 구동 회로 위에 적층하여도 좋다.
산화물 반도체를 사용하며 오프 상태 전류가 낮은 트랜지스터를 포함하면, 상술한 기억 장치는 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작이 불필요해지거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있기 때문에 기억 장치의 소비전력을 저감할 수 있다. 또한 전력이 공급되지 않는 경우(다만 전위는 고정되는 것이 바람직함)에도 저장한 데이터를 오랫동안 유지할 수 있다.
기억 장치에서는, 데이터의 기록에 높은 전압이 불필요하고 소자의 열화가 일어나기 어렵다. 예를 들어 종래의 비휘발성 메모리와 달리 플로팅 게이트로의 전자의 주입 및 플로팅 게이트로부터의 전자의 추출이 불필요하기 때문에 절연체의 열화 등의 문제가 일어나지 않는다. 즉, 종래의 비휘발성 메모리와 달리, 본 발명의 일 형태의 기억 장치는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된 기억 장치이다. 또한, 트랜지스터의 온/오프 상태에 따라 데이터가 기록되기 때문에, 고속 동작을 달성할 수 있다.
<기억 장치의 구조 1>
도 24는 본 발명의 일 형태의 기억 장치의 예에 대하여 도시한 것이다. 기억 장치는 트랜지스터(400), 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 트랜지스터(200)는 트랜지스터(300) 위에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200) 위에 제공된다.
트랜지스터(300)는 기판(311) 위에 제공되고 도전체(316), 절연체(314), 기판(311)의 일부인 반도체 영역(312), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(318a 및 318b)을 포함한다.
트랜지스터(300)는 p채널형 트랜지스터 또는 n채널형 트랜지스터의 어느 쪽이다.
채널이 형성되는, 반도체 영역(312)의 영역, 그 부근의 영역, 및 소스 및 드레인 영역으로서 기능하는 저저항 영역(318a 및 318b) 등은, 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 함유하는 것이 더 바람직하다. 또는 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 포함되어도 좋다. 결정 격자에 응력을 인가하여 격자 간격을 변화시킴으로써 유효 질량을 제어하는 실리콘이 포함되어도 좋다. 또는, 트랜지스터(300)는 GaAs 및 GaAlAs 등을 가지는 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(318a 및 318b)은, 반도체 영역(312)에 사용되는 반도체 재료에 더하여, 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소 및 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다.
또한 도전체의 일함수가 도전체의 재료에 의하여 결정됨으로써 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한, 도전체의 도전성 및 매립성을 확보하기 위하여, 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히, 내열성의 면에서 텅스텐이 바람직하다.
또한 도 24 및 도 25에 도시된 트랜지스터(300)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용하여도 좋다. 또한, 기억 장치가 <기억 장치의 구성 2>에서 설명한 구조를 가지는 경우, 트랜지스터(300)를 반드시 제공할 필요는 없다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 이 순서대로 적층된다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성될 수 있다.
절연체(322)는 절연체(322) 아래에 놓인 트랜지스터(300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능하여도 좋다. 절연체(322)의 상면은 평탄화의 수준을 높이기 위하여 CMP법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(324)는 기판(331) 또는 트랜지스터(300) 등으로부터 트랜지스터(200) 및 트랜지스터(400)가 제공되는 영역으로 수소 및 불순물이 확산되는 것을 방지하는 배리어성을 가진 막을 사용하여 형성되는 것이 바람직하다. 배리어성이란, 수소 및 물로 대표되는 불순물의 확산을 억제하는 기능을 말한다. 예를 들어, 350℃ 또는 400℃에서 배리어성을 가지는 막 내의 수소의 확산 거리가 한시간당 50nm 이하, 바람직하게는 한시간당 30nm 이하, 더 바람직하게는 한시간당 20nm 이하이다.
수소에 대한 배리어성을 가지는 막의 예로서는, CVD법에 의하여 형성한 질화 실리콘을 들 수 있다. 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 열화되는 경우가 있다. 따라서, 트랜지스터(200 및 400)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 제공하는 것이 바람직하다. 구체적으로, 수소의 확산을 억제하는 막은 수소가 방출되기 어려운 막이다.
수소의 방출량은 예를 들어, TDS에 의하여 측정할 수 있다. 예를 들어, 절연체(324)의 단위 면적당 수소 분자로 환산된 절연체(324)로부터의 수소의 방출량은 50℃에서 500℃의 범위에 있어서 TDS 분석에서 2×1015molecules/cm2 이하, 바람직하게는 1×1015molecules/cm2 이하, 더 바람직하게는 5×1014molecules/cm2 이하이다.
또한, 절연체(326)의 유전율은 절연체(324)의 유전율보다 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(324)의 비유전율은 절연체(326)의 비유전율의 0.7배 이하가 바람직하고, 절연체(326)의 비유전율의 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 매립되어 있다. 또한, 도전체(328) 및 도전체(330)는 각각 플러그 또는 배선으로서 기능한다. 또한, 후술하는 것처럼, 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한, 본 명세서 등에서는, 배선 및 배선과 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어, 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 구조 또는 적층 구조로 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 가지는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선의 저항을 저감시킬 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 24에서, 절연체(350), 절연체(352), 및 절연체(354)를 이 순서대로 적층한다. 또한, 도전체(356)가 절연체(350), 절연체(352), 및 절연체(354)에 형성된다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(356)는 도전체(328) 및 도전체(330)와 비슷한 재료를 사용하여 형성될 수 있다.
또한 예를 들어, 절연체(350)는 절연체(324)처럼, 수소에 대한 배리어성을 가지는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 수소에 대한 배리어성을 가지는 도전체가, 특히 수소에 대한 배리어성을 가지는 절연체(350)의 개구부에 형성된다. 이와 같은 구조에서, 트랜지스터(300)는 배리어층에 의하여 트랜지스터(200 및 400)로부터 분리될 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(200 및 400)로의 수소의 확산을 억제할 수 있다.
또한, 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼을 사용하는 것이 바람직하다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 지키면서 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(350)와 접하는 것이 바람직하다.
절연체(354) 위에는 절연체(358), 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 이 순서대로 적층되어 있다. 절연체(358), 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 중 임의의 것에, 산소 또는 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다.
절연체(358), 절연체(212), 및 절연체(214) 각각은 예를 들어, 기판(311) 또는 트랜지스터(300)가 제공되는 영역 등으로부터 트랜지스터(200) 및 트랜지스터(400)가 제공되는 영역으로 수소 또는 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성하는 것이 바람직하다. 그러므로, 절연체(358), 절연체(212), 및 절연체(214)는 절연체(324)와 비슷한 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 가지는 막의 예로서는, CVD법에 의하여 퇴적한 질화 실리콘을 들 수 있다. 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 열화되는 경우가 있다. 따라서, 트랜지스터(200 및 400)와 트랜지스터(300) 사이에 수소의 확산을 억제하는 막을 제공하는 것이 바람직하다. 구체적으로, 수소의 확산을 억제하는 막은 수소가 방출되기 어려운 막이다.
절연체(212) 및 절연체(214)의 각각에, 예를 들어 산화 알루미늄, 산화 하프늄, 및 산화 탄탈럼 등의 금속 산화물을, 수소에 대한 배리어성을 가지는 막으로서 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 물 또는 수소 등의 불순물의 통과를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 물 또는 수소 등의 불순물이 트랜지스터(200 및 400)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 억제할 수 있다. 따라서, 트랜지스터(200 및 400)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
또한, 절연체(210) 및 절연체(216)는 절연체(320)와 비슷한 재료를 사용하여 형성할 수 있다. 절연체에 비교적으로 유전율이 낮은 재료를 사용함에 의하여 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(216)로서 산화 실리콘막 및 산화질화 실리콘막 등을 사용할 수 있다.
절연체(358), 절연체(210), 절연체(212), 절연체(214), 도전체(218), 및 절연체(216)에 트랜지스터(200) 및 트랜지스터(400)에 포함되는 도전체(도전체(205), 도전체(405), 도전체(403), 및 도전체(407)) 등이 매립되어 있다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(218)는 도전체(328) 및 도전체(330)와 비슷한 재료를 사용하여 형성될 수 있다.
특히, 절연체(358), 절연체(212), 및 절연체(214)와 접하는 영역의 도전체(218)는 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 이와 같은 구조에서, 트랜지스터(300) 및 트랜지스터(200)는 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여, 완전히 분리할 수 있어, 트랜지스터(300)로부터 트랜지스터(200 및 400)로의 수소의 확산을 억제할 수 있다.
절연체(216) 위에 트랜지스터(200) 및 트랜지스터(400)를 제공한다. 또한 트랜지스터(200 및 400)로서, 실시형태 1에서 설명한 트랜지스터(200 및 400)를 사용하는 것이 바람직하다.
트랜지스터(200) 및 트랜지스터(400) 위에 절연체(110)를 제공한다. 절연체(110)는 절연체(320)와 비슷한 재료를 사용하여 형성할 수 있다. 절연체에 비교적으로 유전율이 낮은 재료를 사용함에 의하여 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(110)로서 산화 실리콘막 및 산화질화 실리콘막 등을 사용할 수 있다.
절연체(220), 절연체(222), 절연체(224), 절연체(272), 절연체(274), 및 절연체(110)에는 도전체(285) 등이 매립되어 있다.
또한, 도전체(285)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(285)는 도전체(328) 및 도전체(330)와 비슷한 재료를 사용하여 형성될 수 있다.
예를 들어, 도전체(285)를 적층 구조를 가지도록 형성하는 경우, 산화하기 어려운(내산화성이 높은) 도전체를 포함하는 것이 바람직하다. 특히, 과잉 산소 영역을 포함하는 절연체(224)와 접하도록 내산화성이 높은 도전체를 제공하는 것이 바람직하다. 이와 같은 구조에 의하여, 절연체(224)로부터 도전체(285)가 과잉 산소를 흡수하는 것을 억제할 수 있다. 또한, 도전체(285)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소 등 불순물에 대한 배리어성을 가지는 도전체를 과잉 산소 영역을 포함하는 절연체(224)와 접하여 제공하면, 도전체(285) 내의 불순물 및 도전체(285)의 일부의 확산, 그리고 도전체를 통한 외부로부터의 불순물의 확산을 억제할 수 있다.
절연체(110) 및 도전체(285) 위에 도전체(287) 및 용량 소자(100) 등을 제공한다. 용량 소자(100)는 도전체(112), 절연체(130), 절연체(132), 절연체(134), 및 도전체(116)를 포함한다. 도전체(112) 및 도전체(116)는 용량 소자(100)의 전극으로서 기능하고, 절연체(130), 절연체(132), 및 절연체(134)는 용량 소자(100)의 유전체로서 기능한다.
또한 도전체(287)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(112)는 용량 소자(100)의 한쪽 전극으로서 기능한다. 도전체(287) 및 도전체(112)는 동시에 형성할 수 있다.
도전체(287) 및 도전체(112)에는, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 함유하는 금속막; 및 상술한 원소 중 임의의 것을 그 성분으로서 함유하는 금속 질화막(예를 들어, 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 및 질화 텅스텐막) 등을 사용할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 및 산화 실리콘이 첨가된 인듐 주석 산화물을 사용할 수 있다.
절연체(130), 절연체(132) 및 절연체(134)는, 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 질화 하프늄 등을 사용한, 단층 구조 또는 적층 구조를 가지도록 각각 형성할 수 있다.
예를 들어, 절연체(132)에, 산화 알루미늄 등의 고유전율(high-k) 재료를 사용함으로써, 용량 소자(100)의 단위 면적당 용량을 증가시킬 수 있다. 또한, 절연체(130) 및 절연체(134)에는, 산화질화 실리콘 등의 절연 내력이 큰 재료를 사용하는 것이 바람직하다. 절연 내력이 큰 절연체 사이에 강유전체가 위치하면, 용량 소자(100)의 정전 파괴를 억제할 수 있고, 또한 용량 소자가 큰 용량을 가질 수 있다.
절연체(130), 절연체(132), 및 절연체(134)를 개재하여 도전체(112)의 상면 및 측면을 덮도록 도전체(116)를 제공한다. 도전체(112)의 측면이 절연체를 개재하여 도전체(116)로 감싸이는 구조에서, 도전체(112)의 측면에서도 용량이 형성되므로, 용량 소자의 투영 면적당 용량이 증가된다. 따라서, 기억 장치의 면적 축소, 고집적화, 및 소형화가 가능해진다.
또한, 도전체(116)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 가지는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(116)를 도전체 등의 다른 구성과 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu 또는 Al 등을 사용할 수 있다.
도전체(116) 및 절연체(134) 위에 절연체(150)를 제공한다. 절연체(150)는 절연체(320)와 비슷한 재료를 사용하여 형성할 수 있다. 절연체(150)는 아래에 놓인 층으로 인한 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
이상이 구조예에 대한 설명이다. 이 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함하는 기억 장치에 있어서, 전기 특성의 변동을 억제할 수 있고, 신뢰성을 향상시킬 수 있다. 또는, 온 상태 전류가 큰 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다. 오프 상태 전류가 작은 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 낮은 기억 장치를 제공할 수 있다.
<변형예 1>
도 25는 기억 장치의 변형예를 도시한 것이다. 도 25는 트랜지스터(300)의 구조, 및 절연체(272 및 274)의 형상 등에서 도 24와 상이하다.
도 25에 도시된 트랜지스터(300)에서, 채널이 형성되는 반도체 영역(312)(기판(311)의 일부)은 돌출부를 포함한다. 또한, 절연체(314)를 개재하여 반도체 영역(312)의 상면 및 측면을 덮도록 도전체(316)를 제공한다. 또한 도전체(316)는 일함수를 조정하기 위한 재료를 사용하여 형성하여도 좋다. 트랜지스터(300)는 반도체 기판의 돌출부를 이용하기 때문에 FIN 트랜지스터라고도 한다. 돌출부를 형성하기 위한 마스크로서 기능하는 절연막이 돌출부의 상면과 접하여 제공되어도 좋다. 돌출부가 반도체 기판의 일부를 가공함으로써 형성되는 경우를 여기서 설명하였지만, 돌출부를 가지는 반도체막은 SOI 기판을 가공함으로써 형성되어도 좋다.
상기 구조를 가지는 트랜지스터(300) 및 트랜지스터(200)를 조합하여 사용함으로써, 면적의 축소, 고집적화, 및 소형화가 가능해진다.
또한, 도 25에 도시된 바와 같이, 절연체(220) 및 절연체(222)는, 반드시 제공할 필요는 없다. 이와 같은 구조에 의하여, 생산성을 높일 수 있다.
또한, 도 25에 도시된 바와 같이, 절연체(216) 및 절연체(224)에 형성된 개구에서, 절연체(272)의 저면과 절연체(214)의 상면이 서로 접하여도 좋다.
이상이 변형예에 대한 설명이다. 이 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함하는 기억 장치에 있어서, 전기 특성의 변동을 억제할 수 있고, 신뢰성을 향상시킬 수 있다. 또한, 온 상태 전류가 큰 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다. 또한, 오프 상태 전류가 작은 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다. 또한, 소비전력이 낮은 기억 장치를 제공할 수 있다.
<변형예 2>
도 26은 본 실시형태의 변형예를 도시한 것이다. 도 26은 도 24에 도시된 각각의 기억 장치가 매트릭스로 배열된 경우의, 행의 일부를 나타낸 단면도이다.
도 26에서, 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함하는 기억 장치와, 트랜지스터(301), 트랜지스터(201), 및 용량 소자(101)를 포함하는 기억 장치가, 같은 행에 배열되어 있다.
도 26에 도시된 바와 같이, 복수의 트랜지스터(도면에서 트랜지스터(200 및 201)), 및 과잉 산소 영역을 포함하는 절연체(224)를, 절연체(212 및 214)의 적층 구조와, 절연체(282 및 284)의 적층 구조에 의하여 둘러싸여도 좋다. 이때, 트랜지스터(300 또는 301)와 용량 소자(100 또는 101)를 접속하는 관통 전극과 트랜지스터(200 또는 201) 사이에, 절연체(212 및 214) 및 절연체(282 및 284)가 적층된 구조가 형성되는 것이 바람직하다.
또한, 절연체(216, 220, 222, 224, 272, 274, 및 280)에 형성된 개구는, 실시형태 1에서 설명한 개구(480)와 동시에 형성할 수 있다.
따라서, 절연체(224) 및 트랜지스터(200 및 201)로부터 방출되는 산소가, 용량 소자(100 및 101)가 형성되는 층 또는 트랜지스터(300 및 301)가 형성되는 층으로 확산되는 것을 억제할 수 있다. 또한, 절연체(282)보다 위의 층 및 절연체(214)보다 아래의 층으로부터 트랜지스터(200 및 201)로 물 또는 수소 등의 불순물이 확산되는 것을 억제할 수 있다.
즉, 절연체(224)의 과잉 산소 영역으로부터 트랜지스터(200 및 201)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 결손을 저감시킬 수 있다. 또한, 트랜지스터(200)에서 채널이 형성되는 산화물에서, 불순물에 의하여 산소 결손이 형성되는 것을 방지할 수 있다. 따라서, 트랜지스터(200 및 201)에서 채널이 형성되는 산화물을 결함 준위의 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200 및 201)의 전기 특성의 변동을 방지하고 신뢰성을 향상시킬 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 기재하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
[실시예]
본 실시예에서, 도 1의 (A) 내지 (E)에 도시된 본 발명의 일 형태인 절연체(272 및 274)를 포함하는 트랜지스터(200)를 형성하고, 전기 특성 시험 및 신뢰성 시험을 실시하였다(시료 A 및 시료 B). 또한, 비교를 위하여, 절연체(272 및 274)를 포함하지 않는 트랜지스터를 형성하였다(시료 C).
시료 A 내지 C의 제작 공정에서, p형 실리콘 단결정 웨이퍼 위에 열 산화법에 의하여 산화 실리콘막을 400nm의 두께로 형성하였다. 또한, 산화 실리콘막 위에 CVD법에 의하여 질화 실리콘막을 50nm의 두께로 형성하였다. 다음으로, 질화 실리콘막 위에 ALD법에 의하여 제 1 산화 알루미늄막을 10nm의 두께로 형성하고, 제 1 산화 알루미늄막 위에 스퍼터링법에 의하여 제 2 산화 알루미늄막을 40nm의 두께로 형성하였다.
다음으로, 제 2 산화 알루미늄막 위에 CVD법에 의하여 제 1 산화질화 실리콘막을 160nm의 두께로 형성하고, 제 1 산화질화 실리콘막 위에 스퍼터링법에 의하여 제 1 텅스텐막을 35nm의 두께로 형성하였다. 그리고, 제 1 텅스텐막을 리소그래피법에 의하여 가공하고, 제 1 텅스텐막을 포함하는 하드 마스크를 형성하였다.
다음으로, 질화 실리콘막, 제 1 산화 알루미늄막, 제 2 산화 알루미늄막, 및 제 1 산화질화 실리콘막을 듀얼 다마신법에 의하여 가공하여, 콘택트 홀 및 배선이 되는 홈을 형성하였다. 콘택트 홀 및 홈에 스퍼터링법에 의하여 제 1 질화 탄탈럼막을 형성하고, 제 1 질화 탄탈럼막 위에 CVD법에 의하여 제 1 질화 타이타늄막 및 제 2 텅스텐막을 형성하였다. 그 후, 제 1 산화질화 실리콘막의 상면이 노출될 때까지 제 2 텅스텐막, 제 1 질화 타이타늄막, 및 제 1 질화 탄탈럼막을 제 1 CMP 처리에 의하여 연마하고, 콘택트 홀 내 및 홈에 제 2 텅스텐막, 제 1 질화 타이타늄막, 및 제 1 질화 탄탈럼막을 매립하고, 이에 의하여 플러그 전극, 배선층, 및 제 2 게이트 전극을 형성하였다.
다음으로, 제 2 게이트 절연층으로서 기능하는 제 2 산화질화 실리콘막, 산화 하프늄막, 및 제 3 산화질화 실리콘막을 이 순서대로 형성하였다. 제 2 산화질화 실리콘막을 CVD법에 의하여 10nm의 두께로 형성하였다. 산화 하프늄막을 ALD법에 의하여 20nm의 두께로 형성하였다. 제 3 산화질화 실리콘막을 CVD법에 의하여 30nm의 두께로 형성하였다.
다음으로, 제 1 산화물(S1)로서, In-Ga-Zn 산화물을 스퍼터링법에 의하여 5nm의 두께로 형성하였다. S1은 다음 조건하에서 형성되었다: In:Ga:Zn=1:3:4의 원자수비를 가지는 타깃을 사용하고, 산소 가스 유량이 45sccm이고, 압력이 0.7Pa이고, 기판 온도가 200℃이었다.
그 후, 제 2 산화물(S2)로서, S1 위에 스퍼터링법에 의하여 In-Ga-Zn 산화물을 20nm의 두께로 형성하였다. S2는 다음 조건하에서 형성되었다: In:Ga:Zn=4:2:4.1의 원자수비를 가지는 타깃을 사용하고, 아르곤 가스 유량이 40sccm이고, 산소 가스 유량이 5sccm이고, 압력이 0.7Pa이고, 기판 온도가 130℃이었다.
다음으로, 제 1 가열 처리를 수행하였다. 제 1 가열 처리로서, 질소를 함유하는 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 이어서 산소 분위기하에서 400℃에서 1시간 동안 다른 처리를 수행하였다.
다음으로, S2 위에 스퍼터링법에 의하여 제 2 질화 탄탈럼막을 30nm의 두께로 형성하였다. 그리고 제 2 질화 탄탈럼막 위에 ALD법에 의하여 제 3 산화 알루미늄막을 5nm의 두께로 형성하였다. 다음으로, 제 3 산화 알루미늄막 위에 스퍼터링법에 의하여 제 3 텅스텐막을 15nm의 두께로 형성하였다.
그 후, 채널이 형성되는 영역의 제 3 텅스텐막 및 제 3 산화 알루미늄막을 리소그래피법에 의하여 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다.
다음으로, 리소그래피법에 의하여 제 3 텅스텐막, 제 3 산화 알루미늄, 제 2 질화 탄탈럼막, S2, 및 S1의 불필요한 부분들을 이 순서대로 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다.
그리고, 채널이 형성되는 영역의 제 2 질화 탄탈럼막을 에칭하였다. 상기 에칭에는 드라이 에칭법을 사용하였다.
그리고, 제 2 가열 처리를 수행하였다. 제 2 가열 처리로서, 질소를 함유하는 분위기에서 400℃에서 30분 동안 처리를 수행하고, 이어서 산소 분위기하에서 400℃에서 30분 동안 다른 처리를 수행하였다.
다음으로, 제 3 산화물(S3)로서, In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. S3은 다음과 같이 시료에 따라 상이한 조건으로 형성하였다.
시료 A에는, 다음 조건하에서 S3을 5nm의 두께로 형성하였다: In:Ga:Zn=1:1:1의 원자수비를 가지는 타깃을 사용하고, 산소 가스 유량이 45sccm이고, 압력이 0.7Pa이고, 기판 온도가 실온이었다.
시료 B에는, 다음 조건하에서 S3을 5nm의 두께로 형성하였다: In:Ga:Zn=1:3:2의 원자수비를 가지는 타깃을 사용하고, 산소 가스 유량이 45sccm이고, 압력이 0.7Pa이고, 기판 온도가 130℃이었다.
시료 C에는, 다음 조건하에서 S3을 5nm의 두께로 형성하였다: In:Ga:Zn=1:3:2의 원자수비를 가지는 타깃을 사용하고, 산소 가스 유량이 45sccm이고, 압력이 0.7Pa이고, 기판 온도가 실온이었다.
그 후, 제 1 게이트 산화물막으로서 기능하는 제 4 산화질화 실리콘막을 CVD법에 의하여 13nm의 두께로 형성하였다.
다음으로 제 3 가열 처리를 수행하였다. 제 3 가열 처리는 질소를 함유하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, 제 4 산화물로서, In-Ga-Zn 산화물을 스퍼터링법에 의하여 10nm의 두께로 형성하였다. 제 4 산화물은 다음 조건하에서 형성하였다: In:Ga:Zn=4:2:4.1의 원자수비를 가지는 타깃을 사용하고, 산소 가스 유량이 45sccm이고, 압력이 0.7Pa이고, 기판 온도가 200℃이었다.
그리고 제 4 산화물 위에 스퍼터링법에 의하여 제 2 질화 타이타늄막을 5nm의 두께로 형성하고, 제 2 질화 타이타늄막 위에 스퍼터링법에 의하여 제 4 텅스텐막을 50nm의 두께로 형성하였다. 제 2 질화 타이타늄막과 제 4 텅스텐막은 연속적으로 형성하였다.
그리고, 제 4 가열 처리를 수행하였다. 제 4 가열 처리는 질소를 함유하는 분위기에서 400℃에서 1시간 동안 수행되었다.
다음으로, 제 4 텅스텐막, 제 2 질화 타이타늄막, 및 제 4 산화물을 리소그래피법에 의하여 이 순서대로 에칭하였다. 제 4 텅스텐막 및 제 2 질화 타이타늄막의 에칭에는 드라이 에칭법을 사용하고, 제 4 산화물에는 웨트 에칭법을 사용하였다.
다음으로, 제 4 산화질화 실리콘막의 일부 및 S3의 일부를 이 순서대로 리소그래피법에 의하여 에칭하였다. 제 4 산화질화 실리콘막 및 S3의 에칭에는 드라이 에칭법을 사용하였다.
다음으로, 제 4 산화 알루미늄막을 ALD법에 의하여 7nm의 두께로 형성하였다. 기판 온도는 250℃이었다.
다음으로, 리소그래피법에 의하여 제 4 산화 알루미늄막의 일부를 에칭하였다. 제 4 산화 알루미늄막은 드라이 에칭법에 의하여 에칭되었다.
다음으로, 시료 A 및 B에는, 다음 조건하에서 제 5 산화 알루미늄막을 스퍼터링법에 의하여 20nm의 두께로 형성하였다: 아르곤 가스 유량이 25sccm이고, 산소 가스 유량이 25sccm이고, 압력이 0.4Pa이고, 기판 온도가 250℃이었다.
다음으로, 시료 A 및 B에는, 제 6 산화 알루미늄막을 ALD법에 의하여 5nm의 두께로 형성하였다. 기판 온도는 250℃이었다.
상술한 제 5 산화 알루미늄막 및 제 6 산화 알루미늄막은 도 1의 (A) 내지 (E)의 절연체(272 및 274)에 각각 상당한다. 또한, 시료 C에는 제 5 산화 알루미늄막 및 제 6 산화 알루미늄막을 형성하지 않았다.
본 실시예에서는, 제 5 산화 알루미늄막 및 제 6 산화 알루미늄막을 각각 SP-AlOx 및 ALD-AlOx로 나타내고, SP-AlOx와 ALD-AlOx의 적층을 SP-AlOx＼ALD-AlOx로 나타낸다.
다음으로, 제 5 산화질화 실리콘막을 CVD법에 의하여 450nm의 두께로 형성하였다. 그리고, 제 2 CMP 처리를 수행하여 제 5 산화질화 실리콘막을 연마하여 제 5 산화질화 실리콘막의 표면을 평탄화하였다.
다음으로, 다음 조건하에서 제 5 산화 실리콘막 위에 스퍼터링법에 의하여 제 7 산화 알루미늄막을 40nm의 두께로 형성하였다: 아르곤 가스 유량이 25sccm이고, 산소 가스 유량이 25sccm이고, 압력이 0.4Pa이고, 기판 온도가 250℃이었다.
그리고, 제 5 가열 처리를 수행하였다. 제 5 가열 처리로서, 질소를 함유하는 분위기에서 400℃에서 1시간 동안 처리를 수행하고, 이어서 산소 분위기하에서 400℃에서 1시간 동안 다른 처리를 수행하였다.
다음으로, 제 6 산화질화 실리콘막을 CVD법에 의하여 150nm의 두께로 형성하였다.
다음으로, 제 2 텅스텐막에 도달하는 콘택트 홀, 제 4 텅스텐막에 도달하는 콘택트 홀, 및 제 2 질화 탄탈럼막에 도달하는 콘택트 홀을 리소그래피법에 의하여 형성하였다. 이어서, 제 3 질화 탄탈럼막을 스퍼터링법에 의하여 40nm의 두께로 형성하고, 제 3 질화 타이타늄막을 CVD법에 의하여 5nm의 두께로 형성하고, 그리고 제 5 텅스텐막을 CVD법에 의하여 250nm의 두께로 형성하였다.
다음으로, 제 5 텅스텐막, 제 3 질화 타이타늄막, 및 제 3 질화 탄탈럼막을 제 6 산화질화 실리콘막에 도달하도록 제 3 CMP 처리에 의하여 연마하고, 제 5 텅스텐막, 제 3 질화 타이타늄막, 및 제 3 질화 탄탈럼막이 매립된 플러그를 콘택트 홀 내에 형성하였다.
그리고, 두께 20nm의 제 1 타이타늄막, 두께 30nm의 제 4 질화 타이타늄막, 두께 100nm의 알루미늄막, 두께 5nm의 제 2 타이타늄막, 및 두께 45nm의 제 5 질화 타이타늄막을 스퍼터링법에 의하여 연속적으로 형성하였다.
다음으로, 제 1 타이타늄막, 제 4 질화 타이타늄막, 알루미늄막, 제 2 타이타늄막, 및 제 5 질화 타이타늄막을 리소그래피법에 의하여 가공하여 배선층을 형성하였다.
그 후, 감광성 폴리이미드막을 도포법에 의하여 1.6μm의 두께로 형성하고, 측정 단자(측정 패드)가 되는 감광성 폴리이미드막의 일부를 리소그래피법에 의하여 제거하였다.
마지막으로, 감광성 폴리이미드막에 대하여 300℃에서 1시간 동안 가열 처리를 실시하였다.
이와 같이 하여, 시료 A 내지 C를 형성하였다.
다음으로, 시료 A 내지 C의 전기 특성을 측정하였다. 0.1V 또는 3.3V의 소스-드레인 전압(이후 드레인 전압 V d라고 함)에서 소스-게이트 전압(이후 게이트 전압 V g라고 함)을 -3.3V에서 +3.3V까지 변화시켰을 때의 소스-드레인 전류(이후 드레인 전류 I d라고 함)의 변화를 측정하였다. 즉 I d-V g 특성을 측정하였다. 이하, 게이트 전압 V g란 제 1 게이트 전극(톱 게이트 전극)의 전압을 말한다. 본 측정에서는, 제 2 게이트 전극(백 게이트 전극)의 전압을 0V로 설정하였다. 또한, 본 측정에서는 각 시료의 면 내에서의 36개의 트랜지스터의 I d-V g 특성을 측정하였다. 도 28의 (A), (B), 및 (C)에 시료 A, 시료 B, 및 시료 C의 I d-V g 특성을 각각 나타내었다. 여기서는, V sh의 값과 편차에 대하여 시료 간에서 비교하였다.
또한 I d-V g 특성에서는, V sh를 I d가 1.0×10-12A일 때의 V g의 값으로 정의한다. 시료 A 및 시료 C보다, 시료 B의 V sh는 전체적으로 낮고 시료 B의 V sh에서의 편차가 컸다. 즉, 시료 A 및 시료 C에서, V sh는 약 -0.3V 내지 약-0.1V 사이에서 변동하고, 시료 B에서, V sh는 약-1.3V 내지 약 -0.5V 사이에서 변동하였다.
다음으로, 시료 A 내지 C에 대하여 신뢰성 시험을 수행하였다. 신뢰성 시험으로서는, +gate bias temperature(+GBT) 스트레스 시험을 수행하였다. +GBT 스트레스 시험은 트랜지스터의 신뢰성 시험에서 가장 중요한 신뢰성 시험 항목 중 하나이다.
+GBT 스트레스 시험은, 시료 온도가 125℃이고, 게이트 전위가 +3.63V이고, 드레인 전위 및 소스 전위가 각각 0V이고, 최대 12시간(43200초) 동안 스트레스를 인가하는 조건하에서 수행하였다. I d-V g 측정은 스트레스 인가의 시작으로부터, 100초 후, 300초 후, 600초 후, 1000초 후, 1800초 후, 3600초(1시간) 후, 7200초(2시간) 후, 10000초 후, 18000초(5시간) 후, 32400초 후, 43200초(12시간) 후에 125℃에서 수행하였다. 또한 본 측정에서는, 각 시료의 면 내에서 하나의 트랜지스터의 I d-V g 특성을 측정하였다. 또한 본 측정에서는, 제 2 게이트 전극의 전위는 0V로 설정하였다.
트랜지스터의 전기 특성의 변동량의 지표로서, 시간에 따른 V sh의 변화를 나타내는 ΔV sh를 사용하였다. 예를 들어, 스트레스 인가를 시작할 때의 V sh가 -0.50V이고 스트레스를 100초 동안 인가한 후의 V sh가 -0.55V이면, 스트레스를 100초 동안 인가한 후의 ΔV sh는 -0.05V이다.
도 29의 (A) 내지 (C)는 스트레스 인가를 시작할 때와 스트레스를 12시간 인가한 후의 시료 A 내지 시료 C의 I d-V g 측정 결과를 겹쳐 그린 그래프이다. 도 29의 (A), (B), 및 (C)는 시료 A, 시료 B, 및 시료 C의 결과를 각각 나타낸 것이다. 또한 도 29의 (A) 내지 (C)에서, 스트레스 인가를 시작할 때의 I d-V g 곡선을 점선으로 나타내고, 스트레스를 12시간 인가한 후의 I d-V g 곡선을 실선으로 나타내었다.
도 29의 (A) 내지 (C)의 I d-V g 측정 결과의 비교는, 도 29의 (A) 및 (B)에서 점선과 실선이 실질적으로 중첩되어 있는 것을 나타내고; 이는 스트레스를 12시간 인가한 후의 I d-V g 곡선이 스트레스 인가를 시작할 때의 I d-V g 곡선으로부터 거의 변동하지 않은 것을 가리킨다. 한편, 도 29의 (C)에서는 실선이 음의 방향으로 변동한 것이 분명하다. 구체적으로는, 시료 A의, 스트레스 인가의 시작으로부터 12시간의 스트레스 인가의 끝까지의 시간에 따른 변화인 ΔV sh는 -0.04V이고, 시료 B의 ΔV sh는 -0.05V이고, 시료 C의 ΔV sh는 -0.10V이었다. 이들의 결과에 의하여, 절연체(272 및 274)를 포함하는 시료 A 및 B 각각의 I d-V g 특성의 변동은 절연체(272 및 274)를 포함하지 않는 시료 C의 I d-V g 특성의 변동보다 작은 것을 알았다.
또한, 상술한 바와 같이, 시료 A의 S3과 시료 B의 S3 사이에서는 In, Ga, 및 Zn의 조성(원자수비)이 상이하다. 바꿔 말하면, 시료 A의 S3은 In:Ga:Zn=1:1:1의 원자수비를 가지는 타깃을 사용하여 형성한 In-Ga-Zn 산화물이고, 시료 B의 S3은 In:Ga:Zn=1:3:2의 원자수비를 가지는 타깃을 사용하여 형성한 In-Ga-Zn 산화물이다. 도 29의 (A) 및 (B)의 결과로부터, 시료 A 및 시료 B에서의 V sh의 변동의 차는 작았다.
도 30의 (A), (B), 및 (C)는 각각 시료 A, 시료 B, 및 시료 C에 +GBT 스트레스 시험을 12시간 동안 수행하였을 때의 ΔV sh의 스트레스 시간 의존성을 각각 나타낸 그래프이다.
도 30의 (A) 내지 (C)에서의 결과에 나타낸 바와 같이, 시료 A에서는, +GBT 스트레스 시험으로 인한 ΔV sh의 변동이 매우 작다(도 30의 (A)). 시료 B에서는, 시료 A에서보다 약간 변동이 크다(도 30의 (B)). 시료 C에서는, 시료 A 및 시료 B 각각보다 변동이 크다(도 30의 (C)).
12시간의 스트레스 인가 후에 시료 A에 대하여 +GBT 스트레스 시험을 계속 수행하였다. 도 31은 120시간의 스트레스를 인가하는 동안의 ΔV sh의 변동을 나타낸 것이다. 120시간의 스트레스 인가 후에도 ΔV sh가 약 -0.2V이었고, 따라서 시료 A는 양호한 신뢰성을 가진다.
상술한 +GBT 스트레스 시험의 결과는, 시료 A 및 시료 B에 대한 +GBT 스트레스 시험의 결과와 시료 C에 대한 +GBT 스트레스 시험 결과를 비교하면, 절연체(272 및 274)를 포함하는 시료 A 및 시료 B 각각의 V sh의 변동이 절연체(272 및 274)를 포함하지 않는 시료 C의 V sh의 변동보다 명확히 작으므로, 시료 A 및 시료 B는 높은 신뢰성을 가지는 것을 나타낸다.
100: 용량 소자, 101: 용량 소자, 110: 절연체, 112: 도전체, 116: 도전체, 130: 절연체, 132: 절연체, 134: 절연체, 150: 절연체, 200: 트랜지스터, 201: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 205c: 도전체, 207: 도전체, 207a: 도전체, 207b: 도전체, 207c: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230C: 산화막, 240: 도전체, 240a: 도전체, 240A: 도전막, 240b: 도전체, 240B: 도전막, 245: 층, 245a: 층, 245A: 막, 245b: 층, 245B: 막, 247a: 도전체, 247A: 도전막, 247b: 도전체, 247B: 도전막, 250: 절연체, 250A: 절연막, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260B: 도전막, 260c: 도전체, 260C: 도전막, 270: 층, 272: 절연체, 274: 절연체, 280: 절연체, 282: 절연체, 284: 절연체, 285: 도전체, 287: 도전체, 290: 레지스트 마스크, 299: 영역, 300: 트랜지스터, 301: 트랜지스터, 311: 기판, 312: 반도체 영역, 314: 절연체, 316: 도전체, 318a: 저저항 영역, 318b: 저저항 영역, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 358: 절연체, 400: 트랜지스터, 403: 도전체, 403a: 도전체, 403b: 도전체, 403c: 도전체, 405: 도전체, 405a: 도전체, 405b: 도전체, 405c: 도전체, 407: 도전체, 407a: 도전체, 407b: 도전체, 407c: 도전체, 430: 산화물, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 460c: 도전체, 470: 층, 480: 개구, 1000: 반도체 장치, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3006: 배선, 3007: 배선, 3008: 배선, 3009: 배선, 3010: 배선.
본 출원은 2016년 4월 8일에 일본 특허청에 출원된 일련 번호 2016-078507의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (16)

  1. 반도체 장치로서,
    제 1 절연체;
    상기 제 1 절연체 위의 제 2 절연체;
    상기 제 2 절연체 위의 제 1 도전체;
    상기 제 1 도전체 위의 제 3 절연체;
    상기 제 3 절연체 위의 산화물 반도체;
    각각 상기 산화물 반도체 위의 제 2 도전체 및 제 3 도전체;
    상기 산화물 반도체, 상기 제 2 도전체 및 상기 제 3 도전체 위의 제 4 절연체;
    상기 제 4 절연체 위의 제 4 도전체;
    상기 산화물 반도체, 상기 제 2 도전체, 상기 제 3 도전체, 상기 제 4 도전체, 및 상기 제 4 절연체를 덮는 제 5 절연체; 및
    상기 제 5 절연체 위의 제 6 절연체를 포함하고,
    상기 제 2 도전체와 상기 제 3 도전체는 서로 떨어져 있고,
    상기 제 4 도전체의 적어도 일부와, 상기 제 2 도전체와 상기 제 3 도전체 사이의 영역은 서로 중첩되고,
    상기 제 5 절연체는 상기 제 3 절연체의 상면 및 상기 산화물 반도체의 측면과 접하고,
    상기 제 1 절연체, 상기 제 2 절연체, 상기 제 5 절연체, 및 상기 제 6 절연체 각각은, 상기 제 3 절연체 및 상기 제 4 절연체 각각보다 수소, 물, 및 산소에 대한 투과성이 낮고,
    상기 제 1 절연체 및 상기 제 6 절연체 각각은 상기 제 2 절연체 및 상기 제 5 절연체 각각보다 두께가 얇은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체는 In, M, 및 Zn을 포함하고,
    M은 Al, Ga, Y, 및 Sn에서 선택된 원소인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 3 절연체 및 상기 제 4 절연체 각각은 Si 및 O를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 절연체, 상기 제 2 절연체, 상기 제 5 절연체, 및 상기 제 6 절연체는 Al 및 O를 포함하는, 반도체 장치.
  5. 반도체 장치로서,
    제 1 절연체;
    상기 제 1 절연체 위의 제 2 절연체;
    상기 제 2 절연체 위의 제 1 도전체;
    상기 제 1 도전체 위의 제 3 절연체;
    상기 제 3 절연체 위의 제 1 산화물;
    상기 제 1 산화물 위의 제 2 산화물;
    각각 상기 제 2 산화물 위의 제 2 도전체 및 제 3 도전체;
    상기 제 2 산화물, 상기 제 2 도전체, 및 상기 제 3 도전체 위의 제 3 산화물;
    상기 제 3 산화물 위의 제 4 절연체;
    상기 제 4 절연체 위의 제 4 도전체;
    상기 제 1 산화물, 상기 제 2 산화물, 상기 제 3 산화물, 상기 제 2 도전체, 상기 제 3 도전체, 상기 제 4 도전체, 및 상기 제 4 절연체를 덮는 제 5 절연체; 및
    상기 제 5 절연체 위의 제 6 절연체를 포함하고,
    상기 제 2 도전체와 상기 제 3 도전체는 서로 떨어져 있고,
    상기 제 3 산화물은 상기 제 3 절연체의 제 1 상면, 상기 제 1 산화물의 측면, 상기 제 2 산화물의 제 1 측면, 및 상기 제 2 산화물의 제 1 상면과 접하고,
    상기 제 4 도전체의 적어도 일부와, 상기 제 2 도전체와 상기 제 3 도전체 사이의 영역은 서로 중첩되고,
    상기 제 5 절연체는 상기 제 3 절연체의 제 2 상면 및 상기 제 2 산화물의 제 2 측면과 접하고,
    상기 제 1 절연체, 상기 제 2 절연체, 상기 제 5 절연체, 및 상기 제 6 절연체 각각은 상기 제 3 절연체 및 상기 제 4 절연체 각각보다 수소, 물, 및 산소에 대한 투과성이 낮고,
    상기 제 1 절연체 및 상기 제 6 절연체 각각은 상기 제 2 절연체 및 상기 제 5 절연체 각각보다 두께가 얇은, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 4 도전체의 상면과 접하는 제 7 절연체를 더 포함하고,
    상기 제 7 절연체는 상기 제 3 절연체 및 상기 제 4 절연체 각각보다 산소에 대한 투과성이 낮은, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 3 산화물의 단부 및 상기 제 7 절연체의 단부는 실질적으로 정렬되어 있는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 3 산화물의 단부, 상기 제 4 절연체의 단부, 및 상기 제 7 절연체의 단부는 실질적으로 정렬되어 있는, 반도체 장치.
  9. 제 5 항에 있어서,
    상기 제 6 절연체 위의 제 8 절연체;
    상기 제 8 절연체 위의 제 9 절연체; 및
    상기 제 9 절연체 위의 제 10 절연체를 더 포함하고,
    상기 제 3 절연체, 상기 제 5 절연체, 상기 제 6 절연체, 및 상기 제 8 절연체는 상기 제 2 절연체에 도달하는 개구를 가지고,
    상기 제 9 절연체는 상기 개구를 통하여 상기 제 2 절연체의 제 2 상면과 접하고,
    위에서 보았을 때, 상기 개구는 상기 제 2 산화물의 외측을 둘러싸고,
    상기 제 9 절연체 및 상기 제 10 절연체 각각은 상기 제 8 절연체보다 수소, 물, 및 산소에 대한 투과성이 낮고,
    상기 제 10 절연체는 상기 제 9 절연체보다 두께가 얇은, 반도체 장치.
  10. 제 5 항에 있어서,
    상기 제 1 산화물, 상기 제 2 산화물, 및 상기 제 3 산화물 각각은 In, M, 및 Zn을 포함하고,
    M은 Al, Ga, Y, 및 Sn에서 선택된 원소인, 반도체 장치.
  11. 제 5 항에 있어서,
    상기 제 3 절연체 및 상기 제 4 절연체 각각은 Si 및 O를 포함하는, 반도체 장치.
  12. 제 5 항에 있어서,
    상기 제 1 절연체, 상기 제 2 절연체, 상기 제 5 절연체, 및 상기 제 6 절연체 각각은 Al 및 O를 포함하는, 반도체 장치.
  13. 반도체 장치의 제작 방법으로서,
    제 1 절연체를 형성하는 단계;
    상기 제 1 절연체 위의 제 2 절연체를 형성하는 단계;
    상기 제 2 절연체 위의 제 1 도전체를 형성하는 단계;
    상기 제 1 도전체 위의 제 3 절연체를 형성하는 단계;
    상기 제 3 절연체 위의 제 1 산화물을 형성하는 단계;
    상기 제 1 산화물 위의 제 2 산화물을 형성하는 단계;
    상기 제 2 산화물 위에, 제 2 도전체와 제 3 도전체 사이에 간격을 두고 제 2 도전체와 제 3 도전체를 형성하는 단계;
    상기 제 2 산화물, 상기 제 2 도전체 및 상기 제 3 도전체 위에 있고, 상기 제 2 산화물의 상면, 상기 제 2 산화물의 측면, 상기 제 1 산화물의 측면, 및 상기 제 3 절연체의 상면과 접하는 제 3 산화물을 형성하는 단계;
    상기 제 3 산화물 위의 제 4 절연체를 형성하는 단계;
    제 4 도전체의 적어도 일부와, 상기 제 2 도전체와 상기 제 3 도전체 사이의 영역이 서로 중첩되도록 상기 제 4 절연체 위에 상기 제 4 도전체를 형성하는 단계;
    상기 제 4 도전체 및 상기 제 3 산화물 위에 제 5 절연체를 형성하는 단계;
    상기 제 5 절연체를 마스크로서 사용하여 상기 제 3 산화물의 웨트 에칭에 의하여 제 4 산화물을 형성하는 단계;
    퇴적 장치의 제 1 체임버에서 제 1 가열 처리를 수행하는 단계;
    상기 퇴적 장치의 제 2 체임버에서 가열하면서 스퍼터링법에 의하여 상기 제 5 절연체 위에 제 6 절연체를 형성하는 단계;
    질소 분위기하에서 제 2 가열 처리를 수행하는 단계; 및
    상기 제 6 절연체 위에 원자층 퇴적법에 의하여 제 7 절연체를 형성하는 단계를 포함하는, 반도체 장치의 제작 방법.
  14. 제 13 항에 있어서,
    상기 제 5 절연체를 형성하는 단계에서 상기 제 3 산화물의 일부를 제거하고,
    상기 제 4 산화물을 형성하는 단계에서 웨트 에칭법에 의하여 상기 제 2 산화물의 상기 측면에 남은 상기 제 3 산화물의 잔여물을 제거하는, 반도체 장치의 제작 방법.
  15. 제 13 항에 있어서,
    상기 제 1 가열 처리는 산소 분위기하에서 수행되는, 반도체 장치의 제작 방법.
  16. 제 13 항에 있어서,
    상기 제 7 절연체 위에 제 8 절연체를 형성하는 단계;
    상기 제 3 절연체, 상기 제 6 절연체, 상기 제 7 절연체, 및 상기 제 8 절연체에서, 상기 제 2 절연체에 도달하는 개구를 형성하는 단계;
    상기 퇴적 장치의 상기 제 1 체임버에서 질소 분위기하에서 제 3 가열 처리를 수행하는 단계;
    상기 제 3 가열 처리 후에, 상기 퇴적 장치의 상기 제 2 체임버에서 가열하면서 스퍼터링법에 의하여 상기 제 8 절연체 위에 제 9 절연체를 형성하는 단계;
    상기 제 9 절연체를 형성한 후에 질소 분위기하에서 제 4 가열 처리를 수행하는 단계; 및
    상기 제 9 절연체 위에 원자층 퇴적법에 의하여 제 10 절연체를 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
KR1020187030940A 2016-04-08 2017-03-29 반도체 장치 및 그 제작 방법 KR102320483B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016078507 2016-04-08
JPJP-P-2016-078507 2016-04-08
PCT/IB2017/051782 WO2017175095A1 (en) 2016-04-08 2017-03-29 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20180133870A true KR20180133870A (ko) 2018-12-17
KR102320483B1 KR102320483B1 (ko) 2021-11-02

Family

ID=59999977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187030940A KR102320483B1 (ko) 2016-04-08 2017-03-29 반도체 장치 및 그 제작 방법

Country Status (5)

Country Link
US (1) US10886412B2 (ko)
JP (1) JP6951103B2 (ko)
KR (1) KR102320483B1 (ko)
TW (1) TWI804463B (ko)
WO (1) WO2017175095A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9978879B2 (en) 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20180066848A (ko) * 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US10910407B2 (en) 2017-01-30 2021-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20200128059A (ko) * 2018-02-28 2020-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP7235418B2 (ja) * 2018-05-18 2023-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11031506B2 (en) * 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
JP7395488B2 (ja) 2018-09-13 2023-12-11 株式会社半導体エネルギー研究所 半導体装置
JPWO2020240316A1 (ko) * 2019-05-24 2020-12-03
KR20210088045A (ko) * 2020-01-03 2021-07-14 삼성디스플레이 주식회사 표시 장치
KR20210154622A (ko) * 2020-06-12 2021-12-21 삼성전자주식회사 3차원 반도체 장치 및 반도체 장치의 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011119674A (ja) 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013080918A (ja) * 2011-09-23 2013-05-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015019057A (ja) * 2013-06-11 2015-01-29 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2015179822A (ja) * 2014-02-05 2015-10-08 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を用いた表示装置、該表示装置を用いた表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを用いた電子機器
JP2016001736A (ja) * 2014-05-23 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494683B1 (ko) 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101806271B1 (ko) 2010-05-14 2017-12-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN107195686B (zh) * 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
DE112011102837B4 (de) 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9219164B2 (en) * 2012-04-20 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor channel
US9236408B2 (en) * 2012-04-25 2016-01-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device including photodiode
DE102013022449B3 (de) 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
SG11201505225TA (en) 2012-08-03 2015-08-28 Semiconductor Energy Lab Oxide semiconductor stacked film and semiconductor device
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI605593B (zh) * 2012-11-15 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
WO2015097596A1 (en) 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150287831A1 (en) * 2014-04-08 2015-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including semiconductor device
JP6647846B2 (ja) * 2014-12-08 2020-02-14 株式会社半導体エネルギー研究所 半導体装置
US10014325B2 (en) 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2011119674A (ja) 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013080918A (ja) * 2011-09-23 2013-05-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015019057A (ja) * 2013-06-11 2015-01-29 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP2015179822A (ja) * 2014-02-05 2015-10-08 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を用いた表示装置、該表示装置を用いた表示モジュール、並びに該半導体装置、該表示装置、及び該表示モジュールを用いた電子機器
JP2016001736A (ja) * 2014-05-23 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
US10886412B2 (en) 2021-01-05
JP2017191935A (ja) 2017-10-19
TWI804463B (zh) 2023-06-11
US20170294541A1 (en) 2017-10-12
KR102320483B1 (ko) 2021-11-02
JP6951103B2 (ja) 2021-10-20
WO2017175095A1 (en) 2017-10-12
TW201742175A (zh) 2017-12-01

Similar Documents

Publication Publication Date Title
KR102320483B1 (ko) 반도체 장치 및 그 제작 방법
US10032918B2 (en) Semiconductor device and method for manufacturing the same
US10236390B2 (en) Semiconductor device
US10964787B2 (en) Semiconductor device and method for manufacturing semiconductor device
US10741679B2 (en) Semiconductor device and method for manufactring semiconductor device
US20170373195A1 (en) Transistor and semiconductor device
US10910359B2 (en) Semiconductor device and method for manufacturing the same
US20170373192A1 (en) Transistor and semiconductor device
US11777502B2 (en) Logic circuit and semiconductor device formed using unipolar transistor
US11916065B2 (en) Semiconductor device and method for operating semiconductor device
US20220321006A1 (en) Semiconductor device and method for operating semiconductor device
US20170373194A1 (en) Transistor
US20220045683A1 (en) Logic circuit formed using unipolar transistor, and semiconductor device

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant