KR20180122815A - Method of manufacturing semiconductor package and appraratus for the same - Google Patents
Method of manufacturing semiconductor package and appraratus for the same Download PDFInfo
- Publication number
- KR20180122815A KR20180122815A KR1020170056867A KR20170056867A KR20180122815A KR 20180122815 A KR20180122815 A KR 20180122815A KR 1020170056867 A KR1020170056867 A KR 1020170056867A KR 20170056867 A KR20170056867 A KR 20170056867A KR 20180122815 A KR20180122815 A KR 20180122815A
- Authority
- KR
- South Korea
- Prior art keywords
- package
- semiconductor
- semiconductor package
- disposed
- passivation layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
- H01L2224/251—Disposition
- H01L2224/2512—Layout
- H01L2224/25171—Fan-out arrangements
Abstract
Description
본 개시는 반도체 패키지 제조방법, 예를 들면, 접속단자를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지의 제조방법, 및 이에 이용되는 반도체 패키지 제조장치에 관한 것이다.
The present disclosure relates to a semiconductor package manufacturing method, for example, a method of manufacturing a fan-out semiconductor package that can extend a connection terminal to an area outside a region where a semiconductor chip is disposed, and a semiconductor package manufacturing apparatus used therefor.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
One of the main trends of technology development related to semiconductor chips in recent years is to reduce the size of components. Accordingly, in the field of packages, it is required to implement a large number of pins with a small size in response to a surge in demand of small semiconductor chips and the like .
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 웨이퍼 레벨 패키지(Wafer Level Package: WLP)이다. 웨이퍼 레벨 패키지에는 팬-인 웨이퍼 레벨 패키지와 팬-아웃 웨이퍼 레벨 패키지가 있으며, 소형의 크기를 가지면서 다수의 핀을 구현하기에 유용한 팬-아웃 반도체 패키지가 활발히 개발되고 있다.
One of the proposed semiconductor package technologies to meet this requirement is a Wafer Level Package (WLP). There are fan-in wafer level packages and fan-out wafer level packages in the wafer level package, and fan-out semiconductor packages are being actively developed that are useful for implementing multiple pins with a small size.
한편, 웨이퍼 레벨 패키지는 일반적으로 웨이퍼나 캐리어 기판 상에 복수의 유닛 패키지를 제조한 후 소잉 공정을 통하여 복수의 유닛 패키지를 절단하여 제조하고 있다. 이때, 소잉 공정 과정에서 패키지 최외곽의 연성 재료가 절단 되면서 레진 버(Resin Burr)가 발생할 수 있다.
On the other hand, a wafer level package is generally manufactured by cutting a plurality of unit packages through a sawing process after manufacturing a plurality of unit packages on a wafer or a carrier substrate. At this time, a resin burr may be generated while the soft material at the outermost portion of the package is cut in the soaking process.
본 개시의 여러 목적 중 하나는 복수의 패키지 유닛을 포함하는 패키지 기판을 소잉 할 때 레진 버가 발생하는 문제를 해결할 수 있는 새로운 반도체 패키지 제조방법 및 이에 이용되는 장치를 제공하는 것이다.
One of the objects of the present disclosure is to provide a new semiconductor package manufacturing method and an apparatus therefor which can solve the problem of resin burr occurring when sacking a package substrate including a plurality of package units.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 복수의 패키지 유닛을 포함하는 패키지 기판을 소잉하기 전에 최외곽의 연성 자재를 레이저를 이용하여 가공한 후 가공 라인을 따라 패키지 기판을 소잉하는 것이다.
One of the solutions proposed through the present disclosure is to process the outermost soft material using a laser and sack the package substrate along the processing line before sacking the package substrate including the plurality of package units.
예를 들면, 본 개시를 통하여 제안하는 일례에 따른 반도체 패키지 제조방법은 복수의 유닛 패키지가 배열된 패키지 기판을 준비하는 단계, 상기 패키지 기판의 상기 유닛 패키지 사이를 레이저로 가공하는 단계, 및 상기 패키지 기판을 상기 가공한 부위를 따라 소잉하는 단계를 포함하는 것일 수 있다.
For example, a method of manufacturing a semiconductor package according to an example proposed through the present disclosure may include preparing a package substrate on which a plurality of unit packages are arranged, laser processing between the unit packages on the package substrate, And sowing the substrate along the processed portion.
또한, 본 개시를 통하여 제안하는 일례에 따른 반도체 패키지 제조장치는 복수의 유닛 패키지가 배열된 패키지 기판의 상기 유닛 패키지 사이를 레이저로 가공하는 레이저 가공부, 및 상기 패키지 기판을 상기 유닛 패키지 사이의 상기 레이저로 가공된 부위를 따라 소잉하는 소잉부를 포함하는 것일 수 있다.
In addition, a semiconductor package manufacturing apparatus according to an example proposed by the present disclosure includes a laser processing unit for laser processing between unit packages of a package substrate on which a plurality of unit packages are arranged, And a scooping portion that sags along the laser-processed portion.
본 개시의 여러 효과 중 일 효과로서 복수의 패키지 유닛을 포함하는 패키지 기판을 소잉 할 때 레진 버가 발생하는 문제를 해결할 수 있는 새로운 반도체 패키지 제조방법 및 이에 이용되는 장치를 제공할 수 있다.
It is possible to provide a new semiconductor package manufacturing method and an apparatus therefor which can solve the problem that resin burrs are generated when sacking a package substrate including a plurality of package units as one of the effects of the present disclosure.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 복수의 유닛 패키지가 배열된 패키지 기판의 일례를 계략적으로 나타낸 평면도다.
도 10은 도 9의 패키지 기판의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
도 11은 도 9의 패키지 기판의 유닛 패키지 사이를 레이저로 가공하는 것을 개략적으로 나타낸 평면도다.
도 12는 도 11의 패키지 기판의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
도 13은 도 11의 패키지 기판을 레이저로 가공한 부위를 따라 소잉하는 것을 개략적으로 나타낸 평면도다.
도 14는 도 13의 패키지 기판의 개략적인 Ⅲ-Ⅲ' 절단 단면도다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a plan view schematically showing an example of a package substrate on which a plurality of unit packages are arranged.
FIG. 10 is a schematic sectional view taken along the line I-I 'of the package substrate of FIG. 9; FIG.
11 is a plan view schematically showing a process of laser processing between unit packages of the package substrate of Fig.
12 is a schematic sectional elevation II-II 'sectional view of the package substrate of FIG.
Fig. 13 is a plan view schematically showing the sawing along the laser-processed portion of the package substrate of Fig. 11; Fig.
FIG. 14 is a schematic sectional view III-III 'of the package substrate of FIG. 13; FIG.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.
전자기기Electronics
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.
도면을 참조하면, 전자기기(1000)는 마더보드(1010)를 수용한다. 마더보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 마더보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1121, 122, 123) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1121, 122, 123) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100-1)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a
반도체 패키지Semiconductor package
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.
(팬-인 반도체 패키지)(Fan-in semiconductor package)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. This is because even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have a size and a gap enough to be directly mounted on the electronic device main board.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.
(팬-아웃 반도체 패키지)(Fan-out semiconductor package)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2121, 122, 123)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2121, 122, 123)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2121, 122, 123)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2121, 122, 123)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2121, 122, 123) 상에 반도체칩(2121, 122, 123)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.
이하에서는, 복수의 패키지 유닛을 포함하는 패키지 기판을 소잉 할 때 레진 버가 발생하는 문제를 해결할 수 있는 새로운 반도체 패키지 제조방법 및 이에 이용되는 장치에 대하여 도면을 참조하여 설명한다.
Hereinafter, a method of manufacturing a new semiconductor package and a device used therefor, which can solve the problem of resin burrs occurring when sling a package substrate including a plurality of package units, will be described with reference to the drawings.
도 9는 복수의 유닛 패키지가 배열된 패키지 기판의 일례를 계략적으로 나타낸 평면도다.9 is a plan view schematically showing an example of a package substrate on which a plurality of unit packages are arranged.
도 10은 도 9의 패키지 기판의 개략적인 Ⅰ-Ⅰ' 절단 단면도다.
FIG. 10 is a schematic sectional view taken along the line I-I 'of the package substrate of FIG. 9; FIG.
도면을 참조하면, 패키지 기판(100)은 복수의 관통홀(110H)을 가지며 복수의 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(112)을 포함하는 지지부재(110), 복수의 관통홀(110H) 각각에 배치되며 접속패드(120P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 복수의 반도체칩(120), 지지부재(110) 및 복수의 반도체칩(120)의 적어도 일부를 봉합하는 봉합재(130), 지지부재(110) 및 복수의 반도체칩(120)의 활성면 상에 배치되며 복수의 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140), 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부에 형성되어 연결부재(140)의 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 패시베이션층(150) 상에 배치되며 언더범프금속층(160)을 통하여 연결부재(140)의 재배선층(142)과 전기적으로 연결된 복수의 접속단자(170)를 포함한다.
The
지지부재(110)는 재배선층(112)을 포함하는바 연결부재(140)의 설계 자유도를 향상시킬 수 있다. 필요에 따라서는, 이를 구성하는 절연층(111)의 구체적인 재료에 따라 패키지 기판(100)의 강성을 보다 개선시킬 수 있다. 또한, 지지부재(110)는 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수도 있다. 또한, 지지부재(110)에 의하여 각각의 유닛 패키지(100-1)가 패키지 온 패키지 장치에도 활용될 수 있다. 지지부재(110)는 복수의 관통홀(110H)을 가지며, 복수의 관통홀(110H) 내에는 각각 반도체칩(120)이 지지부재(110)와 소정거리 이격 되도록 배치된다. 따라서, 반도체칩(120)이 안정적으로 배치될 수 있다. 반도체칩(120)의 측면 주위는 지지부재(110)에 의하여 둘러싸일 수 있으나, 이는 일례에 불과하다. 경우에 따라서는 지지부재(110)는 생략될 수 있다.
The
지지부재(110)는 절연층(111), 절연층(111) 내에 또는 상에 배치된 재배선층(112) 및 절연층(111)을 관통하며 서로 다른 층에 형성된 재배선층(112)을 전기적으로 연결하는 비아(113)를 포함한다. 재배선층(112)의 일부는 연결부재(140)와 접하며 절연층(111)의 일측에 매립될 수 있고, 다른 일부는 절연층(111)의 중심측에 매립될 수 있으며, 또 다른 일부는 절연층(111) 타측 상에 배치될 수 있다. 지지부재(110)의 재배선층(112)은 연결부재(140)의 재배선층(142) 보다 두께가 두꺼울 수 있다. 즉, 반도체칩(120) 정도의 두께를 가질 수 있는 지지부재(110)의 재배선층(112)은 보다 큰 스케일의 공정으로 형성할 수 있으며, 박형화가 요구되는 연결부재(140)의 재배선층(142)은 보다 작은 스케일의 공정으로 형성할 수 있다.
The
절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating
재배선층(112)은 반도체칩(120)의 접속패드(120P)를 재배선할 수 있다. 재배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 접속단자 패드 등을 포함할 수 있다.
The
비아(113)는 서로 다른 층에 형성된 재배선층(112)을 전기적으로 연결시키며, 그 결과 지지부재(110) 내에 전기적 경로를 형성시킨다. 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼 형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 다만, 도면에서와 같이 연결부재(140)의 비아(143)와 반대 방향의 테이퍼 형상을 가지는 경우 공정상 형성이 보다 용이할 수 있다.
The
반도체칩(120)은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는 메모리 칩, 어플리케이션 프로세서 칩, 로직 칩 등일 수 있으나, 이에 한정되는 것은 아니다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 반도체칩(120)은 각각 접속패드(120P)를 가진다. 접속패드(120P)가 배치된 면이 활성면, 그 반대면은 비활성면이라 한다. 접속패드(120P)는 알루미늄(Al) 등의 도전성 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 바디 상에는 접속패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수도 있으며, 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 필요에 따라서는, 반도체칩(120)의 활성면 상에 1차적으로 접속패드(120P)를 재배선하기 위한 재배선층(미도시)이 형성될 수 있다.
The
봉합재(130)는 지지부재(110), 반도체칩(120) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 지지부재(110), 반도체칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 지지부재(110) 및 반도체칩(120)의 비활성면을 덮을 수 있으며, 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간을 채울 수 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)는 필요에 따라서 복수의 봉합재로 구성될 수도 있다.
The sealing
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 바람직하게는, 절연수지 및 무기필러를 포함하는 ABF(Ajinomoto Build-up Film)를 사용할 수 있다.
The material of the sealing
연결부재(140)는 반도체칩(120)의 접속패드(120P)를 재배선할 수 있다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(120P)가 재배선 될 수 있으며, 접속단자(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 지지부재(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141) 상에 또는 내에 배치된 재배선층(142), 절연층(141)을 관통하며 서로 다른 층에 형성된 재배선층(142) 및/또는 접속패드(120P)를 전기적으로 연결하는 비아(143)를 포함한다. 연결부재(140)의 절연층(141), 재배선층(142), 비아(143)의 층수는 특별히 한정되지 않으며, 설계에 따라 달라질 수 있다.
The
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID(Photo Imagable Dielectric) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 수지 자체의 모듈러스가 강하여 통상 강성의 성질을 가지며, 따라서 소잉 공정을 진행하여도 레진 버의 문제가 거의 발생하지 않는다.
As the material of the insulating
재배선층(142)은 실질적으로 접속패드(120P)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
The
비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(120P) 등을 전기적으로 연결시키며, 그 결과 연결부재(140) 내에 전기적 경로를 형성시킨다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다. 다만, 지지부재(140)의 재배선층(142)과 반대 방향의 테이퍼 형상을 가지는 것이 공정상 유리할 수 있다.
The
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 바람직하게는, 봉합재(130)와 마찬가지로 절연수지 및 무기필러를 포함하는 ABF(Ajinomoto Build-up Film)를 사용할 수 있다.
The
언더범프금속층(160)은 접속단자(170)의 접속 신뢰성을 향상시켜주며, 그 결과 유닛 패키지(100-1)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 한편, 경우에 따라서는 언더범프금속층(160)은 생략될 수도 있다.
The under
접속단자(170)는 각각의 유닛 패키지(100-1)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 각각의 유닛 패키지(100-1)는 소잉 후 접속단자(170)를 통하여 전자기기의 메인보드에 실장 될 수 있다. 또는, 각각의 유닛 패키지(100-1)는 접속단자(170)를 통하여 다른 반도체 패키지 상에 실장 될 수 있으며, 이 경우 패키지-온-패키지 장치가 제조될 수 있다. 접속단자(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
The
접속단자(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(170)의 수는 접속패드(120P)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 접속단자(170)가 솔더볼인 경우, 접속단자(170)는 언더범프금속층(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다. 접속단자(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
The number, spacing, arrangement type, etc. of the
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 각각의 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 각각의 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.
Though not shown in the drawings, a metal thin film may be formed on the wall surface of each of the through
도 11은 도 9의 패키지 기판의 유닛 패키지 사이를 레이저로 가공하는 것을 개략적으로 나타낸 평면도다.11 is a plan view schematically showing a process of laser processing between unit packages of the package substrate of Fig.
도 12는 도 11의 패키지 기판의 개략적인 Ⅱ-Ⅱ' 절단 단면도다.
12 is a schematic sectional elevation II-II 'sectional view of the package substrate of FIG.
도면을 참조하면, 각각의 유닛 패키지(100-1)를 얻기 위하여 패키지 기판(100)을 소잉 공정으로 절단하기 전에, 패키지 기판(100)의 유닛 패키지(100-1) 사이를 레이저 가공부(200)를 이용하여 레이저(200V)로 먼저 가공한다. 구체적으로는, ABF 등의 연성 재질로 이루어지는 패시베이션층(150)을 레이저(200V)로 가공한다. 가공에 의하여 패시베이션층(150)이 제거되어 개구부 형상의 제1가공부(201)가 형성된다. 제1가공부(201)를 따라서 소잉을 진행하는 경우, 패시베이션층(150)이 ABF 등의 연성의 재질을 포함하더라도 레진 버가 거의 발생하지 않는다.
Referring to the drawings, before the
한편, 봉합재(130)가 ABF 등의 연성의 재질을 포함하는 경우에는 패시베이션층(150)을 레이저(200V)로 가공할 때 봉합재(130)도 레이저(200V)로 가공할 수 있다. 가공에 의하여 봉합재(130)가 제거되어 개구부 형상의 제2가공부(202)가 형성될 수 있다. 제2가공부(202)는 제1가공부(201)와 패시베이션층(150)의 표면과 수직한 방향으로 서로 동일 레벨에 위치할 수 있으며, 따라서 후속 공정으로 소잉 공정을 수행할 때, 소잉 공정에 의하여 제1가공부(201)와 제2가공부(202)가 동시에 소잉될 수 있다. 제2가공부(202)를 따라서 소잉을 진행하는 경우, 봉합재(130)가 ABF 등의 연성의 재질을 포함하더라도 레진 버가 거의 발생하지 않는다.
On the other hand, when the sealing
도 13은 도 11의 패키지 기판을 레이저로 가공한 부위를 따라 소잉하는 것을 개략적으로 나타낸 평면도다.Fig. 13 is a plan view schematically showing the sawing along the laser-processed portion of the package substrate of Fig. 11; Fig.
도 14는 도 13의 패키지 기판의 개략적인 Ⅲ-Ⅲ' 절단 단면도다.
FIG. 14 is a schematic sectional view III-III 'of the package substrate of FIG. 13; FIG.
도면을 참조하면, 패시베이션층(150) 및/또는 봉합재(130)를 레이저 가공부(200)를 이용하여 레이저(200V) 가공한 후에는, 가공부(201, 202)를 따라서 패키지 기판(100)을 소잉한다. 이 경우 연성 재질의 패시베이션층(150) 및/또는 봉합재(130)를 거의 소잉하지 않는바, 소잉에 의하여 발생하던 레진 버 등이 거의 발생하지 않는다. 소잉은 소잉부(300)를 이용할 수 있으며, 소잉부(300)는 소우(Saw)를 이용하는 공지의 장비일 수 있다. 소잉에 의하여 지지부재(110) 및 지지부재(140) 등이 절단부(301)를 따라 절단되어 각각의 유닛 패키지(100-1)가 분리될 수 있다. 즉, 소잉에 의하여 반도체 패키지(100-1)가 복수개 형성된다.
Referring to the drawing, after the
한편, 반도체 패키지(100-1)는 관통홀(110H)을 가지며 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(112)을 포함하는 지지부재(110), 관통홀(110H)에 배치되며 접속패드(120P)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 지지부재(110) 및 반도체칩(120)의 적어도 일부를 봉합하는 봉합재(130), 지지부재(110) 및 반도체칩(120)의 활성면 상에 배치되며 반도체칩(120)의 접속패드(120P)와 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140), 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부에 형성되며 연결부재(140)의 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 패시베이션층(150) 상에 배치되며 언더범프금속층(160)을 통하여 연결부재(140)의 재배선층(142)과 전기적으로 연결된 접속단자(170)를 포함하는 팬-아웃 반도체 패키지일 수 있으나, 이에 한정되는 것은 아니다.
The semiconductor package 100-1 includes a
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지나 패키지 온 패키지 장치의 접속단자가 배치된 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
In the present disclosure, the term "bottom", "bottom", "bottom" and the like refer to the direction in which the connection terminals of the fan-out semiconductor package or the package- Direction. It should be noted, however, that this is a definition of a direction for the sake of convenience of explanation, and it is needless to say that the scope of rights of the claims is not particularly limited by description of such direction.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
The meaning of being connected in this disclosure includes not only a direct connection but also an indirect connection through an adhesive layer or the like. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression " exemplary " used in this disclosure does not mean the same embodiment but is provided for emphasizing and explaining different unique features. However, the above-mentioned examples do not exclude that they are implemented in combination with the features of other examples. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1121, 122, 123: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2121, 122, 123: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100-1: 반도체 패키지, 유닛 패키지
100: 패키지 기판
110: 연결부재 111: 절연층
112: 재배선층 113: 비아
120: 반도체칩 120P: 접속패드
130: 봉합재 140: 연결부재
141: 절연층 142: 재배선층
143: 비아 150: 패시베이션층
160: 언더범프금속층 170: 접속단자
200: 레이저 가공부 201, 202: 가공부
200V: 레이저 300: 소잉부
301: 절단부
1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1121, 122, 123: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: Interposer substrate 2302: Interposer substrate
2100: fan-out
2121: Body 2122: Connection pad
2140: connecting member 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100-1: semiconductor package, unit package
100: Package substrate
110: connecting member 111: insulating layer
112: rewiring layer 113: via
120:
130: sealing member 140: connecting member
141: insulating layer 142: rewiring layer
143: Vias 150: Passivation layer
160: under bump metal layer 170: connection terminal
200:
200V: Laser 300:
301: Cutting section
Claims (10)
상기 패키지 기판의 상기 유닛 패키지 사이를 레이저로 가공하는 단계; 및
상기 패키지 기판을 상기 가공한 부위를 따라 소잉하는 단계; 를 포함하는,
반도체 패키지 제조방법.
Preparing a package substrate on which a plurality of unit packages are arranged;
Laser processing between the unit packages of the package substrate; And
Sagging the package substrate along the processed portion; / RTI >
A method of manufacturing a semiconductor package.
상기 패키지 기판은 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 복수의 반도체칩, 상기 복수의 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 복수의 반도체칩의 활성면 상에 배치되며 상기 복수의 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재, 상기 연결부재 상에 배치된 패시베이션층, 및 상기 패시베이션층 상에 배치되며 상기 연결부재의 재배선층과 전기적으로 연결된 복수의 접속단자를 포함하며,
상기 레이저로 가공하는 단계는 상기 패시베이션층을 가공하는 것인,
반도체 패키지 제조방법.
The method according to claim 1,
Wherein the package substrate comprises a plurality of semiconductor chips having an active surface on which connection pads are disposed and an inactive surface disposed on the opposite side of the active surface, a sealing material for sealing at least a part of the plurality of semiconductor chips, And a re-wiring layer electrically connected to the connection pads of the plurality of semiconductor chips, a passivation layer disposed on the connection member, and a redistribution layer disposed on the passivation layer, And a plurality of electrically connected connection terminals,
Wherein the step of processing the laser processes the passivation layer.
A method of manufacturing a semiconductor package.
상기 패시베이션층은 ABF(Anjinomoto build-up film)를 포함하는,
반도체 패키지 제조방법.
3. The method of claim 2,
Wherein the passivation layer comprises an Anjinomoto build-up film (ABF)
A method of manufacturing a semiconductor package.
상기 레이저 가공하는 단계는 상기 봉합재를 더 가공하는 것인,
반도체 패키지 제조방법.
3. The method of claim 2,
Wherein the step of laser processing further processes the seal material.
A method of manufacturing a semiconductor package.
상기 봉합재는 ABF(Anjinomoto build-up film)를 포함하는,
반도체 패키지 제조방법.
5. The method of claim 4,
Wherein the sealant comprises an Anginomoto build-up film (ABF)
A method of manufacturing a semiconductor package.
상기 패시베이션층의 상기 가공 부위는 상기 봉합재의 상기 가공 부위와 상기 패시베이션층의 표면과 수직 방향으로 서로 동일 레벨에 위치하는,
반도체 패키지 제조방법.
5. The method of claim 4,
Wherein the processing portion of the passivation layer is located at the same level as the processing portion of the sealing material and perpendicular to the surface of the passivation layer,
A method of manufacturing a semiconductor package.
상기 패키지 기판은 복수의 관통홀을 갖는 지지부재를 더 포함하며,
상기 복수의 반도체칩 각각은 상기 복수의 관통홀 각각에 배치되며,
상기 소잉하는 단계에서 상기 연결부재 및 상기 지지부재가 소잉되는,
반도체 패키지 제조방법.
3. The method of claim 2,
Wherein the package substrate further comprises a support member having a plurality of through holes,
Wherein each of the plurality of semiconductor chips is disposed in each of the plurality of through holes,
Wherein the connecting member and the supporting member are sown in the sowing step,
A method of manufacturing a semiconductor package.
상기 지지부재는 상기 복수의 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는,
반도체 패키지 제조방법.
8. The method of claim 7,
Wherein the supporting member includes a re-wiring layer electrically connected to connection pads of the plurality of semiconductor chips,
A method of manufacturing a semiconductor package.
상기 소잉하는 단계에 의하여,
관통홀을 갖는 지지부재, 상기 관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 지지부재 및 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 지지부재 및 상기 반도체칩의 활성면 상에 배치되며 상기 반도체칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재, 상기 연결부재 상에 배치된 패시베이션층, 및 상기 패시베이션층 상에 배치되며 상기 연결부재의 재배선층과 전기적으로 연결된 복수의 접속단자를 포함하는 반도체 패키지가 복수개 형성되는,
반도체 패키지 제조방법.
8. The method of claim 7,
By the sowing step,
A semiconductor chip having a support member having a through-hole, an active surface disposed in the through-hole and having an active surface on which the connection pad is disposed and an inactive surface disposed on the opposite side of the active surface, a seal for sealing at least a part of the support member and the semiconductor chip A connecting member disposed on the active surface of the support member and the semiconductor chip and including a re-wiring layer electrically connected to the connection pad of the semiconductor chip, a passivation layer disposed on the connection member, and a passivation layer disposed on the passivation layer, And a plurality of semiconductor packages including a plurality of connection terminals electrically connected to the rewiring layer of the connecting member,
A method of manufacturing a semiconductor package.
상기 패키지 기판을 상기 유닛 패키지 사이의 상기 레이저로 가공된 부위를 따라 소잉하는 소잉부; 를 포함하는,
반도체 패키지 제조장치.A laser processing unit for laser processing between the unit packages of a package substrate on which a plurality of unit packages are arranged; And
A soldering portion for soldering the package substrate along the laser machined portion between the unit packages; / RTI >
A semiconductor package manufacturing apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170056867A KR102034307B1 (en) | 2017-05-04 | 2017-05-04 | Method of manufacturing semiconductor package and appraratus for the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170056867A KR102034307B1 (en) | 2017-05-04 | 2017-05-04 | Method of manufacturing semiconductor package and appraratus for the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20180122815A true KR20180122815A (en) | 2018-11-14 |
KR102034307B1 KR102034307B1 (en) | 2019-10-18 |
Family
ID=64328233
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170056867A KR102034307B1 (en) | 2017-05-04 | 2017-05-04 | Method of manufacturing semiconductor package and appraratus for the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102034307B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200117399A (en) * | 2019-04-04 | 2020-10-14 | 삼성전기주식회사 | Antenna module |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140043859A (en) * | 2012-10-02 | 2014-04-11 | 스태츠 칩팩, 엘티디. | A semiconductor device and a method of making a semiconductor device |
KR101573314B1 (en) * | 2015-09-18 | 2015-12-02 | 앰코 테크놀로지 코리아 주식회사 | Package On Package |
WO2016144356A1 (en) * | 2015-03-11 | 2016-09-15 | Intel Corporation | Stretchable electronics fabrication method with strain redistribution layer |
KR20170018449A (en) * | 2014-06-26 | 2017-02-17 | 도판 인사츠 가부시키가이샤 | Wiring board, semiconductor device and method for manufacturing semiconductor device |
-
2017
- 2017-05-04 KR KR1020170056867A patent/KR102034307B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140043859A (en) * | 2012-10-02 | 2014-04-11 | 스태츠 칩팩, 엘티디. | A semiconductor device and a method of making a semiconductor device |
KR20170018449A (en) * | 2014-06-26 | 2017-02-17 | 도판 인사츠 가부시키가이샤 | Wiring board, semiconductor device and method for manufacturing semiconductor device |
WO2016144356A1 (en) * | 2015-03-11 | 2016-09-15 | Intel Corporation | Stretchable electronics fabrication method with strain redistribution layer |
KR101573314B1 (en) * | 2015-09-18 | 2015-12-02 | 앰코 테크놀로지 코리아 주식회사 | Package On Package |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200117399A (en) * | 2019-04-04 | 2020-10-14 | 삼성전기주식회사 | Antenna module |
US11581275B2 (en) | 2019-04-04 | 2023-02-14 | Samsung Electro-Mechanics Co., Ltd. | Antenna module |
Also Published As
Publication number | Publication date |
---|---|
KR102034307B1 (en) | 2019-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101999608B1 (en) | Fan-out semiconductor package | |
KR102086364B1 (en) | Semiconductor package | |
KR101939046B1 (en) | Fan-out semiconductor package | |
KR101982049B1 (en) | Fan-out semiconductor package | |
KR101983185B1 (en) | Fan-out semiconductor package | |
KR101994748B1 (en) | Fan-out semiconductor package | |
KR101942727B1 (en) | Fan-out semiconductor package | |
KR20180037529A (en) | Fan-out semiconductor package | |
KR20200126124A (en) | Printed circuit board assembly | |
KR101982047B1 (en) | Fan-out semiconductor package | |
KR102055593B1 (en) | Fan-out semiconductor package | |
KR101942745B1 (en) | Fan-out semiconductor package | |
KR20170121666A (en) | Fan-out semiconductor package | |
KR101973431B1 (en) | Fan-out semiconductor package | |
KR101942736B1 (en) | Connection system of semiconductor packages | |
KR20180096392A (en) | Fan-out semiconductor package | |
KR20180076995A (en) | Fan-out semiconductor package module | |
KR20190030972A (en) | Fan-out semiconductor package | |
KR101973428B1 (en) | Fan-out semiconductor package | |
KR20190088811A (en) | Fan-out semiconductor package | |
KR20190074714A (en) | Fan-out semiconductor package | |
KR20190075647A (en) | Fan-out semiconductor package | |
KR101982045B1 (en) | Fan-out semiconductor package | |
KR101982054B1 (en) | Fan-out semiconductor package | |
KR101973430B1 (en) | Fan-out semiconductor package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
N231 | Notification of change of applicant | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |