KR20180120465A - Apparatus for distinguishing of identification key availability - Google Patents
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Abstract
Description
디지털 보안 분야에 연관되며, 보다 상세하게는 전자장치의 보안, 임베디드 시스템(Embedded system) 보안, SoC(System on Chip) 보안, 스마트 카드(Smart Card) 보안 및 USIM(Universal Subscriber Identity Module) 보안 등을 위하여 필요한 암호화 및 복호화 방법과 디지털 서명 등에 사용되는 생성된 식별키의 유용성을 판별하는 식별키 유용성 판별장치와 관련이 있다.And more particularly to security of electronic devices, embedded system security, System on Chip (SoC) security, smart card security, and USIM (Universal Subscriber Identity Module) security. And an identification key usability discrimination device for discriminating the usability of a generated identification key used for digital signatures and the like.
정보화 사회가 고도화 됨에 따라 개인 프라이버시 보호의 필요성도 높아지고 있고, 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 반드시 필요한 중요 기술로 자리잡고 있다. As the information society becomes more sophisticated, there is a growing need for privacy protection, and technology for building a security system that encrypts, decrypts, and transmits information securely becomes an important technology.
고도화된 정보화 사회에서는 고성능의 컴퓨터와 더불어, 임베디드 시스템(Embedded System)이나 SoC(System on Chip) 형태의 컴퓨팅 디바이스의 사용도 급속하게 늘어나고 있다. 예를 들면, RFID(Radio-Frequency IDentification), 스마트 카드(Smart Card), USIM(Universal Subscriber Identity Module), OTP(One Time Password) 등의 컴퓨팅 디바이스가 광범위하게 활용되고 있다. In an advanced information society, the use of embedded systems or system-on-chip (SoC) -based computing devices is rapidly increasing, in addition to high-performance computers. For example, computing devices such as Radio Frequency Identification (RFID), Smart Card, Universal Subscriber Identity Module (USIM), and One Time Password (OTP) are widely used.
이러한 컴퓨팅 디바이스에 보안 시스템을 구축하기 위해서는 암호화 및 복호화 알고리즘에 사용되는 암호키(Cryptographic-key)나 고유의 아이디가 사용되는 데, 이하에서는 암호키(Cryptographic-key)나 고유의 아이디를 식별키로 언급한다. 이러한 식별키는 외부에서 암호학적으로 안전한 PRN(Pseudo Random Number)를 외부에서 생성하여 플래시 메모리(Flash Memory)나 이이피롬(EEPROM, Electrically Erasable Programmable Read-Only Memory, EEPROM) 등의 비휘발성 메모리에 저장하는 방법이 주로 사용되고 있다. In order to construct a security system in such a computing device, a cryptographic key or a unique ID used in an encryption and decryption algorithm is used. Hereinafter, a cryptographic key or a unique ID is referred to as an identification key do. The identification key is generated externally from a cryptographically secure PRN (Pseudo Random Number) externally and stored in a nonvolatile memory such as a flash memory or an EEPROM (Electrically Erasable Programmable Read-Only Memory) Is the most commonly used method.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF(Physical Unclonable Function) 기술이 개발되고 있다. In recent years, various attacks such as a side channel attack and a reverse engineering attack have been performed on an identification key stored in a computing device. PUF (Physical Unclonable Function) technology is being developed as a method for securely generating and storing an identification key against such an attack.
PUF(Physically Unclonable Function)는 전자시스템에 존재하는 미세한 물리적 특성 차이를 이용하여 식별키를 생성하고, 변하지 않도록 유지 또는 저장하기 위한 기술로서 하드웨어 핑거프린트(hardware fingerprint)라고도 한다.Physically Unclonable Function (PUF) is a technique for generating or storing an identification key using a difference in physical characteristics existing in an electronic system, and is also called a hardware fingerprint.
PUF를 식별키로 사용하기 위해서는, 첫째, 생성된 식별키의 난수성이 충분히 확보되어야 하고, 둘째, 시간의 흐름이나 사용 환경의 변화에 대하여 그 값이 변하지 않고 유지되어야 한다.In order to use the PUF as the identification key, firstly, the generated random key of the generated identification key must be sufficiently secured, and second, the value should be maintained unchanged with respect to the change of the time flow or the usage environment.
기존 시간에 대한 값 불변성이 보장된 특허들에서는 비트 생성 확률이 50% 또는 그와 비슷한 값에서 현저히 멀어져 제작한 PUF의 유용성이 없어지거나 보안성이 낮아지는 문제가 있다.In the patents with guaranteed value invariance over the existing time, there is a problem that the bit generation probability is remarkably distant from the value of 50% or the like, and the usefulness of the manufactured PUF is lost or the security is lowered.
이는 via/metal line PUF에서 잘 나타날 수 있다. 일례로, 에칭(etching) 특성은 웨이퍼(wafer) 상의 위치, 공정 일시에 따라 변할 수 있고, via, metal/poly line의 연결/단절 확률은 이에 매우 민감하다.This can be seen in the via / metal line PUF. For example, the etching characteristics may vary with the location of the wafer, the date and time of the process, and the connectivity / disconnection probabilities of via and metal / poly lines are very sensitive thereto.
따라서 생성된 값들의 분포와 평균값을 따져 양품과 불량품의 구분이 필요한데, 이를 위해 내부 비트들을 추출하여 외부에서 이를 판단하는 것은 PUF 값 유출되는 보안성의 문제가 있다. 따라서, 이 경우 양품과 불량품 판별과 보안성 사이의 모순이 생긴다.Therefore, it is necessary to distinguish between good and defective products according to the distribution and average value of the generated values. To extract the internal bits and to judge this from the outside, there is a problem of security that the PUF value is leaked. Therefore, in this case, there is a contradiction between good and bad product discrimination and security.
본 발명의 일 목적은, 비트 생성 확률이 50% 또는 그와 비슷한 값에서 현저히 멀어져 제작한 PUF의 유용성 및 보안성을 확보하는 것이다.It is an object of the present invention to ensure the usefulness and security of the produced PUF by making the bit generation probability far from 50% or the like.
본 발명의 다른 일 목적은, 생성된 식별키 값들이 유출되지 않도록 하면서, 생성된 식별키 값들의 분포와 평균값을 따져 양품과 불량품을 구분할 수 있는, 내부 장치를 제공하는 것이다.Another object of the present invention is to provide an internal device capable of distinguishing good products and defective products based on the distribution and the average value of the generated identification key values while preventing the generated identification key values from being leaked.
본 발명의 또 다른 일 목적은, 또한 칩 안에 각기 다른 소자 또는 다른 사이즈의 via또는 다른 두께의 metal line을 이용해 구성된 PUF에 있어서, 가장 무작위적인 분포와 평균을 가지는 PUF를 선택하고 나머지는 폐기하는 동작을 가능하게 하는 장치를 제공하는 것이다.It is another object of the present invention to provide a PUF that is constructed by using different elements or different sizes of vias or metal lines of different thicknesses in a chip to select a PUF with the most random distribution and average, And to provide a device that enables the device to be used.
상기의 과제를 해결하기 위해 본 발명의 식별키 유용성 판별장치는 반도체 제조 공정의 회로에서, 유닛 셀의 단락 여부를 독출하여 디지털 값을 생성하고, 생성된 디지털 값들의 일부를 선택하여 식별키를 생성해내는 복수의 식별키 생성장치; 상기 식별키 생성장치에서 생성된 식별키의 무작위성 및 신뢰성 중 적어도 하나를 판단하는 판단부; 및 상기 판단 결과, 하나 또는 일부의 식별키 생성장치만을 동작하도록 선택하고, 선택되지 않은 나머지 식별키 생성장치를 영구적으로 비활성화시키는 비활성부를 포함한다.In order to solve the above-mentioned problem, the identification key availability discriminating apparatus of the present invention reads out whether a unit cell is short-circuited in a circuit of a semiconductor manufacturing process to generate a digital value, selects a part of the generated digital values, A plurality of identification key generating apparatuses A determination unit determining at least one of randomness and reliability of the identification key generated by the identification key generation apparatus; And an inactive unit for selecting only one or a part of the identification key generating apparatus to operate only as a result of the determination, and for permanently deactivating the remaining remaining unselected identification key generating apparatuses.
본 발명의 식별키 유용성 판별장치는 상기 판단 결과, 하나 또는 일부의 식별키 생성장치에서 생성된 값을 저장하도록 이루어지는 저장부를 더 포함할 수 있다.The identification key availability determination device of the present invention may further include a storage unit configured to store a value generated by one or a plurality of identification key generation devices as a result of the determination.
상기 무작위성은 평균, 분포 및 분산 중 적어도 하나를 포함할 수 있다. The randomness may include at least one of average, distribution, and variance.
상기 신뢰성은 동작 안정성 및 시불변 중 적어도 하나를 포함할 수 있다. The reliability may include at least one of operational stability and time invariance.
상기 식별키 생성장치는, 반도체 제조 공정에서 회로에 구비되는 복수의 유닛 셀; 상기 유닛 셀 각각의 단락 여부를 독출하도록 이루어지는 독출부; 상기 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부에서 독출된 단락 여부에 근거하여, 상기 유닛 셀 각각 디지털 값을 생성시키는 디지털 값 생성부; 및 상기 복수의 유닛 셀 중 적어도 하나를 선택 가능하도록 이루어지는 선택부를 포함하고, 상기 선택부에 의해 선택된 유닛 셀에서 각각 생성된 디지털 값의 조합으로부터 식별키를 생성해낼 수 있다. The identification key generation device includes: a plurality of unit cells provided in a circuit in a semiconductor manufacturing process; A reading unit configured to read the short circuit of each of the unit cells; A digital value generation unit which makes it possible to stably determine whether or not each of the unit cells is short-circuited and generates a digital value of each of the unit cells based on a short circuit read out from the reading unit; And a selection unit configured to select at least one of the plurality of unit cells, wherein the identification key can be generated from a combination of digital values generated in each unit cell selected by the selection unit.
상기 복수의 유닛 셀 각각은, 한 쌍으로 이루어지는 반도체의 전도성 레이어; 및 상기 한 쌍의 전도성 레이어 사이에 배치되고, 상기 전도성 레이어를 단락 또는 개방시키도록 이루어지는 콘택 또는 비아(via)를 포함할 수 있다. Wherein each of the plurality of unit cells comprises: a conductive layer of a pair of semiconductors; And a contact or via disposed between the pair of conductive layers and configured to short or open the conductive layer.
상기 독출부는 상기 콘택 또는 비아가 상기 전도성 레이어 사이를 단락시키는지 여부를 독출하여 상기 유닛 셀 각각의 단락 여부를 독출할 수 있다.The reading unit may read whether the contact or via shorts between the conductive layers and read whether or not each of the unit cells is short-circuited.
상기 콘택 또는 비아는 상기 반도체 제조 공정에서 상기 단락이 확률적으로 결정되도록 에칭 특성이 설정될 수 있다.The contact or via may have an etching property such that the short circuit is determined stochastically in the semiconductor manufacturing process.
상기 에칭 특성은 에칭 종류, 에칭 레이트 및 에칭 시간 중 적어도 하나를 포함할 수 있다.The etching characteristics may include at least one of an etching type, an etching rate, and an etching time.
상기 에칭 레이트는 3.0 내지 3.5 ㎛/s이고, 상기 시간은 5s 내지 7s일 수 있다.The etching rate may be 3.0 to 3.5 [mu] m / s, and the time may be 5s to 7s.
상기 콘택 또는 비아(via)는, 상기 반도체의 전도성 레이어 사이에 형성되는 상기 콘택 또는 비아(via)가 상기 전도성 레이어를 단락하는 확률과 단락 하지 못하는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 사이즈를 갖을 수 있다. The contact or via may be sized such that the contact or via formed between the conductive layers of the semiconductor is within a predetermined tolerance of the difference between the probability of shorting the conductive layer and the probability of not shorting Lt; / RTI >
상기 디지털 값 생성부는 상기 콘택 또는 비아가 상기 전도성 레이어를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록, 상기 콘택 또는 비아는 에칭 특성을 구비할 수 있다.The digital value generator may have an etching characteristic such that the contact or via has an etching property such that a difference between a probability of shorting the conductive layer or a probability of not shorting the conductive layer is within a predetermined error range.
상기 디지털 값 생성부는, 한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아(유닛 셀)를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개(단, N은 자연수) 구비하여, 상기 N 개의 단위 구조를 통해 N 비트의 식별키를 생성할 수 있다. The digital value generating unit may include N (N is a natural number) unit structures for generating a 1-bit digital value by using a pair of conductive layers and one contact or via (unit cell) , So that an N-bit identification key can be generated through the N unit structures.
본 발명의 식별키 유용성 판별장치는 상기 독출부가 독출한 N 비트의 디지털 값을 입력 받아 처리하도록 이루어지는 디지털 값 처리부를 더 포함하고, 상기 디지털 값 처리부는, 입력 받은 상기 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 상기 제1 비트 값이 상기 제2 비트 값보다 큰 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1로 결정하고, 상기 제1 비트 값이 상기 제2 비트 값보다 작은 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 0으로 결정할 수 있다. The identification key availability determination device of the present invention may further include a digital value processing unit configured to receive and process the N bits of the digital value read by the read unit and to process the digital value, Bit and the second bit to determine a digital value representative of the first bit and the second bit to be 1 when the first bit value is greater than the second bit value, And a digital value representative of the first bit and the second bit may be set to 0 when the second bit value is smaller than the second bit value.
상기 디지털 값 처리부는, 상기 제1 비트 값이 상기 제2 비트 값이 같은 경우, 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 결정하지 않을 수 있다.Wherein the digital value processing unit determines a digital value representative of the first bit and the second bit to be either 1 or 0 if the first bit value is equal to the second bit value, And the digital value representing the second bit may not be determined.
본 발명의 식별키 유용성 판별장치는, 식별키 생성장치, 무작위성 및 신뢰성 중 적어도 하나를 판단하는 판단부 및 영구적으로 비활성화시키는 비활성부를 통해서 비트 생성 확률이 50% 또는 그와 비슷한 값에서 현저히 멀어져 제작한 PUF의 유용성 및 보안성을 확보할 수 있다. The identification key usability discrimination apparatus of the present invention is characterized in that the discrimination key usability discrimination apparatus of the present invention comprises a discrimination key generation apparatus, The usability and security of the PUF can be secured.
또한, 본 발명의 식별키 유용성 판별장치는, 판단부를 이용하여 생성된 식별키 값들이 유출되지 않도록 하면서, 생성된 식별키 값들의 분포와 평균값을 따져 양품과 불량품을 구분할 수 있다.In addition, the identification key usability determination apparatus of the present invention can distinguish good and defective products based on the distribution and the average value of the generated identification key values while preventing the identification key values generated using the determination unit from being leaked.
한편, 본 발명의 식별키 유용성 판별장치는, 칩 안에 각기 다른 소자 또는 다른 사이즈의 via또는 다른 두께의 metal line을 이용해 구성된 PUF에 있어서, 가장 무작위적인 분포와 평균을 가지는 PUF를 선택하고 나머지는 폐기하게 할 수 있다.On the other hand, the identification key availability determination apparatus of the present invention is characterized in that, in a PUF configured by using different elements or different sizes of vias or metal lines of different thicknesses in a chip, a PUF having the most random distribution and average is selected, .
도 1은 본 발명의 식별키 유용성 판별장치를 도시하는 블록도.
도 2는 도 1의 식별키 유용성 판별장치의 식별키 생성 장치를 도시하는 블록도.
도 3a는 본 발명의 유닛 셀의 단락 및 개방, 이에 따른 생성된 디지털 값을 도시하는 개념도.
도 3b는 본 발명의 메탈 라인을 도시하는 개념도.
도 3c는 본 발명의 메탈 라인의 연결 또는 단절을 도시하는 개념도.
도 4는 에칭 레이트, 시간에 따른 유닛 셀의 단락 확률을 나타내는 그래프.
도 5는 메탈 라인의 간격에 따른 단락 여부를 도시하는 개념도.
도 6은 비아 사이즈에 따른 유닛 셀의 단락 확률을 나타내는 그래프.
도 7은 본 발명의 비아 크기에 따른 유닛 셀의 단락 및 개방, 이에 따른 생성된 디지털 값을 도시하는 개념도.
도 8은 식별키 생성장치 내에서의 유닛 셀의 배열을 도시하는 개념도.
도 9는 본 발명의 일실시예에 따른 디지털 값 생성부의 구체적인 회로 구성.
도 10은 본 발명의 일실시예에 따른 디지털 값 처리부가 디지털 값을 처리하는 과정을 설명하기 위한 개념도.
도 11은 본 발명의 일실시예에 따른 식별키 생성방법을 도시하는 순서도.1 is a block diagram showing an identification key usability discriminating apparatus of the present invention.
Fig. 2 is a block diagram showing an identification key generating apparatus of the identification key availability discriminating apparatus of Fig. 1; Fig.
FIG. 3A is a conceptual diagram showing short-circuiting and opening of a unit cell of the present invention, and thus digital values generated; FIG.
FIG. 3B is a conceptual diagram showing a metal line of the present invention. FIG.
3C is a conceptual diagram showing connection or disconnection of metal lines of the present invention;
4 is a graph showing the etch rate, the short circuit probability of a unit cell with time;
5 is a conceptual diagram showing whether or not a metal line is short-circuited according to an interval.
6 is a graph showing the short circuit probability of a unit cell according to via size.
FIG. 7 is a conceptual diagram showing the short-circuiting and opening of a unit cell according to the via size of the present invention, and thus the resulting digital value; FIG.
8 is a conceptual diagram showing an arrangement of unit cells in an identification key generating apparatus;
9 is a specific circuit configuration of a digital value generation unit according to an embodiment of the present invention.
10 is a conceptual diagram for explaining a process of processing a digital value by a digital value processing unit according to an embodiment of the present invention.
11 is a flowchart showing a method of generating an identification key according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일·유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like or similar elements are denoted by the same or similar reference numerals, and a duplicate description thereof will be omitted. The suffix "part" for the constituent elements used in the following description is to be given or mixed with consideration only for ease of specification, and does not have a meaning or role that distinguishes itself. In the following description of the embodiments of the present invention, a detailed description of related arts will be omitted when it is determined that the gist of the embodiments disclosed herein may be blurred. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed. , ≪ / RTI > equivalents, and alternatives.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinals, such as first, second, etc., may be used to describe various elements, but the elements are not limited to these terms. The terms are used only for the purpose of distinguishing one component from another.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. It is to be understood that when an element is referred to as being "connected" to another element, it may be directly connected or connected to the other element, although other elements may be present in between.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a component, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
도 1을 참조하면, 본 발명의 식별키 유용성 판별장치(1000)는 복수의 식별키 생성장치(100), 판단부(200) 및 비활성부(300)를 포함한다.Referring to FIG. 1, an identification key
식별키 생성장치(100)는, 반도체 제조 공정의 회로에서, 유닛 셀의 단락 여부를 독출하여 디지털 값을 생성하고, 생성된 디지털 값들의 일부를 선택하여 식별키를 생성하도록 이루어진다.In the circuit of the semiconductor manufacturing process, the identification
판단부(200)는 식별키 생성장치(100)에서 생성된 식별키의 무작위성 및 신뢰성 중 적어도 하나를 평가, 비교 및 판단하도록 형성된다. 판단부(200)에 의해 판단되는 무작위성은 평균, 분포 및 분산 중 적어도 하나를 포함할 수 있다. 판단부(200)에 의해 판단되는 신뢰성은 동작 안정성 및 시불변 중 적어도 하나를 포함할 수 있다.The
판단부(200)는 식별키 생성장치(100)에 연결되는 회로일 수 있다. The
비활성부(300)는 판단부(200)에 의해 판단 결과에 따라서, 하나 또는 일부의 식별키 생성장치(100)만을 동작하도록 선택하고, 선택되지 않은 나머지 식별키 생성장치(100)를 영구적으로 비활성화시키도록 이루어진다. The
비활성부(300)는 식별키 생성장치(100)에 연결되는 회로일 수 있다. The
본 발명의 식별키 유용성 판별장치(1000)는 저장부(400)를 더 포함할 수 있다. The identification key
저장부(400)는 평가, 비교 및 판단 결과, 하나 또는 일부의 식별키 생성장치(100)에서 생성된 값을 저장하도록 이루어진다. The
일예로, 식별키 유용성 판별장치(1000)는 판단부(200)에 의해 이루어진 비교, 판단의 결과에 따라 하나 또는 일부의 PUF 만을 동작하도록 선택하도록 이루어지고, 비교, 판단 및 선택의 결과는 저장부(400)에 의해 최초 1회 저장되며, 비활성부(300)에 의해 나머지 또는 전체 PUF를 영구적으로 비활성화시키도록 이루어질 수 있다. For example, the identification key
도 2를 참조하면, 식별키 생성 장치(100)는 복수의 유닛 셀(110), 독출부(120), 디지털 값 생성부(130) 및 선택부(140)를 포함한다. 한편, 식별키 생성 장치(100)는 식별키 유용성 판별장치(1000)의 하위 구성으로 식별키 생성부일 수 있다. 2, the identification
복수의 유닛 셀(110)은 반도체 제조 공정에서 회로에 구비된다. 일례로, 복수의 유닛 셀(110) 각각은 한 쌍의 반도체의 전도성 레이어(conductive layers, 도 3a, 201, 202)와 전도성 레이어(201, 202) 사이에 배치되는 콘택 또는 비아(via, 도 3a, 203)를 포함할 수 있다. 콘택 또는 비아(203)는 전도성 레이어(201, 202)를 단락 또는 개방되어 후술하는 바와 같이 디지털 값을 생성 가능하게 하는데, 이와 같이 디지털 값의 조합에 의해 식별키가 생성된다.A plurality of
콘택 또는 비아(203)는 전도성 레이어(201, 202)들 사이를 연결하도록 설계되는 것이어서, 통상적으로 콘택 또는 비아(203) 사이즈는 전도성 레이어(201, 202)들 사이를 단락시키도록 결정된다. 그리고 통상적인 반도체 공정에서는 전도성 레이어(201, 202)들 사이를 단락시킬 수 있도록 충분한 에칭 레이트(rate), 시간으로 에칭하여 콘택 또는 비아(203)를 형성한다. 본 발명에서 에칭 레이트는 식각률일 수 있다.The contact or via 203 is designed to connect between the
그러나, 본 발명의 일실시예에 따른 디지털 값 생성부(130)의 구현에 있어서는, 콘택 또는 비아(203)의 제작을 위하여 에칭의 레이트를 느리게하고 시간을 짧게 하여, 일부의 콘택 또는 비아(203)는 전도성 레이어(201, 202)들 사이를 단락시키고, 다른 일부의 콘택 또는 비아(203)는 전도성 레이어(201, 202)들 사이를 단락시키지 못하게 되는데, 이러한 단락 여부는 확률적으로 결정되게 된다. 이를 위해, 에칭 물질의 종류 또는 농도도 다르게 할 수 있다. 본 발명에서 에칭의 레이트는 반도체 제작에서 사용되는 에칭 레이트의 40~60%의 레이트로 할 수 있고, 에칭 시간은 반도체 제작에서 사용되는 에칭 시간의 40~60%의 시간으로 할 수 있다. However, in the implementation of the digital
일예로, 후술하는 시험예에서, 에칭 레이트(rate)는 3.0 내지 3.5 ㎛/s 이거나 2.5 내지 3.1 ㎛/s일 수 있다. 또한, 에칭 시간은 6 s 또는 11 s일 수 있다. For example, in the test examples described below, the etching rate may be 3.0 to 3.5 mu m / s or 2.5 to 3.1 mu m / s. The etching time may also be 6 s or 11 s.
본 발명에서 확률적으로 결정된다는 의미는, 무작위적으로 결정된다는 의미일 수 있다. 또한, 본 발명에서 확률적으로 결정된다는 의미는, 50%의 확률 또는 45% 내지 55%의 확률로 결정된다는 의미를 포함할 수 있다. The meaning of being determined stochastically in the present invention may mean that it is determined randomly. Also, the meaning of being determined stochastically in the present invention may include the meaning of 50% probability or 45% to 55% probability.
기존의 반도체 공정에서는 콘택 또는 비아(203)가 전도성 레이어(201, 202)들 사이를 단락시키지 못하면 공정상 실패한 것이 되나, 본 발명에서는 의도적으로 단락을 가능하여 이를 무작위성을 갖는 식별키 생성에 이용하는 것이다.In the conventional semiconductor process, if the contact or via 203 fails to short-circuit between the
상기 실시예에 따른 콘택 또는 비아(203)의 제작을 위한 에칭 특성의 설정은 도 3a 내지 도 4를 참조하여 보다 상세히 후술한다.The setting of the etching characteristics for the fabrication of the contact or via 203 according to this embodiment will be described in more detail below with reference to Figures 3A-4.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 콘택 또는 비아(203)와 구분되는 두 전도성 레이어(201, 202)의 연결을 목적으로 하는 비아(203)는 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.According to another embodiment of the present invention, the
한편, 본 발명의 또 다른 일실시예에 따르면, 식별키 생성장치(100)는 반도체 제조 공정 상에서, 배선의 간격과 에칭 특성을 조절하여 전도성 라인들 사이의 단락 여부가 확률적으로 결정되도록 하여, 무작위성을 갖는 식별키를 생성한다.According to another embodiment of the present invention, in the semiconductor manufacturing process, the identification
이러한 실시예 또한, 종래의 반도체 제조 공정에서, 전도성 라인들 사이의 오픈을 보장하는 공정에서 벗어나서, 무작위의 식별키를 생성하는 것이다. 상기 실시예에 따른 전도성 메탈 라인에 대한 설명은 도 5를 참조하여 보다 상세히 후술한다.This embodiment is also a departure from the process of ensuring openness between the conductive lines in a conventional semiconductor manufacturing process to produce a random identification key. A description of the conductive metal line according to the above embodiment will be described later in detail with reference to FIG.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 전도성 레이어(201, 202)의 간격과 구분되는 두 전도성 레이어(201, 202)의 절연을 목적으로 하는 전도성 레이어(201, 202)의 간격은 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.According to another embodiment of the present invention, a
디지털 값 생성부(130)는 상기한 실시예들에 따라 생성된 식별키를 전기적으로 생성한다. 전도성 레이어(201, 202) 사이를 콘택 또는 비아(203)가 단락시키고 있는지, 또는 전도성 라인들 사이가 단락되고 있는지는, 리드 트랜지스터(read transistor)를 이용하여 식별할 수 있으며, 이러한 구성은 도 9를 참조하여 보다 상세히 후술한다.The digital
한편, 상기한 콘택 또는 비아(203)의 제작을 위한 공정을 이용하는 실시예에서, 콘택 또는 비아(203)의 제작을 위한 공정 특성을 조절하여 전도성 레이어(201, 202)들 사이를 단락하는 콘택 또는 비아(203)와 그렇지 못한 비아(203)의 비율이 가급적 1/2로 동일한 확률을 가지도록 조정한다고 해도, 단락이 되는 경우(이를 테면 디지털 값 0)와 그렇지 않은 경우(이를 테면 디지털 값 1)의 비율이 확률적으로 완전히 동일한 것이 보장되지 않을 수도 있다.On the other hand, in an embodiment that utilizes the process for fabricating the contact or via 203 described above, the process characteristic for the fabrication of the contact or via 203 may be adjusted to provide a shorting between the
즉, 콘택 또는 비아(203) 제작을 위한 에칭이 강하고 긴 시간 동안 이루어질 수록 두 전도성 레이어(201, 202) 사이가 단락될 확률이 커지고, 반대로 에칭의 레이트가 낮고 에칭이 짧은 시간 동안 이루어질수록 단락되지 않을 확률(개방될 확률)이 커지는데, 단락되는 경우와 단락되지 않는 경우의 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키의 무작위성이 저하된다.That is, as the etching for forming the contact or via 203 is strong and the etching is performed for a long time, the probability that the two
이러한 문제는 상기한 전도성 라인 사이의 간격(spacing)에 대하여 전도성 라인의 간격이나 에칭의 특성을 조정하는 실시예에서도 마찬가지이다.This problem is also true in the embodiment in which the spacing of the conductive lines or the characteristics of the etching are adjusted with respect to the spacing between the conductive lines.
독출부(120)는 유닛 셀(110) 각각의 단락 여부를 독출한다. The
본 발명에서 독출이라는 것은 유닛 셀 각각의 단락 여부를 검출 또는 감지하는 것일 수 있다. 독출부는 검출부 또는 감지부일 수도 있다. 독출부가 검출부 또는 감지부인 경우, 검출부 또는 감지부는 여러 종류의 센서들 중에 하나의 종류일 수 있다. In the present invention, the term " read " may be to detect or detect the short-circuit of each unit cell. The reading unit may be a detecting unit or a sensing unit. When the reading unit is the detecting unit or the sensing unit, the detecting unit or the sensing unit may be one of various kinds of sensors.
독출부(120)는 유닛 셀(110)과 연결될 수 있다. 일례로, 독출부(120)는 비아(203)에 의해 전도성 레이어(201, 202)가 단락 또는 개방되는지를 독출할 수 있다. 또한 독출부(120)는 후술하는 디지털 값 생성부(130)에서 생성된 디지털 값 또는 디지털 값의 조합에 의해 생성된 식별키를 저장할 수 있다. The
일례로, 독출부(120)는 로직 게이트, 증폭기, 레지스터, 또는 플립 플롭일 수 있다. 다만, 독출부(120)가 레지스터 또는 플립 플롭에 한정되는 것은 아니고, 전도성 레이어(201, 202)의 단락 또는 개방 여부를 독출하고, 디지털 값, 식별키를 저장할 수 있는 넓은 개념으로 이해될 수 있다.In one example, the
디지털 값 생성부(130)는 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부(120)에서 독출된 단락 여부에 근거하여, 상기 유닛 셀(110) 각각 디지털 값을 생성시키도록 이루어진다. The digital
선택부(140)는 복수의 유닛 셀(110) 중 적어도 하나를 선택 가능하도록 이루어진다. 선택부(140)에서 선택된 유닛 셀(110)에 각각 생성된 디지털 값의 조합에 의해 식별키는 생성되게 된다.The
따라서 본 발명의 일실시예에 따르면, 식별키 생성 장치(100)는 독출부(120)가 독출한 단락 여부에 대한 정보를 제공받아서 처리하여, 무작위성이 보장되도록 디지털 값을 처리하는 디지털 값 처리부(130)를 더 포함한다. 참고로, 본 명세서에서는 디지털 값의 '처리' 또는 '디지털 값 처리부' 라는 용어를 사용하지만, 이는 생성된 디지털 값을 별도의 기법이나 알고리즘을 통해 가공하는 것으로 한정되어 해석되어서는 안 되며, 생성된 디지털 값으로 식별키를 생성해내는 난수성(무작위성)을 보장하기 위해 0과 1 사이의 밸런싱(balancing)을 수행하는 일련의 구성을 의미하는 것으로 이해되어야 한다.Therefore, according to an embodiment of the present invention, the identification
이러한 디지털 값 처리부(130)와 관련하여, 도 10을 참조하여 보다 상세히 후술한다.With reference to this digital
도 3a는 본 발명의 유닛 셀(110)의 단락 및 개방, 이에 따른 생성된 디지털 값을 도시하는 개념도이다. FIG. 3A is a conceptual diagram showing short-circuiting and opening of the
반도체 제조 공정에서 전도성 레이어 1(202)과 전도성 레이어 2(201) 사이에 비아(203)들이 형성된 모습의 도시되었다.The formation of the
비아(203) 제작시 에칭의 레이트가 충분히 높고 에칭 시간을 오래한 1번 에칭 그룹(210)에서는 모든 비아(203)가 전도성 레이어 1(202) 및 전도성 레이어 2(201)를 단락시키고 있으며, 단락 여부를 디지털 값으로 표현하면 모두 0이 된다.In the
한편, 비아(203) 제작시 에칭의 레이트가 낮고 에칭 시간이 너무 모자란 3번 에칭 그룹(230)에서는 모든 비아(203)가 전도성 레이어 1(202) 및 전도성 레이어 2(201)를 단락시키지 못하고 있다. 따라서 단락 여부를 디지털 값으로 표현하면 모두 1이 된다.On the other hand, in the
그리고, 비아(203) 제작시 에칭의 레이트와 시간을 그룹(210)과 그룹(230) 사이로 한 2번 에칭 그룹(220)에서는, 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키고, 다른 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키지 못하고 있다.In the
본 발명의 일실시예에 따른 식별키 생성장치(100)는, 2번 에칭 그룹(220)과 같이, 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키고, 다른 일부의 비아(203)는 전도성 레이어 1(202)와 전도성 레이어 2(201)을 단락시키지 못하도록 비아(203) 제작시 에칭 특성을 설정하여 구성된다.The identification
도 3b 및 2c를 참조하면, metal 또는 poly line etching 방식에서, A 및 B의 연결 확률이 50%가 되는 레이트 및 시간의 에칭이 요구된다. 도 3c에는 무작위적인 확률로 A 및 B가 연결 또는 단절되는 metal 또는 poly line etching이 형성되는 예가 도시된다. Referring to FIGS. 3B and 2C, in the metal or poly line etching method, the etching rate and time are required such that the connection probability of A and B is 50%. FIG. 3C shows an example in which a metal or poly line etching is formed where A and B are connected or disconnected with a random probability.
콘택 또는 비아(203) 제작시 두 전도성 레이어(201, 202) 사이의 단락 확률은 에칭의 레이트 및 시간에 비례한다. 이러한 단락 여부의 확률 분포는 50%의 단락 확률을 갖도록 하는 것이 이상적이며, 본 발명의 일실시예에 따른 식별키 생성장치(100)는 상기 확률 분포가 최대한 50%에 가깝게 에칭 공정 특성을 설정하여 제작된다. 이러한 에칭 공정의 특성은 실험에 의해 결정할 수 있고, 공정 진행 중에 조정할 수 있다.The probability of a short circuit between the two
도 4은 에칭 레이트, 시간에 따른 유닛 셀(110)의 단락 확률을 나타내는 그래프이다.4 is a graph showing the etch rate, the short circuit probability of the
그래프에서 에칭의 레이트가 높고 시간이 길어질 수록, 콘택 또는 비아(203)의 단락 확률이 100%에 가까운 것을 확인할 수 있다.It can be seen that as the rate of etching is high and the time is long in the graph, the probability of shorting of the contact or via 203 is close to 100%.
그리고, 임베디드 시스템(EM)은 이론적으로 두 전도성 레이어(201, 202)의 단락 확률이 50%가 되는 에칭 공정의 특성인데, 상기한 바와 같이, 공정에 따라 값이 상이하며 실험에 의해 최대한 비슷한 값을 찾을 수는 있지만, 정확한 임베디드 시스템을 찾는 것은 어렵다.The embedded system EM is a characteristic of an etching process in which the short circuit probability of the two
따라서, 본 발명의 일실시예에 따른 디지털 값 생성부(130)에서는 구체적인 실험에 따라 전도성 레이어(201, 202)들 사이의 단락 여부가 확률 50%에서 소정의 허용 오차를 갖는 Ex1과 Ex2 범위 내(상기 Ex1 과 Ex2는 별도로 도시하지 않지만, 도시된 Ex 근처의 일정한 마진을 갖는 영역임)에서 설정될 수 있다.Accordingly, in the
도 5는 메탈 라인의 간격에 따른 단락 여부를 도시하는 개념도이다.5 is a conceptual diagram showing whether or not the metal lines are short-circuited according to intervals.
상기한 바와 같이, 본 발명의 다른 일실시예에 따르면, 메탈 라인의 간격과 에칭 특성(레이트 및 시간)을 조절하여 메탈 라인들 사이의 단락 여부가 확률적으로 결정되도록 할 수 있다. 메탈 라인의 간격을 길게 한 1번 그룹(410)에서는 모든 경우에서 메탈 라인들이 단락되었다.As described above, according to another embodiment of the present invention, it is possible to stably determine whether the metal lines are short-circuited by adjusting the intervals and etching characteristics (rate and time) of the metal lines. In group 1 (410) where the interval of the metal lines was extended, the metal lines were short-circuited in all cases.
그리고, 메탈 라인의 간격을 짧게 한 3번 그룹(430)에서는 모든 경우에서 메탈 라인들이 단락되지 않았다.In the
본 발명의 일실시예에 따른 디지털 값 생성부(130)에서는, 그룹(420)과 같이, 메탈 라인들 중 일부는 단락되고 일부는 단락되지 않도록, 단락이 확률적으로 이루어지는 메탈 라인들의 간격을 설정한다.In the digital
또한, 도면으로 도시되지는 않았지만, 메탈 라인에서의 에칭의 레이트를 낮게 하거나 에칭 시간을 짧게 함으로써, 단락 여부를 확률적으로 결정되도록 이루어질 수도 있다. Though not shown in the drawing, the etching rate may be lowered or the etching time may be shortened in the metal line so that the short circuit may be stochastically determined.
메탈 라인의 에칭의 레이트를 높게 하거나 에칭 시간을 길게 한 1번 그룹에서는 모든 경우에서 메탈 라인들이 단락된다. Metal lines are short-circuited in all cases in
또한, 메탈 라인의 간격을 얇게 하고 에칭의 레이트를 낮게하고 시간을 길게 한 3번 그룹(430)에서는 모든 경우에서 전도성 라인들이 단락되지 않았다.In the
본 발명의 일실시예에 따른 디지털 값 생성부(130)에서는, 2번 그룹(420)과 같이, 메탈 라인들 중 일부는 단락되고 일부는 단락되지 않도록, 단락이 확률적으로 이루어지는 메탈 라인의 에칭 레이트 및 시간을 설정한다.In the digital
도 5에서는, 메탈 라인의 테두리에서 요철부가 발생하는데, 이는 에칭에 의한 패터닝 정확성의 한계와 무작위성에 의한 것으로 이해될 수 있다.In Fig. 5, irregularities are generated at the edges of the metal lines, which can be understood to be due to limitations and randomness of patterning accuracy by etching.
도 6 및 7을 참조하면, 상기 콘택 또는 비아(via)는, 상기 반도체의 전도성 레이어 사이에 형성되는 상기 콘택 또는 비아(via)가 상기 전도성 레이어를 단락하는 확률과 단락 하지 못하는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 사이즈를 갖도록 할 수 있다. Referring to FIGS. 6 and 7, the contact or via may be formed such that the difference between the probability that the contact or via formed between the conductive layers of the semiconductor short-circuits the conductive layer and the short- In the range of the error.
도 7을 참조하면, 반도체 제조 공정에서 메탈 1 레이어(302)와 메탈 2 레이어(301) 사이에 비아들이 형성된 모습의 도시되었다.Referring to FIG. 7, vias are formed between a
비아 사이즈를 디자인 룰에 따라 충분히 크게 한 그룹(310)에서는 모든 비아가 메탈 1 레이어(302)와 메탈 2 레이어(301)을 단락시키고 있으며, 단락 여부를 디지털 값으로 표현하면 모두 0이 된다. 도 7에는, 단락된 상태에서 디지털 값이 0으로 표현되고, 개방된 상태에서 디지털 값이 1로 표현되었으나, 반드시 이에 한정되는 것은 아니고, 단락된 상태에서 디지털 값이 1로 표현되고, 개방된 상태에서 디지털 값이 0으로 표현될 수 있다. In the
한편, 비아 사이즈를 너무 작게 한 그룹(330)에서는 모든 비아가 메탈 1 레이어(302)와 메탈 2 레이어(301)을 단락시키지 못하고 있다. 따라서 단락 여부를 디지털 값으로 표현하면 모두 1이 된다.On the other hand, in the
그리고, 비아 사이즈를 그룹(310)과 그룹(330) 사이로 한 그룹(320)에서는, 일부의 비아는 메탈 1 레이어(302)와 메탈 2 레이어(301)을 단락시키고, 다른 일부의 비아는 메탈 1 레이어(302)와 메탈 2 레이어(301)을 단락시키지 못하고 있다.In the
본 발명의 일실시예에 따른 식별키 생성부(110)는, B사이즈의 비아를 갖는 그룹(320)와 같이, 일부의 비아는 메탈 1 레이어(302)와 메탈 2 레이어(301)을 단락시키고, 다른 일부의 비아는 메탈 1 레이어(302)와 메탈 2 레이어(301)을 단락시키지 못하도록 비아 사이즈를 설정하여 구성된다. 비아 사이즈에 대한 디자인 룰은 반도체 제조 공정에 따라 상이한데, 이를테면 0.18 미크론(um)의 CMOS(Complementary metal oxide semiconductor) 공정에서 비아의 디자인 룰이 0.25 미크론으로 설정된다고 하면, 상기 본 발명의 일실시예에 따른 식별키 생성부(110)에서 비아 사이즈를 0.19 미크론으로 설정하여, 메탈 레이어들 사이의 단락 여부가 확률적으로 분포하도록 한다.The identification
이러한 단락 여부의 확률 분포는 50%의 단락 확률을 갖도록 하는 것이 이상적이며, 본 발명의 일실시예에 따른 식별키 생성부(110)는 상기 확률 분포가 최대한 50%에 가깝게 비아 사이즈를 설정하여 구성된다. 이러한 비아 사이즈 설정에서는 공정에 따른 실험에 의하여 비아 사이즈를 결정할 수 있다.It is ideal to have a short-circuit probability of 50% or less, and the identification-
또한, 도 6을 참조하면, 그래프에서 비아의 사이즈가 커질수록, 메탈 레이어들 사이의 단락 확률이 1에 가까운 것을 확인할 수 있다. 디자인 룰에 따른 비아 사이즈는 Sd로서, 메탈 레이어들 사이의 단락이 충분히 보장되는 값이다. 그리고, SM은 이론적으로 메탈 레이어의 단락 확률이 0.5가 되는 비아 사이즈인데, 상기한 바와 같이, 공정에 따라 값이 상이하며 실험에 의해 최대한 비슷한 값을 찾을 수는 있지만, 정확한 SM을 찾는 것은 어렵다.Also, referring to FIG. 6, it can be seen that as the size of the via increases in the graph, the probability of short circuit between the metal layers is close to 1. The via size according to the design rule is Sd, which is a value at which a short circuit between the metal layers is sufficiently ensured. The SM is theoretically a via size in which the short circuit probability of the metal layer is 0.5. As described above, the values are different according to the process, and it is possible to find a value as close as possible by the experiment, but it is difficult to find the exact SM.
따라서, 본 발명의 일실시예에 따른 식별키 생성부(110)에서는 구체적인 실험에 따라 메탈 레이어들 사이의 단락 여부가 0.5에서 소정의 허용 오차를 갖는 Sx1과 Sx2 범위 내(상기 Sx1 과 Sx2는 별도로 도시하지 않지만, 도시된 Sx근처의 일정한 마진을 갖는 영역임)에서 설정될 수 있다.Therefore, in the identification
도 8은 식별키 생성장치(100) 내에서의 유닛 셀(110)의 배열을 도시하는 개념도이다.8 is a conceptual diagram showing the arrangement of the
반도체 기판(substrate)에 가로 M개, 세로 N 개(단, M 및 N은 자연수), 총 M*N 개의 유닛 셀(110)이 배치된 모습이 도시되었다.A total of M *
디지털 값 생성부(130)는 M*N 개의 비아(203)들 각각이 전도성 레이어(201, 202)들 사이를 단락시키는지(디지털 값 0) 또는 단락시키지 못하는지(디지털 값 1)의 여부에 따라, M*N 비트(bit)의 디지털 값을 생성한다.The digital
그리고, 이렇게 생성된 M*N 비트의 디지털 값은 선택부(140)에 의해 유닛 셀(110)이 선택되게 되고, 선택부(140)에 의해 선택된 유닛 셀(110)에서 각각 생성된 디지털 값의 조합으로부터 식별키는 생성된다.The M * N bit digital value thus generated is selected by the
도 9는 본 발명의 일실시예에 따른 디지털 값 생성부(130)의 구체적인 회로 구성을 도시한다.9 shows a specific circuit configuration of the digital
본 발명의 일실시예에 따르면, 디지털 값 생성부(130)는 전원 전압 VDD와 그라운드(ground) 사이에서 리드 트랜지스터를 이용하여 단락 여부를 검사한다.According to an embodiment of the present invention, the
풀다운 회로로 구성되는 도 9의 예에서(본 명세서에서 별다른 언급이 없더라도 풀다운 회로에 대한 설명은 풀업 회로로 구성되는 예로 확장될 수 있음은 자명하며, 별도의 설명은 생략함), 디지털 값 생성부(130) 내의 개별 비아(203)가 전도성 레이어(201, 202)들을 단락시키면 출력 값은 0으로 되고, 그렇지 않으면 출력 값이 1로 된다. 반대로, 디지털 값 생성부(130) 내의 개별 비아(203)가 전도성 레이어(201, 202)들을 단락시키면 출력 값은 1로 되고, 그렇지 않으면 출력 값이 0로 될 수도 있다. 이러한 과정을 통해 디지털 값 생성부(130)가 디지털 값을 생성하고, 선택부(140)의 선택에 의해 식별키는 생성된다.In the example of FIG. 9 composed of a pull-down circuit (the description of the pull-down circuit is obviously extended to an example constituted by a pull-up circuit, and a separate description is omitted) When the
물론, 전도성 라인 사이의 단락을 이용하는 실시예도 동일하게 식별키가 생성된다.Of course, in an embodiment that utilizes a short between the conductive lines, the same identification key is generated.
다만, 본 발명의 일실시예에 따른 도 9의 디지털 값 생성부(130)의 구성은 하나의 실시예에 불과하며, 본 발명이 이러한 일부 실시예에 의해 제한적으로 해석되는 것은 아니다.However, the configuration of the digital
따라서, 디지털 값 생성부(130) 내의 전도성 레이어(201, 202) 간 또는 메탈 라인 간의 단락 여부를 검사하여 디지털 값을 생성할 수 있는 구성이라면, 본 발명의 사상을 벗어나지 않는 범위에서 다른 변형이 가능하며, 이러한 구성 또한 본 발명의 범위에서 배제되지 않는다.Therefore, if the digital
한편, 이렇게 디지털 값 생성부(130)에 의해 생성된 식별키는, 식별키 저장부(미도시)로 전달되어 저장되는데, 식별키 저장부는 생성된 식별키를 입력으로 받아 저장하는 레지스터 또는 플립 플롭(도시하지 않음)일 수 있다.Meanwhile, the identification key generated by the digital
이하에서는 별도의 언급이 없더라도, 생성된 식별키를 판독하여 보관하는 레지스터 또는 플립 플롭 뿐만 아니라, 균등한 역할을 하는 다른 구성 또한 식별키 저장부로 이해될 수 있다.In the following description, not only a register or a flip-flop for reading and storing the generated identification key, but also other configurations having an equivalent role can be understood as an identification key storage unit.
도 10은 본 발명의 일실시예에 따른 디지털 값 처리부가 디지털 값을 처리하는 과정을 설명하기 위한 개념도이다.10 is a conceptual diagram for explaining a process of processing a digital value by the digital value processing unit according to an embodiment of the present invention.
본 발명의 일실시예에 따르면, 디지털 값 처리부(130)는 디지털 값 생성부(130)가 생성하는 M*N 비트의 디지털 값 중 둘을 선택하여 비교한다.According to an embodiment of the present invention, the digital
물론, 본 명세서에서는 개념상 디지털 값 생성부(130)에서 생성된 디지털 값 중 둘을 선택하는 것으로 도 10을 참조하여 설명하고 있으나, 이는 어디까지나 예시적인 실시예에 불과하며, 레지스터 또는 플립 플롭으로 구성되는 식별키 독출부(120)에서 레지스터 또는 플립 플롭들에 저장된 비트 중 둘을 선택하는 것도 충분히 가능하며, 이는 본 기술분야의 통상의 지식을 가진 자라면 별다른 어려움이 없이 적용 가능하므로, 본 발명의 범위에서 벗어나는 것으로 해석되어서는 안된다.In this specification, two of the digital values generated by the digital
도 10의 예시에서는, 디지털 값 생성부(130)에서 생성된 여러 비트 중 두 비트가 선택되었다.In the example of FIG. 10, two bits among the plurality of bits generated by the digital
그리고, 디지털 값 처리부는 제1 비트(710)과 제2 비트(720)이 각각 생성한 디지털 값의 크기를 비교한다. 그리고, 제1 비트(710)의 디지털 값이 제2 비트(720)의 디지털 값보다 크면, 상기 제1 비트(710)과 제2 비트(720)을 대표하는 디지털 값은 1로 결정한다.The digital value processor compares the magnitudes of the digital values generated by the
반대로, 제1 비트(710)의 디지털 값이 제2 비트(720)의 디지털 값보다 작으면, 제1 비트(710)과 제2 비트(720)을 대표하는 디지털 값은 0으로 결정한다.Conversely, if the digital value of the
물론, 제1 비트(720)의 디지털 값이 제2 비트(710)의 디지털 값보다 큰 경우에, 대표 디지털 값을 1로 결정할 수도 있다.Of course, if the digital value of the
만일, 제1 비트(710)의 디지털 값과 제2 비트(720)의 디지털 값이 같을 경우에는, 대표 디지털 값을 1 또는 0으로 결정하거나, 아니면, 대표값을 결정하지 않을 수도 있다.If the digital value of the
이러한 방식으로 제3 비트(730)과 제4 비트(740)을 비교하여 대표 디지털 값을 생성하고, 선택부(140)에 의해 디지털 값이 선택되어 이용하여 그 조합에 의해 최종적으로 식별키를 결정할 수 있다.In this manner, the
이러한 과정이 식별키의 무작위성을 높이는 식별키 처리 과정으로 이해될 수 있다.This process can be understood as an identification key process for increasing the randomness of the identification key.
디지털 값 생성부(130) 내에서는 단락되는 비율(디지털 값 0)과 단락되지 않는 비율(디지털 값 1)이 서로 달라서, 0과 1의 밸런싱(balancing)이 맞추어지지 않는 경우도 있는데, 그러한 경우라도, 각 비트에서 1과 0이 생성될 확률은, (비록 그 확률이 50%는 아니라 하더라도) 두 개의 비트가 서로 동등하기 때문에, 두 비트 중 어느 한 비트가 다른 한 비트보다 큰 디지털 값을 가질 확률은 50%이다. 따라서, 상기한 과정을 통해서는 0과 1의 확률적 밸런싱이 맞추어진다고 이해될 수 있다.In the digital
한편, 원래 생성된 식별키가 M*N 비트였다면, 상기 도 10에서 식별키 처리부(130)가 최종적으로 결정한 식별키는 (M*N/2) 비트이다. 2 비트의 디지털 값을 이용하여 새로운 1 비트의 디지털 값을 결정하기 때문이다.On the other hand, if the originally generated identification key is M * N bits, the identification key finally determined by the identification
또한, 이상에서 설명한 식별키 처리부(130)의 그룹핑이나 식별키 처리 과정은 본 발명의 일실시예에 불과하며, 디지털 값 0과 1의 밸런싱을 유지하기 위한 식별키 처리 과정은 본 발명의 사상을 벗어나지 않는 범위에서 얼마든지 변경될 수 있다.In addition, the grouping of the identification
이렇게 디지털 값 생성부(130)가 생성하고 식별키 처리부(130)가 결정한 새로운 식별키는, 무작위성을 갖고, 한 번 생성되면 이론적으로 영구히 변하지 않는 신뢰성 있는 값이 된다.The new identification key generated by the digital
따라서, 본 발명의 실시예들에 의하면, 시간에 따라 값이 변하지 않는 무작위수의 특징을 갖는 신뢰 가능한 식별키를, 큰 제조 비용을 들이지 않고 간편하게 제조할 수 있다.Therefore, according to the embodiments of the present invention, a reliable identification key having a random number characteristic whose value does not change with time can be easily manufactured without a large manufacturing cost.
또한, 반도체 제조 과정 중에 이러한 무작위적인 식별키가 생성되고, 이러한 식별키는 제조 완료 후에도 시불변하므로, 종래의 방법에서와 같이 별도의 비휘발성 메모리에 외부에서 식별키를 기입하는 과정이 불필요하다. 따라서, 식별키가 외부로 출입하는 과정이 없고, 반도체 칩의 설계 도면이 유출된다 하더라도 제조 공정 상의 물리적 특성의 차이에 의하여 식별키가 생성되어 복제가 불가능하므로 보안성이 월등히 우수하다. 또한, 비휘발성 메모리 제조 공정이 불필요하므로 제조 비용도 절감될 수 있다.In addition, since the random identification key is generated during the semiconductor manufacturing process, and the identification key is unchanged even after the completion of the manufacturing process, there is no need to write the identification key from the outside into the separate nonvolatile memory as in the conventional method. Therefore, even if the design drawing of the semiconductor chip is leaked, the identification key is generated and can not be duplicated due to the difference in the physical characteristics in the manufacturing process, so that the security is remarkably excellent. In addition, since the nonvolatile memory manufacturing process is not required, the manufacturing cost can also be reduced.
도 11은 본 발명의 일실시예에 따른 식별키 생성방법을 도시하는 순서도이다.11 is a flowchart showing a method of generating an identification key according to an embodiment of the present invention.
이하에서, 식별키 생성방법에 대하여 서술하는데, 이하에서는 본 발명의 방법적인 내용 위주로 서술하기로 하고, 장치적 특성과 관련하여서는 식벽키 생성장치의 설명 부분으로 갈음한다.Hereinafter, a method of generating an identification key will be described. Hereinafter, description will be made mainly on the methodical contents of the present invention.
식별키 생성방법은 반도체 제조 공정 회로에 구비된 복수의 유닛 셀(110) 각각의 단락 여부를 독출하는 단계(S10); 반도체 제조 공정에서 전도성 레이어(201, 202)의 수직적 간격과 패터닝의 에칭 특성을 조절하는 단계(S20); 회로를 구성하는 유닛 셀(110)(노드)의 단락여부를 확률적으로 결정될 수 있게 함으로써 상기 유닛 셀(110) 각각으로부터 디지털 값을 생성하는 단계(S30); 상기 복수의 유닛 셀(110) 중 적어도 하나를 선택하는 단계(S40); 및 상기 선택된 유닛 셀(110)의 디지털 값의 조합으로 식별키를 생성해내는 단계(S50)를 포함한다.The identification key generating method includes: (S10) reading whether each of the plurality of
본 발명의 실시예에 따르면, 독출부(120)에 의해 복수의 유닛 셀(110) 각각의 단락 여부를 독출하게 된다(S10). 일례로, 독출부(120)는 한 쌍으로 이루어진 반도체의 전도성 레이어(201, 202)가 단락되는지 여부를 독출하게 하는데, 전술한 바와 같이, 콘택 또는 비아(203)가 전도성 레이어(201, 202) 사이를 단락시키는지 여부를 독출한다.According to the embodiment of the present invention, the
전도성 레이어(201, 202)의 수직적 간격과 패터닝의 에칭 특성 조절 단계(S20)에 의해, 콘택 또는 비아(203)에 의해 전도성 레이어(201, 202)의 단락 또는 개방되는 확률이 조절되게 된다. The vertical spacing of the
여기서, 에칭 특성을 조절에 의해, 전도성 레이어(201, 202) 표면의 거칠기가 조절되어 전도성 레이어(201, 202)와 콘택 또는 비아(203) 사이의 결합 레이트가 조절되게 된다.Here, by controlling the etching characteristics, the roughness of the surface of the
회로를 구성하는 유닛 셀(110)의 단락여부를 확률적으로 결정될 수 있게 함으로써 유닛 셀(110) 각각으로부터 디지털 값을 생성하는 단계(S30)는 전도성 레이어(201, 202)의 단락 여부에 따라서 0 또는 1의 디지털 값을 생성해낸다. (S30) of generating a digital value from each of the
디지털 값을 생성하는 단계(S30)는 디지털 값 처리단계(S33)를 포함할 수 있는데, 디지털 값 처리단계(S33)는 독출부(120)가 독출한 N 비트의 디지털 값을 입력받아 처리한다. The digital value generation step S30 may include a digital value processing step S33. The digital value processing step S33 receives and processes the N-bit digital value read by the
일례로, 디지털 값 처리단계(S33)는, 입력 받은 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 제1 비트 값이 제2 비트 값보다 큰 경우에 제1 비트와 제2 비트를 대표하는 디지털 값을 1로 결정하고, 제1 비트 값이 제2 비트 값보다 작은 경우에 제1 비트와 제2 비트를 대표하는 디지털 값을 0으로 결정한다. For example, the digital value processing step S33 compares the first and second bits of the input N bits of digital values, and when the first bit value is greater than the second bit value, The digital value representative of the first bit and the second bit is determined as 0 when the first bit value is smaller than the second bit value.
또한, 디지털 값 처리단계(S33)는, 제1 비트 값이 제2 비트 값이 같은 경우, 설정에 따라 선택적으로, 제1 비트와 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 제1 비트와 제2 비트를 대표하는 디지털 값을 결정하지 않는다. In the digital value processing step S33, if the first bit value is equal to the second bit value, the digital value representative of the first bit and the second bit is selectively set to either 1 or 0 according to the setting Or does not determine a digital value representative of the first bit and the second bit.
선택부(140)에 의해 복수의 유닛 셀(110) 중 적어도 하나가 선택되고(S40), 선택된 디지털 값들의 조합에 의해 식별키가 생성되게 된다(S50).At least one of the plurality of
본 발명의 실시예에 따르면, 전도성 레이어(201, 202)의 수직적 간격 및 패터닝의 에칭 특성 조절에 의해, 반도체 제조 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 무작위성을 갖도록 구성되며, 또한 노드 간의 단락 특성은 물리적으로 변하지 않으므로 한 번 생성된 식별키는 변하지 않는다.According to the embodiment of the present invention, whether or not a short between nodes generated in the semiconductor manufacturing process is randomized by controlling the vertical intervals of the
본 발명의 일실시예에 따르면, 디지털 값 생성부(130)는 반도체 제조 공정 상 생성되는 전도성 레이어(201, 202)들(metal layers) 사이에 형성되는 콘택 또는 비아(via)의 단락 여부에 따라 디지털 값을 생성하고, 선택부(140)에 의해 디지털 값을 조합함으로써 식별키를 생성하며, 상기 실시예에 따른 콘택 또는 비아(203) 제작 공정의 에칭 특성 설정은 도 3a 내지 도 5를 참조하여 상술한 바와 같다.According to one embodiment of the present invention, the digital
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 콘택 또는 비아(203)와 구분되는 두 전도성 레이어(201, 202)의 연결을 목적으로 하는 비아(203)는 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.According to another embodiment of the present invention, the
한편, 본 발명의 다른 일실시예에 따르면, 디지털 값 생성부(130)는 반도체 제조 공정 상에서 전도성 라인들 패턴 형성 공정에서 전도성 레이어(201, 202)의 간격 및 에칭 특성을 조정하여, 전도성 라인들 중 일부는 단락되고 일부는 단락되지 않도록 하여, 무작위성을 갖는 식별키를 생성한다. 이러한 실시예는 도 5 내지 도 9를 참조하여 상술한 바와 같다.According to another embodiment of the present invention, the digital
또한, 본 발명의 다른 일 실시예에 따르면, 상기 식별키 생성을 목적으로 하는 전도성 레이어(201, 202)의 간격과 구분되는 두 전도성 레이어(201, 202)의 절연을 목적으로 하는 전도성 레이어(201, 202)의 간격은 구분되는 별개의 디자인 룰로 각각 제공될 수 있다.According to another embodiment of the present invention, a
식별키 저장부는 상기한 실시예들에 따라 생성된 디지털 키 또는 식별키를 레지스터 또는 플립 플롭을 통해 저장하여 보관한다. 식별키의 생성과 독출 과정에서 전도성 레이어(201, 202) 사이를 콘택 또는 비아(203)가 단락시키고 있는지, 또는 전도성 라인들 사이가 단락되고 있는지는, 리드 트랜지스터(read transistor)를 이용하여 식별할 수 있다. The identification key storage unit stores and stores the digital key or the identification key generated according to the above embodiments through a register or a flip-flop. Whether the contact or via 203 is shorting between the
또한, 식별키 처리부(130)는 디지털 값 생성부(130)가 생성한 디지털 값를 처리하여, 무작위성이 보장되도록 한다.Also, the identification
최종적으로 생성된 식별키는 출력부를 통해 사용자에게 제공되게 된다.The finally generated identification key is provided to the user through the output unit.
본 발명과 관련된, 식별키 생성장치 및 생성방법과 관련된 실험예에서, 일예로, 에칭 압력(pressure)은 26 mTorr, 에칭에 사용되는 가스는 SF6, Flow rate은 130 SCCM, 전원(source)은 600 W, 바이어스(Bias)는 20 W일 수 있다. 특히, 에칭 시간은 5 s 내지 7 s이고 에칭 레이트(rate)는 3.0 내지 3.5 ㎛/s일 수 있다. In an experiment related to the present invention relating to an identification key generating apparatus and a generating method, for example, the etching pressure is 26 mTorr, the gas used for etching is SF 6 , the flow rate is 130 SCCM, 600 W, and the bias (Bias) may be 20 W. In particular, the etching time may be 5 s to 7 s and the etch rate may be 3.0 to 3.5 μm / s.
또한, 다른 일 예로, 에칭 압력(pressure)은 20 mTorr, 에칭에 사용되는 가스는 SF6, Flow rate은 130 SCCM, 전원(source)은 600 W, 바이어스(Bias)는 15 W일 수 있다. 특히, 에칭 시간은 10 s 내지 12 s이고 에칭 레이트(rate)는 2.5 내지 3.1 ㎛/s일 수 있다.In another example, the etching pressure may be 20 mTorr, the gas used for etching may be SF6, the flow rate may be 130 SCCM, the source may be 600 W, and the bias may be 15 W. [ In particular, the etch time may be 10 s to 12 s and the etch rate may be 2.5 to 3.1 μm / s.
상기의 에칭 특성에 의해 실험을 각각 1만회 수행한 결과, 각각 45% ~ 55%의 확률로 유닛 셀의 단락되게 되었다.As a result of performing the experiments 10,000 times each by the above etching characteristics, the unit cells were short-circuited at a probability of 45% to 55%.
이상에서 설명한 식별키 생성장치(100) 및 식별키 생성방법(S100)는 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니라, 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The identification
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.It will be apparent to those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Accordingly, the above description should not be construed in a limiting sense in all respects and should be considered illustrative. The scope of the present invention should be determined by rational interpretation of the appended claims, and all changes within the scope of equivalents of the present invention are included in the scope of the present invention.
이상에서 설명한 식별키 유용성 판별장치(1000)는 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니라, 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The identification key
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.It will be apparent to those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Accordingly, the above description should not be construed in a limiting sense in all respects and should be considered illustrative. The scope of the present invention should be determined by rational interpretation of the appended claims, and all changes within the scope of equivalents of the present invention are included in the scope of the present invention.
1000:식별키 유용성 판별장치
100:식별키 생성장치
110:복수의 유닛 셀
120:독출부
130:식별키 처리부
140:선택부
201, 202:전도성 레이어
203:콘택 또는 비아
200:판단부
300:비활성부
400:저장부1000: identification key availability determination device
100: Identification key generating device
110: a plurality of unit cells
120: Reading section
130:
140:
201, 202: Conductive layer
203: contact or via
200:
300: inert portion
400:
Claims (15)
상기 식별키 생성장치에서 생성된 식별키의 무작위성 및 신뢰성 중 적어도 하나를 판단하는 판단부; 및
상기 판단 결과, 하나 또는 일부의 식별키 생성장치만을 동작하도록 선택하고, 선택되지 않은 나머지 식별키 생성장치를 영구적으로 비활성화시키는 비활성부를 포함하는 것을 특징으로 하는 식별키 유용성 판별장치.
A plurality of identification key generation devices for reading out whether a unit cell is short-circuited in a circuit of a semiconductor manufacturing process to generate a digital value and selecting a part of the generated digital values to generate an identification key;
A determination unit determining at least one of randomness and reliability of the identification key generated by the identification key generation apparatus; And
And an inactive unit for selecting only one or a part of the identification key generating apparatus to operate only as a result of the determination and for permanently deactivating the remaining remaining unauthenticated identification key generating apparatuses.
상기 판단 결과, 하나 또는 일부의 식별키 생성장치에서 생성된 값을 저장하도록 이루어지는 저장부를 더 포함하는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 1,
Further comprising a storage unit configured to store a value generated by one or a plurality of identification key generating devices as a result of the determination.
상기 무작위성은 평균, 분포 및 분산 중 적어도 하나를 포함하는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 1,
Wherein the randomness includes at least one of an average, a distribution, and a variance.
상기 신뢰성은 동작 안정성 및 시불변 중 적어도 하나를 포함하는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 1,
Wherein the reliability comprises at least one of operational stability and time invariance.
상기 식별키 생성장치는,
반도체 제조 공정에서 회로에 구비되는 복수의 유닛 셀;
상기 유닛 셀 각각의 단락 여부를 독출하도록 이루어지는 독출부;
상기 유닛 셀 각각의 단락 여부를 확률적으로 결정될 수 있게 하고, 상기 독출부에서 독출된 단락 여부에 근거하여, 상기 유닛 셀 각각 디지털 값을 생성시키는 디지털 값 생성부; 및
상기 복수의 유닛 셀 중 적어도 하나를 선택 가능하도록 이루어지는 선택부를 포함하고,
상기 선택부에 의해 선택된 유닛 셀에서 각각 생성된 디지털 값의 조합으로부터 식별키를 생성해내는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 1,
Wherein the identification key generation device comprises:
A plurality of unit cells provided in a circuit in a semiconductor manufacturing process;
A reading unit configured to read the short circuit of each of the unit cells;
A digital value generation unit which makes it possible to stably determine whether or not each of the unit cells is short-circuited and generates a digital value of each of the unit cells based on a short circuit read out from the reading unit; And
And a selection unit configured to select at least one of the plurality of unit cells,
And generates an identification key from a combination of digital values generated in each unit cell selected by the selection unit.
상기 복수의 유닛 셀 각각은,
한 쌍으로 이루어지는 반도체의 전도성 레이어; 및
상기 한 쌍의 전도성 레이어 사이에 배치되고, 상기 전도성 레이어를 단락 또는 개방시키도록 이루어지는 콘택 또는 비아(via)를 포함하는 것을 특징으로 하는 식별키 유용성 판별장치.
6. The method of claim 5,
Wherein each of the plurality of unit cells includes:
A conductive layer of a pair of semiconductors; And
And a contact or via disposed between the pair of conductive layers and configured to short or open the conductive layer.
상기 독출부는 상기 콘택 또는 비아가 상기 전도성 레이어 사이를 단락시키는지 여부를 독출하여 상기 유닛 셀 각각의 단락 여부를 독출하는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 6,
Wherein the reading unit reads whether the contact or via shorts between the conductive layers and reads out whether each of the unit cells is short-circuited.
상기 콘택 또는 비아는 상기 반도체 제조 공정에서 상기 단락이 확률적으로 결정되도록 에칭 특성이 설정되는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 6,
Wherein the etching characteristic is set such that the contact or via is determined stochastically in the semiconductor manufacturing process.
상기 에칭 특성은 에칭 종류, 에칭 레이트 및 에칭 시간 중 적어도 하나를 포함하는 것을 특징으로 하는 식별키 유용성 판별장치.
9. The method of claim 8,
Wherein the etching characteristic includes at least one of an etching type, an etching rate, and an etching time.
상기 에칭 레이트는 3.0 내지 3.5 ㎛/s이고, 상기 시간은 5s 내지 7s인 것을 특징으로 하는 식별키 유용성 판별장치.
10. The method of claim 9,
Wherein the etching rate is 3.0 to 3.5 占 퐉 / s and the time is 5s to 7s.
상기 콘택 또는 비아(via)는, 상기 반도체의 전도성 레이어 사이에 형성되는 상기 콘택 또는 비아(via)가 상기 전도성 레이어를 단락하는 확률과 단락 하지 못하는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 사이즈를 갖는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 6,
The contact or via may be sized such that the contact or via formed between the conductive layers of the semiconductor is within a predetermined tolerance of the difference between the probability of shorting the conductive layer and the probability of not shorting And the identification key usability determination device.
상기 디지털 값 생성부는 상기 콘택 또는 비아가 상기 전도성 레이어를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록, 상기 콘택 또는 비아는 에칭 특성을 구비하는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 6,
Wherein the digital value generator has an etching characteristic such that the contact or via has an etching characteristic such that a difference between a probability of shorting the conductive layer by the contact or via and a probability of not shorting the conductive layer is within a predetermined error range. Device.
상기 디지털 값 생성부는, 한 쌍의 전도성 레이어와 그 사이를 연결하는 하나의 콘택 또는 비아를 이용하여 1 비트의 디지털 값을 생성하는 단위 구조를 N 개(단, N은 자연수) 구비하여, 상기 N 개의 단위 구조를 통해 N 비트의 식별키를 생성하는 것을 특징으로 하는 식별키 유용성 판별장치.
The method according to claim 6,
The digital value generation unit includes N (N is a natural number) unit structures for generating a 1-bit digital value by using a pair of conductive layers and one contact or via connecting therebetween, and the N Wherein the identification key generating unit generates the N-bit identification key through the unit structure.
상기 독출부가 독출한 N 비트의 디지털 값을 입력 받아 처리하도록 이루어지는 디지털 값 처리부를 더 포함하고,
상기 디지털 값 처리부는,
입력 받은 상기 N 비트의 디지털 값들 중 제1 비트 및 제2 비트를 비교하여, 상기 제1 비트 값이 상기 제2 비트 값보다 큰 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1로 결정하고,
상기 제1 비트 값이 상기 제2 비트 값보다 작은 경우에 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 0으로 결정하는 것을 특징으로 하는 식별키 유용성 판별장치.
14. The method of claim 13,
Further comprising a digital value processing unit configured to receive and process N-bit digital values read out by said readout unit,
Wherein the digital value processor comprises:
Comparing a first bit and a second bit of the input N bits of digital values and outputting a digital value representative of the first bit and the second bit when the first bit value is greater than the second bit value 1,
And determines a digital value representing the first bit and the second bit to be 0 when the first bit value is smaller than the second bit value.
상기 디지털 값 처리부는,
상기 제1 비트 값이 상기 제2 비트 값이 같은 경우, 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 1 또는 0 중 어느 한 쪽으로 결정하거나 또는 상기 제1 비트와 상기 제2 비트를 대표하는 디지털 값을 결정하지 않는 것을 특징으로 하는 식별키 유용성 판별장치.
15. The method of claim 14,
Wherein the digital value processor comprises:
If the first bit value is equal to the second bit value, a digital value representative of the first bit and the second bit is determined to be either 1 or 0, or the first bit and the second bit And does not determine a representative digital value.
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