KR101663341B1 - Apparatus and method for generating identification key - Google Patents

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Abstract

반도체 제조 공정에서 적어도 하나의 노드 간의 단락여부에 따라 식별키를 생성하는 식별키 생성 장치가 제공된다. 예시적인 식별키 생성 장치는, 반도체 칩 내의 전도성 레이어 사이를(between conductive layers) 전기적으로 연결하기 위한 콘택(contact) 또는 비아(via)가 상기 전도성 레이어를 단락 하는지의 여부를 이용하여 식별키를 생성한다.There is provided an identification key generating apparatus for generating an identification key in accordance with whether or not at least one node is short-circuited in a semiconductor manufacturing process. An exemplary identification key generation apparatus generates an identification key using whether or not a contact or a via for electrically connecting between conductive layers in a semiconductor chip short-circuits the conductive layer do.

Description

식별키 생성 장치 및 방법{APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY}[0001] APPARATUS AND METHOD FOR GENERATING IDENTIFICATION KEY [0002]

디지털 보안 분야에 연관되며, 보다 특정하게는 전자장치의 보안, 임베디드 시스템(Embedded system) 보안, SoC(System on Chip) 보안, 스마트 카드(Smart Card) 보안, USIM(Universal Subscriber Identity Module) 보안 등을 위하여 필요한 암호화 및 복호화 방법과 디지털 서명 등에 사용되는 식별키를 생성하는 장치 및 방법에 연관된다.And more particularly to security of electronic devices, embedded system security, System on Chip (SoC) security, smart card security, USIM (Universal Subscriber Identity Module) security, and the like. And an apparatus and method for generating an identification key used for digital signatures and the like.

정보화 사회가 고도화 됨에 따라 개인 프라이버시 보호의 필요성도 높아지고 있고, 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 반드시 필요한 중요 기술로 자리잡고 있다.
고도화된 정보화 사회에서는 고성능의 컴퓨터와 더불어, 임베디드 시스템(Embedded System)이나 SoC(System on Chip) 형태의 컴퓨팅 디바이스의 사용도 급속하게 늘어나고 있다. 예를 들면, RFID(Radio-Frequency IDentification), 스마트 카드(Smart Card), USIM(Universal Subscriber Identity Module), OTP(One Time Password) 등의 컴퓨팅 디바이스가 광범위하게 활용되고 있다.
이러한 컴퓨팅 디바이스에 보안 시스템을 구축하기 위해서는 암호화 및 복호화 알고리즘에 사용되는 암호키(Cryptographic-key)나 고유의 아이디가 사용되는 데, 이하에서는 암호키(Cryptographic-key)나 고유의 아이디를 식별키로 언급한다. 이러한 식별키는 외부에서 암호학적으로 안전한 PRN(Pseudo Random Number)를 외부에서 생성하여 플래시 메모리(Flash Memory)나 이이피롬(EEPROM, Electrically Erasable Programmable Read-Only Memory, EEPROM) 등의 비휘발성 메모리에 저장하는 방법이 주로 사용되고 있다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF(Physical Unclonable Function) 기술이 개발되고 있다.
PUF(Physically Unclonable Function)는 전자시스템에 존재하는 미세한 물리적 특성 차이를 이용하여 식별키를 생성하고, 변하지 않도록 유지 또는 저장하기 위한 기술로서 하드웨어 핑거프린트(hardware fingerprint)라고도 한다.
PUF를 식별키로 사용하기 위해서는, 첫째, 생성된 식별키의 난수성이 충분히 확보되어야 하고, 둘째, 시간의 흐름이나 사용 환경의 변화에 대하여 그 값이 변하지 않고 유지되어야 한다.
그러나, 종래의 기술들은 충분한 난수성 확보가 어렵고, 시간에 따른 물리적 특성의 변화 또는 사용 환경의 변화에 의하여, 생성된 식별키가 변화하는 문제를 해결하지 못하고 있다.As the information society becomes more sophisticated, there is a growing need for privacy protection, and technology for building a security system that encrypts, decrypts, and transmits information securely becomes an important technology.
In an advanced information society, the use of embedded systems or system-on-chip (SoC) -based computing devices is rapidly increasing, in addition to high-performance computers. For example, computing devices such as Radio Frequency Identification (RFID), Smart Card, Universal Subscriber Identity Module (USIM), and One Time Password (OTP) are widely used.
In order to construct a security system in such a computing device, a cryptographic key or a unique ID used in an encryption and decryption algorithm is used. Hereinafter, a cryptographic key or a unique ID is referred to as an identification key do. The identification key is generated externally from a cryptographically secure PRN (Pseudo Random Number) externally and stored in a nonvolatile memory such as a flash memory or an EEPROM (Electrically Erasable Programmable Read-Only Memory) Is the most commonly used method.
In recent years, various attacks such as a side channel attack and a reverse engineering attack have been performed on an identification key stored in a computing device. PUF (Physical Unclonable Function) technology is being developed as a method for securely generating and storing an identification key against such an attack.
Physically Unclonable Function (PUF) is a technique for generating or storing an identification key using a difference in physical characteristics existing in an electronic system, and is also called a hardware fingerprint.
In order to use the PUF as the identification key, firstly, the generated random key of the generated identification key must be sufficiently secured, and second, the value should be maintained unchanged with respect to the change of the time flow or the usage environment.
However, the conventional arts have difficulty in securing sufficient intelligibility, and do not solve the problem that the generated identification key changes due to a change in physical characteristics or use environment over time.

반도체 제조 공정을 이용하여 진성 난수 값을 생성하고, 생성 이후에는 그 값이 절대로 변하지 않은 성질이 있는 PUF 기술을 개발하여 식별키로 사용하기 위한 목적으로, 식별키 생성 장치 및 방법이 제공된다.
또한, 디지털 값의 형태를 갖는 식별키에서 디지털 값 0과 디지털 값 1 간의 밸런싱(balancing)이 확률적으로 보장되는 식별키 생성 장치 및 방법이 제공된다.
나아가, 제작 비용이 낮고, 제작 과정이 간단하며, 물리적으로 복제가 불가능하여 외부의 공격에 강한 PUF를 구현하는 식별키 생성 장치 및 방법이 제공된다.There is provided an apparatus and method for generating an identification key for the purpose of developing an authentic random number value using a semiconductor manufacturing process and developing the PUF technology in which the value never changes after the generation thereof.
Also, an apparatus and method for generating an identification key in which balancing between a digital value 0 and a digital value 1 is probabilistically guaranteed in an identification key having a digital value form is provided.
Furthermore, there is provided an apparatus and method for generating an identification key that implements a PUF that is resistant to external attacks because the manufacturing cost is low, the manufacturing process is simple, and the reproduction is physically impossible.

일측에 따르면 식별키 생성 장치가 제공된다. 장치는 반도체 제조 과정에서 단락 여부가 확률적으로 발생하도록 제조된 전도성 레이어들 사이가 상기 제조 과정 후 실제로 단락되었는지의 여부에 의해 디지털 값을 생성하는 식별키 생성부를 포함한다. 일실시예에 따르면, 장치는 이렇게 생성된 디지털 값을 독출하기 위해 상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하는 식별키 독출부를 포함한다.
일실시예에 따르면, 상기 식별키 생성부는 상기 전도성 레이어들 사이의 비아 또는 인터-레이어 컨택에 의해 단락되는지의 여부에 의해 상기 디지털 값을 생성한다. 이 경우, 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 상기 비아 또는 상기 인터-레이어 컨택의 사이즈에 의해 확률적으로 결정될 수 있다. 그리고 상기 비아 또는 상기 인터-레이어 컨택의 사이즈는 상기 반도체에 대응하는 디자인룰에서 제시된 사이즈와 상이할 수 있다. 예시적으로 상기 비아 또는 상기 인터-레이어 컨택의 사이즈는 상기 반도체에 대응하는 디자인룰에서 제시된 사이즈 보다 작다. 예시적으로, 상기 비아 또는 상기 인터-레이어 컨택의 사이즈는, 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는 확률과 단락되지 않는 확률이 임계치 이하의 차이가 되는 사이즈일 수 있다.
일실시예에 따르면, 상기 식별키 생성 장치가 제조되면서 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 고정되어 시불변이다.
일실시예에 따르면, 상기 독출부는 상기 전도성 레이어들 사이의 저항을 측정하여 측정된 저항에 따라 상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출한다.
일실시예에 따르면, 상기 식별키 생성 장치는 상기 독출한 상기 디지털 값을 가공하여 디지털 값 '0'과 디지털 값 '1'의 발생 확률을 보정하는 처리부를 더 포함할 수 있다.
다른 일측에 따르면, 식별키 생성 방법이 제시된다. 방법은, 반도체 제조 과정에서 단락 여부가 확률적으로 발생하도록 제조된 전도성 레이어들 사이가 단락되는지의 여부에 의해 디지털 값을 생성하는 식별키 생성 단계를 포함한다. 그리고 방법은 상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출하는 식별키 독출 단계를 포함한다. 여기서 상기 식별키 생성 단계는 상기 전도성 레이어들 사이의 비아 또는 인터-레이어 컨택에 의해 단락되는지의 여부에 의해 상기 디지털 값을 생성할 수 있다. 또한 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 상기 비아 또는 상기 인터-레이어 컨택의 사이즈에 의해 확률적으로 결정될 수 있다. 일실시예에 따르면, 상기 비아 또는 상기 인터-레이어 컨택의 사이즈는, 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는 확률과 단락되지 않는 확률이 임계치 이하의 차이가 되는 사이즈일 수 있다. 상기 반도체 제조 공정 이후 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 고정되어 시불변일 수 있다.
일실시예에 따르면, 상기 독출하는 단계는 상기 전도성 레이어들 사이의 저항을 측정하여 측정된 저항에 따라 상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출한다.According to one aspect, an identification key generating apparatus is provided. The apparatus includes an identification key generator for generating a digital value by determining whether a conductive layer produced so as to stably generate a short circuit in a semiconductor manufacturing process is actually short-circuited after the manufacturing process. According to one embodiment, the apparatus includes an identification key reading unit for determining whether the conductive layers are short-circuited to read out the thus generated digital value.
According to one embodiment, the identification key generator generates the digital value by whether or not it is short-circuited by a via or inter-layer contact between the conductive layers. In this case, whether or not the conductive layers are short-circuited by the via or the inter-layer contact may be stochastically determined by the size of the via or the inter-layer contact. And the size of the via or the inter-layer contact may be different from the size presented in the design rule corresponding to the semiconductor. Illustratively, the size of the via or inter-layer contact is less than the size suggested in the design rule corresponding to the semiconductor. Illustratively, the size of the via or the inter-layer contact may be a size such that the probability that the conductive layers are not shorted by the via or inter-layer contact is less than or equal to the threshold have.
According to one embodiment, whether or not the conductive layers are short-circuited by the via or the inter-layer contact while the identification key generating apparatus is manufactured is fixed and time invariant.
According to an embodiment, the reading unit measures the resistance between the conductive layers and determines whether the conductive layers are short-circuited according to the measured resistance, and reads the digital value.
According to an embodiment, the identification key generation apparatus may further include a processing unit for processing the read digital value to correct a probability of occurrence of the digital value '0' and the digital value '1'.
According to another aspect, a method of generating an identification key is presented. The method includes an identification key generation step of generating a digital value by whether or not a short between conductive layers produced so as to cause a short circuit in a semiconductor manufacturing process is staggered. The method includes reading an identification key to determine whether the conductive layers are short-circuited and to read the digital value. Wherein the generating the identification key may generate the digital value by whether the via is interrupted by a via or inter-layer contact between the conductive layers. Also, whether or not the conductive layers are shorted by the via or the inter-layer contact can be determined stochastically by the size of the via or the inter-layer contact. According to one embodiment, the size of the via or the inter-layer contact is determined such that the probability that the conductive layers are not short-circuited by the via or the inter-layer contact is less than the threshold Lt; / RTI > Whether or not the conductive layers are shorted by the via or inter-layer contact after the semiconductor manufacturing process may be fixed and time invariant.
According to one embodiment, the reading step measures the resistance between the conductive layers and determines whether or not the conductive layers are short-circuited according to the measured resistance, thereby reading the digital value.

반도체 제조 공정을 이용하여, 무작위의(random) 식별키를 생성하고, 생성 이후에는 그 값이 변하지 않아 신뢰성이 높다.
또한, 디지털 값의 형태를 갖는 식별키에서 디지털 값 0과 디지털 값 1 간의 밸런싱이 확률적으로 보장되어 난수성이 확보된다.
나아가, 식별키 생성을 위한 비용이 낮고, 제작 과정이 간단하며, 물리적으로 복제가 불가능하여 외부의 공격에 강하다.A random identification key is generated using a semiconductor manufacturing process, and its value is not changed after the generation, resulting in high reliability.
In addition, the balancing between the digital value 0 and the digital value 1 is probabilistically guaranteed in the identification key having the form of the digital value.
Furthermore, the cost for generating the identification key is low, the manufacturing process is simple, and the reproduction is physically impossible, which is resistant to external attacks.

도 1은 본 발명의 일실시예에 따른 식별키 생성 장치를 도시한다.
도 2는 본 발명의 일실시예에 따른 식별키 생성부의 구성을 설명하기 위한 개념도이다.
도 3은 본 발명의 일실시예에 따른 식별키 생성부의 구성을 설명하기 위한 그래프이다.
도 4는 본 발명의 일실시예에 따른 식별키 생성부의 구성을 설명하기 위한 개념도이다.
도 5는 본 발명의 일실시예에 따른 식별키 생성부에서 식별키를 생성할 수 있도록 하는 콘택 또는 비아 어레이를 도시한다.
도 6은 본 발명의 일실시예에 따라 도 5의 콘택 또는 비아 어레이를 이용하여 식별키를 생성하는 식별키 생성부의 구성을 도시한다.
도 7은 본 발명의 일실시예에 따른 식별키 처리부가 식별키를 처리하는 과정을 설명하기 위한 개념도이다.
도 8은 본 발명의 일실시예에 따른 식별키 생성 방법을 도시한다.1 shows an identification key generating apparatus according to an embodiment of the present invention.
2 is a conceptual diagram for explaining a configuration of an identification key generation unit according to an embodiment of the present invention.
FIG. 3 is a graph for explaining a configuration of an identification key generating unit according to an embodiment of the present invention.
4 is a conceptual diagram for explaining a configuration of an identification key generation unit according to an embodiment of the present invention.
FIG. 5 illustrates a contact or via array that enables an identification key to be generated in an identification key generator according to an embodiment of the present invention.
6 illustrates a configuration of an identification key generating unit for generating an identification key using the contact or via array of FIG. 5 according to an embodiment of the present invention.
FIG. 7 is a conceptual diagram for explaining a process of processing an identification key by the identification key processing unit according to an embodiment of the present invention.
8 illustrates a method of generating an identification key according to an embodiment of the present invention.

이하에서, 본 발명의 일부 실시예를, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 식별키 생성 장치(100)를 도시한다.
식별키 생성부(110)는, 반도체 공정을 이용하여 시간에 따라 변하지 않는 식별키를 생성하며, 생성된 식별키는 무작위적(random)이지만, 시간이 지나더라도 변하지는 않는다.
식별키 생성부(110)가 생성한 식별키는 이를 테면, N 비트(단 N은 자연수)의 디지털 값일 수 있다.
생성되는 식별키의 신뢰성에 있어서 가장 중요한 요소는, 생성된 식별키의 난수성 (또는, '무작위성'이라고도 할 수 있음) 과 시간에 따라 값이 변하지 않는 불변성이다.
본 발명의 실시예에 따른 식별키 생성부(110)는 반도체 제조 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 난수성을 갖도록 구성되며, 또한 노드 간의 단락 여부는 시간에 따라 또는 사용 환경에 따라 변하지 않으므로 한 번 생성된 식별키는 변하지 않는다.
본 발명의 일실시예에 따르면, 식별키 생성부(110)는 반도체 제조 공정 상 생성되는 전도성 레이어들(conductive layers) 사이에 형성되는 콘택 또는 비아(via)에 의해 전도성 레이어들의 단락 여부에 따라 식별키를 생성한다.
콘택 또는 비아는 전도성 레이어들 사이를 연결하도록 설계되는 것이어서, 통상적으로 콘택 또는 비아 사이즈는 전도성 레이어들 사이를 단락시키도록 결정된다. 그리고 통상적인 디자인 룰(rule)에서는 전도성 레이어들 사이를 단락시키는 것이 보장되도록 최소한의 콘택 또는 비아 사이즈가 정해져 있다.
그러나, 본 발명의 일실시예에 따른 식별키 생성부(110)의 구현에 있어서는, 콘택 또는 비아의 사이즈를 디자인 룰에서 정해진 것보다 작게 하여, 일부의 콘택 또는 비아는 전도성 레이어들 사이를 단락시키고, 다른 일부의 콘택 또는 비아는 전도성 레이어들 사이를 단락시키지 못하게 되며, 이러한 단락 여부는 확률적으로 결정된다.
기존의 반도체 공정에서는 콘택 또는 비아가 전도성 레이어들 사이를 단락시키지 못하면 공정 상 실패한 것이 되나, 이를 난수성을 갖는 식별키 생성에 이용하는 것이다.
상기 실시예에 따른 콘택 또는 비아의 사이즈 설정은 도 2 내지 도 3을 참조하여 보다 상세히 후술한다.
한편, 본 발명의 다른 일실시예에 따르면, 식별키 생성부(110)는 반도체 제조 공정 상에서 전도성 라인들 간의 간격 (spacing)을 디자인 룰보다 작게 결정하여, 전도성 라인들 사이의 단락 여부가 확률적으로 결정되도록 하여, 난수성을 갖는 식별키를 생성한다.
이러한 실시예 또한, 종래의 반도체 제조 공정에서, 전도성 라인들 사이의 오픈을 보장하는 디자인 룰, 즉, 일정 수준 이상의 간격을 벗어나서, 무작위의 식별키를 생성하는 것이다.
상기 실시예에 따른 전도성 라인 간격 의 설정은 도 4를 참조하여 보다 상세히 후술한다.
식별키 생성부(110)는 상기한 실시예들에 따라 생성된 식별키를 전기적으로 생성한다. 전도성 레이어 사이를 콘택 또는 비아가 단락시키고 있는지, 또는 전도성 라인들 사이가 단락되고 있는지는, 리드 트랜지스터(read transistor)를 이용하여 식별할 수 있으며, 이러한 구성은 도 6을 참조하여 보다 상세히 후술한다.
한편, 상기한 콘택 또는 비아의 사이즈 조정을 이용하는 실시예에서, 콘택 또는 비아의 사이즈를 조정하여 전도성 레이어들 사이를 단락하는 콘택 또는 비아와 그렇지 못한 비아의 비율이 가급적 1/2로 동일한 확률을 가지도록 조정한다고 해도, 단락이 되는 경우(이를 테면 디지털 값 0)와 그렇지 않은 경우(이를 테면 디지털 값 1)의 비율이 확률적으로 완전히 동일한 것이 보장되지 않을 수도 있다.
즉, 콘택 또는 비아의 사이즈가 디자인 룰에서 정해진 값으로 커질수록 단락이 되는 확률이 커지고, 반대로 작아질수록 단락이 되지 않는 확률이 커지는데, 단락되는 경우와 단락되지 않는 경우의 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키의 난수성이 저하된다.
이러한 문제는 상기한 전도성 라인 사이의 간격(spacing)을 조정하는 실시예에서도 마찬가지이다.
따라서 본 발명의 일실시예에 따르면, 식별키 생성 장치(100)는 식별키 생성부(110)가 생성한 식별키를 처리하여, 난수성이 보장되도록 하는 식별키 처리부(130)를 더 포함한다. 참고로, 본 명세서에서는 '식별키 처리부'라는 용어를 사용하지만, 이는 생성된 식별키를 별도의 기법이나 알고리즘을 통해 가공하는 것으로 한정되어 해석되어서는 안 되며, 생성된 식별키의 난수성을 보장하기 위해 0과 1 사이의 밸런싱(balancing)을 수행하는 일련의 구성을 의미하는 것으로 이해되어야 한다.
이러한 식별키 처리부(130)의 동작은 도 7을 참조하여 보다 상세히 후술한다.
도 2는 본 발명의 일실시예에 따른 식별키 생성부의 구성을 설명하기 위한 개념도이다.
반도체 제조 공정에서 메탈 1 레이어(202)와 메탈 2 레이어(201) 사이에 비아들이 형성된 모습의 도시되었다.
비아 사이즈를 디자인 룰에 따라 충분히 크게 한 그룹(210)에서는 모든 비아가 메탈 1 레이어(202)와 메탈 2 레이어(201)을 단락시키고 있으며, 단락 여부를 디지털 값으로 표현하면 모두 0이 된다.
한편, 비아 사이즈를 너무 작게 한 그룹(230)에서는 모든 비아가 메탈 1 레이어(202)와 메탈 2 레이어(201)을 단락시키지 못하고 있다. 따라서 단락 여부를 디지털 값으로 표현하면 모두 1이 된다.
그리고, 비아 사이즈를 그룹(210)과 그룹(230) 사이로 한 그룹(220)에서는, 일부의 비아는 메탈 1 레이어(202)와 메탈 2 레이어(201)을 단락시키고, 다른 일부의 비아는 메탈 1 레이어(202)와 메탈 2 레이어(201)을 단락시키지 못하고 있다.
본 발명의 일실시예에 따른 식별키 생성부(110)는, 그룹(220)와 같이, 일부의 비아는 메탈 1 레이어(202)와 메탈 2 레이어(201)을 단락시키고, 다른 일부의 비아는 메탈 1 레이어(202)와 메탈 2 레이어(201)을 단락시키지 못하도록 비아 사이즈를 설정하여 구성된다.
비아 사이즈에 대한 디자인 룰은 반도체 제조 공정에 따라 상이한데, 이를테면 0.18 미크론(um)의 CMOS(Complementary metal??oxide??semiconductor) 공정에서 비아의 디자인 룰이 0.25 미크론으로 설정된다고 하면, 상기 본 발명의 일실시예에 따른 식별키 생성부(110)에서 비아 사이즈를 0.19 미크론으로 설정하여, 메탈 레이어들 사이의 단락 여부가 확률적으로 분포하도록 한다.
이러한 단락 여부의 확률 분포는 50%의 단락 확률을 갖도록 하는 것이 이상적이며, 본 발명의 일실시예에 따른 식별키 생성부(110)는 상기 확률 분포가 최대한 50%에 가깝게 비아 사이즈를 설정하여 구성된다. 이러한 비아 사이즈 설정에서는 공정에 따른 실험에 의하여 비아 사이즈를 결정할 수 있다.
도 3은 본 발명의 일실시예에 따른 식별키 생성부의 구성을 설명하기 위한 그래프이다.
그래프에서 비아의 사이즈가 커질수록, 메탈 레이어들 사이의 단락 확률이 1에 가까운 것을 확인할 수 있다. 디자인 룰에 따른 비아 사이즈는 Sd로서, 메탈 레이어들 사이의 단락이 충분히 보장되는 값이다.
그리고, SM은 이론적으로 메탈 레이어의 단락 확률이 0.5가 되는 비아 사이즈인데, 상기한 바와 같이, 공정에 따라 값이 상이하며 실험에 의해 최대한 비슷한 값을 찾을 수는 있지만, 정확한 SM을 찾는 것은 어렵다.
따라서, 본 발명의 일실시예에 따른 식별키 생성부(110)에서는 구체적인 실험에 따라 메탈 레이어들 사이의 단락 여부가 0.5에서 소정의 허용 오차를 갖는 Sx1과 Sx2 범위 내(상기 Sx1 과 Sx2는 별도로 도시하지 않지만, 도시된 Sx 근처의 일정한 마진을 갖는 영역임)에서 설정될 수 있다.
도 4는 본 발명의 일실시예에 따른 식별키 생성부의 구성을 설명하기 위한 개념도이다.
상기한 바와 같이, 본 발명의 다른 일실시예에 따르면, 메탈 라인들 사이의 간격을 조정하여 메탈 라인들 사이의 단락 여부가 확률적으로 결정되도록 할 수 있다.
메탈 라인들 사이의 단락이 충분히 보장되도록 메탈 라인 간격을 작게 한 그룹(410)에서는 모든 경우에서 메탈 라인들이 단락되었다.
그리고, 메탈 라인 간격을 매우 크게 한 그룹(430)에서는 모든 경우에서 메탈 라인들이 단락되지 않았다.
본 발명의 일실시예에 따른 식별키 생성부(110)에서는, 그룹(420)과 같이, 메탈 라인들 중 일부는 단락되고 일부는 단락되지 않도록, 단락이 확률적으로 이루어지는 메탈 라인 간격을 설정한다.
도 5는 본 발명의 일실시예에 따른 식별키 생성부(110)가 식별키를 생성하기 위해 반도체 레이어에 형성된 비아 또는 콘택 어레이의 예시적 구조를 도시하는 개념도이다.
반도체 기판(substrate)에 적층된 메탈 레이어 사이에 가로 M개, 세로 N 개(단, M 및 N은 자연수), 총 M*N 개의 비아가 형성된 모습이 도시되었다.
식별키 생성부(110)는 M*N 개의 비아들 각각이 메탈 레이어들 사이를 단락시키는지(디지털 값 0) 또는 단락시키지 못하는지(디지털 값 1)의 여부에 따라, M*N 비트(bit)의 식별키를 생성한다.
그리고, 이렇게 생성된 M*N 비트의 식별키는 식별키 독출부(120)에 의해 독출된다.
도 6은 본 발명의 일실시예에 따른 식별키 생성부(120)의 구체적인 회로 구성을 도시한다.
본 발명의 일실시예에 따르면, 식별키 생성부(120)는 레퍼런스 전압 VDD와 그라운드(ground) 사이에서 리드 트랜지스터를 이용하여 단락 여부를 검사한다.
풀다운 회로로 구성되는 도 6의 예에서(본 명세서에서 별다른 언급이 없더라도 풀다운 회로에 대한 설명은 풀업 회로로 구성되는 예로 확장될 수 있음은 자명하며, 별도의 설명은 생략함), 식별키 생성부(110) 내의 개별 비아가 메탈 레이어들을 단락시키면 출력 값은 0으로 되고, 그렇지 않으면 출력 값이 1로 된다. 이러한 과정을 통해 식별키 생성부(110)가 식별키를 생성한다.
물론, 메탈 라인들 사이의 단락을 이용하는 실시예도 동일하게 식별키가 생성된다.
다만, 본 발명의 일실시예에 따른 도 6의 식별키 생성부(120)의 구성은 하나의 실시예에 불과하며, 본 발명이 이러한 일부 실시예에 의해 제한적으로 해석되는 것은 아니다.
따라서, 식별키 생성부(110) 내의 메탈 레이어 간 또는 메탈 라인 간의 단락 여부를 검사하여 디지털 값을 생성할 수 있는 구성이라면, 본 발명의 사상을 벗어나지 않는 범위에서 다른 변형이 가능하며, 이러한 구성 또한 본 발명의 범위에서 배제되지 않는다.
한편, 이렇게 식별키 생성부(110)에 의해 생성된 식별키는, 식별키 독출부(120)로 전달되어 저장되는데, 식별키 독출부(120)는 생성된 식별키를 입력으로 받아 저장하는 레지스터 또는 플립 플롭(도시하지 않음)일 수 있다.
이하에서는 별도의 언급이 없더라도, 생성된 식별키를 판독하여 보관하는 레지서터 또는 플립 플롭 뿐만 아니라, 균등한 역할을 하는 다른 구성 또한 식별키 독출부(120)로 이해될 수 있다.
도 7은 본 발명의 일실시예에 따른 식별키 처리부가 식별키를 처리하는 과정을 설명하기 위한 개념도이다.
본 발명의 일실시예에 따르면, 식별키 처리부(130)는 식별키 생성부(110)가 생성하는 M*N 비트의 디지털 값을 소정의 개수로 묶어서 그룹핑 한다.
물론, 본 명세서에서는 개념상 디지털 값을 그룹핑하는 것으로 도 7을 참조하여 설명하고 있으나, 이는 어디까지나 예시적인 실시예에 불과하며, 레지스터 또는 플립 플롭으로 구성되는 식별키 독출부(120)에서 레지스터 또는 플립 플롭들을 그룹핑하는 것도 충분히 가능하며, 이는 본 기술분야의 통상의 지식을 가진 자라면 별다른 어려움이 없이 적용 가능하므로, 본 발명의 범위에서 벗어나는 것으로 해석되어서는 안 된다.
도 7의 예시에서는, 4 개의 디지털 값이 하나의 그룹으로 그룹핑 되었다.
그리고, 식별키 처리부는 그룹(710)과 그룹(720)가 각각 생성한 4비트의 디지털 값의 크기를 비교한다. 그리고, 그룹(710)의 4비트 디지털 값이 그룹(720)의 4비트 디지털 값보다 크면, 상기 그룹(710)과 그룹(720)을 대표하는 디지털 값은 1로 결정한다.
반대로, 그룹(710)의 4비트 디지털 값이 그룹(720)의 4비트 디지털 값보다 작으면, 상기 그룹(710)과 그룹(720)을 대표하는 디지털 값은 0으로 결정한다.
물론, 그룹(720)의 4비트 디지털 값이 그룹(710)의 4비트 디지털 값보다 큰 경우에, 대표 디지털 값을 1로 결정할 수도 있다.
만일, 그룹(710)의 4비트 디지털 값과 그룹(720)의 4비트 디지털 값이 같을 경우에는, 대표 디지털 값을 1 또는 0으로 결정하거나, 아니면, 대표값을 결정하지 않을 수도 있다.
이러한 방식으로 그룹(730)과 그룹(740)을 비교하여 대표 디지털 값을 생성하는 등, 생성된 식별키를 이용하여 최종적으로 식별키를 결정할 수 있다.
이러한 과정이 식별키의 난수성을 높이는 식별키 처리 과정으로 이해될 수 있다.
식별키 생성부(110) 내에서는 단락되는 비율(디지털 값 0)과 단락되지 않는 비율(디지털 값 1)이 서로 달라서, 0과 1의 밸런싱(balancing)이 맞추어지지 않는 경우도 있는데, 그러한 경우라도, 각 비트에서 1과 0이 생성될 확률은, (비록 그 확률이 50%는 아니라 하더라도) 두 개의 그룹이 서로 동등하기 때문에, 두 개의 그룹 중 어느 한 그룹이 다른 한 그룹보다 큰 디지털 값을 가질 확률은 50%이다. 따라서, 상기한 과정을 통해서는 0과 1의 확률적 밸런싱이 맞추어진다고 이해될 수 있다.
한편, 원래 생성된 식별키가 M*N 비트였다면, 상기 도 7에서 식별키 처리부(130)가 최종적으로 결정한 식별키는 (M*N/8) 비트일 수 있다. 8 비트의 디지털 값을 이용하여 새로운 1 비트의 디지털 값을 결정하기 때문이다.
또한, 이상에서 설명한 식별키 처리부(130)의 그룹핑이나 식별키 처리 과정은 본 발명의 일실시예에 불과하며, 디지털 값 0과 1의 밸런싱을 유지하기 위한 식별키 처리 과정은 본 발명의 사상을 벗어나지 않는 범위에서 얼마든지 변경될 수 있다.
이렇게 식별키 생성부(110)가 생성하고 식별키 처리부(130)가 결정한 새로운 식별키는, 난수성을 갖고, 한 번 생성되면 이론적으로 영구히 변하지 않는 신뢰성 있는 값이 된다.
따라서, 본 발명의 실시예들에 의하면, 시간에 따라 값이 변하지 않는 무작위수의 특징을 갖는 신뢰 가능한 식별키를, 큰 제조 비용을 들이지 않고 간편하게 제조할 수 있다.
또한, 반도체 제조 과정 중에 이러한 무작위적인 식별키가 생성되고, 이러한 식별키는 제조 완료 후에도 시불변하므로, 종래의 방법에서와 같이 별도의 비휘발성 메모리에 외부에서 식별키를 기입하는 과정이 불필요하다. 따라서, 식별키가 외부로 출입하는 과정이 없고, 반도체 칩의 설계 도면이 유출된다 하더라도 제조 공정 상의 물리적 특성의 차이에 의하여 식별키가 생성되어 복제가 불가능하므로 보안성이 월등히 우수하다. 또한, 비휘발성 메모리 제조 공정이 불필요하므로 제조 비용도 절감될 수 있다.
도 8은 본 발명의 일실시예에 따른 식별키 생성 방법을 도시한다.
단계(810)에서 식별키 생성부(110)가 식별키를 생성한다.
본 발명의 실시예에 따르면, 식별키 생성부(110)는 반도체 제조 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 난수성을 갖도록 구성되며, 또한 노드 간의 단락 특성은 물리적으로 변하지 않으므로 한 번 생성된 식별키는 변하지 않는다.
본 발명의 일실시예에 따르면, 식별키 생성부(110)는 반도체 제조 공정 상 생성되는 전도성 레이어들(metal layers) 사이에 형성되는 콘택 또는 비아(via)의 단락 여부에 따라 식별키를 생성하며, 상기 실시예에 따른 콘택 또는 비아의 사이즈 설정은 도 2 내지 도 3을 참조하여 상술한 바와 같다.
한편, 본 발명의 다른 일실시예에 따르면, 식별키 생성부(110)는 반도체 제조 공정 상에서 전도성 라인들 간의 간격(spacing)을 조정하여, 전도성 라인들 중 일부는 단락되고 일부는 단락되지 않도록 하여, 난수성을 갖는 식별키를 생성한다. 이러한 실시예는 도 4 내지 도 6를 참조하여 상술한 바와 같다.
단계(820)에서, 식별키 독출부(120)는 상기한 실시예들에 따라 생성된 식별키를 레지스터 또는 플립 플롭을 통해 저장하여 보관한다. 식별키의 생성과 독출 과정에서 전도성 레이어 사이를 콘택 또는 비아가 단락시키고 있는지, 또는 전도성 라인들 사이가 단락되고 있는지는, 리드 트랜지스터(read transistor)를 이용하여 식별할 수 있으며, 이러한 과정은 도 6을 참조하여 상술한 바와 같다.
그리고, 단계(830)에서 식별키 처리부(130)는 식별키 생성부(110)가 생성한 식별키를 처리하여, 난수성이 보장되도록 한다.
이러한 식별키 처리 과정은 도 7을 참조하여 상술한 바와 같다.
본 발명의 일 실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Hereinafter, some embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to or limited by the embodiments. Like reference symbols in the drawings denote like elements.
FIG. 1 shows an identification key generating apparatus 100 according to an embodiment of the present invention.
The identification key generating unit 110 generates an identification key that does not change with time using a semiconductor process, and the generated identification key is random, but does not change over time.
The identification key generated by the identification key generating unit 110 may be, for example, a digital value of N bits (where N is a natural number).
The most important factor in the reliability of the generated identification key is the randomness (or " randomness ") of the generated identification key and the constancy in which the value does not change with time.
The identification key generating unit 110 according to the embodiment of the present invention is configured such that whether or not a short is generated between nodes generated in the semiconductor manufacturing process has an irregularity, The identification key generated once is not changed because it does not change depending on the environment.
According to an embodiment of the present invention, the identification key generating unit 110 may identify (or identify) the conductive layers by the contact or via formed between the conductive layers generated in the semiconductor manufacturing process, Key.
The contact or via is designed to connect between the conductive layers, and typically the contact or via size is determined to short circuit between the conductive layers. And, in a typical design rule, the minimum contact or via size is determined to ensure shorting between the conductive layers.
However, in the implementation of the identification key generation unit 110 according to an embodiment of the present invention, the size of the contact or via is made smaller than that specified in the design rule, and some of the contacts or vias short-circuit between the conductive layers , Some of the contacts or vias will not short circuit between the conductive layers, and such shorting is determined stochastically.
In conventional semiconductor processes, if a contact or via can not short circuit between the conductive layers, it will be a process failure, but it will be used to generate an identification key having a hardness.
The size setting of the contact or via according to the above embodiment will be described in more detail below with reference to FIGS.
Meanwhile, according to another embodiment of the present invention, the identification key generation unit 110 determines the spacing between the conductive lines in the semiconductor manufacturing process to be smaller than the design rule, and determines whether the shorting among the conductive lines is stochastic , Thereby generating an identification key having irregularity.
This embodiment is also a design rule for ensuring openness between conductive lines in a conventional semiconductor manufacturing process, i.e., generating a random identification key out of a certain level or more apart.
The setting of the conductive line interval according to the above embodiment will be described later in detail with reference to FIG.
The identification key generation unit 110 electrically generates the identification key generated according to the above embodiments. Whether the contacts or vias are shorting between the conductive layers, or whether the conductive lines are shorted can be identified using a read transistor, which will be described in more detail below with reference to Fig.
On the other hand, in embodiments utilizing the above-described size adjustment of the contacts or vias, the sizes of the contacts or vias may be adjusted such that the ratio of the contacts or vias shorting between the conductive layers or vias not equal , It may not be guaranteed that the ratio of a short circuit (for example, a digital value 0) to a non-short circuit (for example, a digital value 1) is completely stochastically the same.
That is, as the size of a contact or a via increases to a predetermined value in the design rule, the probability of short circuit increases. On the other hand, the smaller the contact / via size, the greater the probability that a short circuit does not occur. The randomness of the generated identification key is degraded.
This problem is also true in the embodiment in which the spacing between the conductive lines is adjusted.
Therefore, according to an embodiment of the present invention, the identification key generating apparatus 100 further includes an identification key processing unit 130 for processing the identification key generated by the identification key generating unit 110 to ensure the randomness . In the present specification, the term 'identification key processing unit' is used, but it should not be construed that the generated identification key is processed through a separate technique or algorithm, and it is necessary to guarantee the randomness of the generated identification key And to perform a balancing between 0 and 1 in order to achieve the desired performance.
The operation of the identification key processing unit 130 will be described later in detail with reference to FIG.
2 is a conceptual diagram for explaining a configuration of an identification key generation unit according to an embodiment of the present invention.
And vias are formed between the metal 1 layer 202 and the metal 2 layer 201 in a semiconductor manufacturing process.
In the group 210 in which the via size is sufficiently large according to the design rule, all the vias short-circuit the metal 1 layer 202 and the metal 2 layer 201,
On the other hand, in the group 230 in which the via size is too small, all the vias can not short-circuit the metal 1 layer 202 and the metal 2 layer 201. Therefore, if a short circuit is represented by a digital value, it becomes 1.
And, in the group 220 where the via size is between the group 210 and the group 230, some vias short-circuit the metal 1 layer 202 and the metal 2 layer 201, The layer 202 and the metal 2 layer 201 can not be short-circuited.
The identification key generation unit 110 according to an embodiment of the present invention may be configured such that a group of vias short-circuit the metal 1 layer 202 and the metal 2 layer 201 as in the group 220, And a via size is set so that the metal first layer 202 and the metal second layer 201 can not be short-circuited.
The design rule for the via size differs depending on the semiconductor manufacturing process. For example, if the design rule of the via is set to 0.25 microns in the CMOS (Complementary Metal Oxide Semiconductor) process of 0.18 micron (um) The via size is set to 0.19 microns in the identification key generating unit 110 according to an exemplary embodiment of the present invention so that the shortage among the metal layers is stochastically distributed.
It is ideal to have a short-circuit probability of 50% or less, and the identification-key generator 110 according to an embodiment of the present invention sets the via-size to a probability distribution as close as 50% do. In such a via size setting, the via size can be determined by the experiment according to the process.
FIG. 3 is a graph for explaining a configuration of an identification key generating unit according to an embodiment of the present invention.
The larger the size of the via in the graph, the closer the probability of short circuit between the metal layers is. The via size according to the design rule is Sd, which is a value at which a short circuit between the metal layers is sufficiently ensured.
And, S M is theoretically inde a short circuit probability of the metal layer, the via size is 0.5, as described above, by the value of different and each experiment depending on the process to find the most similar values, but, finding the correct S M it's difficult.
Therefore, in the identification key generating unit 110 according to the embodiment of the present invention, it is determined that the short-circuit between the metal layers is within the range of Sx1 and Sx2 (the Sx1 and Sx2 are separately Which is not shown, but having a certain margin near the Sx shown in the figure).
4 is a conceptual diagram for explaining a configuration of an identification key generation unit according to an embodiment of the present invention.
As described above, according to another embodiment of the present invention, it is possible to stably determine whether the metal lines are short-circuited by adjusting the interval between the metal lines.
Metal lines were short-circuited in all cases in group 410 where the metal line spacing was reduced to ensure a sufficient short-circuit between the metal lines.
And, in the group 430 with a very large metal line spacing, metal lines were not short-circuited in all cases.
In the identification key generation unit 110 according to the embodiment of the present invention, a metal line interval in which a short circuit is stochastically set such that some of the metal lines are short-circuited and some are not short-circuited .
5 is a conceptual diagram showing an exemplary structure of a via or a contact array formed in a semiconductor layer for generating an identification key by the identification key generation unit 110 according to an embodiment of the present invention.
And a total of M * N vias are formed between the metal layers stacked on the semiconductor substrate, that is, M and N (where M and N are natural numbers).
The identification key generating unit 110 generates M * N bits according to whether each of the M * N vias short-circuits (digital value 0) or does not short-circuit (digital value 1) Lt; / RTI >
Then, the generated identification key of M * N bits is read by the identification key reading unit 120.
6 shows a specific circuit configuration of the identification key generating unit 120 according to an embodiment of the present invention.
According to an embodiment of the present invention, the identification key generation unit 120 checks whether a short circuit exists between the reference voltage V DD and the ground using a read transistor.
In the example of FIG. 6 constituted by a pull-down circuit (the description of the pull-down circuit is obviously extended to an example constituted by a pull-up circuit, and a description thereof is omitted in the present specification, If the individual vias in the switch 110 short-circuit the metal layers, the output value is 0, otherwise the output value is 1. Through this process, the identification key generating unit 110 generates an identification key.
Of course, in an embodiment that utilizes a short between the metal lines, the same identification key is generated.
However, the configuration of the identification key generating unit 120 of FIG. 6 according to an embodiment of the present invention is only one embodiment, and the present invention is not construed to be limited by these embodiments.
Therefore, if the digital key generator 110 is constructed so as to check whether there is a short circuit between the metal layers or between the metal lines, another modification is possible without departing from the spirit of the present invention. And are not excluded from the scope of the present invention.
The identification key generated by the identification key generation unit 110 is transferred to and stored in the identification key reading unit 120. The identification key reading unit 120 includes a register for receiving and storing the generated identification key, Or a flip-flop (not shown).
In the following description, not only a register or a flip-flop for reading and storing the generated identification key but also another configuration having an equivalent role can be understood as the identification key reading unit 120.
FIG. 7 is a conceptual diagram for explaining a process of processing an identification key by the identification key processing unit according to an embodiment of the present invention.
According to an embodiment of the present invention, the identification key processing unit 130 groups the M * N-bit digital values generated by the identification key generation unit 110 into a predetermined number and groups them.
7 is a conceptual grouping of digital values. However, this is merely an illustrative example, and it is not limited thereto. The identification key reading unit 120, which is formed of a register or a flip-flop, It is also possible to group the flip-flops sufficiently, and this can be applied without difficulty to a person having ordinary skill in the art, and should not be interpreted as being outside the scope of the present invention.
In the example of FIG. 7, the four digital values are grouped into one group.
The identification key processing unit compares the sizes of the 4-bit digital values generated by the group 710 and the group 720, respectively. If the 4-bit digital value of the group 710 is larger than the 4-bit digital value of the group 720, the digital value representative of the group 710 and the group 720 is determined as 1. [
Conversely, if the 4-bit digital value of the group 710 is less than the 4-bit digital value of the group 720, the digital value representative of the group 710 and the group 720 is determined to be zero.
Of course, if the 4-bit digital value of group 720 is greater than the 4-bit digital value of group 710, then the representative digital value may be determined to be one.
If the 4-bit digital value of the group 710 is the same as the 4-bit digital value of the group 720, the representative digital value may be determined to be 1 or 0, or the representative value may not be determined.
In this way, it is possible to finally determine the identification key using the generated identification key, such as by generating the representative digital value by comparing the group 730 and the group 740.
This process can be understood as an identification key process for increasing the randomness of the identification key.
In the identification key generating section 110, the short-circuiting ratio (digital value 0) and the short-circuiting ratio (digital value 1) are different from each other, so that balancing between 0 and 1 may not be matched. , The probability that 1 and 0 are generated in each bit is equal to two groups (even if the probability is not 50%), so that one of the two groups has a larger digital value than the other The probability is 50%. Therefore, it can be understood that the probabilistic balancing of 0 and 1 is matched through the above process.
On the other hand, if the originally generated identification key is M * N bits, the identification key finally determined by the identification key processing unit 130 in FIG. 7 may be (M * N / 8) bits. This is because the 8-bit digital value is used to determine a new 1-bit digital value.
In addition, the grouping of the identification key processing unit 130 and the process of the identification key process described above are only one embodiment of the present invention, and the process of processing the identification key for maintaining the balancing of the digital values 0 and 1, It can be changed as much as it does not deviate.
The new identification key generated by the identification key generation unit 110 and determined by the identification key processing unit 130 has a random property and becomes a reliable value that is theoretically never changed theoretically once it is generated.
Therefore, according to the embodiments of the present invention, a reliable identification key having a random number characteristic whose value does not change with time can be easily manufactured without a large manufacturing cost.
In addition, since the random identification key is generated during the semiconductor manufacturing process, and the identification key is unchanged even after the completion of the manufacturing process, there is no need to write the identification key from the outside into the separate nonvolatile memory as in the conventional method. Therefore, even if the design drawing of the semiconductor chip is leaked, the identification key is generated and can not be duplicated due to the difference in the physical characteristics in the manufacturing process, so that the security is remarkably excellent. In addition, since the nonvolatile memory manufacturing process is not required, the manufacturing cost can also be reduced.
8 illustrates a method of generating an identification key according to an embodiment of the present invention.
In step 810, the identification key generation unit 110 generates an identification key.
According to the embodiment of the present invention, the identification key generation unit 110 is configured so that whether or not a short between nodes generated in a semiconductor manufacturing process has randomness, and the short-circuit characteristic between nodes does not change physically The once generated identification key does not change.
According to one embodiment of the present invention, the identification key generating unit 110 generates an identification key according to whether a contact or a via formed between metal layers generated in a semiconductor manufacturing process is short-circuited , The size of the contact or via according to the above embodiment is as described above with reference to Figs.
Meanwhile, according to another embodiment of the present invention, the identification key generating unit 110 adjusts the spacing between the conductive lines in the semiconductor manufacturing process so that some of the conductive lines are short-circuited and some are not short-circuited , And generates an identification key having randomness. This embodiment is as described above with reference to Figs.
In step 820, the identification key reading unit 120 stores and stores the identification key generated according to the above embodiments through a register or a flip-flop. A read transistor can be used to identify whether the contact or via is shorting between the conductive layers in the process of generating and reading the identification key, or whether the conductive lines are shorted, As described above.
In step 830, the identification key processing unit 130 processes the identification key generated by the identification key generation unit 110 to ensure the randomness.
This identification key process is as described above with reference to FIG.
The method according to an embodiment of the present invention can be implemented in the form of a program command which can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions recorded on the medium may be those specially designed and constructed for the present invention or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks, and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.
While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible.
Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.

100: 식별키 생성 장치
110: 식별키 생성부
120: 식별키 독출부
130: 식별키 처리부100: Identification key generating device
110: Identification key generation unit
120: Identification key reading unit
130:

Claims (14)

반도체 제조 과정에서 발생하는 공정편차에 따라 단락 여부가 확률적으로 발생하도록 제조된 전도성 레이어들 사이가 단락되었는지의 여부에 의해 디지털 값을 생성하는 식별키 생성부; 및
상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출하는 식별키 독출부
를 포함하는 식별키 생성 장치.An identification key generation unit for generating a digital value according to whether or not the conductive layers are short-circuited so that a short-circuit occurs stochastically according to a process variation occurring in a semiconductor manufacturing process; And
An identification key reading unit for determining whether the conductive layers are short-circuited and reading the digital value,
And an identification key generation unit that generates the identification key. 제1항에 있어서,
상기 식별키 생성부는 상기 전도성 레이어들 사이의 비아 또는 인터-레이어 컨택에 의해 단락되는지의 여부에 의해 상기 디지털 값을 생성하는 식별키 생성 장치.The method according to claim 1,
Wherein the identification key generating unit generates the digital value by whether or not a short circuit is caused by a via or inter-layer contact between the conductive layers. 제2항에 있어서,
상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 상기 비아 또는 상기 인터-레이어 컨택의 사이즈에 의해 확률적으로 결정되는 식별키 생성 장치.3. The method of claim 2,
Wherein whether the conductive layers are short-circuited by the via or the inter-layer contact is stochastically determined by the size of the via or the inter-layer contact. 제3항에 있어서,
상기 비아 또는 상기 인터-레이어 컨택의 사이즈는 상기 반도체에 대응하는 디자인룰에서 제시된 사이즈와 상이한 식별키 생성 장치.The method of claim 3,
Wherein a size of the via or the inter-layer contact is different from a size presented in a design rule corresponding to the semiconductor. 제3항에 있어서,
상기 비아 또는 상기 인터-레이어 컨택의 사이즈는, 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는 확률과 단락되지 않는 확률이 임계치 이하의 차이가 되는 사이즈인 식별키 생성 장치.The method of claim 3,
Wherein the size of the via or the inter-layer contact is such that the probability that the conductive layers are short-circuited by the via or inter-layer contact and the probability that the conductive layer is not short-circuited is less than or equal to a threshold value. 제2항에 있어서,
상기 식별키 생성 장치가 제조되면서 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 고정되어 시불변인 식별키 생성 장치.3. The method of claim 2,
Wherein whether the conductive layers are shorted by the via or the interlayer contact while the identification key generating device is manufactured is fixed and time invariant. 제1항에 있어서,
상기 독출부는 상기 전도성 레이어들 사이의 저항을 측정하여 측정된 저항에 따라 상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출하는 식별키 생성 장치.The method according to claim 1,
Wherein the reading unit measures the resistance between the conductive layers and determines whether the conductive layers are short-circuited according to the measured resistance, and reads the digital value. 제1항에 있어서,
상기 독출한 상기 디지털 값을 가공하여 디지털 값 '0'과 디지털 값 '1'의 발생 확률을 보정하는 처리부
를 더 포함하는 식별키 생성 장치.The method according to claim 1,
A processing unit for processing the read digital value to correct a probability of occurrence of the digital value " 0 " and the digital value " 1 &
Further comprising: 반도체 제조 과정에서 발생하는 공정편차에 따라 단락 여부가 확률적으로 발생하도록 제조된 전도성 레이어들 사이가 단락되었는지의 여부에 의해 디지털 값을 생성하는 식별키 생성 단계; 및
상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출하는 식별키 독출 단계
를 포함하는 식별키 생성 방법.An identification key generation step of generating a digital value according to whether or not a short circuit is caused between the conductive layers so that short-circuiting occurs stochastically according to a process variation occurring in a semiconductor manufacturing process; And
An identification key reading step of determining whether the conductive layers are short-circuited and reading the digital value,
And generating an identification key. 제9항에 있어서,
상기 식별키 생성 단계는 상기 전도성 레이어들 사이의 비아 또는 인터-레이어 컨택에 의해 단락되는지의 여부에 의해 상기 디지털 값을 생성하는 식별키 생성 방법.10. The method of claim 9,
Wherein the generating of the identification key generates the digital value by whether the via is interrupted by a via or inter-layer contact between the conductive layers. 제10항에 있어서,
상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 상기 비아 또는 상기 인터-레이어 컨택의 사이즈에 의해 확률적으로 결정되는 식별키 생성 방법.11. The method of claim 10,
Wherein whether the conductive layers are shorted by the via or the inter-layer contact is stochastically determined by the size of the via or the inter-layer contact. 제11항에 있어서,
상기 비아 또는 상기 인터-레이어 컨택의 사이즈는, 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는 확률과 단락되지 않는 확률이 임계치 이하의 차이가 되는 사이즈인 식별키 생성 방법.12. The method of claim 11,
Wherein the size of the via or inter-layer contact is such that the probability that the conductive layers are shorted by the via or the inter-layer contact and the probability that the conductive layer is not shorted is less than or equal to the threshold. 제10항에 있어서,
상기 반도체 제조 과정 이후 상기 전도성 레이어들 사이가 상기 비아 또는 상기 인터-레이어 컨택에 의해 단락되는지의 여부는 고정되어 시불변인 식별키 생성 방법.11. The method of claim 10,
Wherein whether the conductive layers are shorted by the via or inter-layer contact after the semiconductor manufacturing process is fixed and time invariant. 제9항에 있어서,
상기 독출하는 단계는 상기 전도성 레이어들 사이의 저항을 측정하여 측정된 저항에 따라 상기 전도성 레이어들 사이가 단락되는지의 여부를 판단하여 상기 디지털 값을 독출하는 식별키 생성 방법.10. The method of claim 9,
Wherein the reading step measures a resistance between the conductive layers to determine whether the conductive layers are short-circuited according to the measured resistance, and reads the digital value.
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