KR20180119718A

KR20180119718A - 다중층의 패드부를 포함하는 기판, 기판을 포함하는 표시패널 및 이를 제조하는 방법

Info

Publication number: KR20180119718A
Application number: KR1020170052700A
Authority: KR
Inventors: 김성수; 변우중; 정한규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-04-25
Filing date: 2017-04-25
Publication date: 2018-11-05
Also published as: KR102297897B1

Abstract

본 발명은 다중층의 패드부를 포함하는 기판, 기판을 포함하는 표시패널 및 이를 제조하는 방법에 관한 것으로, 본 발명의 일 실시예에 의한 표시패널은 패드부의 제1영역은 4중층이며 제2영역은 4중층 또는 3중층 중 어느 하나로 구성되는 패드부를 포함한다.

Description

다중층의 패드부를 포함하는 기판, 기판을 포함하는 표시패널 및 이를 제조하는 방법{SUBSTRATE WITH MULTI LAYER PAD, DISPLAY PANEL COMPRISING THE SUBSTRATE, AND METHOD OF FABRICATING THEREOF}

본 발명은 다중층의 패드부를 포함하는 표시패널 및 이를 제조하는 방법에 관한 특허이다.

표시장치(디스플레이 장치)는 데이터를 시각적으로 표시하는 장치로, 액정표시장치(Liquid Crystal Display), 전기영동; 표시장치(Electrophoretic Display), 유기 발광 표시장치(Organic Light Emitting Display), 무기 EL 표시장치, (Electro Luminescent Display), 전계 방출 표시장치(Field Emission Display), 표면 전도 전자 방출 표시장치(Surface-conduction Electron-emitter Display), 플라즈마 표시장치(Plasma Display), 및 음극선관 표시장치(Cathode Ray, Display) 등이 있다.

표시패널은 각각의 화소영역에 박막 트랜지스터들이 형성되어 있으며, 박막 트랜지스터에 인가되는 전류 또는 전압 등 전기적 신호를 이용하여 표시패널 내의 특정 화소영역이 제어된다. 박막 트랜지스터는 게이트와 소스-드레인 전극, 그리고 액티브층으로 구성된다. 또한, 표시패널의 픽셀과 연결된 각종 라인들에 소정의 전기적 신호를 제공하기 위해서는 패드가 표시패널에 설치되는 것이 필요하다.

표시패널이 대형화되고, 고해상도의 영상을 출력하기 위해서는 박막 트랜지스터와 패드를 형성하는 공정이 중요한 역할을 하는데, 공정 과정에서 박막 트랜지스터의 구성요소를 형성하기 위해 증착과 에칭 공정이 포함된다. 이 과정에서 패드와 게이트, 액티브층, 소스-드레인 부분을 증착하고 에칭하는 공정이 필요한데, 각 공정에서의 증착 또는 에칭 횟수를 줄이는 것이 필요하다.

본 발명은 소스-드레인과 패드부를 동일한 공정에서 형성하는 기판, 표시패널 및 이들의 공정 과정을 제시한다.

본 발명은 소스-드레인과 패드부를 동일한 공정에서 형성하여 공정 효율을 높이고 마스크 수를 줄여 공정 비용을 낮추는 방안을 제시한다.

본 발명은 표시패널의 소스-드레인과 패드부를 4중층으로 구성하되 최상층이 폴리화된 ITO층을 포함하도록 하여 소스-드레인 및 패드부를 구성하는 도전성 물질을 보호할 수 있는 기판, 표시패널 및 이들의 공정 과정을 제시한다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

본 발명의 일 실시예에 의한 표시패널 또는 기판은 패드부의 제1영역은 4중층이며 제2영역은 4중층 또는 3중층 중 어느 하나로 구성되는 패드부를 포함한다.

본 발명의 다른 실시예에 의한 표시패널 또는 기판은 박막 트랜지스터의 소스 또는 드레인이 패드부와 동일한 공정에서 생성된다.

본 발명의 또다른 실시예에 의한 표시패널 또는 기판의 패드부는 MoTi를 포함하는 제1층, 제1층 상에 Cu를 포함하는 제2층, 제2층 상에 MoTi를 포함하는 제3층을 포함하며, 제3층 상에 폴리화된 ITO를 포함하는 제4층을 선택적으로 포함한다.

본 발명의 또다른 실시예에 의한 표시패널 또는 기판의 패드부는 패시베이션이 배치된 영역의 폴리화된 ITO를 포함하는 층의 높이가 패시베이션이 배치되지 않은 영역의 폴리화된 ITO를 포함하는 층의 높이보다 크다.

본 발명의 일 실시예에 의한 표시패널 또는 기판을 제조하는 방법은 기판 상에 4중층으로 소스, 드레인 및 패드부를 배치하는 단계와, 배치된 소스, 드레인, 및 패드부 상에 패시베이션층 및 오버코트층을 하나의 마스크를 이용하여 배치하는 단계를 포함한다.

본 발명을 적용할 경우, 소스와 드레인을 형성하는 과정에서 패드부를 동일한 공정에서 형성할 수 있으므로 마스크 수를 줄이며 공정의 효율성을 높이면서도 패드부를 보호할 수 있다.

또한, 본 발명을 적용할 경우 마스크 수를 줄이므로 마스크의 얼라인 과정에서 발생하는 공정 오차를 줄일 수 있다.

또한 본 발명을 적용할 경우, 비표시영역에 배치되는 패드부 상에 폴리화된 ITO를 배치하여, 패드부를 구성하는 도전성 물질들이 표시 영역 내에서 픽셀 전극과 뱅크를 배치하는 다양한 공정 과정에서 충분히 보호될 수 있도록 한다.

또한, 본 발명을 적용할 경우, 폴리화된 ITO를 패드부의 상부에 배치하여 하위에 배치되는 다양한 도전성 물질들을 공정 과정에서 보호할 수 있다.

또한, 본 발명을 적용할 경우, 도전성 물질들을 반복하여 패드부 및 소스와 드레인 등에 배치할 수 있으므로 표시패널의 전기적 구성요소들이 가지는 전기적 성질을 높일 수 있다.

본 발명의 효과는 전술한 효과에 한정되지 않으며, 본 발명의 당업자들은 본 발명의 구성에서 본 발명의 다양한 효과를 쉽게 도출할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 간략히 보여주는 도면이다.
도 2는 본 발명의 일 실시예가 적용되는 패드부가 표시된 표시장치를 보여주는 도면이다.
도 3은 도 2의 표시패널(11)에서 패드부와 소스-드레인 전극이 배치된 구성을 보여주는 도면이다.
도 4는 도 2의 표시패널(11)에서 패드부와 소스-드레인 전극이 배치된 구성을 보여주는 또다른 도면이다.
도 5는 본 발명의 일 실시예에 의한 4중층 구조의 패드부 및 소스-드레인 전극의 구성을 보여주는 도면이다.
도 6 내지 도 13은 도 5와 같은 구조의 패드부 및 소스-드레인 전극을 생성하는 공정을 보여주는 도면이다.
도 14는 본 발명의 일 실시예에 의한 패드부의 4중층의 구성을 확대하여 보여주는 도면이다.
도 15는 본 발명의 일 실시예에 의한 패드부의 ITO의 높이가 균일하지 않은 구성을 보여주는 도면이다.
도 16은 본 발명의 일 실시예에 의한 패드부의 ITO가 홀에서는 제거된 구성을 보여주는 도면이다.
도 17은 본 발명의 일 실시예에 의한 소스-드레인 전극(150)에 적용되는 구성을 보여주는 도면이다.
도 19는 본 발명의 다른 실시예에 의한 패드부의 구성을 보여주는 도면이다.
도 20은 본 발명의 일 실시예에 의한 표시패널을 제조하는 공정 과정을 보여주는 도면이다.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 또한, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다. 또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

표시장치는 외부로부터 제공되는 영상 데이터를 다양한 광원을 이용하여 외부로 출력한다. 이 과정에서 영상 데이터는 R(적색), G(녹색), B(청색)으로 나뉘어져 표시장치에 제공되며, 선택적으로 W(백색) 또는 Black(흑색)이 포함될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 간략히 보여주는 도면이다. 본 발명은 유기발광 표시장치, 액정 표시장치 등 다양한 표시장치에 적용될 수 있다.

도 1을 참조하면, 실시예들에 따른 표시장치(10)는, 제1방향(예: 수직방향)으로 다수의 제1라인(VL1~VLm)이 형성되고, 제2방향(예: 수평방향)으로 다수의 제2라인(HL1~HLn)이 형성되는 표시패널(11)과, 다수의 제1라인(VL1~VLm)으로 제1신호를 공급하는 제1구동부(12)와, 다수의 제2라인(HL1~HLn)으로 제2신호를 공급하는 제2구동부(13)와, 제1구동부(12) 및 제2구동부(13)를 제어하는 타이밍 컨트롤러(14) 등을 포함한다.

표시패널(11)에는, 제1방향(예: 수직방향)으로 형성된 다수의 제1라인(VL1~VLm)과 제2방향(예: 수평방향)으로 형성된 다수의 제2라인(HL1~HLn)의 교차에 따라 다수의 화소(P: Pixel)가 정의된다

전술한 제1구동부(12) 및 제2구동부(13) 각각은, 영상 표시를 위한 신호를 출력하는 적어도 하나의 구동 집적회로(Driver IC)를 포함할 수 있다. 제1구동부(12)는 하나 또는 다수의 데이터 드라이버 또는 소스 드라이버 IC(Integrated Circuit)을 포함한다. 제2구동부(13)는 하나 또는 다수의 게이트 드라이버를 포함한다.

표시패널(11)에 제1방향으로 형성된 다수의 제1라인(VL1~VLm)은, 일 예로, 수직방향(제1방향)으로 형성되어 수직방향의 화소 열로 데이터 전압(제1신호)을 전달하는 데이터라인일 수 있으며, 제1구동부(12)는 데이터라인으로 데이터 전압을 공급하는 데이터 구동부일 수 있다.

또한, 표시패널(11)에 제2방향으로 형성된 다수의 제2라인(HL1~HLn)은 수평방향(제2방향)으로 형성되어 수평방향의 화소 열로 스캔 신호(제1신호)를 전달하는 게이트라인일 수 있으며, 제2구동부(13)는 게이트라인으로 스캔 신호를 공급하는 게이트 구동부일 수 있다.

또한, 제1구동부(12)와 제2구동부(13)와 접속하기 위해 표시패널(11)에는 패드부가 구성된다. 패드부는 제1구동부(12)에서 다수의 제1라인(VL1~VLm)으로 제1신호를 공급하면 이를 표시패널(11)로 전달하며, 마찬가지로 제2구동부(13)에서 다수의 제2라인(HL1~HLn)으로 제2신호를 공급하면 이를 표시패널(11)로 전달한다.

각 화소(pixel)는 하나 이상의 부화소(subpixel)를 포함하거나 혹은 각 화소가 이러한 부화소 각각을 지시할 수 있다. 부화소는 특정한 한 종류의 컬러필터가 형성되거나, 또는 컬러필터가 형성되지 않고 유기발광소자가 특별한 색상을 발광할 수 있는 단위를 의미한다. 부화소에서 정의하는 색상으로 적색(R), 녹색(G), 청색(B)과 선택적으로 백색(W)를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 각 부화소는 별도의 박막 트랜지스터와 이에 연결된 전극이 포함되므로 이하, 화소를 구성하는 부화소 역시 하나의 화소 영역으로 지칭한다. 또한 각 화소 영역의 발광 등을 제어하는 전극을 픽셀 전극이라 지시한다.

표시패널의 각 화소 영역의 발광을 제어하는 박막 트랜지스터에 연결된 전극을 제1전극이라 하며, 표시패널 전면에 배치되거나, 또는 둘 이상의 화소 영역을 포함하도록 배치된 전극을 제2전극이라 한다. 제1전극이 애노드 전극인 경우 제2전극이 캐소드 전극이 되며, 그 역의 경우도 가능하다. 이하, 제1전극의 일 실시예로 애노드 전극을, 제2전극의 일 실시예로 캐소드 전극을 중심으로 설명하지만 본 발명이 이에 한정되는 것은 아니다.

전술한 바와 같이, 표시장치를 구성하는 표시패널은 전술한 R/G/B, 그리고 W 색상을 선택적으로 발광시켜 영상을 출력하는데, 이를 위해 각 색상에 대응되는 화소 영역에 박막 트랜지스터가 배치된다. 박막 트랜지스터를 산화물 반도체를 포함하도록 제조할 경우, 게이트, 액티브층, 소스-드레인을 각각 증착하고 각각 에칭하는 공정이 필요하다. 이 과정에서 증착을 위한 챔버를 변경해야 하는 문제가 있다. 뿐만 아니라 에칭도 각각 진행해야 하는 문제가 있다.

또한, 표시패널의 가장자리 영역에 패드부를 배치하기 위해서는 전술한 박막 트랜지스터를 형성하는 공정 과정에서 패드부를 함께 배치할 수 있다. 그런데, 패드부는 화소 영역과 달리, 상부에 보호층이 없는 상태로 구동부들(12, 13)과 결합할 수 있는데, 이 과정에서 패드부는 박막 트랜지스터의 소스나 드레인에 비해 외부에 장시간 노출되거나 혹은 에칭 공정에 그대로 노출되는 문제가 있다.

따라서, 본 명세서에서는 패드부와 박막 트랜지스터를 함께 형성하는 과정에서 보호층이 없는 상태에서도 패드부를 보호할 수 있는 구성 및 이에 관한 제조 공정에 대해 살펴본다.

도 2는 본 발명의 일 실시예가 적용되는 패드부가 표시된 표시장치를 보여주는 도면이다.

도 1의 표시장치(10)의 표시패널(11)은 도 2와 같이, 표시영역(20)과 표시영역 바깥의 비표시영역(21)으로 나뉘어지며, 비표시영역(21)은 다수의 패드부들이 배치되는 패드영역(22, 23, 24)을 포함한다. 패드영역(22, 23, 24)은 표시영역(20)의 상하 및 좌우 단에 각 드라이버 IC(Driver IC)로 게이트 및 소스(Gate & Source)와 표시패널을 연결시켜 주며, 패드영역(22, 23, 24)은 전술한 IC가 접속할 수 있는 패드부가 다수 구현된다.

25는 다수의 패드부가 포함되는데, 도 2의 25에서의 패드부는 데이터 패드부이며 데이터라인에 연결된다. 표시패널(11)의 좌측 및 우측의 패드영역(22, 24)의 패드부는 게이트 패드부이며 게이트라인에 연결된다.

본 발명의 일 실시예에 의하면 데이터 패드부와 데이터라인, 그리고 소스-드레인 전극은 동일한 공정에서 동일한 물질을 이용하여 형성될 수 있다. 또한 본 발명의 다른 실시예에 의하면 게이트 패드부는 게이트 라인 및 게이트와 동일한 공정에서 동일한 물질을 이용하여 형성될 수 있다.

도 1 및 도 2의 표시장치(10)의 표시패널(11)은 두 개의 기판으로 구성될 수 있으며, 두 개의 기판 중에서 제1기판(후술할 도면에서의 110)이 전술한 두 개의 영역인 표시영역(20)과 비표시영역(21)으로 나뉘어질 수 있다.

따라서 제1기판(후술할 도면의 110) 상에는 다수의 박막 트랜지스터들이 배치되며, 이들 박막 트랜지스터의 소스 또는 드레인은 각각 데이터라인(도 1의 VL1~VLm)들에 연결될 수 있다. 그리고 박막 트랜지스터의 게이트 역시 각각 게이트라인(도 1의 HL1~HLn)에 전기적으로 연결된다. 한편, 데이터라인을 통하여 소스 또는 드레인과 전기적으로 본 발명이 적용되는 패드부들이 연결된다.

또다른 실시예로 본 발명이 적용되지 않는, 예를 들어 전술한 게이트와 동일한 공정에서 생성되는 패드부들 역시 게이트라인과 전술한 게이트를 전기적으로 연결할 수 있다.

후술할 도 6 내지 도 13의 공정에서 패드부와 소스 또는 드레인은 동시에 생성되는데, 특히 패드부의 구성은 도 15 또는 도 16에 제시된 바와 같이 4중층의 도전성 물질로 구성되는 영역과 3중층 또는 4중층으로 구성되는 제2영역을 포함한다.

또한, 본 발명의 다른 실시예에 의하면 게이트라인 및 게이트는 동일한 공정에서 형성되며, 게이트 패드부 역시 데이터 패드부, 데이터라인, 그리고 소스-드레인 전극은 동일한 공정에서 동일한 물질을 이용하여 형성될 수 있다. 이 과정에서 게이트라인과 게이트 패드부를 연결하기 위한 홀을 별도로 형성할 수 있다.

이하 본 명세서에서 설명하는 패드부는 데이터 패드부를 중심으로 설명하지만 본 발명이 이에 한정되는 것은 아니며, 전술한 바와 같이 게이트 패드부 및 데이터 패드부 모두에 적용될 수 있다.

일 실시예로 본 명세서의 패드부는 기판 상의 박막 트랜지스터와 함께 배치될 수 있다. 도 2의 A-A'를 확대하면 도 2 또는 도 3과 같다.

도 3은 도 2의 표시패널(11)에서 패드부와 소스-드레인 전극이 배치된 구성을 보여주는 도면이다.

패드부는 게이트라인 혹은 데이터라인에 신호를 제공하기 때문에 효율적인 공정을 위해 표시패널의 기판(11a) 상에 소스-드레인 전극과 동일한 물질로 배치한다. 도 3의 패드부(11b)와 소스-드레인 전극(11c)은 동일하게 생성된다. 그러나 패드부(11b)는 형성된 후 그 위에 패시베이션층(11d)을 배치하고 패드부(11b)가 제1구동부(12)와 접속할 수 있도록 오픈되어야 한다. 물론, 패드부(11b)가 게이트 패드부인 경우에는 제2구동부(13)와 접속할 수 있도록 오픈되는 것을 필요로 한다.

패드부(11b)의 오픈 시점은 다양하게 선택될 수 있다. 다만, 소스-드레인 전극(11c)과 패드부(11b)가 동시에 오픈될 경우, 다양한 후속 공정 과정에서 오픈된 패드부(11b) 상에 화학적, 물리적 데미지가 발생할 수 있다. 예를 들어, 소스-드레인 전극(11c)은 픽셀 전극을 배치하고 픽셀 전극을 이용한 발광물질을 배치하는 등의 과정에서 소스-드레인 전극(11c)의 오픈된 공간은 픽셀 전극으로 덮어진다.

반면, 패드부(11b)는 한번 오픈된 후 기판(11a)상에 다양한 층들이 배치될 때까지 계속 오픈된 상태를 유지한다. 이는 패드부(11b)에 물리적, 화학적 영향을 미칠 수 있다. 또한, 패드부(11b)가 다른 공정 과정에서 일부 소멸되는 문제가 발생할 수 있다.

도 4는 도 2의 표시패널(11)에서 패드부와 소스-드레인 전극이 배치된 구성을 보여주는 또다른 도면이다. 패드부는 게이트라인 혹은 데이터라인에 신호를 제공하기 때문에 효율적인 공정을 위해 표시패널의 기판(11a) 상에 소스-드레인 전극과 동일한 물질로 배치한다. 다만, 도 2와 달리 소스-드레인 전극(11c)는 오픈되어 픽셀 전극을 배치하지만 패드부(11b)는 오픈되지 않은 상태이다.

도 3과 달리 패드부(11b)는 오픈되지 않은 상태이므로, 기판(11a)상에 다양한 층들이 배치될 때까지 계속 보호된 상태를 유지한다. 그러나, 패드부(11b)에 제1구동부(12)를 접속시키기 위해서는 별도의 마스크를 이용하여 패드부(11b)를 오픈시켜야 한다. 물론, 패드부(11b)가 게이트 패드부인 경우에는 제2구동부(13)와 접속할 수 있도록 오픈되는 것을 필요로 한다.

도 3 및 도 4를 살펴보면, 도 3과 같이 패드부(11b)를 소스-드레인 전극(11c)과 같이 하나의 마스크를 이용하여 패시베이션층(11d)을 식각하는 경우 박막 트랜지스터에 연결되는 픽셀 전극을 생성하는 과정에서 패드부(11b)가 다양한 식각 공정에 노출되는 문제가 발생한다.

반면, 도 4와 같이 패드부(11b)를 소스-드레인 전극(11c)과 달리 상이한 마스크를 이용하여 패시베이션층(11d)을 식각하는 경우 별도의 마스크를 사용해야 하는 문제점이 있다. 이에, 패드부(11b)가 식각 등의 화학적인 공정의 영향을 받지 않으면서 단일한 마스크를 사용하여 식각하도록 하여 공정 효율을 높이는 방안에 대해 살펴본다.

도 5는 본 발명의 일 실시예에 의한 4중층 구조의 패드부 및 소스-드레인 전극의 구성을 보여주는 도면이다. 도 5의 기판(110)은 패드부 및 소스-드레인 전극을 생성하기에 앞서 차광층(Light Shield), 액티브층, 게이트층, 그리고 층간 절연층이 이미 형성된 기판을 일 실시예로 한다. 즉, 기판(110)에 전술한 구성요소가 배치되어 있음을 가정한다.

도 5에서 기판(110) 상에 패드부(200), 베젤 영역의 전극부(180), 박막 트랜지스터의 소스-드레인 전극(150)이 배치되어 있으며, 패시베이션층(Passivation layer)(115), 오버코트층(Overcoat layer)(120), 그리고 픽셀 전극(155) 및 뱅크(160)가 배치되어 있다. 뱅크(160)는 픽셀 전극(155)상에서 발광 영역을 정의한다.

베젤 영역의 전극부(180)는 표시패널 내에 전기적 신호를 인가하기 위해 배치되거나 혹은 표시패널 내부로 유입하는 정전기를 방지하는 등의 기능을 제공하기 위해 배치될 수 있으며, 선택적으로 배치될 수 있다.

패드부(200)는 4개층의 물질로 구성될 수 있으며, 마찬가지로 소스-드레인 전극(150) 및 베젤 영역의 전극부(180) 역시 4개층의 물질로 구성될 수 있다. 본 명세서에서는 4개층의 물질에 대해 ITO, Moti, Cu, Moti를 일 실시예로 하지만 이외에도 다양한 물질을 선택하여 구성할 수 있다. 물론 픽셀 전극(155) 역시 3개층으로 구성될 수 있는데, 일 실시예로 ITO/Ag/ITO로 구성될 수 있으나 본 발명이 이에 한정되는 것은 아니며 1개층 혹은 2개층으로 픽셀 전극을 구성할 수 있다.

도 5와 같은 구조, 즉 4중층(ITO/MoTi/Cu/MoTi)으로 패드부(200) 및 소스-드레인 전극(150)을 구성할 경우, Cu 상부에 ITO/Moti로 패드부(200)에 소정의 베리어(Barrier)가 형성되므로, 패드부(200)를 위한 별도의 패시베이션 마스크 없이도 최종 완성 구조를 도출할 수 있다.

또한 오버코트층(120)과 패시베이션층(115)을 통합하여 동시에 패터닝함으로써 마스크 수를 줄일 수 있다. 이 경우, 종래에는 패드부(200)의 홀을 오픈하는데 있어 사용되는 마스크를 절감할 수 있는 구조이며, 이는 공정 효율을 높인다.

도 5와 같이 4중층(ITO/MoTi/Cu/MoTi)으로 패드부(200) 및 소스-드레인 전극(150)을 구성할 경우, 패시베이션층(115)을 형성 및 식각하는 과정에서 패드부(200)를 오픈시킬 수 있으며, 별도의 마스크를 생략할 수 있다. 이에, 도 5와 같은 구성으로 표시패널 상에 패드부 및 소스-드레인 전극을 생성하는 공정에 대해 살펴본다. 본 명세서에서 소스-드레인 전극(150)은 소스 또는 드레인 중 어느 하나가 되는 구성요소를 의미한다. 소스-드레인 전극으로 지시되는 것은 박막 트랜지스터의 소스에 대응하거나 또는 드레인에 대응할 수 있다.

도 6 내지 도 13은 도 5와 같은 구조의 패드부 및 소스-드레인 전극을 생성하는 공정을 보여주는 도면이다.

도 6의 501에서는 기판(110) 상에 패드부와 소스-드레인 전극을 구성하기 위해 4중층 또는 4중막으로 도전성 물질을 적층한다. 일 실시예로 MoTi(510), Cu(520), Moti(530), 그리고 ITO(540)를 적층한다.

그리고 도전성 물질들을 패터닝하기 위해 포토 레지스트(photo resist)를 550a, 550b, 550c와 같이 배치한 후(502 참조) Cu를 부식액으로 하여 습식 식각한다. 그 결과 도 7의 503과 같이 도전성 물질의 4중막 중에서 하위 3중막들의 에칭의 정도와 그 위의 ITO 부분의 에칭의 정도가 상이할 수 있다.

일 실시예로, ITO 부분은 양가장자리가 돌출된 형태로 남아있게 된다(도 7의 503에서 예시적으로 지시된 503a, 503b, 503c 참조). 또한 503 과정에서 패드부(200), 베젤 영역의 전극부(180), 그리고 소스-드레인 전극(150)이 형성된다.

이후 도 8의 601과 같이 ITO를 습식 식각할 수 있다. Oz산을 이용하여 습식 식각할 수 있으며, 도 7의 503의 503a, 503b, 503c에서 예시적으로 살펴본 돌출된 형태들이 사라진다. 이후 도 8의 602와 같이 포토 레지스트를 제거하면 패드부(200), 베젤 영역의 전극부(180), 그리고 소스-드레인 전극(150)이 형성된다.

이후, 도 9의 603과 같이 표시패널 전면에 패시베이션층(115)을 증착하고, 도 9의 604에 도시된 바와 같이 오버코트층(120)을 또한 전면에 도포한다. 패시베이션층(115)의 증착 과정에서 ITO층(540a, 540b, 540c)은 폴리화된다. 그 결과 ITO층(540a, 540b, 540c)의 강건성(robustness)가 향상되어 이후 진행되는 물리적 또는 화학적 식각 과정에서 하부의 도전성 물질들로 이루어진 층(530, 520, 510)을 보호한다. 특히 Cu를 포함하는 제2층(540a, 540b, 540c)에 대해 화학적, 물리적 공정 과정에서 발생하는 데미지를 차단할 수 있다.

이후, 도 10의 701과 같이 하프톤(Half tone)의 포토 레지스트(710)가 도포된다. 이는 오버코트층(120) 및 패시베이션층(115)을 동시에 식각할 수 있도록 한다. 먼저 도 11의 702와 같이 오버코트층(120)을 홀 애싱(hole ashing)한다.

다음으로 도 11의 703과 같이 패시베이션층(115)을 습식 식각한다. 그 결과 패드부(200)의 오픈된 홀(750), 그리고 소스-드레인 전극(150)의 오픈된 홀(740)이 형성된다. 이때 패시베이션층(115)을 식각하는 과정에서 패드부(200)의 ITO층(540a)이 그 아래의 물질들을 보호하게 된다. 특히 Cu를 포함하는 제2층(520a)을 보호한다. 마찬가지로 소스-드레인 전극(150)의 ITO층(540c) 역시 그 아래의 물질들을 보호할 수 있다.

이후 도 12의 801과 같이 잔류하는 포토 레지스트를 스트립(strip) 하여 오버코트층(120) 및 패시베이션층(115)의 형성을 완료한다. 그리고 도 12의 802와 같이 픽셀 전극(155)을 형성한다. 이 과정은 픽셀 전극을 증착한 후 습식 식각을 수행하고 스트립하여 픽셀 전극을 완성할 수 있다. 픽셀 전극은 다중층으로 구성할 수 있는데, 일 실시예 ITO(155a), Ag(155b), ITO(155c)로 구성될 수 있다.

이후 도 13의 803과 같이 뱅크(160)를 형성한다. 도 13에는 제2기판(1310)도 배치되는데, 제2기판(1310)에는 선택적으로 컬러 필터(Color filter)(1320)가 배치될 수 있다. 컬러필터는 각 픽셀 전극(155)에 의해 제어되는 화소의 색상을 R/G/B(Red/Green/Blue)로 변환하는 것을 의미한다.

도 6 내지 도 13에서 살펴본 공정을 적용할 경우, ITO(540a)이 패드부(200)의 상면에 배치되도록 구성되므로, 패드부(200)가 박막 트랜지스터의 소스-드레인 전극(150)과 동시에 오픈되어도 충분히 하위의 물질들을 보호할 수 있다. 이는 ITO 상에 패시베이션층이 증착되는 과정에서 고온이 가해지면서 결정화된 ITO, 즉 폴리화된 ITO(poly-crystalline ITO)가 될 수 있으며, ITO층은 공정이 완료되는 시점에서 얇아지거나 혹은 제거될 수도 있다. 도 9의 610 및 도 13의 810 부분을 확대하여 살펴본다.

도 14는 본 발명의 일 실시예에 의한 패드부의 4중층의 구성을 확대하여 보여주는 도면이다. 도 9의 610 부분은 패시베이션층(115)이 배치된 상태의 패드부(200)이며, 540a는 폴리화된(결정화된) ITO이다. 540a가 배치되어 있기 때문에 이후 패시베이션층(115)을 식각하는 과정에서도 하위에 배치된 전도성 물질들(510a, 520a, 530a)이 외부의 화학적 공정 과정에서도 영향을 받지 않는다.

한편, 패시베이션층(115)을 식각하여 홀(750)이 형성된 상태에서 810과 같이 폴리화된 ITO층(540a)이 유지될 수 있다. 그러나 다른 실시예에 의하면 폴리화된 ITO층(540a)의 일부가 식각될 수도 있고 폴리화된 ITO층(540a)이 패시베이션층(116) 아래에만 배치될 수도 있다.

도 15는 본 발명의 일 실시예에 의한 패드부의 ITO의 높이가 균일하지 않은 구성을 보여주는 도면이다. 도 15에서 폴리화된 ITO층(541a) 중에서 패시베이션층(115) 하의 영역의 높이와 오픈된 홀(750)의 폴리화된 ITO의 높이가 상이한 구성을 보여준다. 1010 부분을 확대하여 살펴보면, 패시베이션층(115) 하의 영역(제1영역)의 높이(H1)와 패시베이션층(115)이 오픈된 영역(제2영역)에서의 ITO의 높이(H2)을 비교하면 H1 > H2의 관계를 가진다.

이는 패드부의 ITO 영역이 오픈된 후에 후속하는 화학적, 물리적 영향에 의해 일부가 식각되어 나간 현상을 보여준다. 즉, 본 발명의 실시예에 의한 표시패널 또는 기판의 패드부(200)는 패시베이션이 배치된 영역의 폴리화된 ITO를 포함하는 층의 높이가 패시베이션이 배치되지 않은 영역의 폴리화된 ITO를 포함하는 층의 높이보다 큰 것을 일 실시예로 한다.

또한, 제1영역에 가까운 제2영역의 ITO의 높이가 H2보다 높을 수 있다. 이는 패시베이션층(115)하의 제1영역에 가까운 경우 단차로 인해 물리적 또는 화학적인 영향을 줄일 수 있다. 따라서, 정리하면 다음과 같다.

제1영역의 폴리화된 ITO층(541a)와 제2영역의 폴리화된 ITO층 사이의 높이는 감소하는 방향이며 여기에서 제2영역(R2)과 제1영역(R1a, R1b)의 경계 부분의 ITO층의 높이는 H2보다 높을 수 있다.

도 15를 정리하면, 패드부(200)의 제1영역(R1a, R1b)은 MoTi를 포함하는 제1층(510a), Cu를 포함하는 제2층(520a), Moti를 포함하는 제3층(530a), 그리고 폴리화된 ITO를 포함하는 제4층(541a)으로 구성된다. 그리고 제4층(541a) 중에서 제1영역(R1a, R1b) 위에 패시베이션층(115)이 배치된다. 제4층(541a)이 폴리화된 ITO가 배치됨으로 하위에 배치되는 제1층 내지 제3층(510a~530a)이 보호된다. 또한 도전성 물질들을 반복하여 배치하여 패드부(200)의 전기적 성질을 높일 수 있다. 패시베이션층(115)은 마스크의 구성에 따라 패드부(200)의 가장자리에 배치될 수 있다. 패시베이션층(115)은 패드부(200)의 측면을 외부로부터 차단하고 선택적으로 상면 가장자리를 차단하여 패드부(200)를 구성하는 도전성 물질들이 측면 및 상면 가장자리에서 다른 전기적 요소와 절연할 수 있도록 한다.

한편, 패드부(200)의 제2영역(R2)는 마찬가지로 MoTi를 포함하는 제1층(510a), Cu를 포함하는 제2층(520a), Moti를 포함하는 제3층(530a), 그리고 마찬가지로 폴리화된 ITO를 포함하는 제4층(541a)으로 구성된다. 다만, 제2영역의 제4층 상에는 패시베이션층(115)이 배치되어 있지 않다. 또한, 제1영역의 제4층의 높이(H1)는 제2영역의 제4층의 높이(H2) 보다 높은 구성을 가진다. 이는 H2가 감소한 만큼 패드부(200)의 오픈된 홀(750)이 화학적, 물리적 공정에 노출된 것을 의미하며, 하위 도전성 물질이 충분히 보호되었음을 보여준다. 만약 폴리화된 ITO층이 배치되지 않았다면 Cu를 포함하는 제2층(520a)에 대한 물리적, 화학적 공정에서 발생하는 데미지가 크기 때문에 새로운 마스크를 필요로 하게 되는 문제가 있었다. 그러나, 본 발명의 실시예를 적용할 경우 Cu를 포함하는 제2층(520a) 및 그 위의 제3층(530a)이 폴리화된 ITO에 의해 충분히 보호되므로 마스크 수를 줄이면서도 공정 효율을 높이도록 패드부(200)와 소스-드레인 전극(150)을 형성할 수 있다.

한편, 도 15의 구성에서 H2이 0이 될 수 있다. 이에 대해 도 16에서 살펴본다.

도 16은 본 발명의 일 실시예에 의한 패드부의 ITO가 홀에서는 제거된 구성을 보여주는 도면이다. 도 15와 동일하게 패드부(200)의 제1영역(R1a, R1b)은 MoTi를 포함하는 제1층(510a), Cu를 포함하는 제2층(520a), Moti를 포함하는 제3층(530a), 그리고 폴리화된 ITO를 포함하는 제4층(542a, 543a)으로 구성된다. 그리고 제4층(542a, 543a) 위에 패시베이션층(115)이 배치된다.

다만, 제2영역의 구성은 MoTi를 포함하는 제1층(510a), Cu를 포함하는 제2층(520a), Moti를 포함하는 제3층(530a)으로 구성되며 제2영역(R2)에는 ITO층이 배치되어 있지 않다. 그리고 제3층(530a) 위에는 패시베이션층이 배치되어 있지 않는 구조이다.

도 15와 달리 홀(750) 영역(제2영역)에서는 ITO가 배치되어 있지 않다. 이는 패드부의 ITO 영역이 오픈된 후에 후속하는 화학적, 물리적 영향에 의해 일부가 식각되어 나간 현상을 보여준다. 패드부(200)의 오픈된 홀(750)에 이전에 배치되었던 폴리화된 ITO가 화학적, 물리적 공정에 노출되어 제거된 것을 의미하며, 폴리화된 ITO가 제거된 대신에 하위 도전성 물질이 충분히 보호되었음을 보여준다. 만약 폴리화된 ITO층이 배치되지 않았다면 Cu를 포함하는 제2층(520a)에 대한 물리적, 화학적 공정에서 발생하는 데미지가 크기 때문에 새로운 마스크를 필요로 하게 되는 문제가 있었다. 그러나, 본 발명의 실시예를 적용할 경우 Cu를 포함하는 제2층(520a) 및 그 위의 제3층(530a)을 대신하여 폴리화된 ITO가 제거된 것이므로, 마스크 수를 줄이면서도 공정 효율을 높이도록 패드부(200)와 소스-드레인 전극(150)을 형성할 수 있다.

또한, 제1영역에 가까운 제2영역에는 ITO층이 미량으로 존재할 수 있다. 이는 패시베이션층(115)하의 제1영역에 가까운 경우 단차로 인해 물리적 또는 화학적인 영향을 줄일 수 있다. 따라서, 정리하면 다음과 같다.

제1영역의 폴리화된 ITO층(542a, 543a)와 비교할 때 제2영역의 폴리화된 ITO층 사이의 높이는 0이지만 여기에서 제2영역(R2)과 제1영역(R1a, R1b)의 경계 부분에서는 ITO층이 아주 낮은 높이지만 존재할 수 있다.

따라서, 본 발명의 실시예를 적용할 경우, 패드부의 ITO의 높이는 0 또는 0 이상이 될 수 있다. 또한, 패드부의 ITO의 높이는 패시베이션층 하의 ITO의 높이 보다는 낮을 수 있다.

정리하면, 다음과 같다. 본 발명의 실시예에 의한 표시패널은 도 1 및 도 2에서 살펴본 바와 같이 표시영역(20)과 표시영역(20)의 외곽의 비표시영역(21)을 포함하는 제1기판과, 이에 대향하여 배치되는 제2기판(1310)으로 구성된다. 제2기판(1310)에는 컬러필터(1320)가 다수 포함될 수 있다.

그리고 표시영역(20)은 앞서 살펴본 바와 같이, 다수의 게이트라인과 다수의 데이터라인과 상기 게이트라인 및 데이터라인의 교차지점에서 화소 각각을 제어하는 다수의 박막 트랜지스터가 배치된다. 비표시영역(21)은 앞서 살펴본 바와 같이, 패드부(200)가 다수 배치될 수 있는데, 패드부(200)의 구성은 도 15 및 도 16에서 살펴본 바와 같이 패시베이션층(115)의 아래 영역은 4중층으로 구성된다.

패드부(200)에서 패시베이션층(115)이 배치되지 않은 영역은 도 15와 같이 4중층이거나 혹은 도 16과 같이 3중층으로 구성된다. 패드부(200)의 이러한 구성은 소스-드레인 전극(150) 역시 동일하게 적용될 수 있다. 앞서 도 6 내지 도 12의 801 과정까지 픽셀 전극(155)이 배치되는 경우를 제외하고 소스-드레인 전극(150)과 패드부(200)는 동일한 공정에서 생성될 수 있다.

따라서, 앞서 도 15 및 도 16에서 살펴본 바와 같이 소스-드레인 전극(150) 역시 패시베이션층 하의 영역과 픽셀 전극(155)이 결합하는 영역의 구성이 상이할 수 있다.

도 15 및 도 16에서 살펴본 바와 같이 비표시영역에 배치되는 패드부(200)를 구성하는 도전성 물질들이 픽셀 전극을 생성하고 뱅크를 배치하는 표시 영역 내의 다양한 공정 과정에서 충분히 보호될 수 있도록 폴리화된 ITO가 패드부(200)의 상부에 배치시킨다. 그 결과 소스와 드레인을 형성하는 과정에서 패드부(200)를 동일한 공정에서 형성할 수 있으므로 마스크 수를 줄이며 공정의 효율성을 높이면서도 패드부(200)를 보호할 수 있다. 뿐만 아니라, 마스크 수를 줄임으로 인하여 마스크 얼라인 과정에서 발생하는 공정 오차 역시 줄일 수 있다.

도 17은 본 발명의 일 실시예에 의한 소스-드레인 전극(150)에 적용되는 구성을 보여주는 도면이다. 도 13의 820 부분을 확대한 구성이다. 앞서 도 15에서 살펴본 바와 같이, 제3영역(R3a, R3b)은 도 15의 제1영역(R1a, R1b)과 같이 4중층이며, 제4영역(R4)는 도 15의 제2영역(R2)와 같이 4중층인 구성이다. 1701 부분을 확대하여 살펴본다. 제3영역(R3a, R3b)에서 제4층(540c)의 높이(H3)가 제4영역(R4)의 제4층(540c)의 높이(H4)보다 높은 구성이다.

도 18은 본 발명의 일 실시예에 의한 소스-드레인 전극(150)에 적용되는 구성을 보여주는 도면이다. 도 13의 820 부분을 확대한 구성이다. 앞서 도 16에서 살펴본 바와 같이 제3영역(R3a, R3b)은 도 16의 제1영역(R1a, R1b)과 같이 4중층이며, 제4영역(R4)는 도 16의 제2영역(R2)와 같이 3중층인 구성이다. 1801 부분을 확대하여 살펴본다. 제3영역(R3a, R3b)에서 제4층(540c)의 높이(H3)가 0보다 크며, 제4영역(R4)에는 제4층이 배치되지 않은 구성이다.

한편 도 18의 구성에서 H4는 도 15의 H2 보다 클 수 있다. 이는 도 18의 R4 영역은 픽셀 전극이 배치되므로 후속하는 공정에 의해 R4 영역의 540c가 식각될 가능성이 낮아지기 때문이다. 따라서, 하기와 같은 H1, H2, H4의 관계가 H1 > H4 > H2 를 만족시킬 수 있다.

이하, 본 발명의 다른 실시예에 의한 패드부가 3개층으로 구성되는 구성에 대해 살펴본다. 앞서 도 9의 610 부분의 패시베이션층(115)이 도 10 및 도 11의 과정에서 식각되는 과정을 살펴보았다. 패시베이션층(115)의 식각을 위한 마스크의 크기를 달리하는 실시예를 살펴본다.

도 19는 본 발명의 다른 실시예에 의한 패드부의 구성을 보여주는 도면이다. 도 9의 610 부분의 패시베이션층(115)을 시각하는 마스크의 크기를 조절할 경우, 1910과 같이 폴리화된 ITO층(540a)의 전체가 오픈되도록 구성할 수 있다. 이 경우, 후속하는 화학적 또는 물리적 공정 과정에서 1911과 같이 폴리화된 ITO층(1940a)의 높이가 줄어들 수 있다.

혹은 1912와 같이 폴리화된 ITO층(540a)의 전체가 후속하는 화학적 또는 물리적 공정 과정에서 제거될 수 있다.

정리하면, 도 19의 1912와 같이 패드부(200)가 MoTi를 포함하는 제1층(510a)과 제1층(510a) 상에 Cu를 포함하는 제2층(520a)과 제2층(520a) 상에 MoTi를 포함하는 제3층(530a) 만으로 구성될 수도 있다. 이 경우 1912와 같이 패시베이션층(115)은 패드부(200)를 구성하는 3개의 층들(510a, 520a, 530a)의 측면 부분(1922)에 배치될 수 있다.

또한, 1911과 같이 폴리화된 ITO층이 1940a와 같이 잔류할 수 있다. 이 경우 1940a의 높이는 1910의 제4층인 ITO층(540a) 보다 낮은 높이일 수 있다. 또한, 1911에 도시된 바와 같이, 패시베이션층(115)이 패드부(200)를 구성하는 4개의 층(510a, 520a, 530a, 1940a)의 측면 부분(1921)에 배치될 수 있다.

패시베이션층(115)이 마스크의 구성에 따라 패드부(200)의 측면에 배치되어 패드부(200)의 측면을 외부로부터 차단하여 패드부(200)를 구성하는 도전성 물질들이 측면에서 다른 전기적 요소와 절연할 수 있도록 한다. 또한 상면은 별도의 패시베이션층(115)을 배치하지 않도록 하여 패드부(200)가 구동부들과 전기적으로 연결되는 접점을 높일 수 있다.

이와 같은 구성은 소스 또는 드레인에도 동일하게 적용될 수 있음은 도 17 및 도 18에서 살펴보았다.

도 19와 같은 구성에서는 패시베이션층이 유지되는 영역은 측면 부분(1921, 1922)이 될 수 있다.

도 20은 본 발명의 일 실시예에 의한 표시패널을 제조하는 공정 과정을 보여주는 도면이다.

먼저 제1기판 상에 차광층을 배치한다(S2010). S2010은 선택적인 공정이 될 수 있다. 전술한 제1기판 상에 액티브층(Active Layer)을 배치한다(S2020). 액티브층이 반드시 제1기판의 차광층 상에 배치될 필요는 없다. 차광층 상에 액티브층을 배치하거나 혹은 차광층이 배치된 제1기판의 제1면의 반대편의 제2면에 액티브층이 배치될 수 있다. 또한 액티브층과 적어도 일부가 중첩되도록 게이트층을 배치한다(S2030). S2030 공정을 보다 상세히 구성하면 게이트 절연층을 배치한 후 게이트층을 배치할 수 있다.

게이트층 또는 액티브층의 구성은 탑 게이트(top gate), 바텀 게이트(bottom gate), 또는 에치 스토퍼 방식의 게이트 구성 등에 따라 다양한 구성 및 다양한 순서로 배치될 수 있으며 본 발명이 이에 한정되는 것은 아니다. 따라서, S2010 내지 S2030에서는 액티브층의 배치 이후 게이트층이 배치되지만, 본 발명이 이에 한정되는 것은 아니다.

따라서, 게이트층을 먼저 배치한 후, 게이트 절연층을 배치하고 게이트층과 일부 중첩되도록 액티브층을 배치할 수 있다. 이후 S2030까지 형성된 제1기판 상에 층간절연층(Interlayer Dielectric, ILD)을 배치한다(S2040). 이렇게 층간절연층까지 배치된 제1기판이 도 5의 기판(110)의 실시예에 대응한다.

이후 도 6 내지 도 13에서 살펴본 바와 같이, 4중층으로 소스-드레인 전극(150) 및 패드부(200)를 배치한다(S2050). 이는 도 6의 501에서 살펴보았다. 일 실시예로 제1층(도 6의 510)은 MoTi를 포함하며 제2층(도 6의 520)은 Cu를 포함한다. 제3층(도 6의 530)은 MoTi를 포함하며, 제4층(도 6의 540)는 ITO를 포함한다.

그리고 그 위에 도 9와 같이 패시베이션층(115) 및 오버코트층(120)을 배치한 후(S2060), 이들을 도 10 내지 도 11에 제시된 바와 같이 마스크를 이용하여 패시베이션층(115) 및 오버코트층(120)을 식각하여 패드부(200)의 제1영역에는 패시베이션층을 유지하고 패드부의 제2영역에는 패시베이션층을 제거하는 공정을 진행한다(S2070). 이 과정에서 소스-드레인 전극(150) 역시 노출된다. 하나의 마스크를 이용하여 패드부(200)와 소스-드레인 전극(150) 상에 배치된 패시베이션층(115), 오버코트층(120)을 제거할 수 있다.

도 9에서 살펴본 바와 같이 패시베이션층(115)이 증착되면서 ITO층(540a, 540b, 540c)는 열에 의해 폴리화된다. 따라서, 패시베이션층(115)의 증착 공정 및 식각 공정이 완료된 후의 ITO층(540a, 540b, 540c)은 폴리화(결정화)된다.

S2070에서 하프톤 마스크를 사용할 수 있다. 패시베이션층이 패드부의 일정 영역에서 제거되는 다양한 실시예는 도 15, 도 16, 도 19 등에서 살펴보았다. 이후 도 12의 802와 같이 소스-드레인 전극(150)에 픽셀 전극(155)을 배치하고(S2075), 도 13과 같이 픽셀 전극(155) 상에 발광 영역을 정의하는 뱅크(160)를 배치하고(S2080), 컬러 필터가 선택적으로 배치된 제2기판(1310)과 제1기판을 결합(S2090)하여 표시패널의 제조 공정을 완료한다.

도 20과 같은 공정에서 S2010, S2020, S2030, S2040, S2050, S2060, S2075, S2080의 공정에서 같이 총 8개의 마스크를 사용하므로 공정의 효율을 높이고 공정 비용을 낮출 수 있다. 특히, 패드부와 소스-드레인 전극을 하나의 마스크를 이용하여 형성할 수 있어 공정 효율을 크게 높일 수 있다. 또한, 마스크 수를 줄임으로 인하여 공정 오차 역시 줄일 수 있다.

도 21은 도 20과 같은 공정을 적용할 경우의 표시패널의 구성을 제시하는 도면이다.

하판(1305)에는 유리 또는 그 외 다양하게 박막 트랜지스터를 설치할 수 있는 베이스 기판(2102)이 배치되며, 그 위에 차광층(Light Shield Layer)(2103s, 2104s)가 배치된다. 차광층은 2중층으로 구성될 수 있다. 또는 2104s는 차광층이 베이스 기판(2102)에 잘 배치될 수 있도록 하는 화학 물질이 배치될 수 있다. 또한 차광층(2103s, 2104s)과 동일한 공정 과정에서 EVSS 보조전극을 구성하기 위해 2103e, 2104e와 같이 배치할 수 있다.

다음으로 버퍼층(2105)이 배치되며, 버퍼층을 일부 식각하여 노출시킬 수 있다.

그리고 박막 트랜지스터를 구성하기 위해, 액티브층(2120)과 게이트 절연층(2115t), 그리고 게이트층(2110t, 2111t)을 배치한다. 이 과정에서 패드부(200)가 배치될 비표시영역에 동일한 구조로 게이트 절연층(2115t)과 동일한 물질(2115p), 게이트층(2110t, 2111t)과 동일한 물질들(2110p, 2111p)이 배치될 수 있다.

다음으로 층간 절연층(ILD, 2125)가 배치되며 일부가 식각한 상태가 앞서 도 6 내지 도 13에서 살펴본 기판(110)의 실시예가 된다.

이후 패드부(200) 및 소스-드레인 전극(150), 그리고 EVSS 보조전극을 구성하기 위해 2160이 4중층으로 구성될 수 있다. 소스-드레인 전극(150)은 차광층(2103s)에 전기적으로 연결될 수 있다.

그리고 전수한 패시베이션층(115) 및 오버코트층(120)이 증착 및 식각된 후, 픽셀 전극(155)이 배치된다. 이 과정에서 VSS 컨택 전극(2150)도 픽셀 전극(155)과 함께 배치될 수 있다. 이후 뱅크(160)가 배치되어 발광 영역을 정의한다. 그리고 컬러 필터(1320)가 배치된 상판인 제2기판(1310)과 제1기판을 결합한다.

전술한 본 발명의 4중층 구조의 패드부 및 소스-드레인을 동일한 공정 과정에서 동시에 형성할 경우, 특히 탑 에미션(Top Emission) 구조의 유기 발광 표시장치에 적용할 경우 하판에 적용되는 마스크의 수를 저감하여 생산성을 증대시킬 수 있다.

SD 4중막을 적용하여 패시베이션층(115) 및 오버코트층(120)을 통합하여 증착 및 식각할 수 있으므로, 공정 효율을 높인다. 또한 패드부(200) 및 소스-드레인 전극(150)을 구성함에 있어서 ITO를 최상층으로 하는 4중층 구조로 형성할 경우 패시베이션층(115) 및 오버코트층(120)을 증착 및 식각하는 과정에서 하위 3개층(Moti-Cu-Moti 층)을 보호할 수 있다.

전술한 구조는 이후 전개되는 픽셀 전극 형성 공정의 습식 식각 과정에서도 패드부(200)의 하위 3개층을 보호할 수 있다. 이 과정에서 최상층(폴리화된 ITO층)은 패드부(200)에 잔류할 수도 있고 일부 제거되거나 혹은 전부가 제거될 수도 있다.

본 발명의 실시예는 다양한 박막 트랜지스터의 구조에 적용할 수 있으며, 이 중에서 소스 및 드레인과 패드부를 동일한 공정 과정에서 4중층으로 형성하는 실시예를 포함한다.

도 21의 패드부(200)는 데이터라인에 연결되는 데이터 패드부를 구성하는 것을 일 실시예로 한다. 또한, 도 21의 패드부(200)는 게이트라인에 연결되는 게이트 패드부를 구성하는 것을 일 실시예로 한다. 도면에 미되시되었으나 패드부(200)와 데이터라인이 동일한 4중층 혹은 3중층으로 구성될 수 있다.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.

11: 표시패널
10: 표시장치
20: 표시영역
110: 기판
115: 패시베이션층
120: 오버코트층
150: 소스-드레인 전극
155: 픽셀전극
160: 뱅크
200: 패드부

Claims

다수의 게이트라인과 다수의 데이터라인과 상기 게이트라인 및 데이터라인의 교차지점에서 화소 각각을 제어하는 다수의 박막 트랜지스터가 배치된 표시영역과 상기 표시영역의 외곽 영역에 배치되는 패드부를 하나 이상 포함하는 비표시영역을 포함하는 제1기판; 및
상기 제1기판에 대향하여 배치되는 제2기판을 포함하며;
상기 패드부의 제1영역은 4중층이며 제2영역은 4중층 또는 3중층 중 어느 하나로 구성되며, 상기 제1영역은 상기 제2영역의 외곽을 구성하는, 다중층의 패드부를 포함하는 표시패널.
제1항에 있어서,
상기 박막 트랜지스터의 소스 또는 드레인은 상기 제1영역과 동일한 구성의 제3영역 및 상기 제2영역과 동일한 구성의 제4영역을 포함하며, 상기 소스 또는 드레인은 상기 패드부와 동일한 공정에서 생성되는, 다중층의 패드부를 포함하는 표시패널.
제1항에 있어서,
상기 제1영역은
MoTi를 포함하는 제1층;
상기 제1층 상에 Cu를 포함하는 제2층;
상기 제2층 상에 MoTi를 포함하는 제3층; 및
상기 제3층 상에 폴리화된 ITO를 포함하는 제4층을 포함하며,
상기 제1영역의 상기 제4층 상에 패시베이션층이 배치되는, 다중층의 패드부를 포함하는 표시패널.
제1항에 있어서,
상기 제2영역은
MoTi를 포함하는 제1층;
상기 제1층 상에 Cu를 포함하는 제2층;
상기 제2층 상에 MoTi를 포함하는 제3층; 및
상기 제3층상에 폴리화된 ITO를 포함하는 제4층을 포함하며,
상기 제2영역의 상기 제4층 상에 패시베이션층이 배치되지 않는, 다중층의 패드부를 포함하는 표시패널.
제4항에 있어서,
상기 제1영역의 상기 제4층의 높이는 상기 제2영역의 상기 제4층의 높이보다 높은, 다중층의 패드부를 포함하는 표시패널.
제1항에 있어서,
상기 제2영역은
MoTi를 포함하는 제1층;
상기 제1층 상에 Cu를 포함하는 제2층; 및
상기 제2층 상에 MoTi를 포함하는 제3층을 포함하며,
상기 제2영역의 상기 제3층 상에 패시베이션층이 배치되지 않는, 다중층의 패드부를 포함하는 표시패널.
표시영역에 배치되어 화소의 전기적 동작을 제어하는 다수의 박막 트랜지스터;
도전성 물질로 구성되는 4중층 및 그 위에 패시베이션층이 배치되는 제 1영역과 도전성 물질로 구성되는 3중층이 배치되는 제2영역을 포함하며, 상기 표시영역의 외곽에 배치되는 패드부; 및
상기 박막 트랜지스터의 소스 또는 드레인과 상기 패드부를 전기적으로 연결하는 다수의 데이터라인; 및
상기 박막 트랜지스터의 게이트에 연결되는 다수의 게이트라인을 포함하는 다중층의 패드부를 포함하는 기판.
제7항에 있어서,
상기 소스 또는 드레인은 상기 제1영역과 동일한 구성의 제3영역 및 상기 제2영역과 동일한 구성의 제4영역을 포함하며, 상기 소스 또는 드레인은 상기 패드부와 동일한 공정에서 생성되는, 다중층의 패드부를 포함하는 기판.
제7항에 있어서,
상기 제1영역은
MoTi를 포함하는 제1층;
상기 제1층 상에 Cu를 포함하는 제2층;
상기 제2층 상에 MoTi를 포함하는 제3층; 및
상기 제3층 상에 폴리화된 ITO를 포함하는 제4층을 포함하며,
상기 제1영역의 상기 제4층 상에 상기 패시베이션층이 배치되는, 다중층의 패드부를 포함하는 기판.
제7항에 있어서,
상기 제2영역은
MoTi를 포함하는 제1층;
상기 제1층 상에 Cu를 포함하는 제2층;
상기 제2층 상에 MoTi를 포함하는 제3층을 포함하며,
상기 제2영역의 상기 제3층 상에 패시베이션층이 배치되지 않는, 다중층의 패드부를 포함하는 기판.
제10항에 있어서,
상기 제3층상에 폴리화된 ITO를 포함하는 제4층을 포함하는, 다중층의 패드부를 포함하는 기판.
제11항에 있어서,
상기 제1영역의 상기 제4층의 높이는 상기 제2영역의 상기 제4층의 높이보다 높은, 다중층의 패드부를 포함하는 기판.
다수의 게이트라인과 다수의 데이터라인과 상기 게이트라인 및 데이터라인의 교차지점에서 화소 각각을 제어하는 다수의 박막 트랜지스터가 배치된 표시영역과 상기 표시영역의 외곽 영역에 배치되는 패드부를 하나 이상 포함하는 비표시영역을 포함하는 제1기판; 및
상기 제1기판에 대향하여 배치되는 제2기판을 포함하며;
상기 패드부는 MoTi를 포함하는 제1층과 상기 제1층 상에 Cu를 포함하는 제2층과 상기 제2층 상에 MoTi를 포함하는 제3층을 포함하는, 다중층의 패드부를 포함하는 표시패널.
제13항에 있어서,
상기 박막 트랜지스터의 소스 또는 드레인은 상기 패드부와 동일한 구성이며, 상기 소스 또는 드레인은 상기 패드부와 동일한 공정에서 생성되는, 다중층의 패드부를 포함하는 표시패널.
제13항에 있어서,
상기 제1층, 상기 제2층, 및 상기 제3층의 측면에 패시베이션층이 배치되는, 다중층의 패드부를 포함하는 표시패널.
제15항에 있어서,
상기 제3층 상에 폴리화된 ITO를 포함하는 제4층을 포함하는, 다중층의 패드부를 포함하는 표시패널.
제16항에 있어서,
상기 제4층의 측면에 패시베이션층이 배치되는, 다중층의 패드부를 포함하는 표시패널.
제1기판 상에 4중층으로 소스, 드레인 및 패드부를 배치하는 단계;
상기 배치된 소스, 드레인, 및 패드부 상에 패시베이션층 및 오버코트층을 배치하는 단계;
상기 패시베이션층 및 상기 오버코트층을 식각하여 상기 패드부의 제1영역에 상기 패시베이션층을 유지하고 상기 패드부의 제2영역에 패시베이션층을 제거하는 단계;
상기 소스 또는 드레인에 픽셀 전극을 배치하는 단계; 및
상기 픽셀 전극 상에 발광 영역을 정의하는 뱅크를 배치하는 단계를 포함하는, 다중층의 패드부를 포함하는 표시패널을 제조하는 방법.
제18항에 있어서,
상기 4중층은
MoTi를 포함하는 제1층;
상기 제1층 상에 Cu를 포함하는 제2층;
상기 제2층 상에 MoTi를 포함하는 제3층; 및
상기 제3층 상에 ITO를 포함하는 제4층을 포함하는, 다중층의 패드부를 포함하는 표시패널을 제조하는 방법.
제19항에 있어서,
상기 제1영역에 상기 ITO층이 배치된 경우, 상기 ITO층은 폴리화된 ITO층인, 다중층의 패드부를 포함하는 표시패널을 제조하는 방법.