KR20180102526A - Solar cell and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 이성분계 금속 산화물을 포함하는 태양 전지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solar cell and a manufacturing method thereof, and more particularly, to a solar cell including a binary metal oxide and a manufacturing method thereof.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율 및 낮은 생산성을 극복하여야 하는바, 태양 전지의 효율 및 생산성을 최대화할 수 있는 태양 전지가 요구된다. In such solar cells, various layers and electrodes can be fabricated by design. However, solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize a solar cell, it is required to overcome a low efficiency and a low productivity, and a solar cell capable of maximizing the efficiency and productivity of the solar cell is required.
예를 들어, 기존에 반도체 기판에 도펀트를 도핑하여 제조되는 태양 전지는 도핑 공정 등이 매우 복잡하며 반도체 기판의 계면 특성이 저하되어 패시베이션 특성이 좋지 않은 문제가 있었다. 이를 방지하기 위하여 도펀트를 도핑하지 않고 형성되는 태양 전지에서는 이에 포함되는 층의 특성에 의하여 태양 전지의 특성 및 효율이 크게 달라지게 되고 태양 전지의 신뢰성이 높지 않았다.For example, in a conventional solar cell manufactured by doping a semiconductor substrate with a dopant, the doping process and the like are very complicated, and the interfacial characteristics of the semiconductor substrate are degraded, resulting in poor passivation characteristics. In order to prevent this, in the solar cell formed without doping the dopant, characteristics and efficiency of the solar cell are largely changed depending on the characteristics of the layer included therein, and the reliability of the solar cell is not high.
본 발명은 우수하고 균일한 효율 및 특성을 가지며 높은 생산성을 가지는 태양 전지 및 이의 제조 방법을 제공하고자 한다. The present invention provides a solar cell having excellent and uniform efficiency and characteristics and high productivity, and a method for manufacturing the solar cell.
본 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 일면에 실리콘 산화물층을 포함하는 터널링층을 형성하는 단계; 상기 터널링층과 동일한 장치에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여, 상기 터널링층 위에 이성분계 금속 산화물층으로 구성되어 제1 캐리어를 추출하는 제1 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계를 포함한다. A method of manufacturing a solar cell according to an embodiment of the present invention includes: forming a tunneling layer including a silicon oxide layer on one surface of a semiconductor substrate; Forming a first conductive type region comprising a binary metal oxide layer on the tunneling layer and extracting a first carrier by an in-situ process performed continuously in the same device as the tunneling layer; ; And forming a first electrode electrically connected to the first conductive type region.
본 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 일면 위에 위치하는 실리콘 산화물층; 상기 실리콘 산화물층 위에 이성분계 금속 산화물층으로 구성되어 제1 캐리어를 추출하는 제1 도전형 영역; 및 상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극를 포함한다. 상기 실리콘 산화물층에서 상기 반도체 기판에 인접하여 형성되는 상 전이(phase transition) 영역의 두께가 0.5nm 이하이다. A solar cell according to this embodiment includes: a semiconductor substrate; A silicon oxide layer located on one side of the semiconductor substrate; A first conductive type region formed of a binary metal oxide layer on the silicon oxide layer to extract a first carrier; And a first electrode electrically connected to the first conductive type region. The thickness of the phase transition region formed adjacent to the semiconductor substrate in the silicon oxide layer is 0.5 nm or less.
본 실시예에 따르면 이때, 터널링층의 적어도 일부와 도전형 영역을 인-시츄 공정에 의하여 형성하면 공정을 좀더 단순화할 수 있다. 이때, 오존 처리에 의하면 낮은 온도에서도 도전형 영역과 동일한 방법으로 터널링층의 적어도 일부를 형성할 수 있으므로, 터널링층과 도전형 영역의 형성 시 인-시츄 공정이 적용될 수 있도록 한다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지를 간단한 공정으로 형성할 수 있다. According to the present embodiment, at least a part of the tunneling layer and the conductive region can be formed by the in-situ process to simplify the process. At this time, according to the ozone treatment, at least a part of the tunneling layer can be formed in the same manner as the conductive type region even at a low temperature, so that the in-situ process can be applied in forming the tunneling layer and the conductive type region. Thus, a solar cell having excellent characteristics and efficiency can be formed by a simple process.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다.
도 2는 도 1에 도시한 태양 전지의 제1 터널링층의 두께 방향에서 SiOx의 x 값을 도시한 그래프이다.
도 3은 도 1에 도시한 태양 전지의 전면 평면도이다.
도 4의 (a)는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 제2 터널링층 및 제2 도전형 영역의 밴드 다이어그램이고 (b)는 본 발명의 실시예에 따른 태양 전지에서 반도체 기판, 제1 터널링층 및 제1 도전형 영역의 밴드 다이어그램이다.
도 5는 본 발명의 일 변형예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 다른 변형예에 따른 태양 전지의 단면도이다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 8은 본 발명의 실시예에 따른 태양 전지의 제조 방법에서 제1 터널링 부분의 형성 공정에서 오존 처리 시의 반응을 도시한 원리도이다.
도 9는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 10은 도 9에 도시한 태양 전지의 후면 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 12는 도 11의 변형예에 따른 태양 전지의 단면도이다.1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
2 is a graph showing the x value of SiOx in the thickness direction of the first tunneling layer of the solar cell shown in FIG.
3 is a front plan view of the solar cell shown in FIG.
FIG. 4A is a band diagram of a semiconductor substrate, a second tunneling layer, and a second conductivity type region in a solar cell according to an embodiment of the present invention. FIG. 4B is a band diagram of a semiconductor substrate, , The first tunneling layer, and the first conductive type region.
5 is a cross-sectional view of a solar cell according to a modification of the present invention.
6 is a cross-sectional view of a solar cell according to another modification of the present invention.
7A to 7C are cross-sectional views illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
FIG. 8 is a principle diagram showing the reaction during ozone treatment in the process of forming the first tunneling portion in the method of manufacturing a solar cell according to the embodiment of the present invention.
9 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
10 is a rear plan view of the solar cell shown in FIG.
11 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
12 is a cross-sectional view of a solar cell according to a modification of FIG.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.
또한, 이하에서 "제1", "제2" 등의 표현은 서로 간의 구별을 위하여 사용한 것에 불과할 뿐 본 발명이 이에 한정되는 것은 아니다. Hereinafter, the expressions "first "," second "and the like are used only for distinguishing each other, and the present invention is not limited thereto.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 및 이의 제조 방법을 상세하게 설명한다. Hereinafter, a solar cell and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 태양 전지의 단면도이다. 1 is a cross-sectional view of a solar cell according to an embodiment of the present invention.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 반도체 기판(10)과, 반도체 기판(10)의 일면 위에 형성되며 산화물층으로 구성되는 제1 터널링 부분(52a)을 포함하는 제1 터널링층(52)과, 제1 터널링층(52) 위에 위치하며 이성분계 금속 산화물층으로 구성되어 제1 캐리어를 추출하는 제1 도전형 영역(20)과, 제1 도전형 영역(20)에 전기적으로 연결되는 제1 전극(42)을 포함하고, 제2 도전형 영역(30) 및 이에 연결되는 제2 전극(44)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.1, a
반도체 기판(10)은 제1 또는 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제1 또는 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 n형 또는 p형 도펀트를 포함하는 단일 결정질 반도체(예를 들어, 단일 단결정 또는 다결정 반도체, 일 예로, 단결정 또는 다결정 실리콘, 특히 단결정 실리콘)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 한 태양 전지(100)는 전기적 특성이 우수하다. 이때, 본 실시예에서는 반도체 기판(10)은 추가적인 도핑 등에 의하여 형성되는 도핑 영역을 구비하지 않는 베이스 영역(110)만으로 구성될 수 있다. 이에 의하여 도핑 영역에 의한 반도체 기판(10)의 패시베이션 특성 저하를 방지할 수 있다. The
일 예로, 본 실시예에서 베이스 영역(110)은 n형 도펀트로 도핑되어 n형을 가질 수 있다. 베이스 영역(10)이 n형을 가지면 제1 및 제2 도전형 영역(20, 30)로 사용되는 이성분계 금속 산화물층을 쉽게 형성할 수 있고 구할 수 있는 물질로 구성할 수 있다. 제1 및 제2 도전형 영역(20, 30)의 구체적인 물질에 대해서는 추후에 상세하게 설명한다. For example, in this embodiment, the
그리고 반도체 기판(10)의 전면 및 후면에는 반사를 최소화할 수 있는 반사 방지 구조가 형성될 수 있다. 일 예로, 반사 방지 구조로 피라미드 등의 형태의 요철을 가지는 텍스쳐링(texturing) 구조를 구비할 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(예를 들어, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상))을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10) 내부로 입사되는 광의 반사율을 낮춰 광 손실을 최소화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 반도체 기판(10)의 일면에만 텍스처링 구조가 형성되거나, 반도체 기판(10)의 전면 및 후면에 텍스처링 구조가 형성되지 않을 수 있다. An anti-reflection structure capable of minimizing reflection can be formed on the front surface and the rear surface of the
반도체 기판(10)의 전면 위에는 제1 터널링층(52)이 형성(일 예로, 접촉)된다. 제1 터널링층(52)이 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 터널링층(52)에 인접한 부분에서 다수 캐리어가 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 터널링층(52)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 터널링층(52)을 통과할 수 있다. 그리고 제1 터널링층(52)은 반도체 기판(10)의 표면에서 패시베이션 특성을 향상할 수 있다. On the front surface of the
제1 터널링층(52)은 반도체 기판(10)의 전면에서 전체적으로 형성될 수 있다. 이에 따라 우수한 패시베이션 특성을 가지면서 별도의 패터닝 없이 쉽게 형성될 수 있다. The
본 실시예에서는 제1 터널링층(52)이 산화물층으로 구성되는 제1 터널링 부분(52a)만으로 구성되어 제1 터널링 부분(52a)이 반도체 기판(10) 및 제1 도전형 영역(20)에 접촉될 수 있다. 좀더 구체적으로, 제1 터널링 부분(52a)이 반도체 기판(10)을 구성하는 반도체(일 예로, 실리콘)을 포함하는 실리콘 산화물층일 수 있다. 본 실시예에서 제1 터널링 부분(52a)은 오존을 이용하여 저온에서 형성될 수 있는데, 이 경우에는 오존이 반도체 기판(10)의 내부까지 침투하여 산화가 이루어져서 제1 터널링 부분(52a)을 형성한다. 오존을 이용하여 제1 터널링 부분(52a) 또는 제1 터널링층(52)을 형성하는 공정에 대해서는 추후에 태양 전지(100)의 제조 방법에서 상세하게 설명한다. The
이와 같이 오존이 반도체 기판(10)의 내부로 침투한 상태에서 산화를 하여 형성된 제1 터널링 부분(52a)은, 반도체 기판(10)에 인접하여 형성되는 상 전이(phase transition) 영역의 두께가 0.5nm 이하이다. 이에 의하여 제1 터널링 부분(52a)은 산소-리치(oxygen rich) 구조를 가질 수 있다. 일 예로, 제1 터널링 부분(52a)은 SiOx의 화학식을 가지고, x가 1.6 내지 2.2일 수 있다. The
여기서, 상 전이 영역은 다양한 방법에 의하여 정의될 수 있다. 예를 들어, 도 2에 도시한 바와 같이, 제1 터널링 부분(52a)의 두께 방향에서 실리콘 및 산소의 함량을 측정한 그래프에서, 실리콘 및 산소 함량이 균일한 수준(SiOx의 화학식에서 x 값이 1.6 내지 2.2의 사이 값을 가지면서 변화값이 0.2 이하, 일 예로, 0.1 이하)인 상태에 이를 때까지의 두께를 상 전이 영역으로 정의할 수 있다. SiOx에서 x의 값은 X선 광전자 분광법(X-ray photoelectron spectroscopy, XPS) 등에 의하여 판단될 수 있다. 또는, 고해상도 투과전자현미경(high resolution transmission electron microscope, HRTEM)에 의하여 실리콘-산소 격자의 이미지가 불연속적인 부분을 상 전이 영역으로 볼 수 있다. 그 외에도 SiOx의 x 값은 엘립소미터 분석 등으로 밴드갭을 측정하여 간접적으로 판별할 수도 있다. 일 예로, 엘립소미터 분석에서 실리콘-리치 구조일 경우에는 밴드갭이 감소하고, 산소-리치 구조일 경우에는 밴드갭이 증가한다. Here, the phase transition region can be defined by various methods. For example, as shown in FIG. 2, in a graph in which the contents of silicon and oxygen are measured in the thickness direction of the
이와 같이 상 전이 영역이 형성되지 않거나 상 전이 영역이 얇은 두께로 형성되면, 제1 터널링 부분(52a)이 낮은 결함 밀도(defect density)를 가지며 화학적으로도 안정하고 우수한 패시베이션 특성을 가질 수 있다. 그리고 본 실시예에서는 제1 터널링 부분(52a)이 수소를 포함할 수 있다. 이는 오존을 이용한 오존 처리 공정 중에 수소를 포함하는 물질을 함께 공급하는 것에 의하여 쉽게 구현될 수 있다. 이에 의하면 수소에 의하여 제1 터널링 부분(52a)의 패시베이션 특성을 향상할 수 있다. If the phase transition region is not formed or the phase transition region is formed to have a small thickness, the
특히, 이성분계 금속 산화물층으로 구성된 제1 도전형 영역(20)을 구비하는 본 실시예에서는 제1 터널링 부분(52a) 또는 제1 터널링층(52)의 결함 밀도, 패시베이션 특성 등이 캐리어를 추출하는 효율 또는 캐리어의 수명에 큰 영향을 미치게 된다. 이에 따라 본 실시예에 따른 태양 전지(100)에서는 제1 터널링 부분(52a) 또는 제1 터널링층(52)의 특성을 향상하여 이러한 태양 전지(100)에서의 효율을 향상할 수 있다. Particularly, in the present embodiment having the first
반면, 본 실시예와 달리 증착 등의 방법으로 산화물층을 형성한 경우에는 산소-결핍(oxygen deficient) 구조(일 예로, SiOx에서 x가 1.6 미만)를 가지거나 또는 상 전이 영역의 두께가 0.5nm를 초과한다. 이를 좀더 상세하게 설명한다. On the other hand, unlike the present embodiment, when an oxide layer is formed by a deposition method or the like, an oxygen deficient structure (for example, x in SiOx is less than 1.6) or a thickness of the phase transition region is 0.5 nm . This will be explained in more detail.
종래 기술에서는 산소를 포함하는 원료 기체를 공급하면서 700℃ 이상(일 예로, 900℃ 내외)에서 짧은 시간 동안 증착하는 공정에 의하여 산화물층을 형성하여 이를 터널링층으로 사용하였다. 산화물층은 터널링층으로 기능할 수 있도록 얇은 두께를 가져야 하므로 짧은 시간(예를 들어, 수초 또는 수십초) 동안 증착 공정이 수행된다. 이에 따라 산소가 반도체 기판(10)의 내부로 충분하게 확산되기 어려우며 반응성(reaction reactivity)을 높이는 데에도 한계가 있다. 이에 따라 증착 초기에 산소-실리콘-산소(O-Si-O) 결합을 형성하기 위한 산소가 부족한 상태가 되므로 산화물층이 산소-결핍 구조를 가지거나 또는 반도체 기판(10)에 인접한 산화물층의 부분이 산소가 결핍된 부분(즉, 상 전이 영역)을 두껍게 구비하게 된다. 이에 따라 산화물층이 실리콘-리치 구조를 가지게 되어 패시베이션 특성에 불리할 수 있다. 그리고 증착 공정 중에 반도체 기판(10)의 표면에 위치하는 수소가 높은 공정 온도에 의하여 제거되므로, 산화물층이 수소를 포함하지 못하므로 패시베이션 특성에 더 불리할 수 있다. In the prior art, an oxide layer is formed by depositing a raw material gas containing oxygen at a temperature of 700 ° C or higher (for example, about 900 ° C for a short time) and used as a tunneling layer. Since the oxide layer must have a thin thickness to function as a tunneling layer, the deposition process is performed for a short time (e.g., several seconds or tens of seconds). Accordingly, it is difficult for oxygen to sufficiently diffuse into the
이때, 증착에 의하여 형성된 산화물층에서 산소가 결핍된 정도가 매우 크면(즉, SiOx에서 x가 매우 작으면), 산화물층과 그 위에 형성되는 제1 도전형 영역(20)의 이성분계 금속 산화물의 상호 반응에 의하여 이들의 계면에서 추가 산화 반응이 일어날 수 있다. 그러면, 제1 도전형 영역(20)의 특성이 변화될 수 있다. 그리고 패시베이션 특성을 향상하기 위하여 수소를 공급하는 후속 열처리 공정을 수행하여야 하는데, 별도의 공정으로 수행되어야 하므로 공정이 복잡해지고 후속 열처리 공정에서 열 안정성이 낮은 도전형 영역(20)의 특성이 변화할 수 있다. At this time, if the degree of oxygen deficiency in the oxide layer formed by evaporation is very large (i.e., x is very small in SiOx), the oxide layer and the binary metal oxide of the first
본 실시예에서는 오존 처리에 의하여 제1 터널링 부분(52a)을 형성하므로 이러한 종래 기술의 문제를 방지할 수 있다. In this embodiment, since the
본 실시예에서는 제1 터널링층(52) 위에 제1 도전형 영역(20)이 위치(일 예로, 접촉)한다. 제1 도전형 영역(20)은 제1 터널링층(52) 위에서 전체적으로 형성될 수 있다. 이에 따라 제1 도전형 영역(20)이 충분한 면적을 가져 광전 변환에 기여하는 면적을 최대화할 수 있다. 본 실시예에서 제1 도전형 영역(20)은 비정질 구조를 가지는 금속 산화물층을 포함하는데, 이에 대해서는 추후에 좀더 상세하게 설명한다. In this embodiment, the first
제1 터널링층(52)(또는 제1 터널링 부분(52a))의 두께는 제1 도전형 영역(20)과 같거나, 이보다 작거나, 이보다 클 수 있다. 본 실시예에서는 제1 도전형 영역(20)은 비정질 구조를 가지는 이성분계 금속 산화물층으로 구성될 수 있는데, 비정질 구조는 얇은 두께를 가질 때에 형성 및 유지될 수 있다. 이에 따라 본 실시예에 제1 도전형 영역(20)은 얇은 두께를 가지게 되므로, 제1 터널링층(52)의 두께가 제1 도전형 영역(20)의 두께보다 반드시 작은 것으로 한정될 필요가 없다. 일 예로, 제1 도전형 영역(20)이 좀더 안정적으로 비정질 구조를 가질 수 있도록 두께를 최소화할 경우에는 제1 도전형 영역(20)의 두께가 제1 터널링층(52)의 두께와 같거나 이보다 작을 수 있다. 다른 예로, 제1 터널링층(52)을 통한 터널링 효과를 최대화하기 위하여 제1 터널링층(52)의 두께를 줄이는 경우에는 제1 터널링층(52)의 두께가 제1 도전형 영역(20)의 두께보다 작을 수 있다. The thickness of the first tunneling layer 52 (or the
또는, 제1 터널링층(52)의 두께가 10nm 이하일 수 있고, 제1 도전형 영역(20)은 30nm 이하 (일 예로 10 nm 이하)일 수 있다. 제1 터널링층(52)의 두께가 10nm를 초과하면 터널링이 원활하게 일어나지 않아 태양 전지(100)가 원활하게 작동하지 않을 수 있다. 제1 도전형 영역(20)의 두께가 30nm 이하이면, 비정질 구조를 가지기 어려울 수 있으며 낮은 전기 전도도에 의하여 캐리어가 원활히 흐르지 않을 수 있다. 이때, 제1 도전형 영역(20)이 10nm 이하의 두께를 가지면 비정질 구조를 안정적으로 유지할 수 있다. Alternatively, the
일 예로, 터널링 효과를 충분하게 구현할 수 있도록 제1 터널링층(52)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 제1 터널링층(52)의 두께가 0.5nm 미만이면 원하는 품질의 제1 터널링층(52)을 형성하기에 어려움이 있을 수 있다. 그리고 제1 도전형 영역(20)은 도전형 영역(20)으로 안정적으로 기능할 수 있도록 2nm 이상(일 예로, 5nm 이상)의 두께를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(52) 및/또는 제1 도전형 영역(20)의 두께가 다양한 값을 가질 수 있다.For example, the
제1 도전형 영역(20) 위에는 제1 도전형 영역(20)에 전기적으로 연결(일 예로, 접촉)되는 제1 전극(42)이 형성된다. 일 예로, 제1 전극(42)은 제1 도전형 영역(20) 위에 차례로 적층되는 제1 투명 전극층(420) 및 제1 금속 전극층(422)을 포함할 수 있다. A
여기서, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 상대적으로 넓은 면적으로 형성(일 예로, 접촉)될 수 있다. 일 예로, 제1 투명 전극층(420)은 제1 도전형 영역(20) 위에서 전체적으로 형성될 수 있다. 이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에 넓게 형성되면, 캐리어가 제1 투명 전극층(420)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 특히, 본 실시예에서는 제1 도전형 영역(20)이 미도핑되어 도펀트를 포함하지 않는 금속 화합물층으로 구성되어 저항이 저하될 수 있으므로, 제1 투명 전극층(420)을 구비하여 저항을 효과적으로 줄이고자 하는 것이다. Here, the first
이와 같이 제1 투명 전극층(420)이 제1 도전형 영역(20) 위에서 넓은 면적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(420)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(420)을 제1 도전형 영역(20) 위에 넓은 면적으로 형성하여도 광의 투과를 차단하지 않는다. 일 예로, 제1 투명 전극층(420)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420) 그 외의 다양한 물질을 포함할 수 있다. Since the first
제1 투명 전극층(420) 위에 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(420)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(420)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다. A first
제1 투명 전극층(420) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(420)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(420)보다 투명도가 낮은 금속으로 구성될 수 있다. The first
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이러한 제1 금속 전극층(422)은 제1 투명 전극층(420)보다 작은 면적을 가지게 된다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 3을 참조하여 추후에 좀더 상세하게 설명한다. As described above, the first
본 실시예에서는 제1 금속 전극층(422)이 각기 제1 투명 전극층(420)에 인접 또는 접촉하여 형성되므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 제1 금속 전극층(422)이 저온(400 ℃ 이하, 일 예로, 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 소성에 의하여 소성될 수 있는 저온 소성 페이스트를 도포(일 예로, 인쇄)한 후에 이를 열처리하여 형성될 수 있다. In this embodiment, since the first
이러한 저온 소성 페이스트 또는 이에 의하여 형성된 제1 금속 전극층(422)은 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 금속 입자와 가교 수지를 포함하고, 그 외에 다른 수지(일 예로, 경화제, 첨가제)만을 포함할 수 있다. 이와 같이 저온 소성 페이스트 또는 제1 금속 전극층(422)이 유리 프릿을 구비하지 않으면, 제1 금속 전극층(422)의 금속 입자들이 소결(sintering)되는 것이 아니라 서로 접촉하여 응집(aggregation)되어 단순히 경화(curing)되는 것에 의하여 전도성을 가지게 된다. The low-temperature firing paste or the first
금속 입자는 전도성을 제공하는 다양한 물질을 포함할 수 있다. 일 예로, 금속 입자는 은(Ag), 알루미늄(Al), 구리(Cu), 또는 은 또는 주석(Sn) 코팅된 은, 알루미늄, 구리 입자를 단독으로 또는 두 개 이상 혼합하여 사용할 수 있다. The metal particles may include various materials that provide conductivity. For example, the metal particles may be silver (Ag), aluminum (Al), copper (Cu), silver, aluminum or copper particles coated with silver or tin (Sn) alone or in combination of two or more.
가교 수지로는 금속 간의 가교(cross linking)를 수행할 수 있는 물질을 포함할 수 있다. 그리고 본 실시예에서 제1 금속 전극층(422)은 배선재 등을 접합하기 위한 솔더층이 부착되는 전극층일 수 있는데, 가교 수지는 솔더층의 침투를 방지하는 역할도 할 수 있다. 본 실시예와 달리 가교 수지를 포함하지 않으면, 솔더층이 제1 금속 전극층(422)의 내부로 침투하여 취성(brittle)을 가지게 되어 제1 금속 전극층(422)이 작은 충격 등에 의하여 쉽게 깨질 수 있다. 본 실시예에는 가교 수지가 금속 입자 사이를 채워 솔더층의 침투를 방지하는 것으로 예측된다. 일 예로, 가교 수지가 페녹시 계열 수지, 에폭시 계열 수지, 셀룰로오스 계열 수지 등을 포함할 수 있다. 이들은 가교 특성이 우수하며 전극의 특성을 변화시키지 않기 때문이다. 특히, 에폭시 계열 수지를 사용하며 우수한 가교 특성을 가질 수 있다. 그 외에도 제1 금속 전극층(422)은 경화제를 더 포함할 수 있다. 경화제로는 아민계 경화제를 사용할 수 있다. 아민계 경화제의 일 예로, 무수 프탈산(phthalic anhydride), 디에틸아미노 프로필아민(diethylamino propylamine), 디에틸 트리아민(diethylene triamine) 등을 들 수 있다. 그 외에 첨가제 등을 포함할 수 있다. The cross-linking resin may include a material capable of cross-linking between metals. In this embodiment, the first
그리고 제1 금속 전극층(422)을 형성하기 위한 저온 페이스트에는 용매가 포함되나, 열처리 시 용매는 휘발되어 제1 금속 전극층(422)에서는 포함되지 않거나 매우 미량으로 포함될 수 있다. 용매로는 유기 용매를 사용할 수 있는데, 일 예로, 부틸 카르비톨 아세테이트(butyl carbitol acetate, BCA), 셀룰로즈 아세테이트(cellulose acetate, CA) 등을 사용할 수 있는데, 본 발명이 이에 한정되는 것은 아니다. The low temperature paste for forming the first
이때, 제1 금속 전극층(422)에서 금속 또는 금속 입자가 가교 수지보다 더 많이 포함될 수 있다. 이에 의하여 제1 금속 전극층(422)이 충분한 전도성을 가질 수 있다. 일 예로, 금속 입자 및 가교 수지의 합을 100 중량부라 할 때, 금속 입자가 80 내지 95 중량부, 가교 수지가 5 내지 20 중량부로 포함되고, 경화제가 0.1 내지 5 중량부로 포함될 수 있다. 용매는 열처리 전에는 금속 입자 및 가교 수지의 합을 100 중량부라 할 때, 3 내지 10 중량부로 포함될 수 있으나, 열처리 후에는 휘발되어 존재하지 않거나 미량만 존재하게 된다. 열처리 후에 경화제 등의 다른 물질의 함량은 크지 않으므로 제1 금속 전극층(422)에서 금속 또는 금속 입자의 중량부가 80 내지 95 중량부일 수 있다. At this time, metal or metal particles may be included in the first
금속 입자의 중량부가 80 미만이거나 가교 수지의 중량부가 20을 초과하면, 금속 입자에 의한 전도성이 충분하지 않을 수 있다. 금속 입자의 중량부가 95를 초과하거나 가교 수지의 중량부가 5 미만이면, 가교 수지가 충분하지 않아 가교 수지에 의한 솔더층의 침투 방지 효과가 충분하지 않을 수 있다. 경화제는 저온 페이스트의 특성을 저하시키지 않으면서 충분한 경화가 이루어지도록 하는 양으로 포함된 것이며, 용매는 다양한 물질을 균일하게 혼합하고 열처리 시 휘발되어 전기적 특성을 저하하지 않는 양으로 포함된 것이다. 그러나 본 발명이 이러한 수치에 한정되는 것은 아니다. If the weight ratio of the metal particles is less than 80 or the weight portion of the crosslinking resin exceeds 20, the conductivity by the metal particles may not be sufficient. If the weight percentage of the metal particles exceeds 95 or the weight percentage of the crosslinking resin is less than 5, the crosslinking resin is not sufficient and the effect of preventing the penetration of the solder layer by the crosslinking resin may not be sufficient. The curing agent is contained in such an amount as to ensure sufficient curing without deteriorating the characteristics of the low-temperature paste, and the solvent is included in such an amount that the various materials are uniformly mixed and volatilized during the heat treatment so as not to degrade the electrical characteristics. However, the present invention is not limited to these numerical values.
본 실시예에서 금속 입자는 서로 동일한 형상을 가질 수도 있고, 또는 서로 다른 형상, 입경, 물질 등을 가지는 서로 다른 금속 입자를 혼합하여 사용할 수도 있다. In this embodiment, the metal particles may have the same shape, or different metal particles having different shapes, particle sizes, materials, etc. may be mixed and used.
이하에서는 도 1 및 도 3를 참조하여, 제1 전극(42)의 제1 금속 전극층(422)의 평면 형상의 일 예를 상세하게 설명한다. 도 2는 도 1에 도시한 태양 전지(100)의 전면 평면도이다. 간략한 도시를 위하여 도 2에서는 제1 전극(42)의 제1 투명 전극층(420)에 대한 도시를 생략한다. Hereinafter, an example of the planar shape of the first
도 3을 참조하면, 제1 전극(42)의 제1 금속 전극층(422)은 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a)을 포함할 수 있다. 도면에서는 핑거 전극(42a)이 서로 평행하며 반도체 기판(10)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 전극(42)의 제1 금속 전극층(422)은 핑거 전극들(42a)과 교차(일 예로, 직교)하는 방향으로 형성되어 핑거 전극(42a)을 연결하는 버스바 전극(42b)을 포함할 수 있다. 이러한 버스바 전극(42b)은 하나만 구비될 수도 있고, 도 3에 도시된 바와 같이, 핑거 전극(42a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a)의 폭보다 버스바 전극(42b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b)의 폭이 핑거 전극(42a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.Referring to FIG. 3, the first
다시 도 1을 참조하면, 반도체 기판(10)의 후면 위에는 제2 터널링층(54)이 위치(일 예로, 접촉)하고, 제2 터널링층(54) 위에 제2 도전형 영역(30)이 위치(일 예로, 접촉)한다. 본 실시예에서 제2 터널링층(54)은 제1 터널링 부분(54a)으로만 이루어져서 제1 터널링 부분(54a)이 반도체 기판(20)과 제1 도전형 영역(30) 사이에서 이들에 각기 접촉할 수 있다. 그리고 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)할 수 있다. 제2 전극(44)은 제2 도전형 영역(30) 위에 차례로 적층되는 제2 투명 전극층(440) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 터널링층(54) 또는 제1 터널링 부분(54a), 제2 도전형 영역(30) 및 제2 전극(44)은 반도체 기판(10)의 후면에 위치한다는 점을 제외하고는 제1 터널링층(52) 또는 제1 터널링 부분(52a), 제1 도전형 영역(20) 및 제2 전극(44)과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다. 다만, 제1 도전형 영역(20)과 제2 도전형 영역(30)은 서로 추출하는 캐리어의 극성이 다르므로 서로 다른 물질을 가진다. 제1 터널링층(52)과 제2 터널링층(54), 및/또는 제1 터널링 부분(52a)과 제2 터널링 부분(54a)은 서로 동일한 두께, 형상, 물질 등을 가질 수도 있고 서로 다른 두께, 형상, 물질 등을 가질 수도 있다. 제1 투명 전극층(420) 및/또는 제1 금속 전극층(422)과 제2 투명 전극층(440) 및/또는 제2 금속 전극층(442)은 서로 동일한 형상 및/또는 물질을 가질 수도 있고 서로 다른 형상 및/또는 물질을 가질 수도 있다. 일 예로, 제1 금속 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 금속 전극층(442)의 핑거 전극 및 버스바 전극의 폭, 피치 등과 서로 동일할 수도 있고 서로 다를 수 있다. 또는, 제1 금속 전극층(422)과 제2 금속 전극층(442)의 평면 형상이 서로 다르거나, 제1 전극(42)과 제2 전극(44)의 적층 구조 등이 서로 다를 수도 있다. 그 외의 다양한 변형이 가능하다. Referring again to FIG. 1, a
도 1에 도시하지는 않았지만, 제1 및 제2 도전형 영역(20, 30) 위에 및/또는 제1 및 제2 투명 전극층(422, 442) 위에 패시베이션막, 반사 방지막, 반사막 등을 구성하는 절연막이 추가로 형성될 수도 있다. Although not shown in FIG. 1, an insulating film constituting a passivation film, an antireflection film, a reflection film, or the like is formed on the first and second
이때, 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 비정질 구조를 가지는 이성분계 금속 산화물층으로 구성된다. 이하에서는 제1 및 제2 도전형 영역(20, 30)이 각기 비정질 구조를 가지는 이성분계 금속 산화물층인 것을 예시로 하여 설명한다. At this time, in this embodiment, at least one of the first and second
구체적으로, 제1 도전형 영역(20) 및 제2 도전형 영역(30)은 반도체 기판(10)과의 에너지 밴드를 고려하여 서로 다른 극성을 가지는 제1 또는 제2 캐리어(전자 또는 정공)을 선택적으로 추출하여 수집할 수 있는 금속 화합물로 구성된다. 이에 따라 제1 도전형 영역(20)과 제2 도전형 영역(30)은 반도체 물질, 또는 해당 반도체 물질에서 도펀트로 작용하는 물질을 포함하지 않는다. 이를 도 4을 참조하여 좀더 상세하게 설명한다.Specifically, the first
도 4의 (a)는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10), 제2 터널링층(54)(또는 제1 터널링 부분(54a)) 및 제2 도전형 영역(30)의 밴드 다이어그램이고 (b)는 본 발명의 실시예에 따른 태양 전지(100)에서 반도체 기판(10), 제1 터널링층(52)(또는 제1 터널링 부분(52a)) 및 제1 도전형 영역(20)의 밴드 다이어그램이다. 여기서, 앞서 언급한 바와 같이 반도체 기판(10)이 n형의 베이스 영역(110)으로 구성될 수 있다. 4A is a cross-sectional view of a
도 4의 (a) 및 (b)를 참조하면, 본 실시예에서 제1 도전형 영역(20) 및 제2 도전형 영역(30) 중 하나는 제1 캐리어를 추출 및 수집하고 다른 하나는 제1 캐리어와 반대 극성인 제2 캐리어를 추출 및 수집한다. Referring to FIGS. 4A and 4B, in this embodiment, one of the first
이하에서는 제1 도전형 영역(20)이 정공을 추출하고 제2 도전형 영역(30)이 전자를 추출하는 것을 예시하였다. 이에 의하면 제1 도전형 영역(20)이 n형의 베이스 영역(110)의 다수 캐리어인 전자와 반대 극성의 정공을 추출하여 에미터 영역으로 기능하고, 제2 도전형 영역(30)이 n형의 베이스 영역(110)의 다수 캐리어인 전자를 추출하여 전계 영역(후면 전계 영역)으로 기능한다. 이에 의하면 반도체 기판(10)의 전면 쪽에 위치하며 실질적으로 광전 변환에 작용하는 에미터 영역으로 기능하는 제1 도전형 영역(20)이 상대적으로 이동 속도가 느린 정공을 효과적으로 추출 및 수집할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 이와 반대로 반도체 기판(10)의 전면에 위치하는 제1 도전형 영역(20)이 전자를 추출하는 전면 전계 영역으로 구성되고 반도체 기판(10)의 후면에 위치하는 제2 도전형 영역(30)이 정공을 추출하는 에미터 영역으로 구성될 수 있다. Hereinafter, the first
좀더 구체적으로, 정공을 선택적으로 추출 및 수집할 수 있는 제1 도전형 영역(20)을 구성하는 이성분계 금속 화합물층은, 반도체 기판(10)의 페르미 레벨(fermi level)보다 낮은 페르미 레벨을 가지며, 반도체 기판(10)의 일함수(work function)보다 큰 일함수를 가질 수 있다. 예를 들어, 반도체 기판(10)의 일함수가 약 3.7eV일 수 있고, 제1 도전형 영역(20)의 일함수가 3.8eV보다 클 수 있다. 좀더 구체적으로, 제1 도전형 영역(20)의 일함수가 7eV 이하(일 예로, 3.8eV 내지 7eV)일 수 있다. 제1 도전형 영역(20)의 일함수가 7eV를 초과하면, 정공을 선택적으로 수집하기 어려울 수 있다. 상술한 에너지 밴드갭이 3.8eV 미만이면, 전자를 제외하고 선택적으로 정공만을 수집하기 어려울 수 있다. More specifically, the binary metal compound layer constituting the first
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성되는 제1 도전형 영역(20)이 제1 터널링층(52)을 사이에 두고 반도체 기판(10)과 접합되면, 도 4의 (b)에 도시한 바와 같이 반도체 기판(10)과 제1 도전형 영역(20)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 4의 (b)와 같이 접합되면, 반도체 기판(10) 내의 가전도대에 있는 정공은 제1 터널링층(52)을 통과하면 제1 도전형 영역(20)의 가전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 전자는 제1 터널링층(52)을 통과하지 못한다. When the first
이러한 제1 도전형 영역(20)로 사용될 수 있는 이성분계 금속 화합물층으로는 몰리브덴 산화물로 구성되는 몰리브덴 산화물층, 텅스텐 산화물(일 예로, WO3)로 구성되는 텅스텐 산화물층, 바나듐 산화물로 구성되는 바나듐 산화물층, 니켈 산화물로 구성되는 니켈 산화물층, 레늄 산화물로 구성되는 레늄 산화물층 등을 들 수 있다. 특히, 제1 도전형 영역(20)이 몰리브덴 산화물층 또는 텅스텐 산화물층을 포함하면 정공을 선택적으로 수집하는 효과가 우수할 수 있다. Examples of the binary metal compound layer that can be used for the first
그리고 전자를 선택적으로 수집할 수 있는 제2 도전형 영역(30)의 금속 화합물층은, 반도체 기판(10)의 페르미 레벨보다 높은 페르미 레벨을 가지며, 반도체 기판(10)의 일함수보다 작은 일함수를 가질 수 있다. 예를 들어, 반도체 기판(10)의 일함수가 약 3.7eV일 수 있고, 제2 도전형 영역(30)의 일함수가 0.1eV 내지 3.6eV일 수 있다. 좀더 구체적으로, 제2 도전형 영역(30)의 전도대와 반도체 기판(10)의 전도대 사이의 에너지 밴드갭이 1eV 이하(일 예로, 0.1eV 내지 1eV)일 수 있다. 상술한 에너지 밴드갭이 1eV를 초과하면, 전자를 선택적으로 수집하기 어려울 수 있다. 상술한 에너지 밴드갭이 0.1eV 미만이면, 에너지 밴드갭이 작아 정공을 제외하고 선택적으로 전자만을 수집하기 어려울 수 있다. The metal compound layer of the second
이러한 페르미 레벨 및 일함수를 가지는 금속 화합물층으로 구성된 제2 도전형 영역(30)이 제2 터널링층(54)을 사이에 두고 반도체 기판(10)과 접합되면, 도 4의 (a)에 도시한 바와 같이 반도체 기판(10)과 제2 도전형 영역(30)의 페르미 레벨이 같은 값을 가질 수 있도록 정렬되어 접합된다. 도 4의 (a)와 같이 접합되면, 반도체 기판(10) 내의 전도대에 있는 전자는 제2 터널링층(54)을 통과하면 제2 도전형 영역(30)의 전도대로 쉽게 이동할 수 있다. 반면, 반도체 기판(10) 내의 정공은 제2 터널링층(54)을 통과하지 못한다. When the second
일 예로, 상술한 바와 같은 제2 도전형 영역(30)로 사용될 수 있는 금속 화합물층으로는 티타늄 산화물(일 예로, TiO2)로 구성되는 티타늄 산화물층, 아연 산화물(일 예로, ZnO)로 구성되는 아연 산화물층, 니오븀 산화물(일 예로, Nb2O5)로 구성되는 니오븀 산화물층 등을 들 수 있다. 특히, 제2 도전형 영역(30)이 티타늄 산화물층을 포함하면 전자를 선택적으로 수집하는 효과가 우수할 수 있다. For example, the metal compound layer that can be used for the second
이성분계 금속 산화물층을 구비하는 제1 및 제2 도전형 영역(20, 30)은 제1 또는 제2 캐리어를 쉽게 추출 및 수집할 수 있는 물질이며 도펀트에 의한 재결합을 방지하여 개방 전압을 향상시킬 수 있다. 그리고 도핑 영역 또는 도핑 막에 비하여 광 흡수에 의한 손실을 저감할 수 있어 단락 전류 밀도를 향상할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 또한, 별도의 도펀트를 도핑하는 공정, 도펀트를 활성화하는 공정 등을 생략하여 제조될 수 있으며, 특히 고온 공정이 요구되지 않아 저온에서 공정이 가능하여 제조 공정을 단순화하고 제조 비용을 절감할 수 있다. 따라서 태양 전지(100)의 생산성을 향상할 수 있다. The first and second
이때, 본 실시예에서 이성분계 금속 산화물층으로 구성되는 제1 및 제2 도전형 영역(20, 30)이 비정질 구조를 가진다. 이는 이성분계 금속 산화물층이 결정질 구조를 가지면 패시베이션 특성이 크게 저하되어 태양 전지(100)의 효율이 크게 저하되기 때문이다. 이에 대한 정확한 이유는 밝혀지지 않았으나 실험적으로 확인할 수 있다. 명확하지는 않지만 결정질 구조가 많이 포함되면 광학 흡수가 크게 증가하여 전류 손실이 발생하고 금속 산화물층의 표면 거칠기가 증가하여 계면 결합으로 작용하여 재결합 손실이 커지기 때문으로 예측된다. At this time, the first and second
일 예로, 제1 또는 제2 터널링층(52, 54)에 인접한 제1 및 제2 도전형 영역(20, 30)의 경계부는 비정질 구조를 가지는 비정질 부분이 결정질 구조를 가지는 결정질 부분보다 넓게 형성되는 비정질부(AA)로 구성된다. 이러한 경우에만 충분한 패시베이션 특성을 가질 수 있다. 특히, 제1 또는 제2 터널링층(52, 54)에 인접하는 제1 및 제2 도전형 영역(20, 30)의 경계부에 위치한 비정질부(AA)가 전체적으로 비정질 구조를 가지는 경우에 우수한 패시베이션 특성을 가질 수 있다. 일 예로, 제1 또는 제2 터널링층(52, 54)에 인접하는 제1 및 제2 도전형 영역(20, 30)의 경계부에서 비정질 부분이 차지하는 면적 비율이 95% 내지 100%(일 예로, 99% 내지 100%)일 수 있다. 이러한 범위를 가질 때 이성분계 금속 산화물층을 제1 및 제2 도전형 영역(20, 30)으로 구비하는 태양 전지(100)에서 우수한 효율을 가질 수 있다. For example, the boundary between the first and second
도면에서는 제1 및 제2 도전형 영역(20, 30)의 두께 방향에서 전체적으로 비정질부(AA)가 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 변형예로, 도 5에 도시한 바와 같이, 제1 및/또는 제2 도전형 영역(20, 30)의 두께 방향에서 비정질부(AA)가 부분적으로 위치할 수 있고, 이때 비정질부(AA)는 제1 또는 제2 터널링층(52, 54)(또는 제1 터널링 부분(52a, 54a)) 또는 반도체 기판(10)과 가장 인접한 부분에 위치할 수 있다. 이때, 제1 또는 제2 도전형 영역(20, 30)의 전체 두께에 대한 비정질부(AA)의 두께의 비율이 0.2 이상(즉, 0.2 내지 1)이거나, 제1 또는 제2 도전형 영역(20, 30)에서 비정질부(AA)의 두께가 1nm 이상일 수 있다. 제1 또는 제2 터널링층(52, 54)(또는 제1 터널링 부분(52a))에 인접한 경계부에 일정 두께 이상(일 예로, 0.2 이상의 두께 비율 또는 1nm 이상의 두께)의 비정질부(AA)가 위치하면 패시베이션 특성을 충분히 구현할 수 있기 때문이다. 도면에서는 비정질부(AA)보다 넓게 결정질 부분이 형성된, 비정질부(AA)가 아닌 부분(NA)이 비정질부(AA) 위에서 전체적으로 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 이러한 비정질부(AA)가 아닌 부분(NA)은 평면으로 볼 때 부분적으로 형성될 수도 있다. 이러한 형상의 제1 및/또는 제2 도전형 영역(20, 30)은 형성 공정의 공정 조건이 다소 불안정한 경우 또는 후속 공정에서 공정 조건이 다소 불안정한 경우에 나타날 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 의도적으로 공정 조건을 조절하여 이러한 제1 및/또는 제2 도전형 영역(20, 30)을 형성할 수도 있다. 비정질부(AA)가 아닌 부분(NA)은 결정질 부분이 넓게 형성되어 캐리어 이동도를 향상할 수 있으므로, 제1 또는 제2 전극(42, 44)으로 캐리어를 전달하는 효율을 향상할 수 있다.In the figure, it is illustrated that the amorphous portion AA is formed entirely in the thickness direction of the first and second
상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(20, 30)이 모두 이성분계 금속 화합물층으로 구성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 도전형 영역(20, 30) 중 하나만 상술한 이성분계 금속 화합물층으로 구성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다. In the above description and drawings, it is exemplified that the first and second
본 실시예에 따른 태양 전지(100)에 광이 입사되면 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자 중 하나는 제1 터널링층(52)를 터널링하여 제1 도전형 영역(20)으로 이동한 후에 제1 전극(42)으로 전달되고 다른 하나는 제2 터널링층(54)을 터널링하여 제2 도전형 영역(30)로 이동한 후에 제2 전극(44)으로 전달된다. 제1 및 제2 전극(42, 44)으로 전달된 정공 및 전자는 외부 회로 또는 다른 태양 전지(100)로 이동한다. 이에 의하여 전기 에너지를 생성한다. When light is incident on the
본 실시예에서는 태양 전지(100)의 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 태양 전지(100)가 반도체 기판(10)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 다른 변형예로, 도 6에 도시한 바와 같이, 제2 금속 전극층(442)이 반도체 기판(10)의 후면 쪽에서 제2 도전형 영역(30) 위에 전체적으로 형성될 수 있다. 이러한 제2 금속 전극층(442)은 반사층으로 기능하여 반도체 기판(10)을 통과하여 후면에 도달한 광을 반사시켜 재입사시킬 수 있다. 이 경우에는 제2 금속 전극층(442)이 충분한 면적으로 형성되므로 제2 투명 전극층(도 1의 참조부호 440)이 형성되지 않고 제2 금속 전극층(442)이 제2 도전형 영역(30)에 직접 접촉할 수 있다. 이에 의하여 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 투명 전극층(420)이 제2 도전형 영역(30)과 제2 금속 전극층(422) 사이에 구비될 수도 있다. In this embodiment, the first and second metal electrode layers 422 and 442 of the
그리고 제1 및 제2 도전형 영역(20, 30)이 터널링층(52, 54)을 사이에 두고 반도체 기판(10) 위에 형성되므로 반도체 기판(10)과 다른 별개의 층으로 구성된다. 이에 의하여 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역을 도전형 영역으로 사용하는 경우보다 재결합에 의한 손실을 최소화할 수 있다. 특히, 도전형 영역(20, 30)이 반도체 물질 및 도펀트를 포함하지 않는 이성분계 금속 산화물층으로 구성되어 개방 전압 및 단락 전류 밀도를 향상하고 도전형 영역(20, 30)의 제조 공정을 단순화할 수 있다. 이에 의하여 태양 전지(100)의 효율 및 생산성을 향상할 수 있다. Since the first and second
본 실시예에 따르면, 제1 및/또는 제2 터널링층(52, 54)(또는 제1 터널링 부분(52a, 54a))이 오존 처리에 의하여 형성되어 산소-리치 구조를 가지거나 상 전이 영역을 구비하지 않거나 매우 얇은 두께를 가지도록 형성된다. 이에 의하여 제1 및/또는 제2 터널링층(52, 54)(또는 제1 터널링 부분(52a, 54a))의 결함 밀도가 적고 이들이 화학적으로도 안정하며 패시베이션 특성이 우수하다. 여기서, 제1 및/또는 제2 터널링층(52, 54)(또는 제1 터널링 부분(52a, 54a))이 수소를 포함하면 수소 패시베이션에 의하여 패시베이션 특성을 크게 향상할 수 있다. 특히, 이성분계 금속 산화물층으로 구성된 제1 및/또는 제2 도전형 영역(20, 30)을 구비하는 태양 전지(100)의 효율을 향상할 수 있다. According to this embodiment, the first and / or
상술한 태양 전지(100)는 다양한 제조 방법에 의하여 형성될 수 있다. 이하에서는 본 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. The
이하, 도 7a 내지 도 7c를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 도 7a 내지 도 7c는 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다. Hereinafter, a method of manufacturing the
도 7a에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 각기 제1 터널링 부분(52a, 54a)을 형성하여 제1 및 제2 터널링층(52, 54)을 형성한다. 일 예로, 반도체 기판(10)의 전면 위에 위치하는 제1 터널링 부분(52a)과 반도체 기판(10)의 후면 위에 위치하는 제2 터널링 부분(54a)을 동시에 형성할 수 있다. 그러면 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 터널링 부분(52a)과 제2 터널링 부분(54a)은 서로 다른 공정에서 형성될 수 있다. The first and second tunneling layers 52 and 54 are formed by forming
본 실시예에서 제1 터널링 부분(52a, 54a)은 반도체 기판(10)에 오존을 원료 기체의 적어도 일부로 공급하면서 열처리하는 공정에 의하여 형성될 수 있다. 일 예로, 제1 터널링층(52, 54)을 구성하는 제1 터널링 부분(52a, 54a)을 형성하는 공정을 도전형 영역(20, 30)을 증착하는 증착 장치에서 수행할 수 있다. 즉, 제1 터널링 부분(52a, 54a)을 형성하는 공정에서는 원료 기체로 오존을 사용하고, 도전형 영역(20, 30)을 형성하는 공정에서는 원료 기체로 이성분계 금속 산화물을 사용할 수 있는 물질을 사용한다. 이와 같이 원료 기체(즉, 기체 분위기)를 변화시키는 것에 의하여 제1 터널링 부분(52a, 54a)(또는 제1 터널링층(52, 54))와 도전형 영역(20, 30)을 동일한 증착 장치 내에서 연속적으로 수행되는 인-시츄(in-situ) 공정에 의하여 수행될 수 있다. 이에 의하여 제1 터널링 부분(52a, 54a)이 대기에 노출되지 않은 상태에서 도전형 영역(20, 30)이 형성되므로, 대기 노출에 의한 추가적인 산화 등에 의하여 터널링층(52, 54)의 두께, 특성 등이 변화하는 것을 방지할 수 있다. 또한, 제1 터널링층(52, 54)을 형성하기 위하여 별도의 장치(예를 들어, 자외선 조사 장치) 등을 사용하여도 되므로 공정을 단순화할 수 있다. In the present embodiment, the
증착 장치 내의 온도는 긴 시간 동안 열을 가하거나 열을 식히는 것에 의하여 조절되며 온도를 안정화하는 데 시간이 많이 소요되는 반면, 기체 분위기는 증착 장비 내로 공급되는 기체의 종류 등에 의하여 쉽게 조절될 수 있다. The temperature in the deposition apparatus is controlled by heating for a long time or by cooling the heat, and it takes a long time to stabilize the temperature, while the gas atmosphere can be easily controlled by the type of gas supplied into the deposition equipment.
일 예로, 본 실시예에서 제1 터널링 부분(52a, 54a)은 도전형 영역(20, 30)과 동일하게 원자층 증착(atomic layer deposition, ALD) 또는 물리적 기상 증착(physical vapor deposition, PVD)에 의하여 형성될 수 있다. 특히, 제1 터널링 부분(52a, 54a)은 오존을 공급하는 원자층 증착 공정에 의하여 형성될 수 있다. 좀더 구체적으로, 원자층 증착 장치 내에 오존을 공급하여 반도체 기판(10)의 반도체 물질과 화학적으로 반응시켜 한 층의 산화물층을 형성한 후에 오존을 퍼지하고, 다시 오존을 공급하여 한 층의 산화물층을 형성하여 오존을 퍼지하여 원하는 두께의 산화물층으로 구성되는 제1 터널링 부분(52a, 54a)을 형성한다. 이에 의하면 제1 터널링 부분(52a, 54a)의 두께를 층 단위로 제어하여 원하는 두께의 제1 터널링 부분(52a, 54a)을 형성할 수 있다. For example, in this embodiment, the
이때, 제1 터널링 부분(52a, 54a)을 형성하는 공정 온도가 400℃ 이하(일 예로, 250℃ 이하)일 수 있다. 이는 인-시츄 공정에 의하여 제1 터널링 부분(52a, 54a)과 도전형 영역(20, 30)을 연속적으로 형성할 때 온도 변화가 크게 일어나지 않도록 하기 위함이다. 반면, 제1 터널링 부분(52a, 54a)의 공정 온도와 도전형 영역(20, 30)의 공정 온도 차이가 큰 경우에는 온도를 조절하기 위하여 공정 시간이 길어지거나 온도 조절 중에 특성이 변화하는 등의 문제가 발생할 수 있다. 또한, 낮은 온도에서 제1 터널링 부분(52a, 54a)을 형성하여 반도체 기판(10)의 표면 또는 말단부가 수소화(H-terminated)된 상태를 유지하도록 할 수 있다. 일 예로, 제1 터널링 부분(52a, 54a)과 도전형 영역(20, 30)의 온도 차이가 100℃ 이하가 되도록 하여 공정을 좀더 단순화할 수 있다. At this time, the process temperature for forming the
이와 같이 상대적으로 낮은 온도에서 제1 터널링 부분(52a, 54a)을 형성하게 되면 산소(또는 산소 분자)(O2) 형태의 원료 기체를 주입할 경우에는 산화가 잘 일어나지 않을 수 있다. 이에 본 실시예에서는 산소에 비하여 화학적 안정성이 낮아 산소 상태로 안정화되는 과정에서 산소 라디칼(O* radical)을 형성하는 오존을 사용한다. 오존에 의하여 생성되는 산소 라디칼은 매우 높은 산화력을 가지므로 반도체 기판(10)의 표면과 반응하여 반도체 산화물층(일 예로, 실리콘 산화물층)으로 구성되는 제1 터널링 부분(52a)을 형성할 수 있다. 더욱이, 산소 라디칼은 매우 빠른 확산 속도 및 작은 원자 반지름(atomic radius)에 의하여 반도체 기판(10)의 표면의 아래까지 침투한 상태로 반도체 기판(10)과 반응할 수 있다. 이를 도 8을 참조하여 상세하게 설명한다. If the
도 8은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법에서 제1 터널링 부분의 형성 공정에서 오존 처리 시의 반응을 도시한 원리도이다. FIG. 8 is a principle view showing a reaction at the time of ozone treatment in the process of forming the first tunneling portion in the method of manufacturing the
도 8을 참조하면, 오존 처리 시 공급된 산소 라디칼은 매우 빠른 확산 속도 및 작은 원자 반지름에 의하여 반도체 기판(10)의 내부로 침투하여 반도체 기판(10)의 말단부가 아닌 반도체 기판(10)의 내부(즉, 벌크(bulk))에 존재하는 실리콘-실리콘 결합의 백본(back bone)과 결합하여 실리콘 산화물을 형성한다. 이에 의하여 반도체 기판(10)의 말단부에 결합된 수소를 그대로 유지한 채로 실리콘 산화물층을 형성할 수 있어 수소 패시베이션에 의한 효과를 그대로 유지할 수 있다. 8, oxygen radicals supplied during the ozone treatment penetrate into the interior of the
이에 의하여 제1 터널링 부분(52a, 54a)이 산소-리치 구조를 가지거나 제1 터널링 부분(52a, 54a)에 상 전이 영역이 형성되지 않거나 매우 얇은 두께(0.5nm 이하)로 형성될 수 있다. 이에 의하여 결함 밀도가 작아 우수한 패시베이션 특성을 가지는 제1 터널링 부분(52a, 54a)을 형성할 수 있다. Accordingly, the
오존 열처리 공정을 이용한 제1 터널링 부분(52a, 54a)의 형성 중에 오존 기체는 단독으로 공급될 수도 있고, 오존 기체와 함께 다른 기체가 더 공급될 수 있다. 다른 기체는 오존 기체와 함께 공급된 후에 함께 퍼지될 수도 있고, 오존 기체가 공급되어 퍼지한 후에 다른 기체가 공급되어 퍼지될 수 있다. 다른 기체로는 제1 터널링 부분(52a, 54a)의 일부를 구성하는 반도체(예를 들어, 실리콘)을 포함하는 반도체 포함 물질(예를 들어, 실리콘 포함 물질, 일 예로, 실란)을 사용할 수 있다. 또는, 다른 기체로 수소 포함 물질을 사용할 수 있다. 그러면, 제1 터널링 부분(52a, 54a)이 수소를 포함하게 되어 별도의 수소 패시베이션 공정을 수행하지 않고도 수소 패시베이션을 가능하게 할 수 있다. 수소 포함 물질로는 수분(H2O) 또는 수소 기체(H2)를 사용할 수 있다. 수분은 액상 상태로 공급될 수 있는데, 실제로는 기화된 상태로 반응이 될 수 있다. During the formation of the
상술한 설명에서는 오존을 이용한 오존 열처리 공정에 제1 터널링 부분(52a, 54a)을 형성하여 도전형 영역(20, 30)과의 인-시츄 공정으로 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 터널링 부분(52a, 54a)을 실리콘 전구체와 산소를 이용한 원자층 증착법에 의하여 형성할 수 있고, 이 경우에도 제1 터널링 부분(52a, 54a)과 도전형 영역(20, 30)을 인-시츄 공정으로 형성할 수 있다. 이 외의 다양한 공정이 사용될 수 있다. In the above description, the
이때, 반도체 기판(10)의 전면 및/또는 후면은 반사 방지 구조를 가지도록 텍스처링된 것일 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. At this time, the front surface and / or the rear surface of the
이어서, 도 7b에 도시한 바와 같이, 제1 터널링층(52) 위에 제1 도전형 영역(20)을 형성하고, 제2 터널링층(54) 위에 제2 도전형 영역(30)을 형성한다. 본 실시예에서는 이성분계 금속 산화물층으로 구성되는 제1 도전형 영역(20) 및 제2 도전형 영역(30)(이하 도전형 영역(20, 30))이 각기 비정질 구조를 가진다. 특히, 본 실시예에서는 적어도 제1 터널링층(52) 또는 제2 터널링층(54)(이하 터널링층(52, 54))에 인접한 도전형 영역(20, 30)의 경계부가 비정질부(AA)를 가진다. 이성분계 금속 산화물층은 공정 조건에 따라 상변화가 쉽게 일어나고 금속 산화물층의 상(phase)에 의하여 전기적, 광학적 특성이 크게 달라질 수 있으므로, 특정한 제조 공정으로 도전형 영역(20, 30)을 형성하여야 한다. 이하에서는 이를 상세하게 설명한다. 7B, a first
본 실시예에서 도전형 영역(20, 30)은 원자층 증착 또는 물리적 기상 증착에 의하여 형성된다. 원자층 증착 공정에서는 이성분계 금속 산화물층을 형성하기 위한 제1 원료와 제2 원료를 교번하여 주입하고 이들 사이에 제1 원료 또는 제2 원료를 퍼지(purge)하는 것을 반복하는 것에 의하여 층 단위로 도전형 영역(20, 30)의 증착이 이루어진다. 이러한 원자층 증착 공정은 층 단위로 증착이 이루어지므로 공정 온도를 조절하여 도전형 영역(20, 30)의 결정 구조를 쉽게 제어할 수 있는바, 공정 온도를 조절하여 원하는 비정질 구조(특히, 비정질부(AA))를 가지는 도전형 영역(20, 30)을 쉽게 형성할 수 있다. 그리고 물리적 기상 증착으로는 스퍼터링 또는 증기 증착(evaporation)을 사용할 수 있는데, 특히 증기 증착은 대부분 상온에서 이루어지는 바 도전형 영역(20, 30)이 비정질 구조로 형성되도록 할 수 있다. In this embodiment, the
특히, 원자층 증착 공정을 이용하면 반사 방지 구조를 가지는 반도체 기판(10) 위에서 얇고 균일한 도전형 영역(20, 30)을 형성할 수 있으며 양산성 또한 우수하다. In particular, by using the atomic layer deposition process, thin and uniform
좀더 구체적으로, 원자층 증착 공정 또는 물리적 기상 증착의 공정 온도가 높으면 이성분계 금속 산화물이 터널링층(52, 54) 또는 기존 형성된 층에 충분한 에너지에 의하여 결합되어 결정질 구조를 가지게 되고, 공정 온도가 낮으면 비정질 구조를 가질 수 있다. More specifically, if the process temperature of the atomic layer deposition process or the physical vapor deposition process is high, the binary metal oxide is bonded to the
원자층 증착 공정의 공정 온도가 400℃ 이하(일 예로, 250℃ 이하)일 수 있다. 원자층 증착 공정의 공정 온도가 400℃ 이하(일 예로, 250℃ 이하일 때 도전형 영역(20, 30)이 터널링층(52a, 54a)에 인접한 경계부에 비정질 부분이 넓게 형성되는(일 예로, 비정질 부분이 전체적으로 형성되는) 비정질부(AA)를 형성할 수 있기 때문이다. 그리고 원자층 증착 공정의 공정 온도가 100℃ 이상(일 예로, 150℃ 이상)일 수 있다. 공정 온도가 100℃ 미만이면 도전형 영역(20, 30)이 다공성을 가져 원하는 캐리어를 추출하여 전달하는 특성이 저하될 수 있다. 또는, 물리적 기상 증착 공정의 공정 온도가 상온 내지 400℃ 이하(일 예로, 250℃)(예를 들어, 5 내지 250℃, 일 예로, 5 내지 150℃)일 수 있다. 이러한 온도에서도 안정적으로 도전형 영역(20, 30)이 형성되고, 비정질부(AA)도 향상할 수 있기 때문이다. The process temperature of the atomic layer deposition process may be 400 캜 or lower (for example, 250 캜 or lower). In the case where the amorphous portion is widely formed at the boundary portion between the tunneling layers 52a and 54a in the
이때, 상술한 공정 온도 범위 내에서도 도전형 영역(20, 30)을 구성하는 물질에 따라 공정 온도가 다소 달라질 수 있다. 이는 산화물의 종류에 따라 공정 마진에 다소 차이가 있을 수 있기 때문이다. At this time, the process temperature may be slightly different depending on the materials constituting the
그리고 낮은 공정 온도의 원자층 증착 공정에 의하여 증착이 수행되어도 도전형 영역(20, 30)의 두께가 일정 수준 이상이 되면 점차적으로 또는 후속 열처리 공정에서 결정질 구조로 변화하거나 자체 결함(defect) 밀도가 증가하여 패시베이션 특성이 저하될 수 있다. 이에 따라 원자층 증착 공정에 의하여 형성된 도전형 영역(20, 30)의 두께가 30nm 이하일 수 있다. 이에 의하면 사이클(cycle) 수를 줄여 공정 시간을 저감할 수 있으며 안정적으로 원하는 상을 가지는 도전형 영역(20, 30)을 형성할 수 있다. 이러한 두께는 도전형 영역(20, 30)을 구성하는 산화물층의 물질에 따라 달라질 수 있는데, 일 예로, 도전형 영역(20, 30)의 두께가 15nm일 수 있다. 또는, 제2 도전형 영역(30)이 몰리브덴 산화물층으로 구성된 경우에는 결함이 많아 다른 산화물층으로 구성된 제1 도전형 영역(20)과 같거나 이보다 작은 두께(특히, 더 작은 두께)를 가지도록 형성할 수 있다.If the thickness of the
일 예로, 도전형 영역(20, 30)의 두께가 2nm 이상(일 예로, 5nm 이상)일 수 있다. 본 실시예에서는 터널링층(52a, 54a)에 의하여 도전형 영역(20, 30)의 두께를 균일하게 할 수 있으므로 도전형 영역(20, 30)의 두께를 2nm 수준으로 형성하여도 원하는 효과를 얻을 수 있다. 도전형 영역(20, 30)의 두께가 2nm 미만(특히, 5nm 미만)이면, 도전형 영역(20, 30) 위에 위치하는 제1 또는 제2 투명 전극층(420, 440)에 의하여 도전형 영역(20, 30)의 특성이 변질되어 표면 재결합 특성이 저하될 수 있다. 또한, 전자를 추출하는 도전형 영역(20, 30)(일 예로, 제2 도전형 영역(30))은 일정 두께 이상일 경우에만 전자를 추출하여 전달하는 역할을 충분하게 수행하기 어려울 수 있다. 이는 전자를 추출하는 도전형 영역(20, 30)은 n형의 반도체 기판(10)과 접합될 때 전계 영역에 의한 패시베이션 효과가 크기 때문에 두께가 얇으면 전자를 추출하기에 어려울 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, the thickness of the
본 실시예에서 제1 도전형 영역(20)을 형성한 후에 제2 도전형 영역(30)을 형성할 수도 있고, 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성할 수도 있다. The second
일 예로, 제1 도전형 영역(20)을 형성하는 제1 공정 온도와 제2 도전형 영역(30)을 형성하는 제2 공정 온도가 서로 다를 때는 제1 및 제2 도전형 영역920, 30) 중에 높은 공정 온도로 형성되는 것을 먼저 형성한 후에 낮은 공정 온도로 형성되는 것을 그 다음에 형성할 수 있다. 즉, 제1 공정 온도가 제2 공정 온도보다 높으면 제1 도전형 영역(20) 형성한 후에 제2 도전형 영역(30)을 형성하고, 제2 공정 온도가 제1 공정 온도보다 높으면 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성할 수 있다. 저온의 공정 온도에서 형성되어야 할 물질을 먼저 형성한 후에 고온의 공정 온도의 공정을 수행하게 되면, 저온의 공정 온도에서 형성되는 물질이 고온의 공정 온도에서 열화되거나 특성이 저하되거나 결정질화될 가능성도 있을 수 있는바 이를 방지하기 위함이다. 예를 들어, 제1 도전형 영역(20)이 몰리브덴 산화물층으로 구성되고, 제2 도전형 영역(30)이 티타늄 산화물층으로 구성될 경우에, 제2 도전형 영역(30)을 형성한 후에 제1 도전형 영역(20)을 형성할 수 있다. 이는 공정 온도에 대한 공정 마진이 티타늄 산화물층보다 몰리브덴 산화물층에서 조금 더 작아 몰리브덴 산화물층이 좀더 낮은 공정 온도를 가질 수 있기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. For example, when the first process temperature for forming the first
상술한 설명 및 도면에서는 제1 및 제2 터널링층(52, 54)을 형성하고, 그 후에 제1 및 제2 도전형 영역(20, 30)을 형성하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 터널링층(52), 제1 도전형 영역(20), 제2 터널링층(54) 및 제2 도전형 영역(30)의 순서 또는 제2 터널링층(54), 제2 도전형 영역(30), 제1 터널링층(52) 및 제1 도전형 영역(20)의 순서로 형성할 수도 있다. Although the first and second tunneling layers 52 and 54 are formed and then the first and second
그리고 상술한 설명 및 도면에서는 제1 및 제2 도전형 영역(20, 30)이 모두 이성분계 금속 산화물층인 것을 예시하였으나, 제1 및 제2 도전형 영역(20, 30) 중 어느 하나가 반도체 기판(10)에 형성된 도핑 영역 또는 반도체 기판(10)과 별개로 형성된 반도체층일 수도 있다. 이때, 이성분계 금속 산화물층을 구비하지 않는 도전형 영역(20, 30)에 대응하는 터널링층(52, 54)은 구비될 수도 있고 구비되지 않을 수도 있다. 이때, 도핑 영역은 반도체 기판(10)에 이온 주입법, 열확산, 레이저 도핑 등의 도핑 공정에 의하여 형성될 수 있고, 반도체층은 증착 등의 방법에 의하여 형성될 수 있다. 반도체층의 도핑은 반도체층의 증착 시 함께 수행될 수도 있고 반도체층의 증착 후의 별도의 도핑 공정에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수도 있다. Although the first and second
이어서, 도 7c에 도시한 바와 같이, 제1 도전형 영역(20)에 연결되는 제1 전극(42) 및 제2 도전형 영역(30)에 전기적으로 연결되는 제2 전극(44)을 형성한다. Next, as shown in FIG. 7C, a
일 예로, 제1 투명 전극층(420) 및 제2 투명 전극층(422)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 이때, 제1 투명 전극층(420)과 제2 투명 전극층(440)을 동시에 형성하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(420, 440)을 형성할 수 있다. For example, the first
그리고 제1 금속 전극층(422) 및 제2 금속 전극층(442)은 도금, 인쇄 등에 의하여 형성될 수 있다. 일 예로, 제1 금속 전극층(422) 및 제2 금속 전극층(442)은 저온 인쇄 페이스트를 인쇄한 후에 이를 건조 또는 소성하여 형성될 수 있다. 저온 인쇄 페이스트에 대해서는 앞서 제1 금속 전극층(422)에 대한 설명에서 상세하게 설명하였으므로 상세한 설명을 생략한다. 이때, 제1 금속 전극층(422)과 제2 금속 전극층(442)을 동일 공정에서 형성하여 제조 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 금속 전극층(422, 442)을 형성할 수 있다.The first
이에 의하여 본 실시예에서는 제1 및/또는 제2 전극(44)을 형성하는 단계가 400℃ 이하(일 예로, 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 공정 온도에서 수행될 수 있다. 그리고 도전형 영역(20, 30)을 형성하는 단계 이후에 수행되는 모든 단계가 400℃ 이하(일 예로, 350℃ 이하, 예를 들어, 300℃ 이하, 일 예로, 250℃ 이하)의 공정 온도에서 수행될 수 있다. 이에 따라 태양 전지(100)의 제조 공정 중에 400℃를 초과하는 온도에서 수행되는 공정이 존재하지 않고 모든 공정(즉, 제1 터널링 부분(52a, 54a) 또는 터널링층(52, 54)의 형성 공정, 도전형 영역(20, 30)의 형성 공정, 전극(42, 44)의 형성 공정), 전체적으로 400℃ 이하의 온도에서 수행될 수 있다. 이러한 온도에 의하여 도전형 영역(20, 30)의 비정질 구조 또는 비정질부(AA)가 결정질화되지 않고 유지되어 최종 구조에 잔존할 수 있다. Accordingly, in the present embodiment, the step of forming the first and / or
본 실시예에 따르면 이때, 터널링층(52, 54)의 적어도 일부(즉, 적어도 터널링층(52, 54)에서 도전형 영역(20, 30)과 인접 또는 접촉한 부분)과 도전형 영역(20, 30)을 인-시츄 공정에 의하여 형성하면 공정을 좀더 단순화할 수 있다. 이때, 오존 처리에 의하면 낮은 온도에서도 도전형 영역(20, 30)과 동일한 방법으로도 터널링층(52, 54)의 적어도 일부를 형성할 수 있으므로, 터널링층(52, 54)과 도전형 영역(20, 30)의 형성 시 인-시츄 공정이 적용될 수 있도록 한다. 이에 의하여 우수한 특성 및 효율을 가지는 태양 전지(100)를 간단한 공정으로 형성할 수 있다. According to the present embodiment, at least a portion of the tunneling layers 52 and 54 (i.e., at least portions adjacent or in contact with the
이하에서는 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다. Hereinafter, a solar cell according to another embodiment of the present invention will be described in detail. Detailed descriptions will be omitted for the same or extremely similar parts as those described above, and only different parts will be described in detail. It is also within the scope of the present invention to combine the above-described embodiments or variations thereof with the following embodiments or modifications thereof.
도 9는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이고, 도 10은 도 9에 도시한 태양 전지의 후면 평면도이다. 간략한 도시를 위하여 도 10에서는 제1 전극(42)의 제1 투명 전극층(420) 및 제2 전극(44)의 제2 투명 전극층(440)에 대한 도시를 생략한다. FIG. 9 is a cross-sectional view of a solar cell according to another embodiment of the present invention, and FIG. 10 is a rear plan view of the solar cell shown in FIG. The first
도 9 및 도 10을 참조하면, 본 실시예에서는 반도체 기판(10)의 후면 위에 터널링층(56)이 위치하고, 터널링층(56) 위에서 동일 평면 상에 제1 및 제2 도전형 영역(20, 30)이 위치할 수 있다. 그리고 반도체 기판(10)의 전면에 전면 전계 형성층(또는 전면 전계 영역)(60)이 위치하고, 그 위에 투명 전도성막(22) 및 반사 방지막(24)이 위치할 수 있다. 9 and 10, in this embodiment, a
터널링층(56)은 오존 처리에 의하여 형성된 제1 터널링 부분(56a)로만 이루어져서 제1 터널링 부분(56a)이 반도체 기판(10) 및 제1 및 제2 도전형 영역(20, 30)에 접촉할 수 잇다. 제1 터널링 부분(56a)에 대해서는 상술한 실시예의 제1 및 제2 터널링층(52, 54)의 제1 터널링 부분(52a, 54a)에 대한 설명이 그대로 적용될 수 있다. 제1 및 제2 도전형 영역(20, 30)의 위치 및 형상을 제외하고는 제1 및 제2 도전형 영역(20, 30)에 대해서는 상술한 실시예의 제1 및 제2 도전형 영역(20, 30)에 대한 설명이 그대로 적용될 수 있다. 제1 및 제2 도전형 영역(20, 30)의 형상은 추후에 도 10을 참조하여 좀더 상세하게 설명한다. The
이때, 반도체 기판(10)의 전면에는 반사 방지 구조가 형성되고, 반도체 기판(10)의 후면은 경면 연마된 면일 수 있다. 이는 터널링층(56)이 형성된 후면의 특성에 의하여 캐리어의 이동 특성 등이 크게 달라질 수 있기 때문이다. At this time, an anti-reflection structure may be formed on the front surface of the
본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)이 터널링층(56) 위에 위치(일 예로, 접촉)하며 서로 측면이 접촉하여 위치할 수 있다. 제1 도전형 영역(20)과 제2 도전형 영역(30)이 반도체 물질 및 도펀트를 포함하지 않으므로 측면이 서로 접촉하여 위치하더라도 단락 등의 문제가 발생하지 않기 때문이다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 변형예로서 터널링층(20) 위에서 제1 도전형 영역(20)과 제2 도전형 영역(30) 사이에 위치하여 이들이 접촉하는 것을 방지하는 배리어 영역이 위치할 수도 있다. 배리어 영역은 빈 공간으로 구성될 수도 있고, 진성 반도체층, 또는 산화물 등의 화합물 등으로 구성될 수 있다. In this embodiment, the first
반도체 기판(10)의 전면 위에 위치(일 예로, 접촉)하는 전면 전계 형성층(60)은 고정 전하를 구비하는 막 또는 상술한 바와 같이 전자 또는 정공을 선택적으로 수집할 수 있는 이성분계 금속 산화물층으로 구성될 수 있다. 예를 들어, 전면 전계 형성층(60)은 고정 전하를 구비하는 알루미늄 산화물을 포함하는 알루미늄 산화물층일 수 있다. 또는, 전면 전계 형성층(60)이 전자 또는 정공을 선택적으로 추출 및 수집할 수 있는 몰리브덴 산화물층, 텅스텐 산화물층, 바나듐 산화물층, 니켈 산화물층, 레늄 산화물층, 티타늄 산화물층, 아연 산화물층, 니오븀 산화물층 등으로 구성될 수 있다. 또는 전면 전계 형성층(60)이 상술한 층들을 복수로 포함하는 층일 수도 있다. 이러한 전면 전계 형성층(60)은 산화물층으로 구성되어 반도체 기판(10)의 전면을 효과적으로 패시베이션할 수 있다. The front electro-
이때, 전면 전계 형성층(60)을 제1 또는 제2 도전형 영역(20, 30)을 구성하는 금속 화합물층 중 하나와 동일한 층으로 형성하여, 제조 공정을 단순화할 수도 있다. 일 예로, 전면 전계 형성층(60)과 제2 도전형 영역(30)을 티타늄 산화물층으로 형성할 수 있다. At this time, the
이와 같은 전면 전계 형성층(60)은 외부 회로 또는 다른 태양 전지(100)와 연결되는 전극(42, 44)에는 연결되지 않은 상태로 고정 전하를 구비하거나, 전자 또는 정공을 선택적으로 수집하여 반도체 기판(10)의 전면 부근에서 재결합을 방지하는 일정한 전계 영역을 구비하는 것과 같은 효과를 나타낼 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다.The front electric
이때, 전면 전계 형성층(60)의 두께는 제1 또는 제2 도전형 영역(20, 30)의 두께와 같거나 이보다 작을 수 있다. 전면 전계 형성층(60)은 캐리어를 외부로 전달하기 위한 층이 아니므로 상대적으로 작은 두께를 가져도 되기 때문이다. 일 예로, 전면 전계 형성층(60)의 두께가 1nm 내지 10nm일 수 있다. 이러한 두께에서 전면 전계 형성층(60)에 의한 효과를 충분히 구현할 수 있다. 그러나 본 발명이 전면 전계 형성층(60)의 두께에 한정되는 것은 아니다. At this time, the thickness of the front electro-forming
도면에 도시하지는 않았지만, 반도체 기판(10)과 전면 전계 형성층(60) 사이에 또 다른 중간층이 위치할 수 있다. 이러한 중간층은 터널링층(56) 또는 상술한 실시예의 제1 또는 제2 터널링층(52, 54)에 대한 설명이 그대로 적용될 수 있다. 이때, 반도체 기판(10)의 후면에 위치한 터널링층(56)과 반도체 기판(10)의 전면에 위치한 중간층이 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다. 일 예로, 반도체 기판(10)의 후면에 위치한 터널링층(56)과 반도체 기판(10)의 전면에 위치한 중간층이 동일한 공정에 의하여 함께 형성될 수 있다. Although not shown in the drawing, another intermediate layer may be disposed between the
반도체 기판(10)의 전면 위에 또는 전면 전계 형성층(60) 위에 투명 전도성막(22)이 위치(일 예로, 접촉)할 수 있다. 이러한 투명 전도성막(22)은 외부 회로 또는 다른 태양 전지(100)에 연결되지 않는 플로팅 전극이다. 이러한 플로팅 전극은 불필요한 이온 등이 반도체 기판(10)의 표면 쪽에 모이는 것을 방지할 수 있다. 이에 따라 이온 등에 의하여 발생하는 열화 현상(예를 들어, 고온다습한 환경에서 태양 전지 모듈의 발전 효율이 감소하는 현상(potential induced degradation, PID))을 방지할 수 있다. 투명 전도성막(22)은 필수적인 막은 아니며 투명 전도성막(22)을 구비하지 않는 것도 가능하다.The transparent conductive film 22 can be positioned (for example, in contact) on the front surface of the
일 예로, 투명 전도성막(22)은 인듐 틴 산화물(indium tin oxide, ITO), 탄소 나노 튜브(carbon nano tube, CNT) 등을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 투명 전도성막(22)으로는 그 외의 다양한 물질을 포함할 수 있다. For example, the transparent conductive film 22 may include indium tin oxide (ITO), carbon nano tube (CNT), and the like. However, the present invention is not limited thereto, and the transparent conductive film 22 may include various other materials.
반도체 기판(10)의 전면 위에 또는 투명 전도성막(22) 위에 반사 방지막(24)이 위치(일 예로, 접촉)할 수 있다. 반사 방지막(24)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 태양 전지(100)에 도달하는 광의 양을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류를 증가시킬 수 있다.The
반사 방지막(24)은 다양한 물질로 형성될 수 있다. 일례로, 반사 방지막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 반사 방지막(24)은 실리콘 질화막일 수 있다. The
전면 전계 형성층(60), 투명 전도성막(22), 그리고 반사 방지막(24)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 이에 의하여 제조 공정을 단순화하고 각 층의 역할을 충분하게 발휘할 수 있다. The front electro-
다른 변형예로 전면 전계 형성층(60)을 형성하지 않고, 반도체 기판(10)의 전면에 베이스 영역(110)과 같은 도전형의 도펀트를 높은 농도로 도핑하여 도핑 영역을 형성하고, 이 도핑 영역을 전면 전계 영역으로 사용할 수도 있다. 그리고 도핑 영역 위에 절연 물질로 구성되는 패시베이션막(도시하지 않음) 및 반사 방지막(24)이 위치할 수 있다. Alternatively, a doped region of a conductive type such as the
도 10을 참조하면, 본 실시예에서는 제1 도전형 영역(20)과 제2 도전형 영역(30)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(20)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(30)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. Referring to FIG. 10, in the present embodiment, the first
여기서, 베이스 영역(110)의 다수 캐리어와 동일한 캐리어(즉, 전자)를 수집하는 제2 도전형 영역(30)의 면적보다 베이스 영역(110)의 다수 캐리어와 다른 캐리어(즉, 정공)을 수집하는 제1 도전형 영역(20)의 면적을 넓게 형성할 수 있다. 이에 의하여 에미터 영역으로 기능하는 제1 도전형 영역(20)이 충분한 면적으로 형성될 수 있다. 그리고 넓게 형성된 제1 도전형 영역(20)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 일례로, 제1 도전형 영역(20) 및 제2 도전형 영역(30)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(20)의 폭(W1)이 제2 도전형 영역(30)의 폭(W2)보다 클 수 있다. Here, a plurality of carriers (i.e., holes) different from the majority carriers in the
그리고 제1 전극(42)의 제1 금속 전극층(422)이 제1 도전형 영역(20)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)의 제2 금속 전극층(442)이 제2 도전형 영역(30)에 대응하여 스트라이프 형상으로 형성될 수 있다. 간략한 도시를 위하여 도시를 생략하였지만, 제1 전극(42)의 제1 투명 전극층(420)이 제1 금속 전극층(422)보다 넓은 면적을 가지면서 스트라이프 형상으로 형성되고, 제2 전극(44)의 제2 투명 전극층(440)이 제2 금속 전극층(442)보다 넓은 면적을 가지면서 스트라이프 형상으로 형성될 수 있다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.The first
본 실시예에서 제1 투명 전극층(420) 및 제2 투명 전극층(440)은 필수적인 구성은 아니며 제1 투명 전극층(420) 및 제2 투명 전극층(440)이 형성되지 않을 수도 있다. 이 경우에는 제1 금속 전극층(422) 및 제2 금속 전극층(442)이 제1 및 제2 도전형 영역(20, 30)에 접촉하여 형성될 수 있다. 이 경우에는 구조를 단순화할 수 있다. In this embodiment, the first
본 실시예에 따른 단위 태양 전지(100)에서는 제1 및 제2 전극(42, 44)(특히, 제1 및 제2 금속 전극층(422, 442))이 모두 반도체 기판(10)의 후면 쪽에 위치하여 전면 쪽에서 광을 차단하는 부분이 존재하지 않아 광 손실을 최소화할 수 있다. 특히, 본 실시예에서는 제1 및 제2 도전형 영역(20, 30) 중 적어도 하나가 금속 화합물층으로 형성되므로, 전기적 특성을 고려하여 제1 및 제2 전극(42, 44)의 제2 금속 전극층(422, 442)이 넓게 형성될 수 있다. 이 경우에 후면 전극 구조를 적용하여 쉐이딩 손실에 의한 문제를 방지할 수 있다.In the unit
이러한 태양 전지(100)는 도 7a를 참조한 설명에 기재한 방법에 의하여 반도체 기판(10)의 후면에 제1 터널링 부분(56a)으로 구성된 터널링층(56)을 형성하고, 그 위에 도 7b를 참조한 설명에 기재한 방법에 의하여 제1 및 제2 도전형 영역(20, 30)을 형성하고, 그 위에 도 7c에 기재한 방법에 의하여 제1 및 제2 전극(42, 44)을 형성한다. 제1 및 제2 도전형 영역(20, 30), 제1 및 제2 투명 전극층(420, 440) 및/또는 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가지도록 하기 위하여 증착 등을 이용하여 이들을 형성할 때에는 마스크 또는 마스크층 등을 사용할 수 있다. This
도 11은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다. 11 is a cross-sectional view of a solar cell according to another embodiment of the present invention.
도 11을 참조하면, 본 실시예에서는 제1 터널링층(52)이 제1 터널링 부분(52a) 외에도 제2 터널링 부분(52b)을 더 포함할 수 있다. 일 예로, 제2 터널링 부분(52b)이 반도체 기판(10)에 인접(일 예로, 접촉)하여 형성되고, 제1 터널링 부분(52a)이 제2 터널링 부분(52b)과 제1 도전형 영역(20) 사이에서 반도체 기판(10)의 전면 쪽에서 전체적으로 형성될 수 있다. 이때, 제2 터널링 부분(52b)은 도펀트를 포함하지 않는 언도프트막일 수 있다. Referring to FIG. 11, in this embodiment, the
이러한 제2 터널링 부분(52b)은 다수 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 제1 터널링층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화물, 진성 비정질 반도체, 진성 다결정 반도체 등을 포함할 수 있다. The second tunneling portion 52b may include various materials through which a plurality of carriers can be tunneled. For example, the second tunneling portion 52b may include an oxide, a nitride, a semiconductor, a conductive polymer, and the like. For example, the
특히, 제2 터널링 부분(52b)은 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 터널링되기 쉬운 막이기 때문이다. 이러한 실리콘 산화물층은 열적 산화(thermal oxidation) 또는 화학적 산화(chemical oxidation)에 의하여 형성될 수 있다. 또는, 제2 터널링 부분(52b)이 오존 처리를 이용하여 형성하되,제1 터널링 부분(52a)과 다른 공정을 이용한 오존 처리에 의하여 형성될 수 있다. 예를 들어, 오존 기체를 용액에 녹여서 여기에 반도체 기판(10)을 침지(dipping)시키는 것에 의하여 오존 처리를 수행하여 제2 터널링 부분(52b)을 형성할 수 있다. 용액으로는 물, 질산, 황산, 염산, 과산화수소 및 이들을 포함하는 혼합물을 사용할 수 있다. 일 예로, 공정 온도가 80 내지 120℃일 수 있고, 공정 시간이 1분 내지 1시간(일 예로, 1분 내지 20분)일 수 있다. 이러한 공정 온도 및 공정 시간은 제2 터널링 부분(52b)을 형성하기에 적합한 범위로 한정된 것이나 본 발명이 이에 한정되는 것은 아니다. 또 다른 예로, 산소를 포함하는 공기 중에 자외선(UV)를 쪼여서 공기 중의 산소를 오존으로 전환시켜 이를 사용하여 반도체 기판(10)에 제2 터널링 부분(52b)을 형성할 수 있다. 이 경우에는 자외선을 반도체 기판(10)에 인접한 부분에 쪼이는 것이 유리하며, 오존의 생성 및 수명이 공기의 온도, 습도 등에 영향을 받을 수 있다. 이 경우에 제2 터널링 부분(52b)과 제1 터널링 부분(52a)은 동일한 실리콘 산화물층으로 구성되므로 실제로는 도면과 다르게 하나의 층으로 인식될 수 있다. In particular, the second tunneling portion 52b may be comprised of a silicon oxide layer comprising silicon oxide. This is because the silicon oxide layer is a film which has excellent passivation characteristics and is susceptible to tunneling of the carrier. Such a silicon oxide layer may be formed by thermal oxidation or chemical oxidation. Alternatively, the second tunneling portion 52b may be formed using ozone treatment, but may be formed by ozone treatment using a different process than the
또는, 제2 터널링 부분(52b)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. 그러면, 제2 터널링 부분(52b)이 반도체 기판(10)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지며 쉽게 수소화될 수 있기 때문에 패시베이션 특성을 좀더 효과적으로 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제2 터널링 부분(52b)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 진성 비정질 실리콘 산화물(i-a-SiOx)층으로 이루어질 수 있다. 이에 의하면 넓은 에너지 밴드갭에 의한 효과가 향상될 수 있으나, 패시베이션 특성은 진성 비정질 실리콘(i-a-Si)층을 포함하는 경우보다 다소 낮을 수 있다. Alternatively, the second tunneling portion 52b may be made of an intrinsic amorphous silicon (i-a-Si) layer. Then, since the second tunneling portion 52b has similar characteristics including the same semiconductor material as the
제2 터널링 부분(52b)의 두께는 제1 도전형 영역(20) 및/또는 제1 터널링 부분(52a)과 같거나, 이보다 작거나, 이보다 클 수 있다. 또는, 제2 터널링 부분(52b)의 두께가 10nm 이하일 수 있다. 일 예로, 터널링 효과를 충분하게 구현할 수 있도록 제2 터널링 부분(52b)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 0.5nm 내지 2nm)일 수 있다. 특히, 제1 터널링 부분(52a)과 제2 터널링 부분(52b)의 두께의 합(즉, 제1 터널링층(52)의 두께)이 10nm 이하일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 터널링층(52) 또는 제2 터널링 부분(52b)의 두께가 다양한 값을 가질 수 있다.The thickness of the second tunneling portion 52b may be equal to, less than, or greater than the thickness of the first
제2 터널링 부분(52b)은 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)), 화학적 산화 등에 의하여 형성될 수 있다. 일 예로, 제2 터널링 부분(52b), 제1 터널링 부분(52a) 및 제1 도전형 영역(20)은 인-시츄 공정(일 예로, 원자층 증착법을 이용한 연속적인 공정)으로 형성할 수 있다. 또는, 제1 터널링 부분(52a) 및 제1 도전형 영역(20)은 인-시츄 공정으로 형성하고 제2 터널링 부분(52b)의 이와 연속되지 않는 공정으로 개별적으로 형성할 수도 있다. 그 외의 다양한 변형이 가능하다. The second tunneling portion 52b may be formed by thermal growth, deposition (e.g., chemical vapor deposition (PECVD), atomic layer deposition (ALD)), chemical oxidation, or the like. In one example, the second tunneling portion 52b, the
이와 같이 제1 터널링층(52)이 서로 적층 형성되는 제1 터널링 부분(52a)과 제2 터널링 부분(52b)을 포함하면, 이들이 제1 도전형 영역(20)에 포함되는 금속이 반도체 기판(10) 쪽으로 확산하는 것을 방지하는 캡핑층(capping layer) 또는 배리어 버퍼층(barrier buffer layer)의 역할을 할 수 있다. 이에 의하여 패시베이션 특성을 우수하게 유지하고 누설 전류를 방지하여 전기적 특성을 향상할 수 있다. When the
그리고 제2 터널링층(54)이 제1 터널링 부분(54a) 외에도 제2 터널링 부분(54b)을 더 포함할 수 있다. 제2 터널링 부분(54b)에 대해서는 위치 등을 제외하고는 상술한 설명의 제1 터널링 부분(52b)의 설명이 그대로 적용될 수 있으므로 이에 대한 설명을 생략한다.And the
도면 및 상술한 설명에서는 제1 터널링 부분(52a, 54a)이 제2 터널링 부분(52b, 54b)와 반도체 기판(10) 사이에 위치한 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 예로, 도 12에 도시한 바와 같이, 제2 터널링 부분(52b, 54b)이 제1 터널링 부분(52a, 54a)과 반도체 기판(10) 사이에 위치하는 것도 가능하다. 이 때에는 제1 터널링 부분(52a, 54a)을 형성한 후에 제2 터널링 부분(52b, 54b)을 형성할 수 있다. 일 예로, 제1 터널링 부분(52a, 54a), 제2 터널링 부분(52b, 54b) 및 도전형 영역(20, 30)은 인-시츄 공정(일 예로, 원자층 증착법을 이용한 연속적인 공정)으로 형성할 수 있다. Although the first and
또한, 도 11 및 도 12은 터널링층(52, 54)을 제외하고는 도 1에 도시한 태양 전지(100)와 동일한 구조를 가지는 것으로 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 따라서 도 9에 도시한 태양 전지(100)에서 터널링층(56)이 제1 터널링 부분(56a) 외에 제2 터널링 부분(56b)을 더 포함할 수 있다. 이러한 제2 터널링 부분(56b)에 대해서는 위치 등을 제외하고는 상술한 설명의 제2 터널링 부분(52b, 54b)의 설명이 그대로 적용될 수 있으므로 이에 대한 설명을 생략한다. 11 and 12 have the same structure as the
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
100: 태양 전지
52, 54, 56: 터널링층
52a, 54a, 56a: 제1 터널링 부분
52b, 54b: 제2 터널링 부분
20: 제1 도전형 영역
30: 제2 도전형 영역
AA: 비정질부
42: 제1 전극
44: 제2 전극100: Solar cell
52, 54, 56: Tunneling layer
52a, 54a, 56a: a first tunneling portion
52b, 54b: a second tunneling portion
20: first conductivity type region
30: second conductivity type region
AA: amorphous part
42: first electrode
44: Second electrode
Claims (14)
상기 터널링층과 동일한 장치에서 연속적으로 수행되는 인-시츄(in-situ) 공정을 이용하여, 상기 터널링층 위에 이성분계 금속 산화물층으로 구성되어 제1 캐리어를 추출하는 제1 도전형 영역을 형성하는 단계; 및
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극을 형성하는 단계
를 포함하고,
상기 터널링층을 형성하는 단계에서, 상기 반도체 기판에 오존을 단독으로 공급하거나, 오존과 함께 수소 포함 물질을 공급하여 상기 실리콘 산화물층을 형성하고,
상기 수소 포함 물질이 수소 기체를 포함하는 태양 전지의 제조 방법. Forming a tunneling layer including a silicon oxide layer on one surface of a semiconductor substrate;
Forming a first conductive type region comprising a binary metal oxide layer on the tunneling layer and extracting a first carrier using an in-situ process performed continuously in the same device as the tunneling layer step; And
Forming a first electrode electrically connected to the first conductive type region
Lt; / RTI >
In the step of forming the tunneling layer, ozone may be supplied alone to the semiconductor substrate, or the hydrogen-containing material may be supplied together with the ozone to form the silicon oxide layer,
Wherein the hydrogen-containing material comprises hydrogen gas.
상기 터널링층을 형성하는 단계에서 상기 실리콘 산화물층은 400℃ 이하의 온도에서 수행되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the silicon oxide layer is formed at a temperature of 400 DEG C or lower in the step of forming the tunneling layer.
상기 터널링층을 형성하는 단계에서 상기 실리콘 산화물층은 250℃ 이하의 온도에서 수행되는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the silicon oxide layer is formed at a temperature of 250 ° C or lower in the step of forming the tunneling layer.
상기 오존은 가스 상태로 공급되는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the ozone is supplied in a gaseous state.
상기 터널링층을 형성하는 단계 및 상기 제1 도전형 영역을 형성하는 단계가 원자층 증착(atomic layer deposition, ALD) 장치에서 수행되는 태양 전지의 제조 방법. 3. The method of claim 2,
Wherein the step of forming the tunneling layer and the step of forming the first conductive type region are performed in an atomic layer deposition (ALD) apparatus.
상기 실리콘 산화물층이 상기 반도체 기판과 상기 제1 도전형 영역 사이에서 이들과 접촉하여 형성되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the silicon oxide layer is formed between and in contact with the semiconductor substrate and the first conductive type region.
상기 실리콘 산화물층이 제1 터널링 부분을 구성하고,
상기 터널링층을 형성하는 단계는, 상기 제1 터널링 부분을 형성하는 단계 이전 또는 이후에 상기 반도체 기판의 일면 위에 상기 제1 터널링 부분과 다른 물질을 가지거나 상기 제1 터널링 부분과 다른 공정에 의하여 형성되는 제2 터널링 부분을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법. The method according to claim 1,
The silicon oxide layer constituting a first tunneling portion,
The forming of the tunneling layer may include forming a tunneling layer on the one surface of the semiconductor substrate before or after forming the first tunneling portion by forming a material different from the first tunneling portion or by a process different from the first tunneling portion To form a second tunneling portion.
상기 제1 도전형 영역을 형성하는 단계 및 상기 제1 전극을 형성하는 단계가 250℃ 이하의 온도의 공정에서 수행되는 태양 전지의 제조 방법. The method according to claim 1,
Wherein the forming of the first conductive type region and the forming of the first electrode are performed at a temperature of 250 캜 or lower.
상기 반도체 기판의 일면 위에 위치하는 실리콘 산화물층;
상기 실리콘 산화물층 위에 위치하며 이성분계 금속 산화물층으로 구성되어 제1 캐리어를 추출하는 제1 도전형 영역; 및
상기 제1 도전형 영역에 전기적으로 연결되는 제1 전극
를 포함하고,
상기 실리콘 산화물층에서 상기 반도체 기판에 인접하여 형성되는 상 전이(phase transition) 영역의 두께가 0.5nm 이하이고,
상기 제1 도전형 영역이 비정질 구조를 가지는 비정질부를 포함하고,
상기 제1 도전형 영역의 두께가 상기 실리콘 산화물층의 두께와 같거나 이보다 작은 태양 전지. A semiconductor substrate;
A silicon oxide layer located on one side of the semiconductor substrate;
A first conductive type region formed on the silicon oxide layer and composed of a binary metal oxide layer to extract a first carrier; And
A first electrode electrically connected to the first conductivity type region,
Lt; / RTI >
Wherein a thickness of a phase transition region formed adjacent to the semiconductor substrate in the silicon oxide layer is 0.5 nm or less,
Wherein the first conductivity type region comprises an amorphous portion having an amorphous structure,
Wherein a thickness of the first conductive type region is equal to or less than a thickness of the silicon oxide layer.
상기 실리콘 산화물층의 두께가 10nm 이하인 태양 전지. 10. The method of claim 9,
Wherein the silicon oxide layer has a thickness of 10 nm or less.
상기 실리콘 산화물층이 수소를 포함하는 태양 전지. 10. The method of claim 9,
Wherein the silicon oxide layer comprises hydrogen.
상기 반도체 기판의 다른 일면 위에 위치하는 또 다른 실리콘 산화물층을 더 포함하고,
상기 제1 캐리어와 반대되는 극성의 제2 캐리어를 추출하는 제2 도전형 영역; 및
상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 더 포함하는 태양 전지. 10. The method of claim 9,
Further comprising another silicon oxide layer located on the other side of the semiconductor substrate,
A second conductive type region for extracting a second carrier having a polarity opposite to that of the first carrier; And
And a second electrode electrically connected to the second conductivity type region
Further comprising a photovoltaic cell.
상기 제2 도전형 영역이 비정질 구조를 가지는 이성분계 금속 산화물층을 포함하는 태양 전지. 13. The method of claim 12,
And the second conductivity type region comprises an amorphous binary metal oxide layer.
상기 제1 캐리어와 반대되는 극성의 제2 캐리어를 추출하는 제2 도전형 영역; 및
상기 제2 도전형 영역에 전기적으로 연결되는 제2 전극
을 더 포함하고,
상기 제1 도전형 영역과 상기 제2 도전형 영역이 상기 실리콘 산화물층 위에서 동일 평면 상에 위치하는 태양 전지. 10. The method of claim 9,
A second conductive type region for extracting a second carrier having a polarity opposite to that of the first carrier; And
And a second electrode electrically connected to the second conductivity type region
Further comprising:
Wherein the first conductive type region and the second conductive type region are located on the same plane on the silicon oxide layer.
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