KR20180090655A - Method for annealing in semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000000137 annealing Methods 0.000 title description 7
- 238000010438 heat treatment Methods 0.000 claims abstract description 89
- 238000009792 diffusion process Methods 0.000 claims abstract description 65
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 44
- 239000001257 hydrogen Substances 0.000 claims abstract description 44
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims abstract description 43
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052805 deuterium Inorganic materials 0.000 claims abstract description 43
- 230000007547 defect Effects 0.000 description 5
- 238000002161 passivation Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01001—Hydrogen [H]
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- Engineering & Computer Science (AREA)
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Abstract
Description
본 기술은 반도체를 수소 또는 중수소 분위기에서 설정된 온도, 설정된 압력, 설정된 시간으로 열처리하는 열처리방법에 관한 것이다. The present invention relates to a heat treatment method in which a semiconductor is heat-treated in a hydrogen or deuterium atmosphere at a set temperature, a set pressure, and a set time.
특히 반도체를 열처리할 때 반도체에 침투되는 수소 또는 중수소의 양을 제어함으로써 반도체 소자의 이동도 개선과 더불어 신뢰성을 도모하는 반도체 열처리방법에 관한 것이다.And more particularly, to a semiconductor heat treatment method which improves the mobility of semiconductor devices by controlling the amount of hydrogen or deuterium impregnated into the semiconductor when the semiconductor is heat-treated, thereby achieving reliability.
반도체는 일예시적으로 기판을 준비하는 단계부터 확산, 감광액도포, 노광, 현상, 식각, 이온주입, 화학기상증착 등의 공정을 진행한 후 금속배선공정을 진행하고 최후적으로 소자의 특성을 개선시키기 위하여 1번의 수소 또는 중수소 열처리 공정을 수행한다.Semiconductors can be fabricated by a process such as diffusion, photoresist application, exposure, development, etching, ion implantation, chemical vapor deposition, and the like after the step of preparing the substrate, and then the metal wiring process is performed. Finally, A single hydrogen or deuterium heat treatment process is performed.
수소 또는 중수소 열처리공정은 계면에 존재하는 트랩전하를 수소에 의해 패시베이션 함으로써 계면 전하의 밀도를 낮추어 줌으로서 우수한 전하 이동도 특성을 확보되도록 하는 공정이다.The hydrogen or deuterium annealing process is a process for ensuring excellent charge mobility characteristics by lowering the density of interface charge by passivating the trap charge present at the interface with hydrogen.
위와 같은 열처리공정은 반도체 분야의 기술이 발전되면 될수록 그 중요성이 더욱 부각되고 있는데, 반도체가 스케일링 다운될수록 게이트 절연막의 두께가 한계 이상으로 얇게 되어 누설전류가 발생되는 문제점 등이 발생되는데 이를 극복하기 위하여 개발된 High-K(고유전율)(HfO2, HfSix, HfAlx)가 사용되고 있기 때문이다. The above-mentioned heat treatment process becomes more important as the technology of the semiconductor field develops. As the scaling down of the semiconductor becomes, the thickness of the gate insulating film becomes thinner than the limit, and leakage current occurs. In order to overcome this problem This is because the developed high-K (high permittivity) (HfO 2 , HfSix, HfAlx) is used.
이는 High-K물질로 제조되는 절연막은 조직의 결함이 기존 절연막(SiO2)의 결함보다 약 100배 이상 많기 때문이다.This is because the insulating film made of the high-K material is about 100 times more defective than the defect of the conventional insulating film (SiO 2 ).
그러나 위와 같이 열처리공정의 중요성 및 장점과 대비되게 단점도 가지고 있는데, 너무 많은 양의 수소 또는 중수소가 계면에 침투되면 소자의 신뢰성이 악화되는 현상이 있다. 따라서 수소 또는 중수소 열처리공정은 반도체 소자에 따라 최적화될 필요가 있다.However, as described above, there is a disadvantage in comparison with the importance and advantage of the heat treatment process. If too much hydrogen or deuterium penetrates the interface, the reliability of the device deteriorates. Therefore, the hydrogen or deuterium heat treatment process needs to be optimized according to the semiconductor device.
한편, 반도체 산업은 위와 같은 High-K물질의 발전 및 활용과는 별도로 반도체를 구성하는 각층의 물질 및 반도체의 형상 등이 3D구조로 발전되고 있다. 이러한 발전에 따라 수소 또는 중수소 열처리공정을 수행함에 있어서 반도체 소자의 각각의 영역도 계면의 패시베이션이 각각 상이할 필요성이 있다.On the other hand, the semiconductor industry is developing the 3D structure of the materials and semiconductor shapes of the layers constituting the semiconductor separately from the above-mentioned power generation and utilization of the high-K materials. In accordance with this development, it is necessary that passivation of each interface of the semiconductor device is different from each other in performing the heat treatment process of hydrogen or deuterium.
그러나 전술하여 설명하였듯 열처리공정은 금속배선공정이 완료된 후 최후에 수행되는 공정이므로, 모든 소자는 동일한 조건하에 열처리되고 있어, 열처리공정은 현재 딜레마에 봉착되어 있다.However, as described above, since the heat treatment process is the last process performed after the metal wiring process is completed, all the devices are subjected to the heat treatment under the same conditions, and the heat treatment process is confronted with the present dilemma.
이러한 딜레마를 도 1을 통하여 설명하면 도 1의 A영역은 A조건에서 열처리공정이 수행되는 경우 최적화되고, B조건에서 열처리공정이 수행되면 신뢰성이 저하되는 영역이며, B영역은 A조건에서 열처리공정이 계면의 트랩전하가 패시베이션 되지 못하고 B조건에서 열처리공정이 수행되면 최적화된다고 가정된다고 가정하면 A조건으로 열처리공정을 수행할지, 아니면 B조건으로 열처리공정을 수행할지 문제된다.1, area A in FIG. 1 is optimized when a heat treatment process is performed under condition A, reliability is degraded when a heat treatment process is performed under condition B, and area B where heat treatment is performed under condition A Assuming that the trap charge at this interface is not passivated and is optimized when the annealing process is performed under the condition B, it is a problem to perform the annealing process under the A condition or the annealing process under the B condition.
즉, A영역을 최적화하기 위하여 A조건에서 열처리공정을 수행하게 되면 B영역은 결함이 큐어링되지 못하고, 그렇다고 B영역의 전기적 특성을 향상시키기 위하여 B조건에서 열처리공정을 수행하게 되면 A영역의 신뢰성이 저하되는 문제점이 발생된다.That is, if the annealing process is performed under the A condition to optimize the A region, the defect region can not be cured in the B region, and if the annealing process is performed under the B condition to improve the electrical characteristic of the B region, Is lowered.
본 발명은 반도체 소자를 수소 또는 중수소 열처리공정을 수행함에 있어서 수소 또는 중수소의 투과를 방지하는 확산제어막을 배치하여 확산제어막 이외의 부분에서만 패시베이션 될 수 있는 반도체 열처리방법을 제공하는데 목적이 있다.An object of the present invention is to provide a semiconductor heat treatment method which can be passivated only at a portion other than the diffusion control film by disposing a diffusion control film for preventing permeation of hydrogen or deuterium in a heat treatment process of hydrogen or deuterium of a semiconductor device.
또한, 본 발명은 확산제어막이 배치된 영역에서도 설정된 부분에서는 수소 또는 중수소의 확산을 허용하는 확산제어막이 배치되어서 설정된 부분에서는 수소 또는 중수소 패시베이션이 되도록 할 수 있는 반도체 열처리방법을 제공하는데 목적이 있다.Another object of the present invention is to provide a semiconductor heat treatment method capable of achieving hydrogen or deuterium passivation in a predetermined portion by disposing a diffusion control film that permits diffusion of hydrogen or deuterium in a predetermined portion in a region where a diffusion control film is disposed.
또한, 본 발명은 수소 또는 중수소의 투과를 방지하는 확산제어막을 활용하여 복수회 열처리공정을 수행할 수 있는 반도체 열처리방법을 제공하는데 목적이 있다.It is another object of the present invention to provide a semiconductor heat treatment method capable of performing a heat treatment process a plurality of times by utilizing a diffusion control film for preventing permeation of hydrogen or deuterium.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical object of the present invention is not limited to the above-mentioned technical objects and other technical objects which are not mentioned can be clearly understood by those skilled in the art from the following description will be.
본 발명의 반도체 열처리방법은 반도체를 수소 또는 중수소 분위기에서 열처리 하는 방법이다. 본 발명의 반도체 열처리방법은 확산제어막을 배치하여 반도체 소자의 모든 영역이 동일한 조건 하에서 열처리가 되지 않고 차등적 조건 하에서 열처리 되도록 한다.The semiconductor heat treatment method of the present invention is a method of heat-treating a semiconductor in hydrogen or deuterium atmosphere. In the semiconductor heat treatment method of the present invention, a diffusion control film is disposed so that all regions of the semiconductor element are heat-treated under different conditions without undergoing the heat treatment under the same conditions.
특징적으로는 반도체의 설정된 영역에서 수소 또는 중수소가 투과되지 못하는 확산제어막을 배치하는 것을 특징으로 포함한다.Characterized in that a diffusion control film which prevents hydrogen or deuterium from permeating in a predetermined region of the semiconductor is disposed.
여기서, 상기 확산제어막은 설정된 부분에 홀이 형성되어 상기 홀이 형성된 부분에서는 수소 또는 중수소가 투과될 수 있는 것을 특징으로 포함한다.Here, the diffusion control film may include a hole formed in a predetermined portion, and hydrogen or deuterium may be transmitted through the hole.
또한, 확산제어막은 복수개가 구비되되, 상기 복수개의 확산제어막은 적어도 어느 하나의 두께가 다른 하나의 두께와 동일하지 않도록 형성되며, 상기 두께가 상이한 복수개의 확산제어막은 각각 설정된 영역에 배치되는 것을 특징으로 포함한다.The plurality of diffusion control films may be formed so that at least one of the plurality of diffusion control films is not the same thickness as the other of the plurality of diffusion control films, .
또한, 확산제어막은 적어도 3nm 이상의 두께를 가지도록 제조되는 것을 특징으로 포함한다.Also, the diffusion control film is characterized in that it is manufactured to have a thickness of at least 3 nm or more.
또한, 확산제어막은SixNy로 제조되는 것을 특징으로 포함한다.Further, the diffusion control film is characterized by being made of Si x N y .
또한, 확산제어막은 복수개가 구비되되, 상기 복수개의 확산제어막은 적어도 어느 하나와 다른 하나의 두께가 동일하지 않도록 형성되며, 상기 두께가 상이한 복수개의 확산제어막은 각각 설정된 영역에 배치되는 것을 특징으로 포함한다.The plurality of diffusion control films are formed so that at least one of the plurality of diffusion control films is not the same thickness as the other diffusion control films, and the plurality of diffusion control films having different thicknesses are disposed in the respective predetermined regions. do.
본 발명에서 반도체 열처리방법은 확산제어막을 이용하여 복수회 열처리를 수행할 수 있는데 그 방법은 (1) 수소 또는 중수소 분위기에서 제1열처리하는 단계 (2) 반도체의 설정된 영역에 상기 확산제어막을 배치하는 단계 (3) 수소 또는 중수소 분위기에서 제2열처리하는 단계를 포함한다.In the semiconductor heat treatment method of the present invention, a heat treatment may be performed a plurality of times using a diffusion control film, which includes (1) first heat treatment in a hydrogen or deuterium atmosphere, (2) (3) a second heat treatment in a hydrogen or deuterium atmosphere.
전술한 방법을 통하여 수행되는 본 발명의 반도체 열처리방법은 동일한 조건에서 열처리공정이 수행되어도 설정된 영역의 계면의 트랩전하가 패시베이션 될 수 있다.The semiconductor heat treatment method of the present invention performed through the above-described method can passivate the trap charge at the interface of the set region even if the heat treatment process is performed under the same conditions.
또한, 확산제어막에 홀을 형성하여 해당 부분에서 수소 또는 중수소가 확산제어막을 투과하여 확산될 수 있도록 하여 확산제어막이 배치된 영역에서도 설정된 부분에서는 계면의 트랩전하가 패시베이션 될 수 있다.Further, a hole may be formed in the diffusion control film so that hydrogen or deuterium can be diffused through the diffusion control film to be diffused, so that the trap charge at the interface can be passivated in the region where the diffusion control film is disposed.
또한, 확산제어막을 설정된 영역에 배치시킴으로써 해당 영역의 계면은 패시베이션 되지 않도록 하여 복수회의 열처리공정을 수행할 수 있다.Further, by disposing the diffusion control film in the set region, the interface of the region is not passivated, and a plurality of heat treatment processes can be performed.
도 1은 종래의 반도체 소자의 열처리 수행 시 발생되는 문제점을 도시한 것
도 2는 본 발명의 제1실시예에 의한 반도체 열처리방법을 도시한 것
도 3는 본 발명의 제2실시예에 의한 반도체 열처리방법을 도시한 것
도 4는 본 발명의 제3실시예에 의한 반도체 열처리방법을 도시한 것
도 5는 본 발명의 제4실시예에 의한 반도체 열처리방법을 도시한 것
도 6은 본 발명의 제5실시예에 의한 반도체 열처리방법을 도시한 것FIG. 1 is a view showing a problem occurring in the conventional heat treatment of a semiconductor device
2 is a view showing a semiconductor heat treatment method according to the first embodiment of the present invention
3 is a view showing a semiconductor heat treatment method according to a second embodiment of the present invention
4 is a view showing a semiconductor heat treatment method according to a third embodiment of the present invention
5 is a view showing a semiconductor heat treatment method according to a fourth embodiment of the present invention
6 is a view showing a semiconductor heat treatment method according to a fifth embodiment of the present invention
이하, 본 발명의 일실시예를 예시적인 도면을 통해 상세하게 설명한다. 그러나 이는 본 발명의 범위를 한정하려고 의도된 것은 아니다. Hereinafter, an embodiment of the present invention will be described in detail with reference to exemplary drawings. However, this is not intended to limit the scope of the invention.
각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.It should be noted that, in adding reference numerals to the constituent elements of the drawings, the same constituent elements are denoted by the same reference symbols as possible even if they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
또한, 도면에 도시된 구성요소의 크기나 형상 등은 설명의 명료성과 편의상 과장되게 도시될 수 있다. 또한, 본 발명의 구성 및 작용을 고려하여 특별히 정의된 용어들은 본 발명의 실시예를 설명하기 위한 것일 뿐이고, 본 발명의 범위를 한정하는 것이 아니다.In addition, the size and shape of the components shown in the drawings may be exaggerated for clarity and convenience of explanation. In addition, terms specifically defined in consideration of the constitution and operation of the present invention are only for explaining the embodiments of the present invention, and do not limit the scope of the present invention.
본 발명의 반도체 열처리방법은 수소 또는 중수소 분위기에서 열처리를 수행할 때 설정된 영역에서 수소 또는 중수소가 투과되지 못하는 확산제어막(100)을 배치하여 설정된 영역에서 수소 또는 중수소가 침투되지 못하도록 한다.In the semiconductor heat treatment method of the present invention, when the heat treatment is performed in a hydrogen or deuterium atmosphere, the
이하에서는 설명의 편의를 위하여 확산제어막(100)이 위치하는 영역을 A영역이라고 명명하고, 확산제어막(100)이 위치하지 않는 영역을 B영역이라고 명명하겠다.Hereinafter, for convenience of description, a region where the
또한, 본 명세서에의 열처리공정의 조건은 고농도의 수소 또는 중수소 분위기에서 설정된 온도 및 설정된 시간을 가지며 수행되는데 이는 사용자에 따라 다양하게 설정될 수 있다.In addition, the conditions of the heat treatment process in this specification are performed at a set temperature and a set time in a high concentration of hydrogen or deuterium atmosphere, which can be variously set according to the user.
확산제어막(100)은 수소 또는 중수소가 투과되지 못하도록 형성된다.The
확산제어막(100)은 일예시적으로 Silicon Nitride(SixNy)(실리콘 나이트 라이드)을 재료로 제조된다. 보다 정확하게는 Si3N4로 제조됨이 바람직하다. Si3N4는 조직이 치밀하고 경도가 높아서 수소 또는 중수소가 투과되지 못하여 Si3N4로 제조된 확산제어막(100)을 설정된 영역에 배치하면 해당 영역에서는 수소 또는 중수소가 투과될 수 없다.The
도 2는 본 발명의 반도체 열처리방법의 제1실시예를 도시한 것이다.Fig. 2 shows a first embodiment of the semiconductor heat treatment method of the present invention.
A영역의 계면은 패시베이션 되면 신뢰성이 저하되고, B영역의 계면은 트랩전하 밀도가 높아서 페시베이션 되어야 한다.The reliability of the interface of the A region is lowered when the passivation is performed, and the interface of the B region must be passivated because the trap charge density is high.
위와 같은 경우 A영역에 확산제어막(100)을 배치시키고 열처리공정을 수행한다.In such a case, the
그러면 확산제어막(100)이 배치된 영역은 수소 또는 중수소와 확산제어막(100)을 투과하지 못하여 A영역에는 수소 또는 중수소가 침투되지 못하여 신뢰성이 저하되지 않는다. 그러나 확산제어막(100)이 배치되지 않은 B영역의 계면은 결함이 큐어링된다.Then, the region where the
따라서 A영역, B영역의 반도체 모두 전기적 특성이 향상될 수 있다.Therefore, the electrical characteristics of the semiconductor of the A region and the B region can be improved.
도 3은 본 발명의 반도체 열처리방법의 제2실시예를 도시한 것이다.Fig. 3 shows a second embodiment of the semiconductor heat treatment method of the present invention.
최근에는 반도체의 발전으로 동일한 소자더라도 계면이 상이하여 계면의 결함을 큐어링하기 위한 정도가 상이할 수 있다.In recent years, even in the case of the same element due to the development of a semiconductor, the interface is different and the degree of curing of the defect at the interface may be different.
즉, 도 3에서 A영역 중 k부분은 트랩전하가 패시베이션 되어야 하는 영역이다. 제1실시예에 의하는 경우에는 위와 같은 k부분의 계면의 결함을 큐어링할 수 없다.That is, in FIG. 3, the k portion of the A region is an area where the trap charge should be passivated. In the case of the first embodiment, it is not possible to cure defects at the interface of the above-described k part.
본 발명의 제2실시예에 의한 반도체 열처리방법에서 활용되는 확산제어막(100)은 홀(110)이 형성되어 있다.The
홀(110)은 확산제어막(100)이 A영역에 배치되면 k부분에 대응되게 형성되어 있다. 따라서 수소 또는 중수소 분위기에서 열처리공정을 수행하는 경우, 확산제어막(100)이 배치된 부분은 수소 또는 중수소가 투과되지 못하되, k부분에는 홀(110)의 존재로 인하여 수소 또는 중수소가 투과될 수 있다.The
따라서 k부분은 수소 또는 중수소에 의하여 계면의 트랩전하가 페시베이션 될 수 있다.Thus, the k portion can be trapped at the interface trap by hydrogen or deuterium.
홀(110)은 k부분에 대응되도록 형성될 수 있다. 따라서 복수개가 형성될 수도 있다.The
도 4는 본 발명의 제3실시예에 의한 반도체 열처리방법을 도시한 것이다.4 shows a semiconductor heat treatment method according to a third embodiment of the present invention.
제3실시예에 의한 반도체 열처리방법에는 확산제어막(100)이 복수개 구비될 수 있다.In the semiconductor heat treatment method according to the third embodiment, a plurality of
도 4를 통하여 이를 설명하면 반도체 소자의 A영역에는 3nm의 두께를 가지는 확산제어막(100)을 배치하고, B영역에는 1nm를 가지는 확산제어막(100)을 배치한다.Referring to FIG. 4, a
따라서 A영역에 위치하는 반도체 소자는 수소 또는 중수소가 침투되지 않으며, B영역에 위치하는 반도체 소자는 얇은 확산제어막(100)을 일부 투과한 수소 또는 중수소가 침투되어 트랩전하가 패시베이션 될 수 있다.Accordingly, hydrogen or deuterium is not penetrated in the semiconductor device located in the region A, and the semiconductor device located in the region B penetrates the
위와 같은 방법을 통하여 A영역과 B영역에 위치하는 반도체 소자에 상이한 열처리를 수행할 수 있다.By the above-described method, different heat treatments can be performed on the semiconductor devices located in the A region and the B region.
또한, 위의 설명 및 도면을 통하여 제3실시예의 반도체 열처리방법을 설명할 때 설명의 편의를 위하여 A영역에 배치된 확산제어막(100)과 B영역에 배치된 확산제어막(100)의 두께를 한정하였지만 그러한 두께에 한정되는 것은 아니고 상황 또는 사용자에 따라서 임의로 변경될 수 있음은 당연할 것이다.For the sake of convenience of explanation, the
도 5은 본 발명의 반도체 열처리방법의 제4실시예를 도시한 것이다.5 shows a fourth embodiment of the semiconductor heat treatment method of the present invention.
제4실시예에 의한 본 발명의 반도체 열처리방법은 열처리단계가 복수회 수행될 수 있다.In the semiconductor heat treatment method of the present invention according to the fourth embodiment, the heat treatment step may be performed plural times.
즉, 제1열처리단계, 제2열처리단계가 수행될 수 있다.That is, the first heat treatment step and the second heat treatment step may be performed.
반도체 소자 중 A영역은 제1열처리에 의하여 전기적 특성이 개선되고, B영역은 제1열처리단계, 제2열처리단계가 수행되면 전기적 특성이 개선되는 경우로 가정하겠다.It is assumed that the electrical characteristics of the A region of the semiconductor device are improved by the first heat treatment and the electrical characteristics of the B region are improved when the first heat treatment and the second heat treatment are performed.
여기서, A영역은 제1열처리단계에 이어 후속 열처리공정인 제2열처리단계가 수행되면 신뢰성이 저하되는 문제점이 발생된다.Here, when the A region is subjected to the first heat treatment step and then the second heat treatment step, which is a subsequent heat treatment process, reliability is lowered.
이러한 문제점을 해결하고자 본 발명의 제5실시예에 의한 반도체 열처리방법은 제1열처리단계, 확산제어막(100)배치단계, 제2열처리단계로 구성될 수 있다.In order to solve such a problem, the semiconductor heat treatment method according to the fifth embodiment of the present invention may include a first heat treatment step, a
즉, 제1열처리단계에서는 A영역과 B영역에 확산제어막(100)을 배치하지 않아서 A영역 및 B영역의 계면의 트랩전하가 패시베이션 되도록 한다. 그 후 확산제어막(100)을 A영역에 배치한다. 그 다음에 제2열처리단계를 수행한다. 이 경우 A영역은 수소 또는 중수소가 확산제어막(100)에 의하여 투과되지 못하고, B영역은 수소 또는 중수소에 의하여 트랩전하가 패시베이션 된다.That is, in the first heat treatment step, the
도 6은 본 발명의 반도체 열처리방법의 제5실시예를 도시한 것이다.Fig. 6 shows a fifth embodiment of the semiconductor heat treatment method of the present invention.
제5실시예에 의한 본 발명의 반도체 열처리방법은 제4실시예와 마찬가지로 열처리단계가 복수회 수행될 수 있다.In the semiconductor heat treatment method according to the fifth embodiment of the present invention, the heat treatment step may be performed a plurality of times as in the fourth embodiment.
즉, 제1열처리단계, 제2열처리단계가 수행될 수 있다.That is, the first heat treatment step and the second heat treatment step may be performed.
제5실시예에 의한 것과는 다르게 제1열처리단계, 제2열처리단계에서 각각 확산제어막(100)이 적용될 수 있다.The
제5실시예에 의한 반도체 열처리방법은 A영역에 확산제어막(100)을 배치하는 단계, 제1열처리단계, B영역에 확산제어막(100)을 배치하는 단계, 제2열처리단계로 진행될 수 있다.The semiconductor heat treatment method according to the fifth embodiment may include a step of disposing the
제1열처리단계에서는 B영역에 배치된 반도체 소자의 계면의 트랩전하가 패시베이션 되고, 제2열처리단계에서는 A영역의 계면의 트랩전하가 페시베이션 될 수 있다.The trap charge at the interface of the semiconductor element arranged in the region B is passivated in the first heat treatment step and the trap charge at the interface of the region A can be subjected to the passivation in the second heat treatment step.
이를 통하여 복수회의 열처리단계가 수행되어도 A영역, B영역 모두 전기적특성이 개선됨과 더불어 신뢰성이 저하되지도 않는다.Even though the heat treatment step is performed a plurality of times, the electrical characteristics are improved in both the area A and the area B, and the reliability is not lowered.
여기서, 제4실시예, 제5실시예에서는 제1실시예에 의한 확산제어막(100)이 배치되는 것을 예시로 하여 설명하였으나, 이에 한정되는 것은 아니며 제2 내지 제3실시예에 의한 확산제어막(100)으로 대체될 수 있음은 당연할 것이다.Here, in the fourth and fifth embodiments, the
본 발명은 특정한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 제공되는 본 발명의 기술적 사상을 벗어나지 않는 한도 내에서, 본 발명이 다양하게 개량 및 변화될 수 있다는 것은 당 업계에서 통상의 지식을 가진 자에게 있어서 자명할 것이다.While the present invention has been particularly shown and described with reference to specific embodiments thereof, it will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the following claims It will be apparent to those of ordinary skill in the art.
100 : 확산제어막 110 : (확산제어막의)홀100 : Diffusion control film 110 : (Of the diffusion control film)
Claims (7)
상기 반도체의 설정된 영역에서 수소 또는 중수소가 투과되지 못하는 확산제어막을 배치하는 것
을 특징으로 포함하는 반도체 열처리방법.A semiconductor heat treatment method for heat-treating a semiconductor in hydrogen or deuterium atmosphere,
A diffusion control film in which hydrogen or deuterium can not be transmitted in a predetermined region of the semiconductor
And a second heat treatment step.
상기 확산제어막은
설정된 부분에 홀이 형성되어 상기 홀이 형성된 부분에서는 수소 또는 중수소가 투과될 수 있는 것
을 특징으로 포함하는 반도체 열처리방법.The method according to claim 1,
The diffusion control film
A hole is formed in the set portion and hydrogen or deuterium can be permeated in the portion where the hole is formed
And a second heat treatment step.
상기 홀은 상기 확산제어막에 설정된 간격을 가지며 복수개 형성되는 것
을 특징으로 포함하는 반도체 열처리방법.3. The method of claim 2,
Wherein the holes are formed in the diffusion control film at a predetermined interval,
And a second heat treatment step.
상기 확산제어막은
적어도 3nm 이상의 두께를 가지도록 제조되는 것
을 특징으로 포함하는 반도체 열처리방법.The method according to claim 1,
The diffusion control film
Made to have a thickness of at least 3 nm or more
And a second heat treatment step.
상기 확산제어막은
SixNy로 제조되는 것을 특징으로 포함하는 반도체 열처리 방법.The method according to claim 1,
The diffusion control film
Si x N y . & Lt ; / RTI >
상기 확산제어막은 복수개가 구비되되, 상기 복수개의 확산제어막은 적어도 어느 하나의 두께가 다른 하나의 두께와 동일하지 않도록 형성되며, 상기 두께가 상이한 복수개의 확산제어막은 각각 설정된 영역에 배치되는 것
을 특징으로 포함하는 반도체 열처리 방법.The method according to claim 1,
Wherein the plurality of diffusion control films are formed so that at least one of the plurality of diffusion control films is not the same thickness as another one of the plurality of diffusion control films,
And a second heat treatment step.
상기 반도체 열처리방법은
(1) 수소 또는 중수소 분위기에서 제1열처리하는 단계;
(2) 반도체의 설정된 영역에 상기 확산제어막을 배치하는 단계;
(3) 수소 또는 중수소 분위기에서 제2열처리하는 단계
를 포함하는 반도체 열처리방법.The method according to claim 1,
The semiconductor heat treatment method
(1) a first heat treatment in a hydrogen or deuterium atmosphere;
(2) disposing the diffusion control film in a predetermined region of the semiconductor;
(3) a second heat treatment in a hydrogen or deuterium atmosphere
And a second heat treatment step.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170015779A KR101914039B1 (en) | 2017-02-03 | 2017-02-03 | Method for annealing in semiconductor device |
| TW107103831A TWI672746B (en) | 2017-02-03 | 2018-02-02 | Method for annealing in semiconductor device |
| CN201810108353.1A CN108389789B (en) | 2017-02-03 | 2018-02-02 | Semiconductor heat treatment method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170015779A KR101914039B1 (en) | 2017-02-03 | 2017-02-03 | Method for annealing in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180090655A true KR20180090655A (en) | 2018-08-13 |
| KR101914039B1 KR101914039B1 (en) | 2018-11-01 |
Family
ID=63074530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170015779A KR101914039B1 (en) | 2017-02-03 | 2017-02-03 | Method for annealing in semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR101914039B1 (en) |
| CN (1) | CN108389789B (en) |
| TW (1) | TWI672746B (en) |
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- 2017-02-03 KR KR1020170015779A patent/KR101914039B1/en active IP Right Grant
-
2018
- 2018-02-02 TW TW107103831A patent/TWI672746B/en active
- 2018-02-02 CN CN201810108353.1A patent/CN108389789B/en active Active
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| Publication number | Publication date |
|---|---|
| CN108389789A (en) | 2018-08-10 |
| KR101914039B1 (en) | 2018-11-01 |
| TWI672746B (en) | 2019-09-21 |
| CN108389789B (en) | 2022-08-12 |
| TW201841262A (en) | 2018-11-16 |
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