KR20180083004A

KR20180083004A - 포켓 회로 보드

Info

Publication number: KR20180083004A
Application number: KR1020187019431A
Authority: KR
Inventors: 티모시 다니엘 라이언스; 플랭크 비. 패리쉬; 로저 알랜 신샤이머; 브라이언 지. 도노반; 블라디미르 바이너; 브랜든 이. 크리거; 브라이언 씨. 와델
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2015-12-10
Filing date: 2016-09-16
Publication date: 2018-07-19
Also published as: CN108432355A; JP2018538693A; WO2017099862A1; JP7018015B2; TWI714659B; US20170170537A1; US9786977B2; KR102580492B1; CN108432355B; TW201722217A

Abstract

예시적인 회로 보드 구조는: 기판; 및 전기적으로 도전성이고 상기 기판을 통과하여 회로 보드 구조를 통한 전기 연결을 가능하게 하는 비아를 포함한다. 제2 속도 신호 및 파워를 전달하는 회로 보드 구조의 제2 영역에서보다 제1 속도 신호를 전달하는 상기 회로 보드 구조의 제1 영역에서, 기판은 더 얇고 비아의 길이는 더 짧다. 상기 제1 속도 신호는 상기 제2 속도 신호보다 짧은 상승 시간을 갖는다.

Description

포켓 회로 보드

본 명세서는 일반적으로 신호 연결이 이루어지는 포켓을 갖는 회로 보드에 관한 것이다.

도전성 비아는 인쇄 회로 보드(PCB)를 통해 신호를 전달한다. 신호는 비아를 통과할 때 열화될 수 있다. 신호 속도 및 비아 길이는 신호 열화의 크기에 영향을 줄 수 있다. 일반적으로 신호 속도와 비아 길이가 증가함에 따라 신호 열화가 증가한다.

본 발명에 따르면, 신호 연결이 이루어지는 포켓을 갖는 회로 보드를 제공할 수 있다.

예시적인 회로 보드 구조는: 기판, 및 전기적으로 도전성이고 상기 기판을 통과하여 상기 회로 보드 구조를 통한 전기 연결을 가능하게 하는 비아를 포함한다. 상기 기판은 제2 유형의 신호를 전달하는 회로 보드 구조의 제2 영역에서보다 제1 유형의 신호를 전달하는 회로 보드 구조의 제1 영역에서 더 얇다. 예시적인 회로 보드 구조는 단독으로 또는 조합하여 다음 특징들 중 하나 이상을 포함할 수 있다.

상기 비아의 길이는 상기 기판의 제1 영역에서 더 짧을 수 있다. 상기 제1 유형의 신호는 제1 속도 신호를 포함할 수 있고, 상기 제2 유형의 신호는 제2 속도 신호 및 파워를 포함할 수 있으며, 상기 제1 속도 신호는 상기 제2 속도 신호보다 짧은 상승 시간을 가질 수 있다.

상기 기판은 상기 제1 영역에서 상기 기판의 더 얇은 부분에 있는 하나 이상의 포켓을 포함할 수 있다. 상기 기판은 다중 층을 포함할 수 있고, 상기 하나 이상의 포켓은 상기 다중 층 중 적어도 일부의 제거에 의해 형성될 수 있다. 상기 회로 보드 구조는 상기 기판을 보강하기 위해 상기 제1 영역에서 상기 기판의 더 얇은 부분에 인접하여 배치된 백킹 플레이트를 포함할 수 있다.

상기 회로 보드 구조는 상기 기판에 인접하고, 신호 경로를 구축하기 위해 상기 비아에 연결되는 전기 경로를 구비하는 인터포저(interposer)를 포함할 수 있다. 상기 인터포저는 외부 장치에 결합하기 위한 컨택트를 포함할 수 있다. 상기 인터포저는 상기 회로 보드 구조로부터 소스/수신기와 상기 제1 속도 신호를 주고받는 어셈블리로 마이크로 컴플라이언트 전기 경로를 제공하는 구조를 포함할 수 있다.

상기 회로 보드 구조는 상기 회로 보드 구조에 대한 하나 이상의 커넥터에 정렬하기 위해 상기 기판을 관통하는 하나 이상의 정렬 핀을 포함할 수 있다.

상기 제1 속도 신호는 초당 16기가비트를 충족하거나 초과하는 속도를 가질 수 있고, 상기 제2 속도 신호는 초당 16기가비트 미만의 속도를 가질 수 있으며; 또는 상기 제1 속도 신호는 16기가헤르츠를 충족하거나 초과하는 속도를 가질 수 있고, 상기 제2 속도 신호는 16기가헤르츠 미만인 속도를 가질 수 있다. 상기 제1 속도 신호는 초당 32기가비트를 충족하거나 초과하는 속도를 가질 수 있고, 상기 제2 속도 신호는 초당 32기가비트 미만의 속도를 가질 수 있으며; 또는 상기 제1 속도 신호는 32기가헤르츠를 충족하거나 초과하는 속도를 가질 수 있고, 상기 제2 속도 신호는 32기가헤르츠 미만의 속도를 가질 수 있다. 상기 제1 속도 신호는 초당 64기가비트를 충족하거나 초과하는 속도를 가질 수 있고, 상기 제2 속도 신호는 초당 64기가비트 미만의 속도를 가질 수 있으며; 또는 상기 제1 속도 신호는 64기가헤르츠를 충족하거나 초과하는 속도를 가질 수 있고, 상기 제2 속도 신호는 64기가헤르츠 미만의 속도를 가질 수 있다.

상기 제1 영역에서의 기판의 더 얇은 부분은 상기 제2 영역에서의 기판의 더 두꺼운 부분의 20% 이하인 두께를 가질 수 있다. 상기 제1 영역에서의 기판의 더 얇은 부분은 상기 제2 영역에서의 기판의 더 두꺼운 부분의 30% 이하인 두께를 가질 수 있다. 상기 제1 영역에서의 기판의 더 얇은 부분은 상기 제2 영역에서의 기판의 더 두꺼운 부분의 40% 이하의 두께를 가질 수 있다.

상기 회로 보드 구조는 또 다른 회로 보드 내의 상보적인 포켓과 결합하는 타워를 포함할 수 있다.

피시험장치와 테스트 장비 간의 연결을 위한 예시적인 디바이스 인터페이스 보드(DIB)는 하기의 특징: 기판; 및 전기적으로 도전성이고 상기 회로 보드 구조를 통한 전기 연결을 가능하게 하기 위해 상기 기판을 통과하는 비아;를 포함하는 회로 보드 구조를 포함한다. 상기 기판은 제2 유형의 신호를 전달하는 상기 회로 보드 구조의 제2 영역보다 제1 유형의 신호를 전달하는 상기 회로 보드 구조의 제1 영역에서 더 얇다.

상기 회로 보드 구조에서, 상기 제1 유형의 신호는 라디오 주파수(RF) 신호를 포함할 수 있고 상기 제2 유형의 신호는 비 RF 신호를 포함할 수 있다. 상기 기판의 제1 영역은 마이크로파 컴포넌트가 실장 가능한 금속을 갖는 제1 유전체를 구비하는 영역을 포함할 수 있고, 상기 제1 유전체는 마이크로파 유전체 층에 인접한다.

상기 회로 보드 구조에서, 상기 기판의 제2 영역은 마이크로파 유전체를 포함하지 않는 유전체 층의 스택을 구비하는 영역을 포함할 수 있다. 상기 비아는 상기 기판의 상기 제1 영역의 두께에 기초하는 직경을 가질 수 있다. 상기 기판의 상기 제1 영역 내의 상기 비아는 상기 기판의 상기 제2 영역 내의 비아의 직경보다 작은 직경을 가질 수 있다.

예시적인 디바이스 인터페이스 보드(DIB)는: 제1 두께의 제1 영역과 제2 두께의 제2 영역을 가지며, 상기 제2 두께가 상기 제1 두께보다 큰 기판; 및 전기 도전성이고, 상기 제1 영역을 통과하여 상기 비아와 피시험장치 사이에 전기 연결을 가능하게 하는 비아로서, 상기 제1 영역을 통과하는 상기 비아가 적어도 최소 속도를 갖는 신호의 전송을 위해 예약되는 상기 비아;를 포함한다. 상기 예시적 DIB는 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

상기 DIB는 상기 최소 속도를 충족하지 않는 신호의 전송을 위해 예약된 상기 제2 영역을 통과하는 비아를 포함할 수 있다. 상기 DIB는 상기 기판을 보강하기 위해 상기 제1 영역들에 인접하게 배치된 백킹 플레이트(backing plate)를 포함할 수 있다. 상기 DIB는 상기 DIB에 연결할 수 있는 하나 이상의 커넥터에 정렬하기 위한 상기 기판을 통과하는 하나 이상의 정렬 핀을 포함할 수 있다.

상기 최소 속도는 초당 16기가비트, 초당 32기가비트 또는 초당 64기가비트일 수 있거나; 또는 상기 최소 속도는 16기가헤르츠, 32기가헤르츠 또는 64기가헤르츠일 수 있다. 상기 기판의 상기 제1 영역은 상기 기판의 상기 제2 영역의 20% 이하의 두께를 가질 수 있다.

본 써머리 부분을 포함하는 본 명세서에서 기술된 특징들 중 2개 이상은 본원에 구체적으로 기술되지 않은 실시 예들을 형성하기 위해 조합될 수 있다.

본원에 기술된 테스트 시스템 및 테스트 또는 그의 일부는 하나 이상의 비일시적 기계 판독가능 저장 매체에 저장되고 본원에 기술된 동작들을 제어하는(예를 들면, 조정하는) 하나 이상의 처리 장치들 상에서 실행가능한 명령어를 포함하는 컴퓨터 프로그램 제품으로서 구현되고 그에 의해 제어될 수 있다. 본원에 기술된 회로 보드 구조는 테스트에 대한 임의의 적절한 장비 또는 전자 시스템의 일부일 수 있지만, 이에 한정되는 것은 아니다.

하나 이상의 구현 예의 상세는 첨부도면 및 하기의 설명에서 기술된다. 다른 특징 및 이점은 상기 설명과 도면, 및 청구범위로부터 명확해질 것이다.

도 1은 예시적인 회로 보드 구조의 일부의 절개도이다.
도 2는 회로 보드 구조의 일부의 확대도이다.
도 3은 Midstrip 어셈블리가 장착되는 스프링 로딩 구조의 단면도이다.
도 4는 인터포저가 그 위에 설치된 Midstrip 어셈블리의 사시절개도이다.
도 5는 디바이스 인터페이스 보드가 장착되는 전기 기계 인터페이스의 사시도이다.
도 6은 디바이스 인터페이스 보드의 사시도이다.
도 7a 및 도 7b는 회로 보드의 일부의 정면도 및 측면도를 포함한다.
도 8은 자동 테스트 장비의 블록도이다.
도 9는 포켓이 없는 회로 보드 구조의 측면도이다.
도 10은 예시적인 비아 홀 및 회로 보드 구조상의 트레이스의 상면도이다.
도 11은 예시적인 레이저 드릴 비아의 측면도이다.
도 12 및 도 13은 포켓을 갖는 예시적인 회로 보드 구조의 측면도이다.
상이한 도면에서의 유사한 참조번호는 유사한 엘리먼트를 나타낸다.

회로 보드 내부의 비아에 대한 전기 연결을 구현하기 위한 포켓 또는 캐비티를 갖는 회로 보드의 예가 본 명세서에서 설명된다. 회로 보드에 포켓을 통합함으로써, 회로 내의 비아의 총 길이는 포켓이 위치되는 회로 보드의 부분에서 연결함으로써 감소될 수 있다. 결과적으로, 비아를 통한 신호 통과로 인한 신호 열화가 감소되어 신호 무결성이 개선된다. 이 효과는 비아의 길이를 따라 저속 신호(제2 유형의 신호의 예시) 이상으로 열화될 수 있는 고속 신호(제1 유형의 신호의 예시)에 대해 더 두드러질 수 있다. 본 명세서에 기재된 회로 보드의 예는 자동 테스트 장비와 관련하여 사용되지만, 회로 보드는 테스트에서의 사용에 한정되지 않고 임의의 적절한 문맥에서 사용될 수 있다.

도 1은 신호가 인쇄 회로 보드(PCB)를 통해 비아 상을 이동하는 길이를 감소시키도록 구성된 포켓(12)을 갖는 PCB(11)를 포함하는 회로 보드 구조(10)의 예를 도시한다. PCB(11)는 플라스틱 수지 또는 다른 적절한 비도전성 물질과 같은 기판으로 구성될 수 있고, 신호가 PCB(11)의 일 측면(13)과 PCB(11)의 다른 측면(14) 사이를 통과하는 도전성 트레이스 또는 비아를 포함한다. 비아는 PCB에 구멍을 천공하고 구리 또는 다른 적절한 도체로 구멍을 역 충전함(back-filing)으로써 형성될 수 있다. 구리 또는 다른 도체의 층은 PCB를 가로질러 길이 방향의 전기 연결을 형성하도록 PCB(11)에 통합될 수 있다. 예를 들어, 도 1의 영역(15)을 포함하는 확대도인 도 2는 비아들(17 및 18) 및 PCB(11)에 포함된 길이 방향의 전기 연결들을 도시한다. 이 예에서, 비아들(17 및 18)은 전기 연결(20)을 통해 상호 연결된다. 이 실시 예에서, 비아들(21 및 22)은 전기 연결(23)을 통해 상호 연결된다. 여기에 도시되지는 않았지만, 일부 구현 예에서, 비아가 PCB의 전체 두께를 통과하여, 길이 방향의 전기 연결에 대한 필요성을 제거할 수 있다.

도 1을 다시 참조하면, 포켓(12)은 PCB(11)의 구축 후에 형성되는 컷 아웃(cut-out)일 수 있고, 또는, 포켓(12)은 PCB(11)의 구축 동안 형성될 수 있다. 포켓(12)은 임의의 적절한 깊이(24)를 가질 수 있다. 일부 구현 예에서, PCB(11)의 총 두께(25)의 약 80%는 포켓에서 누락되어 PCB의 총 두께의 약 20%를 남기고, 여기서, 총 두께(25)는 포켓(24)의 깊이와 포켓의 위치에 잔재한 회로 보드의 두께(26)의 합을 가리킨다. 그러나, 일부 구현 예에서, 하기를 포함하는(그러나, 이에 한정되지 않음) 포켓에 상이한 양의 PCB가 누락될 수 있다. 예를 들어, 일부 구현 예에서, PCB의 총 두께의 약 95%가 포켓에서 누락되고, PCB의 총 두께의 약 90%가 포켓에서 누락되고, PCB의 총 두께의 약 85%가 포켓에서 누락되고, PCB의 총 두께의 약 75%가 포켓에서 누락되고, PCB의 총 두께의 약 70%가 포켓에서 누락되고, PCB의 총 두께의 약 65%가 포켓에서 누락되고, 포켓의 총 두께의 약 60%가 포켓에서 누락되고, 포켓의 총 두께의 약 55%가 포켓에서 누락되고, 포켓의 총 두께의 약 50%가 포켓에서 누락되고, PCB의 총 두께의 약 45%가 포켓에서 누락되고, PCB의 총 두께의 약 40%가 포켓에서 누락되고, PCB의 총 두께의 약 35%가 포켓에서 누락되고, PCB의 총 두께의 약 30%가 포켓에서 누락되고, PCB의 총 두께의 약 25%가 포켓에서 누락되는 등의 경우가 있다. 특정 예시에서, PCB의 두께는 25인치이고 포켓의 총 두께의 80%는 포켓에서 누락된다. 그러나 누락된 회로 보드의 비율은 여기에 나열된 값을 포함하여 특정 값으로 한정되지 않는다.

PCB의 일부가 포켓에서 누락되기 때문에, PCB는 더 얇아지고 비아의 길이는 PCB의 다른 부분보다 포켓에서 더 짧다. 일부 구현 예에서, 비아 길이의 감소는 PCB 기판의 두께 감소에 비례한다. 예를 들어, 기판 두께가 80% 감소하면 대응하여 비아 길이가 80% 감소하고; 기판 두께가 95% 감소하면 대응하여 비아 길이가 95% 감소하고; 기판 두께가 90% 감소하면 대응하여 비아 길이가 90% 감소하고; 기판 두께가 85% 감소하면 대응하여 비아 길이가 85% 감소하고; 기판 두께가 75% 감소하면 대응하여 비아 길이가 75% 감소하고; 기판 두께가 70% 감소하면 대응하여 비아 길이가 70% 감소하고; 기판 두께가 65% 감소하면 대응하여 비아 길이가 65% 감소하고; 기판 두께가 60% 감소하면 대응하여 비아 길이가 60% 감소하고; 기판 두께가 55% 감소하면 대응하여 비아 길이가 55% 감소하고; 기판 두께가 50% 감소하면 대응하여 비아 길이가 50% 감소하고; 기판 두께가 45% 감소하면 대응하여 비아 길이가 45% 감소하고; 기판 두께가 40% 감소하면 대응하여 비아 길이가 40% 감소하고; 기판 두께가 35% 감소하면 대응하여 비아 길이가 35% 감소하고; 기판 두께가 30% 감소하면 대응하여 비아 길이가 30% 감소하고; 기판 두께가 25% 감소하면 대응하여 비아 길이가 25% 감소하는 등의 경우가 있다. 일부 구현 예에서, 비례 감소는 직접적이지는 않지만(예를 들어, 1:1), 오히려 기판 길이의 감소는 비아 길이의 감소의 일부 또는 비아 길이의 일부 다른 적절한 감소를 가져올 수 있다.

일부 구현 예에서, 포켓은 저속 신호를 통과시키는 PCB 부분이 아닌, 고속 신호(예를 들어, 적어도 미리 정해진 최소 속도를 갖는 신호)를 통과시키는 PCB의 부분에 위치한다. 이 문맥에서, 높거나 더 높은 그리고 낮거나 더 낮은이라는 용어는 임의의 특정한 수치적 의미도 갖고 있지 않다. 일반적으로 고속 신호는 저속 신호의 상승 시간보다 짧은 상승 시간을 가진다. 디지털 신호의 경우, 일부 구현 예에서 고속 신호는 초당 8기가비트(Gb/s)를 충족하거나 초과하는 속도를 가지며, 저속 신호는 8Gb/s 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 10Gb/s를 충족하거나 초과하는 속도를 가지며, 저속 신호는 10Gb/s 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 16Gb/s를 충족하거나 초과하는 속도를 가지며, 저속 신호는 16Gb/s 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 32Gb/s를 충족하거나 초과하는 속도를 가지며, 저속 신호는 32Gb/s 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 64Gb/s를 충족하거나 초과하는 속도를 가지며, 저속 신호는 64Gb/s 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 128Gb/s를 충족하거나 초과하는 속도를 가지며, 저속 신호는 128Gb/s 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 256Gb/s를 충족하거나 초과하는 속도를 가지며, 저속 신호는 256Gb/s 미만의 속도를 갖는 등의 경우가 있다. 아날로그 신호의 경우, 일부 구현 예에서 고속 신호는 8기가헤르츠(GHz)를 충족하거나 초과하는 속도를 가지며 저속 신호는 8기가헤르츠 미만인 속도를 갖는다. 일부 구현 예에서, 고속 신호는 10GHz를 충족하거나 초과하는 속도를 가지며, 저속 신호는 10GHz 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 16GHz를 충족하거나 초과하는 속도를 가지며, 저속 신호는 16GHz 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 32GHz를 충족하거나 초과하는 속도를 가지며, 저속 신호는 32GHz 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 64GHz를 충족하거나 초과하는 속도를 가지며, 저속 신호는 64GHz 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 128GHz를 충족하거나 초과하는 속도를 가지며, 저속 신호는 128GHz 미만의 속도를 갖는다. 일부 구현 예에서, 고속 신호는 256GHz를 충족하거나 초과하는 속도를 가지며, 저속 신호는 256GHz 미만의 속도를 갖는 등의 경우가 있다. 일부 구현 예에서, 고속 신호 및/또는 저속 신호는 상기 열거된 신호 속도와 상이한 신호 속도를 가질 수 있다.

PCB의 더 두꺼운 부분(27), 예를 들어 포켓 외부에 있는 부분은 저속 신호를 통과시킨다. 전력선 및 평면(도시되지 않음)은 또한 PCB의 이들 더 두꺼운 부분을 통해 라우팅될 수 있다. 전력선은 회로 보드 구조(10)에 연결된 장치 또는 보드에 파워를 공급한다. 저속 신호 및 전력 신호는 고속 신호보다 신호 열화의 영향을 덜 받는다. 이와 같이, 이러한 신호를 수용하기 위해 PCB의 두께를 줄여야 할 필요성이 적으며, 고속 신호의 경우 비아보다 긴 길이를 가진 도체를 통과할 수 있다. 예를 들어, 도 2는 고속 신호를 통과시키는 단일 신호 경로(포켓으로부터)의 총 비아 길이와 저속 신호를 통과시키는 단일 신호 경로(포켓 외부로부터의)의 총 비아 길이를 도시한다. 이 예에서, 각각의 총 비아 길이는 2개의 개별 비아(예를 들어, 고속 신호에 대해서는 17 및 18, 저속 신호에 대해서는 21 및 22)로부터의 기여를 포함한다. 포켓(12)을 통해 연결된 비아를 포함하는 고속 신호에 대한 총 비아 길이는 포켓(12)을 통해 연결된 비아를 포함하지 않는 저속 신호에 대한 총 비아 길이보다 작다.

PCB의 더 얇은 부분(28)이 손상되기 더 쉽기 때문에, 예를 들어 저속 및 전력 신호에 대해 기판의 더 두꺼운 부분을 보존하는 것은 구조적 관점에서 이로울 수 있다. 기판 누락으로 인한 취약성 증가를 방지하기 위해, PCB를 구조적으로 보강하기 위해 포켓(12)의 다른 측면 상의 PCB(11)의 표면(14)에 인접하고 접촉하여 백킹 플레이트(29)가 배치될 수 있다. 백킹 플레이트가 PCB의 기능과 전기적으로 간섭할 가능성을 줄이기 위한 적절한 조치를 취해야 한다. 이러한 조치는 백킹 플레이트(29) 상에 절연 층을 제공하는 것과, 백킹 플레이트가 접촉할 수 있는 PCB 부분과 상호 작용하는 비아의 "백 드릴링(back drilling)"(부분 제거)을 제공하는 것을 포함하거나, 백킹 플레이트가 전기 비도전성 재료로 제조될 필요가 있을 수 있다. 즉, 기판 및 그에 따라서 PCB는 포켓(12)의 위치에서 더 얇기 때문에, PCB는 자신의 더 두꺼운 영역에서보다 그 영역에서 더 깨지기 쉽다. 결과적으로 비아(예를 들어, 도 2의 비아(17, 18, 21 및 22))에 연결된 PCB 패드에 전기 연결을 할 때 인가되는 압력으로 인해 PCB가 비아의 위치에서 더 쉽게 휘거나 파손될 수 있다. 백킹 플레이트는 추가 지원을 제공하여 PCB가 손상되거나 파손될 가능성을 줄인다. 일부 구현 예에서, 백킹 플레이트(29)는 스테인리스 스틸 또는 전기 연결을 이루는데 필요한 힘을 견딜 수 있는 충분한 강도를 가진 임의의 다른 적절한 도전성 또는 비도전성 물질로 제조될 수 있다. 일부 구현 예에서, 그 힘은 약 40파운드(lbs) 내지 50lbs이지만; 그러나 다른 구현 예에서는 그 힘이 10lbs, 15lbs, 20lbs, 25lbs, 30lbs, 35lbs, 55lbs, 60lbs, 65lbs, 70lbs 등이 될 수 있다. 이들 값은 단지 예시이며, 임의의 적절한 힘을 견디는 백킹 플레이트가 본 명세서에 기술된 회로 보드 구조에 통합될 수 있다.

회로 보드 구조(10)는 또한 인터포저(30)를 포함할 수 있다. 인터포저(30)는 PCB(11) 내의 비아들과 외부 전기 도관들(31) 사이를 인터페이스하기 위한 전기 및 기계 구조들을 포함한다. 이 예에서, 외부 전기 도관들(31)(이 예에서, 동축 케이블)은 하나 이상의 기기 보드 및/또는 테스트 컴퓨터와 같은 소스로부터의 전기 신호를 PCB(11)를 통해 이들 신호를 PCB에 연결된 피시험장치(DUT)로 통과시키도록 전달할 수 있다. 따라서, 이 예에서, 인터포저(30)는 동축 케이블의 전기 도관과 PCB의 비아 사이의 연결을 구축하기 위해 동축 케이블 연결을 수용하도록 구성된다. 일부 구현 예에서, 외부 전기 도관은 동축 케이블 이외의 유형의 도관일 수 있고, 이 경우 인터포저는 상이하게 구성될 수 있다. 일반적으로, 인터포저는 임의의 적절한 유형의 전기 도관을 수용하도록 구성될 수 있다. 도 1의 예에서, 인터포저는 스프링을 포함하거나 PCB 내의 각 비아와 대응하는 동축 케이블 전기 도관 사이의 전기 연결을 용이하게 하기 위해 상대적으로 가요성이거나 탄성인 재료로 제조될 수 있다.

도 1의 예에서, Midstrip 어셈블리(32)는 외부 전기 도관에 물리적 인터페이스를 제공한다. 이 예에서, Midstrip 어셈블리(32)는 동축 케이블의 핀이 통과하여 인터포저에 연결되는 구조(33)를 포함한다. 구조는 Teflon® 또는 기타 적절한 재료로 만들어질 수 있다. 동축 케이블 전기 도관을 인터포저에 연결하는 것을 용이하게 하기 위해, 도 3에 도시된 바와 같이, Midstrip 어셈블리(32) 또는 그 위에 장착된 구조(33)는 스프링 로딩된다. 보다 상세하게는, 도 3은 스프링(35)을 사용하여 구조(33)를 테스터 인터페이스 프레임 어셈블리에 고정시키는 나사(34)를 도시한다. 구조(33)는 화살표(36)의 인터포저 방향 상에 최상부에 클램프된 인터페이스 보드에 의해 인가되는 힘에 반응하여 스프링(35)을 압축시켜서 동축 케이블 전기 도관과 인터포저상의 대응하는 전기 컨택트 사이의 접촉이 가능하도록 이동한다.

도 1에 도시된 바와 같이, Midstrip 어셈블리(32)는 동축 케이블의 외부 실드와 Midstrip 몸체 사이에 전기 경로를 생성하는 전기 도전성 "페룰"인 엘리먼트(37)를 포함한다. 절연체는 PTFE(Teflon®) 절연체인 구조(33) 및 엘리먼트(33a)를 포함한다. 엘리먼트(33b)는 또한 절연체이고, 외부 실드에 대해 중심 도체를 중심으로 하여 동축 케이블의 중심 도체를 둘러싼다.

Midstrip 어셈블리(32)는 적어도 부분적으로 포켓(12)에 끼워지며, Midstrip 및 인터포저를 본원에 기술된 바와 같이 회로 보드 구조에 정렬시키는 정렬 핀(38)을 포함한다.

일부 구현 예에서, Midstrip 어셈블리는 다른 PCB의 상보적인 캐비티 또는 포켓에 결합되는 하나 이상의 타워로서 구성된다. 도 4는 이러한 유형의 예시적 구현 예를 도시한다. 이 예시에서, 타워(40)는 도관(동축 케이블)(31), Midstrip 어셈블리(32), 인터포저(30) 및 정렬 핀(38)을 드러내도록 절결된다. 일부 구현 예에서, 도 4의 구현 예의 경우에서와 같이, 백킹 플레이트는 포함되지 않는다(예를 들어, 백킹 플레이트는 선택이다). 인터포저(30)의 상부에서의 컨택트는 외부 도관에 대한 신호 컨택트인 중심 도체(40)와, 접지 또는 리턴 라인으로의 연결을 위한 접지/리턴 컨택트 링(41)을 포함한다.

도 5는 예시적인 장치, 이 예에서 본원에 기술된 유형의 타워형 회로 보드 구조(39)를 포함하는 테스트 헤드용 피치 플레이트 어셈블리(45)를 도시한다(이들 모두는 동일한 구조를 가질 수 있지만, 그들 중 2개만 라벨링된다). 정렬 핀(38)도 도시되어 있지만, 2개만 라벨링되어 있다. 각각의 타워는 타워와 회로 보드 사이의 정렬을 가능하게 하는 정렬 핀(38)을 갖는 다른 회로 보드의 상보적인 포켓과 결합하여 연결을 용이하게 하도록 구성된다. 도 6은 도 5의 타워(39)와 상보적인 캐비티 또는 포켓을 포함하는 인쇄 회로 보드를 도시한다. 따라서, 정렬 핀이 대응하는 구멍(44)으로 끼워지면서, 타워(39)가 인쇄 회로 보드(42)의 포켓(43) 내에 끼워진다. 타워상의 컨택트와 장치 상의 대응하는 컨택트 사이에 전기 연결이 이루어진다.

도 7a 및 도 7b의 예시에서, 회로 보드(61)는 회로 보드(62)의 두께의 1/5이다. DIB는 0.25" 두께이다. PCB 제조의 한계를 감안할 때, 보드 드릴의 종횡비(예를 들어, 천공되는 보드의 두께와 관련된 드릴 직경)는 대략 10:1이다. 즉, 0.25" 두께의 보드를 통과해 확실하게 천공할 수 있는 가장 작은 구멍은 직경이 약 0.025"이다. 일부 예에서, 본원에 설명된 포켓 PCB는 종래의 기술을 사용하여 가능한 천공된 보드 두께가 그의 1/5가 되도록 하기 때문에, 비아를 천공하는데 사용될 수 있는 드릴 직경도 동일한 비율로 또는 기타 적절한 크기로 감소된다.

사용된 드릴이 더 작으면, 드릴 크기를 줄일 수 있을 뿐만 아니라 "접지"라고 불리는 리턴 경로의 수를 현저하게 늘릴 수 있다(도 7a에 도시된 바와 같이 6개의 접지(64) 대 도 7b에 도시된 2개의 접지(65)). 신호 및 리턴 비아의 단일 쌍(도 7b에 도시됨)은 상대적으로 열등한 품질의 전송 라인이 될 수 있는 반면, 6개의 리턴으로 둘러싸인 단일 신호를 갖는 도 7a에 도시된 그룹은 전형적으로 개선된 누화로부터의 차폐 뿐만 아니라 개선된 임피던스 제어 기능을 가져올 것이다. 그런 다음, 개선된 임피던스 제어는 신호 충실도(삽입 손실 감소) 및 감소된 리턴 손실을 가져오고, 이는 감소된 비아 길이로 인한 단순한 개선을 현저하게 상회할 수 있다.

보드 공간 제한으로 인해, 도 7a에 도시된 비아 패턴을 도 7b의 보드 상에 복제하는 것은 보드 공간 제한으로 인해 전형적으로 가능하지 않다.

도 5 및 도 6의 예시가 테스트 문맥에서 회로 보드 구조(10)를 사용하지만, 본 명세서에 설명된 회로 보드 구조는 테스트 또는 도면에 제공된 예들로 제한되지 않으며, 임의의 적절한 문맥에서 사용될 수 있다.

도 5에 부분적으로 표시된 DIB는 테스트 시스템에 통합될 수 있다. 이와 관련하여, 다수의 컴포넌트를 테스트하기 위해, 제조업체는 일반적으로 ATE(자동 테스트 장비)("테스터"라고도 함)를 사용한다. 테스트 프로그램 세트(TPS)의 명령에 응답하여, 일부 ATE는 피시험장치(DUT)에 인가되는 입력 신호를 자동으로 생성하고, 출력 신호를 모니터링한다. ATE는 출력 신호를 예상 응답과 비교하여 DUT의 결함 여부를 판정한다. ATE는 일반적으로 컴퓨터 시스템 및 테스트 기기 또는 대응하는 기능을 갖는 단일 장치를 포함한다.

도 8을 참조하면, DUT(58)를 테스트하기 위한 예시적인 ATE(50)는 테스터(또는 "테스트 기기")(52)를 포함한다. DUT(58)는 본 명세서에 설명된 유형의 포켓 PCB 구조를 가질 수 있는 DIB(60)에 인터페이싱될 수 있다.

테스터(52)는 다수의 채널을 포함할 수 있다. 테스터(52)를 제어하기 위해, 시스템은 하나 이상의 전기 연결(56)을 통해 테스터(52)와 인터페이싱하는 컴퓨터 시스템(54)을 포함한다. 예시적인 동작에서, 컴퓨터 시스템(54)은 DUT(58)를 테스트하기 위한 루틴들 및 기능들의 실행을 개시하기 위해 테스터(52)에 명령들을 전송한다. 이러한 테스트 루틴 실행은 테스트 신호의 생성 및 DUT(58)로의 전송을 개시하고 DUT로부터 응답을 수집할 수 있다. 다양한 유형의 DUT가 시스템(50)에 의해 테스트될 수 있다. 일부 구현 예에서, DUT는 RF, 마이크로파 또는 다른 무선 장치일 수 있다. 일부 구현 예에서, DUT는 집적 회로(IC) 칩(예를 들어, 메모리 칩, 마이크로프로세서, 아날로그 디지털 변환기, 디지털 아날로그 변환기 등) 또는 기타 장치와 같은 임의의 적절한 반도체 또는 다른 장치일 수 있다.

테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(52)는 DUT(58)의 내부 회로에 대한 인터페이스에 연결된다. 예를 들어, DUT는 DIB(60) 내의 소켓에 삽입될 수 있고, 이는 본원에 기술된 유형의 포켓 PCB를 이용하여 구현되고, 그리고 이는 테스터 내의 DUT와 기기 모듈 사이의 전기 연결에 대한 인터페이스를 포함한다.

포켓 PCB의 또 다른 구현 예가 아래에서 설명된다. 이와 관련하여 단일 PCB에 마이크로파 회로, 로직. 및 제어 회로를 결합하면, 치수 및 신호 무결성 요건으로 인해 제조상의 문제가 발생할 수 있다. 포켓 PCB의 사용은 마이크로파 컴포넌트 및 미세 피치 디지털 집적 회로(IC)를 결합하는 PCB의 제조를 가능하게 할 수 있다. 포켓 PCB의 사용은 또한 매우 미세한 피치(예를 들어, 0.4mm 피치 이하) 컴포넌트가 사용되는 마이크로파 신호 성능을 개선시킬 수 있다.

도 9는 라디오 주파수(RF) 신호(제1 유형의 신호의 예시)를 전송하는 마이크로파 컴포넌트 및 디지털 또는 다른 비 RF 신호(제2 유형의 신호의 예시)를 전송하는 미세 피치 디지털 IC의 사용을 위한 종래의 PCB(70)를 도시한다. 도 9의 예시에서, PCB(70)는 마이크로파 유전체의 2개의 더 두꺼운 층(71, 72) 및 FR-4 유전체의 4개의 더 얇은 층(74)을 포함한다. 유전체는 일반적으로 비 RF(예를 들어, FR-4, G-10 등) 유전체와 RF 또는 마이크로파 유전체(예를 들어, PTFE, Rogers 4360 등)로 분류되고, 여기서 마이크로파 유전체는 일반적으로 더 양호한 전기 성능을 가지고 더 고가이다. FR-4 유전체는 일반적으로 에폭시 수지 바인더와 함께 직조된 섬유 유리 천으로 만들어진 합성물이다. 마이크로파 유전체는 유전율과 손실이 FR-4보다 더 엄격하게 제어되는 유전체이고, 마이크로파 신호의 신호 무결성을 유지하는 데 사용된다. FR-4 층은 신호 라우팅을 위한 회로 트레이스와 회로 컴포넌트가 장착될 수 있는 금속 패드를 포함한다.

도 9에서, 모든 컴포넌트는 층(L1 또는 L6)(각각 회로 보드 구조의 상부 및 하부 층)에 표면 실장될 수 있다. 동작시, 층(L1)에 장착된 마이크로파 회로에 제어 선과 파워를 연결하기 위해, 층(L1)으로부터의 신호를 내부 층(L3 또는 L4)으로 라우팅하고 그런 다음 층(L1)으로 다시 "업" 할 필요가 있다. 이는 (신호의 수에 기인하여) 더 많은 공간을 확보하고, 제어 임피던스 트레이스 주변에 공간을 남기고, 신호 분리를 제어하고, 신호 크로스 오버를 용이하게 하거나 기타 적절한 이유를 위해 필요할 수 있다.

비아는 PCB 제조 프로세스의 일부로서 천공 및 도금된다. 비아는 PCB를 통과하고, 하나 이상의 층을 통과하고, 또는 특정 깊이로 천공될 수 있다. 층 스택을 완전히 통과하는 비아(예를 들어, 비아 A, B, E, F, H)는 일반적으로 비용 및 제조 용이성에 바람직하다. 매립된 비아(예를 들어, 비아 C, D) 및 블라인드 비아(예를 들어, 비아(G))가 사용될 수 있지만, 일반적으로 층 스택을 완전히 통과하는 비아보다 더 복잡하고 비용이 많이 든다. 일반적으로 제어, 파워 및 기타 신호는 RF 신호보다 트레이스 치수(폭, 두께, 길이) 및 공간 간격에 덜 민감하기 때문에 층에 대한 RF 신호 라우팅은 동일한 층에 대한 제어, 파워 및 다른 신호의 라우팅보다 우선한다. 적절한 손실, 분리, 정합 및 특성 임피던스 특성을 달성하기 위해 RF 층 도체 치수, 유전 특성 등이 선택된다.

도 9에 도시된 예시에서, 층(L1 내지 L3 및 L4)을 연결하는 비아(비아(G 및 H))는 높은 종횡비이며, 이는 그들이 구멍 직경에 비해 큰 길이 또는 깊이를 갖는다는 것을 의미한다. 층(L1)상의 비마이크로파(예를 들면, 제어) 컴포넌트가 매우 미세한 피치(예를 들어, 0.4mm 피치 볼 그리드 어레이(BGA) 이하)를 갖는 경우, 접촉하지 않아야 하는 L1 상의 다수의 인접한 패드가 있다. 또한, 볼 그리드 어레이의 내부 패드로부터 인접한 패드들 사이에 트레이스를 라우팅하기 위해 추가적인 간격 분리가 요구된다. 도 10은 미세 피치 BGA(micro-via)(75)가 트레이스(76) 및 패드(77)에 인접한 예시를 도시한다. 도 10은 또한 이들 컴포넌트에 대한 예시적인 치수를 도시하지만; 컴포넌트 및 연관된 PCB는 이러한 치수의 사용에 한정되지 않고 매우 미세한 피치 BGA는 0.4mm 이하로 제한되지 않는다.

상술한 결과로서, 패드 크기는 매우 작아서, 패드 및 기판에 대한 패드 부착을 약화시키지 않도록 미세한 드릴 직경을 필요로한다. 결과적으로, 기계 드릴링은 비실용적이 되고 비아를 생성하기 위해 레이저 드릴이 대신 사용된다. 그러나 레이저 천공 구멍(마이크로 비아)은 깊어짐에 따라 넓어진다. 레이저 천공을 통해 생성된 넓어진 구멍(79)의 예시가 도 11에 도시된다. 결과적으로, 레이저 드릴은 마이크로파 유전체의 깊이(예를 들어, 0.030인치)까지 천공할 수 없고 동시에 층(L1) 컴포넌트에 요구되는 미세 피치를 유지할 수 없다--깊은 비아는 층(L1) 측 상의 구멍을 넓히고, 이는 패드의 환형 링 폭을 감소시키고 유전체 기판에 대한 패드 금속 화의 부착을 저하시키기 때문이다.

또한, 층(L1 내지 L6)으로부터의 마이크로파 신호를 전달하는 비아(A)는 전기적으로 길며 비마이크로파 유전체 층(도 1에서 FR-4로 표시)을 통과한다. 이 두 가지 모두 성능 열화(손실, 불일치) 및 추가 설계 작업(예를 들어, 특성 임피던스 설계)을 도입한다.

포켓 PCB의 사용은 도 9의 PCB 구조와 관련된 상술한 결점을 처리할 수 있다. 도 12는 포켓을 갖는 PCB의 예시적 구현 예를 도시하고, 도 13은 선반(포켓 유형)을 갖는 PCB의 제2 구현 예를 도시한다.

도 12 및 도 13의 구현 예 모두에서, 도 9의 최상부 마이크로파 유전체 층(71)은 제거되고(마이크로파 유전체를 통한 라우팅을 요구하지 않고) 미세 피치 IC(81)를 FR-4 유전체층 스택(80) 상에 직접 장착하는 것이 가능하다; 그러나 아래에 명시된 바와 같이 이는 필수 요건은 아니다. 도 12에서, IC(81)는 FR-4 유전체층 스택(80) 상에 장착된다. 포켓(83)은 몇몇(이 예시에서는 3개) FR-4 유전체 층을 제거하고, FR-4 유전체 층(L4)(잔재한 마이크로파 유전체(72)에 인접하게)을 남겨 노출시킴으로써 PCB에 생성된다. RF 신호가 불필요한 FR-4 층을 통과하지 않고 마이크로파 유전체(72)를 통과하도록 마이크로파 IC(85)가 층(L4) 상에 포함된 금속에 장착될 수 있다. 층(L1) 상에 장착된 미세 피치 IC(81)로 및 그로부터 전달되는 신호는 일반적으로 마이크로파 유전체를 통과할 필요가 없고, 따라서, 상부 마이크로파 유전체 층의 제거는 이들 신호에 영향을 미치지 않을 것이다.

유사하게, 도 13에서, IC(81)는 FR-4 유전체층 스택(80) 상에 장착된다. 몇몇(이 예시에서는 3개) FR-4 유전체층을 제거하고, L4 유전체 층(잔재한 마이크로파 유전체(72)에 인접한)을 남겨 노출시킴으로써 PCB에서 포켓(또는 선반)이 생성된다. RF 신호가 마이크로파 유전체(72)를 통과하도록 마이크로파 IC(85)가 L4 층 상에 장착될 수 있다.

비아(A)(도 9)를 통한 마이크로파 신호 경로와 비아(J 및 J')(도 12 및 13)를 통한 마이크로파 신호 경로를 비교하면, 전기 길이가 줄어든 것을 알 수 있다. 또한, 추가적인 FR-4 층을 통과함으로써 도입된 불연속성이 감소될 수 있다. 또한, 미세 피치 IC에서 마이크로파 IC로 라우팅된 제어 신호를 비교하라. 도 9의 구현 예에서, 이러한 신호는 비아(H 또는 G)를 이용하여 층(L1)으로부터 횡단하고, 여기서 이들은 또 다른 비아(H 또는 G)를 이용하여 층(L1)으로 다시 라우팅된다. 앞에서 설명한 바와 같이, 이러한 비아들은 미세 피치 IC의 영역 내에서 실현할 수 없다. 도 12 및 도 13에 도시된 예시적 구현 예에서, 이 예에서, 도 9의 구성에서 사용된 비아 경로의 길이의 1/2 미만인 비아(M)를 사용하여 층(L1)에서 층(L4)으로 신호가 이동하고, 쉽게 실현 가능하며, 미세 피치 컴포넌트와 호환가능하다.

상술한 바와 같이, 최상부 마이크로파 유전체층은 도 12 및 도 13의 구현 예에서 제거되었다. 이는 요구 사항은 아니지만, 구성이 층(L4) RF 신호 라우팅을 간섭하지 않으면서 고밀도 신호 및 제어 트레이스 및 테스트 포인트와 함께 사용하기 위해 외부 층을 해제하였음을 보여준다.

도 12 및 도 13의 이들 구조를 생성하기 위해, PCB 층의 포켓은 PCB의 제조 동안 보드를 관통 또는 제어 깊이로 라우팅함으로써 생성될 수 있다. 이것은 기계 밀링, 레이저, 이들의 조합 또는 임의의 다른 적절한 기술로 수행될 수 있다.

다른 구현 예는 다소의 층, 다소의 포켓, 대칭 및 비대칭 레이업, 및/또는 PCB의 양 측면 상의 포켓을 포함할 수 있지만, 이에 한정되는 것은 아니다. 마이크로파 영역은 전체 영역과 비교하여 작거나 클 수 있다. 컴포넌트는 보드의 최상부 또는 바닥 또는 양쪽 또는 다수의 테라스에 장착될 수 있다. 비마이크로파 유전체는 Kapton®과 같은 가요성 재료일 수 있다. 포켓은 도금 또는 도금되지 않을 수 있다. 포켓이 덮여 있거나 열려있을 수 있다. 포켓 PCB는 적절한 비아 직경과 함께 사용될 수 있다.

본 명세서가 "테스트" 및 "테스트 시스템"에 연관된 예시적인 구현을 기술하였지만, 본원에 기술된 장치 및 방법은 임의의 적절한 시스템에 사용될 수 있고, 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같이 수행되는 테스트는 하드웨어 또는 하드웨어와 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들면, 본원에 기술된 것과 유사한 테스트 시스템은 다양한 포인트에 위치된 다양한 컨트롤러 및/또는 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치들 사이의 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러, 및 처리 장치는 테스트 및 교정의 제어 및 조정을 가져오는 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는 적어도 부분적으로 예를 들면 프로그래밍 가능한 프로세서, 컴퓨터, 다수의 컴퓨터, 및/또는 프로그래밍 가능한 로직 컴포넌트와 같은 하나 이상의 데이터 처리 장비에 의해 실행하거나, 또는 그 동작을 제어하기 위해, 하나 이상의 비일시적 기계판독가능 매체와 같은 하나 이상의 정보 전달자(carrier)로 실체적으로 구현된 예를 들면 하나 이상의 컴퓨터 프로그램과 같은 하나 이상의 컴퓨터 프로그램 제품을 이용하여 제어될 수 있다.

본원에 이용된 "전기 연결"은 직접적인 물리적 연결 또는 개재하는 컴포넌트를 포함하지만, 그럼에도 불구하고 연결된 컴포넌트 사이에서 전기 신호들(무선 신호들을 포함하는)이 흐르도록 하는 연결을 의미할 수 있다. 본원에 기술된 전기 회로를 포함하는 임의의 "연결"은 다르게 언급되지 않는다면 전기 연결이고, "전기"라는 단어가 "연결"을 변조하기 위해 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

본원에 기술된 상이한 구현의 엘리먼트는 구체적으로 상술되지 않은 다른 실시 예들을 형성하기 위해 조합될 수 있다. 엘리먼트들은 그것들의 동작에 악영향을 주지 않으면서 본원에 기술된 구조로부터 제거될 수 있다. 추가로, 다양한 개별 엘리먼트들이 본원에 기술된 기능들을 수행하기 위해 하나 이상의 개별 엘리먼트들로 조합될 수 있다.

본원에 이용된 "전기 연결"은 직접적인 물리적 연결 또는 개재하는 컴포넌트를 포함하지만, 그럼에도 불구하고 연결된 컴포넌트 사이에서 전기 신호들이 흐르도록 하는 연결을 의미할 수 있다. 본원에 기술된 전기 회로를 포함하는 임의의 "연결"은 다르게 언급되지 않는다면 전기 연결이고, "전기"라는 단어가 "연결"을 변조하기 위해 이용되는지에 관계없이 반드시 직접적인 물리적 연결일 필요는 없다.

Claims

회로 보드 구조로서:
기판; 및
전기적으로 도전성이고 상기 기판을 통과하여 상기 회로 보드 구조를 통한 전기 연결을 가능하게 하는 비아;
를 포함하고,
상기 기판은 제2 유형의 신호를 전달하는 상기 회로 보드 구조의 제2 영역에서 보다 제1 유형의 신호를 전달하는 상기 회로 보드 구조의 제1 영역에서 더 얇은 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 비아의 길이는 상기 기판의 제1 영역에서 더 짧고;
상기 제1 유형의 신호는 제1 속도 신호를 포함하고, 상기 제2 유형의 신호는 제2 속도 신호 및 파워를 포함하고, 상기 제1 속도 신호는 상기 제2 속도 신호보다 짧은 상승 시간을 가지는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 기판은 상기 제1 영역에서 상기 기판의 더 얇은 부분에 있는 하나 이상의 포켓을 포함하는 것을 특징으로 하는 회로 보드 구조.
제2 항에 있어서, 상기 기판은 다중 층을 포함하고, 상기 하나 이상의 포켓은 상기 다중 층 중 적어도 일부의 제거에 의해 형성되는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서,
상기 기판을 보강하기 위해 상기 제1 영역에서 상기 기판의 더 얇은 부분에 인접하여 배치된 백킹 플레이트를 더 포함하는 것을 특징으로 하는 회로 보드 구조.
제2 항에 있어서, 상기 기판에 인접하고 신호 경로를 구축하기 위해 상기 비아에 연결되는 전기 경로를 구비하는 인터포저를 더 포함하고, 상기 인터포저는 외부 장치에 결합하기 위한 컨택트를 구비하고, 상기 인터포저는 상기 회로 보드 구조로부터 소스/수신기로 상기 제1 속도 신호를 전달하고 상기 소스/수신기로부터 상기 제1 속도 신호를 전달받는 어셈블리로 마이크로 컴플라이언트 전기 경로를 제공하는 구조를 구비하는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 회로 보드 구조에 대한 하나 이상의 커넥터에 정렬하기 위해 상기 기판을 관통하는 하나 이상의 정렬 핀을 더 포함하는 것을 특징으로 하는 회로 보드 구조.
제2 항에 있어서, 상기 제1 속도 신호는 초당 16기가비트를 충족하거나 초과하는 속도를 가지고, 상기 제2 속도 신호는 초당 16기가비트 미만의 속도를 가지고; 또는
상기 제1 속도 신호는 16기가헤르츠를 충족하거나 초과하는 속도를 가지고, 상기 제2 속도 신호는 16기가헤르츠 미만인 속도를 가지는 것을 특징으로 하는 회로 보드 구조.
제2 항에 있어서, 상기 제1 속도 신호는 초당 32기가비트를 충족하거나 초과하는 속도를 가지고, 상기 제2 속도 신호는 초당 32기가비트 미만의 속도를 가지고; 또는
상기 제1 속도 신호는 32기가헤르츠를 충족하거나 초과하는 속도를 가지고, 상기 제2 속도 신호는 32기가헤르츠 미만의 속도를 가지는 것을 특징으로 하는 회로 보드 구조.
제2 항에 있어서, 상기 제1 속도 신호는 초당 64기가비트를 충족하거나 초과하는 속도를 가지고, 상기 제2 속도 신호는 초당 64기가비트 미만의 속도를 가지고; 또는
상기 제1 속도 신호는 64기가헤르츠를 충족하거나 초과하는 속도를 가지고, 상기 제2 속도 신호는 64기가헤르츠 미만의 속도를 가지는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 제1 영역에서의 상기 기판의 더 얇은 부분은 상기 제2 영역에서의 상기 기판의 더 두꺼운 부분의 20% 이하인 두께를 가지는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 제1 영역에서의 상기 기판의 더 얇은 부분은 상기 제2 영역에서의 상기 기판의 더 두꺼운 부분의 30% 이하인 두께를 가지는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 제1 영역에서의 상기 기판의 더 얇은 부분은 상기 제2 영역에서의 상기 기판의 더 두꺼운 부분의 40% 이하의 두께를 가지는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 또 다른 회로 보드 내의 상보적인 포켓과 결합하는 타워(tower)를 더 포함하는 것을 특징으로 하는 회로 보드 구조.
피시험장치와 테스트 장비 간의 연결을 위한 디바이스 인터페이스 보드로서, 상기 장치는 제1 항의 상기 회로 보드 구조를 구비하는 것을 특징으로 하는 디바이스 인터페이스 보드.
제1 항에 있어서, 상기 제1 유형의 신호는 라디오 주파수(RF) 신호를 포함하고, 상기 제2 유형의 신호는 비 RF 신호를 포함하는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 기판의 제1 영역은 마이크로파 컴포넌트가 실장 가능한 금속을 갖는 제1 유전체를 구비하는 영역을 포함하고, 상기 제1 유전체는 마이크로파 유전체 층에 인접하는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 기판의 제2 영역은 마이크로파 유전체를 포함하지 않는 유전체 층의 스택을 구비하는 영역을 포함하는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 비아는 상기 기판의 상기 제1 영역의 두께에 기초하는 직경을 가지는 것을 특징으로 하는 회로 보드 구조.
제1 항에 있어서, 상기 기판의 상기 제1 영역 내의 상기 비아는 상기 기판의 상기 제2 영역 내의 비아의 직경보다 작은 직경을 가지는 것을 특징으로 하는 회로 보드 구조.
디바이스 인터페이스 보드(DIB)로서:
제1 두께의 제1 영역과 제2 두께의 제2 영역을 가지며, 상기 제2 두께가 상기 제1 두께보다 큰 기판; 및
전기 도전성이고, 상기 제1 영역을 통과하여 비아와 피시험장치 사이에 전기 연결을 가능하게 하는 상기 비아로서, 상기 제1 영역을 통과하는 상기 비아가 적어도 최소 속도를 갖는 신호의 전송을 위해 예약되는 상기 비아;
를 포함하는 것을 특징으로 하는 DIB.
제21 항에 있어서, 상기 DIB는 상기 최소 속도를 충족하지 않는 신호의 전송을 위해 예약된 상기 제2 영역을 통과하는 비아를 포함하는 것을 특징으로 하는 DIB.
제21 항에 있어서, 상기 기판을 보강하기 위해 상기 제1 영역들에 인접하게 배치된 백킹 플레이트(backing plate)를 더 포함하는 것을 특징으로 하는 DIB.
제21 항에 있어서, 상기 DIB에 연결할 수 있는 하나 이상의 커넥터에 정렬하기 위한 상기 기판을 통과하는 하나 이상의 정렬 핀을 더 포함하는 것을 특징으로 하는 DIB.
제21 항에 있어서, 상기 최소 속도는 초당 16기가비트, 초당 32기가비트, 또는 초당 64기가비트이거나; 또는
상기 최소 속도는 16기가헤르츠, 32기가헤르츠 또는 64기가헤르츠;
인 것을 특징으로 하는 DIB.
제21 항에 있어서, 상기 기판의 상기 제1 영역은 상기 기판의 상기 제2 영역의 20% 이하의 두께를 가지는 것을 특징으로 하는 DIB.