KR20180078665A - Thin film transistor and method for manufacturing the same, and display device including the same - Google Patents

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Abstract

The present invention relates to a thin film transistor implementing a P-type semiconductor characteristic by using an active layer containing Sn-based oxide, a method of manufacturing the same, and a display apparatus having the same. The thin film transistor according to an embodiment of the present invention comprises: an active layer including the oxide based on Sn (II) O; a metal oxide layer in contact with one surface of the active layer; a gate electrode overlapping the active layer; a gate insulation film provided between the gate electrode and the active layer; a source electrode in contact with a first side of the active layer; and a drain electrode in contact with a second side of the active layer.

Description

박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치{THIN FILM TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME, AND DISPLAY DEVICE INCLUDING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a thin film transistor, a method of manufacturing the thin film transistor, and a display device including the same. BACKGROUND OF THE INVENTION [0002]

본 발명은 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치에 관한 것이다.The present invention relates to a thin film transistor, a method of manufacturing the same, and a display device including the thin film transistor.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display)와 같은 여러가지 평판표시장치가 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, there have been various demands for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various flat panel display devices such as an organic light emitting display (OLED) have been utilized.

액정표시장치와 유기발광 표시장치와 같은 평판표시장치는 표시패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시패널은 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성되어 게이트라인들에 게이트신호들이 공급될때 데이터라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다.A flat panel display device such as a liquid crystal display device and an organic light emitting display device includes a display panel, a gate driving circuit, a data driving circuit, and a timing controller. The display panel includes a plurality of pixels formed at intersections of the data lines, the gate lines, the data lines and the gate lines, and supplied with the data voltages of the data lines when the gate signals are supplied to the gate lines. The pixels emit light at a predetermined brightness according to the data voltages.

또한, 평판표시장치는 스위칭 소자로서 박막 트랜지스터를 이용하여 화소들과 게이트 구동회로를 구동한다. 박막 트랜지스터는 전계에 의하여 전류의 흐름을 조절하는 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET, 이하 "산화물 반도체 트랜지스터"로 칭함)일 수 있다.In addition, a flat panel display device uses a thin film transistor as a switching device to drive pixels and a gate driving circuit. The thin film transistor may be a metal oxide semiconductor field effect transistor (hereinafter referred to as "oxide semiconductor transistor") that controls the flow of electric current by an electric field.

평판표시장치의 게이트 구동회로 또는 데이터 구동회로는 입력되는 신호를 적절하게 출력시키기 위해 인버터(inverter)인 CMOS(Complementary Metal Oxide Semiconductor)를 사용할 수 있다. CMOS는 N형 산화물 반도체 트랜지스터와 P형 산화물 반도체 트랜지스터를 모두 필요로 한다.A gate driving circuit or a data driving circuit of a flat panel display can use a CMOS (Complementary Metal Oxide Semiconductor) which is an inverter to appropriately output an input signal. CMOS requires both an N-type oxide semiconductor transistor and a P-type oxide semiconductor transistor.

하지만, IGZO(Indium gallium zinc oxide) 기반의 산화물 반도체 트랜지스터의 경우, 도 1과 같이 N형 반도체 특성이 나타나지만 P형 반도체 특성이 나타나지 않는다. 따라서, IGZO 기반의 산화물 반도체 트랜지스터를 이용하여 P형 반도체 특성에 있는 박막 트랜지스터를 형성하는 것은 어렵다.However, in the case of an oxide semiconductor transistor based on IGZO (Indium Gallium Zinc Oxide), N-type semiconductor characteristics are shown as in FIG. 1, but P-type semiconductor characteristics are not shown. Therefore, it is difficult to form a thin film transistor having P-type semiconductor characteristics by using an IGZO-based oxide semiconductor transistor.

또한, Sn 기반의 산화물은 Sn(Ⅳ)O2와 Sn(Ⅱ)O로 존재할 수 있다. Sn(Ⅳ)O2는 N형 특성을 가지며, Sn(Ⅱ)O는 P형 반도체 특성을 가진다. 하지만, 도 2와 같이 Sn(Ⅳ)O2의 깁스 자유 에너지(gibbs free energy)가 Sn(Ⅱ)O의 깁스 자유 에너지보다 낮기 때문에, Sn(Ⅱ)O는 깁스 자유 에너지(gibbs free energy)가 더 낮은 Sn(Ⅳ)O2로 쉽게 변화된다. 따라서, Sn 기반의 산화물 반도체 트랜지스터를 이용하여 P형 반도체 특성이 있는 박막 트랜지스터를 형성하는 것 역시 쉽지 않다.Sn-based oxides can also be present as Sn (IV) O 2 and Sn (II) O. Sn (IV) O 2 has N-type characteristics, and Sn (II) O has P-type semiconductor characteristics. However, Sn (Ⅱ) O has a Gibbs free energy of Sn (Ⅱ) O, because the Gibbs free energy of Sn (Ⅳ) O 2 is lower than the Gibbs free energy of Sn It is easily changed to lower Sn (IV) O 2 . Therefore, it is also difficult to form a thin film transistor having P-type semiconductor characteristics by using an Sn-based oxide semiconductor transistor.

본 발명은 Sn 기반의 산화물을 포함하는 액티브층을 이용하여 P형 반도체 특성을 구현한 박막 트랜지스터, 그의 제조방법, 및 그를 포함한 표시장치를 제공한다.The present invention provides a thin film transistor implementing a P-type semiconductor characteristic using an active layer containing an Sn-based oxide, a method of manufacturing the same, and a display device including the same.

본 발명의 일 실시예에 따른 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 포함하는 액티브층, 액티브층의 일면에 접촉하는 금속 산화물층, 액티브층과 중첩되는 게이트 전극, 게이트 전극과 액티브층 사이에 마련된 게이트 절연막, 액티브층의 제1 측에 접촉된 소스 전극, 및 액티브층의 제2 측에 접촉된 드레인 전극을 포함한다.A thin film transistor according to an embodiment of the present invention includes an active layer including an Sn (II) O-based oxide, a metal oxide layer contacting one surface of the active layer, a gate electrode overlapping the active layer, A source electrode in contact with the first side of the active layer, and a drain electrode in contact with the second side of the active layer.

본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법은 게이트 전극을 형성하고, 게이트 전극을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 액티브층을 형성하는 단계, 액티브층 상에 반응성 금속층을 형성하는 단계, 액티브층과 반응성 금속층을 열처리하여 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고 반응성 금속층을 금속 산화물층으로 형성하는 단계, 및 액티브층의 제1 측에 접촉하는 소스 전극과 상기 액티브층의 제2 측에 접촉하는 드레인 전극을 형성하는 단계를 포함한다.A method of manufacturing a thin film transistor according to an embodiment of the present invention includes the steps of forming a gate electrode, forming a gate insulating film covering the gate electrode, forming an active layer on the gate insulating film, forming a reactive metal layer on the active layer Forming an active layer on the Sn (II) O-based oxide semiconductor layer and forming a reactive metal layer on the metal oxide layer by heat treating the active layer and the reactive metal layer, And a drain electrode contacting the second side of the active layer.

본 발명의 일 실시예에 따른 표시장치는 N형 반도체 특성이 있는 제1 트랜지스터, 및 P형 반도체 특성이 있는 제2 박막 트랜지스터를 구비한다. 제1 박막 트랜지스터는 Sn(Ⅳ)O2 기반의 산화물을 포함하는 제1 액티브층을 포함한다. 제2 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 포함하는 제2 액티브층을 포함한다.A display device according to an embodiment of the present invention includes a first transistor having an N-type semiconductor characteristic and a second thin film transistor having a P-type semiconductor characteristic. The first thin film transistor comprises a first active layer comprising an Sn (IV) O 2 based oxide. The second thin film transistor comprises a second active layer comprising an Sn (II) O based oxide.

본 발명의 실시예는 반응성 금속층을 제1 액티브층 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층에서 산화 반응이 일어나고, 제1 액티브층에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다.In an embodiment of the present invention, the reactive metal layer is formed on the first active layer and then heat-treated at a temperature between 200 ° C. and 500 ° C. to cause an oxidation reaction in the reactive metal layer and a reduction reaction to occur in the first active layer . Thus, the embodiment of the present invention can form the first active layer as a Sn (II) O-based oxide semiconductor layer. Therefore, embodiments of the present invention can form an Sn (II) O-based oxide semiconductor transistor having P-type semiconductor characteristics.

또한, 본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층을 포함하는 제1 박막 트랜지스터와, Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층을 포함하는 제2 박막 트랜지스터를 구비한다. 그 결과, 본 발명의 실시예는 제1 박막 트랜지스터를 P형 반도체 특성이 있는 박막 트랜지스터로 구현하고, 제2 박막 트랜지스터를 N형 반도체 특성이 있는 박막 트랜지스터로 구현할 수 있다.In addition, the agent to an embodiment of the present invention comprises a second active layer having a first thin film transistor and, Sn (Ⅳ) O 2 based oxide including a first active layer having a Sn (Ⅱ) O-based oxide 2 thin film transistor. As a result, the first embodiment of the present invention can be implemented as a thin film transistor having a P-type semiconductor characteristic and the second thin film transistor can be realized as a thin film transistor having an N-type semiconductor characteristic.

도 1은 IGZO 기반의 산화물 반도체 트랜지스터의 반도체 특성을 보여주는 그래프이다.
도 2는 Sn(Ⅳ)O2와 Sn(Ⅱ)O의 깁스 자유 에너지를 보여주는 표이다.
도 3은 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다.
도 4는 도 3의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.
도 5는 CMOS 회로를 보여주는 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 7은 주기율표를 보여주는 표이다.
도 8은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다.
도 9a 내지 도 9e는 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10d는 반응성 금속층을 형성하지 않은 경우와 반응성 금속층을 티타늄으로 형성하고 200℃ 또는 300℃로 열처리한 경우, 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표이다.
도 11a 내지 도 11d는 반응성 금속층을 형성하지 않은 경우와 반응성 금속층을 탄탈륨으로 형성하고 200℃ 또는 300℃로 열처리한 경우, 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표이다.
도 12는 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 13은 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 14는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 15는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다.
도 16a 내지 도 16d는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 18은 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 19는 본 발명의 제7 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.
도 20은 본 발명의 제8 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.1 is a graph showing the semiconductor characteristics of an IGZO-based oxide semiconductor transistor.
2 is a table showing the Gibbs free energy of Sn (IV) O 2 and Sn (II) O. FIG.
3 is a perspective view showing a display device according to an embodiment of the present invention.
FIG. 4 is a plan view showing the first substrate, the gate driver, the source drive IC, the flexible film, the circuit board, and the timing controller of FIG.
5 is a circuit diagram showing a CMOS circuit.
6 is a cross-sectional view illustrating first and second thin film transistors according to a first embodiment of the present invention.
7 is a table showing the periodic table.
8 is a flowchart illustrating a method of manufacturing first and second thin film transistors according to a first embodiment of the present invention.
9A to 9E are cross-sectional views illustrating a method of manufacturing first and second thin film transistors according to a first embodiment of the present invention.
FIGS. 10A to 10D are graphs and tables showing the results of XPS analysis of the active layer when the reactive metal layer is not formed and when the reactive metal layer is formed of titanium and heat-treated at 200.degree. C. or 300.degree.
11A to 11D are graphs and tables showing the results of XPS analysis of the active layer when the reactive metal layer is not formed and when the reactive metal layer is formed of tantalum and heat-treated at 200 ° C or 300 ° C.
12 is a cross-sectional view illustrating first and second thin film transistors according to a second embodiment of the present invention.
13 is a cross-sectional view illustrating first and second thin film transistors according to a third embodiment of the present invention.
14 is a cross-sectional view illustrating first and second thin film transistors according to a fourth embodiment of the present invention.
15 is a flowchart illustrating a method of manufacturing first and second thin film transistors according to a fourth embodiment of the present invention.
16A to 16D are cross-sectional views illustrating a method of manufacturing first and second thin film transistors according to a fourth embodiment of the present invention.
17 is a cross-sectional view illustrating first and second thin film transistors according to a fifth embodiment of the present invention.
18 is a cross-sectional view illustrating first and second thin film transistors according to a sixth embodiment of the present invention.
19 is a cross-sectional view illustrating first and second thin film transistors according to a seventh embodiment of the present invention.
20 is a cross-sectional view illustrating first and second thin film transistors according to an eighth embodiment of the present invention.

명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.Like reference numerals throughout the specification denote substantially identical components. In the following description, detailed descriptions of configurations and functions known in the technical field of the present invention and those not related to the core configuration of the present invention can be omitted. The meaning of the terms described herein should be understood as follows.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. To fully disclose the scope of the invention to a person skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. Where the terms "comprises," "having," "consisting of," and the like are used in this specification, other portions may be added as long as "only" is not used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다. The terms "X-axis direction "," Y-axis direction ", and "Z-axis direction" should not be construed solely by the geometric relationship in which the relationship between them is vertical, It may mean having directionality.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. It should be understood that the term "at least one" includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item and the third item" means not only the first item, the second item or the third item, but also the second item and the second item among the first item, May refer to any combination of items that may be presented from more than one.

본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시 예에 따른 표시장치를 보여주는 사시도이다. 도 4는 도 3의 제1 기판, 게이트 구동부, 소스 드라이브 IC, 연성필름, 회로보드, 및 타이밍 제어부를 보여주는 평면도이다.3 is a perspective view showing a display device according to an embodiment of the present invention. FIG. 4 is a plan view showing the first substrate, the gate driver, the source drive IC, the flexible film, the circuit board, and the timing controller of FIG.

도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 유기발광 표시장치(1000)는 표시패널(1100), 게이트 구동부(1200), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(1300), 연성필름(1400), 회로보드(1500), 및 타이밍 제어부(1600)를 포함한다. 본 발명의 일 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.3 and 4, an OLED display 1000 according to an exemplary embodiment of the present invention includes a display panel 1100, a gate driver 1200, an integrated circuit (IC) A flexible film 1400, a circuit board 1500, and a timing control unit 1600. The flexible film 1400 includes a flexible printed circuit board (not shown). A display device according to an exemplary embodiment of the present invention may include a liquid crystal display device, an organic light emitting display device, a field emission display device, an electrophoresis display device, But may be implemented in any one of them.

표시패널(1100)은 제1 기판(1110)과 제2 기판(1120)을 포함한다. 제2 기판(1120)은 봉지 기판일 수 있다. 제1 기판(1110)과 제2 기판(1120)은 플라스틱 필름(plastic film) 또는 유리(glass)일 수 있다.The display panel 1100 includes a first substrate 1110 and a second substrate 1120. The second substrate 1120 may be an encapsulating substrate. The first substrate 1110 and the second substrate 1120 may be plastic films or glass.

제2 기판(1120)과 마주보는 제1 기판(1110)의 일면 상에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성된다. 화소(P)들은 게이트 라인들과 데이터 라인들의 교차 구조에 의해 정의되는 영역에 마련된다.Gate lines, data lines, and pixels P are formed on one surface of the first substrate 1110 facing the second substrate 1120. The pixels P are provided in an area defined by the intersection structure of the gate lines and the data lines.

표시패널(1100)은 도 4와 같이 화소들이 형성되어 화상을 표시하는 표시영역(DA)과 화상을 표시하지 않는 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)에는 게이트 라인들, 데이터 라인들, 및 화소(P)들이 형성될 수 있다. 비표시영역(NDA)에는 게이트 구동부(1200), 패드들, 데이터 라인들과 패드들을 연결하는 링크 라인들이 형성될 수 있다.The display panel 1100 may be divided into a display area DA in which pixels are formed and an image is displayed and a non-display area NDA in which an image is not displayed, as shown in FIG. Gate lines, data lines, and pixels P may be formed in the display region DA. In the non-display area NDA, a gate driver 1200, pads, and link lines connecting the data lines and the pads may be formed.

게이트 구동부(1200)는 타이밍 제어부(1600)로부터 입력되는 게이트 제어신호에 따라 게이트 라인들에 게이트 신호들을 공급한다. 게이트 구동부(1200)는 표시패널(1100)의 표시영역(DA)의 일측 또는 양측 바깥쪽의 비표시영역(DA)에 GIP(gate driver in panel) 방식으로 형성될 수 있다.The gate driver 1200 supplies gate signals to the gate lines according to a gate control signal input from the timing controller 1600. The gate driver 1200 may be formed in a non-display area DA on one side or both sides of the display area DA of the display panel 1100 in a gate driver in panel (GIP) manner.

소스 드라이브 IC(1300)는 타이밍 제어부(1600)로부터 디지털 비디오 데이터와 소스 제어신호를 입력받는다. 소스 드라이브 IC(1300)는 소스 제어신호에 따라 디지털 비디오 데이터를 아날로그 데이터전압들로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(1300)가 구동 칩으로 제작되는 경우, COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성필름(1400)에 실장될 수 있다.The source driver IC 1300 receives the digital video data and the source control signal from the timing controller 1600. The source driver IC 1300 converts the digital video data into analog data voltages according to the source control signal and supplies the analog data voltages to the data lines. When the source drive IC 1300 is manufactured as a driving chip, it can be mounted on the flexible film 1400 in a COF (chip on film) or COP (chip on plastic) manner.

표시패널(1100)의 비표시영역(NDA)에는 데이터 패드들과 같은 패드들이 형성될 수 있다. 연성필름(1400)에는 패드들과 소스 드라이브 IC(1300)를 연결하는 배선들, 패드들과 회로보드(1500)의 배선들을 연결하는 배선들이 형성될 수 있다. 연성필름(1400)은 이방성 도전 필름(antisotropic conducting film)을 이용하여 패드들 상에 부착되며, 이로 인해 패드들과 연성필름(1400)의 배선들이 연결될 수 있다.In the non-display area NDA of the display panel 1100, pads such as data pads may be formed. The flexible film 1400 may be formed with wirings that connect the pads to the source drive IC 1300, and wirings that connect the pads to the wirings of the circuit board 1500. The flexible film 1400 is attached on the pads using an anisotropic conducting film, whereby the pads and the wirings of the flexible film 1400 can be connected.

회로보드(1500)는 연성필름(1400)들에 부착될 수 있다. 회로보드(1500)는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있다. 예를 들어, 회로보드(1500)에는 타이밍 제어부(1600)가 실장될 수 있다. 회로보드(1500)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.The circuit board 1500 may be attached to the flexible films 1400. The circuit board 1500 may be implemented with a plurality of circuits implemented with driving chips. For example, the timing control section 1600 may be mounted on the circuit board 1500. The circuit board 1500 may be a printed circuit board or a flexible printed circuit board.

타이밍 제어부(1600)는 회로보드(1500)의 케이블을 통해 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 신호를 입력받는다. 타이밍 제어부(1600)는 타이밍 신호에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어신호와 소스 드라이브 IC(1300)들을 제어하기 위한 소스 제어신호를 발생한다. 타이밍 제어부(1600)는 게이트 제어신호를 게이트 구동부(1200)에 공급하고, 소스 제어신호를 소스 드라이브 IC(1300)들에 공급한다.The timing controller 1600 receives digital video data and a timing signal from an external system board through a cable of the circuit board 1500. The timing controller 1600 generates a gate control signal for controlling the operation timing of the gate driver 1200 and a source control signal for controlling the source driver ICs 1300 based on the timing signal. The timing controller 1600 supplies a gate control signal to the gate driver 1200 and a source control signal to the source driver ICs 1300. [

한편, 표시장치의 화소(P) 또는 게이트 구동부(1200)는 구동을 위해 P형 반도체 특성이 있는 박막 트랜지스터와 N형 반도체 특성이 있는 박막 트랜지스터를 모두 이용할 수 있다.On the other hand, the pixel P of the display device or the gate driver 1200 may use a thin film transistor having the P-type semiconductor characteristic and a thin film transistor having the N-type semiconductor characteristic for driving.

예를 들어, 유기발광 표시장치의 화소(P)는 스위칭 트랜지스터와 구동 트랜지스터를 포함할 수 있으며, 스위칭 트랜지스터를 N형 반도체 특성이 있는 박막 트랜지스터로 형성하고 구동 트랜지스터를 P형 반도체 특성이 있는 박막 트랜지스터로 형성할 수 있다. 또는, 스위칭 트랜지스터를 P형 반도체 특성이 있는 박막 트랜지스터로 형성하고 구동 트랜지스터를 N형 반도체 특성이 있는 박막 트랜지스터로 형성할 수 있다.For example, the pixel P of the OLED display device may include a switching transistor and a driving transistor. The switching transistor may be formed of a thin film transistor having an N-type semiconductor characteristic, the driving transistor may be a thin film transistor having a P- . Alternatively, the switching transistor may be formed of a thin film transistor having a P-type semiconductor characteristic and the driving transistor may be formed of a thin film transistor having an N-type semiconductor characteristic.

또한, 게이트 구동부는 게이트 신호들을 출력하기 위해 CMOS(Complementary Metal Oxide Semiconductor) 회로를 포함할 수 있다. 또는, 표시장치는 다른 신호를 출력하기 위해 CMOS 회로를 포함할 수 있다. CMOS 회로는 도 5와 같이 P형 반도체 특성이 있는 제1 트랜지스터(T1)와 N형 반도체 특성이 있는 제2 트랜지스터(T2)를 포함한다.In addition, the gate driver may include a CMOS (Complementary Metal Oxide Semiconductor) circuit for outputting the gate signals. Alternatively, the display device may include a CMOS circuit for outputting another signal. The CMOS circuit includes a first transistor T1 having a P-type semiconductor characteristic and a second transistor T2 having an N-type semiconductor characteristic as shown in FIG.

제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 입력 단자(IT)에 접속된다. 제1 트랜지스터(T1)의 소스 전극은 구동 전압이 공급되는 구동 전압 라인(VDD)에 접속되고, 드레인 전극은 출력 단자(OT)에 접속된다. 제2 트랜지스터(T2)의 소스 전극은 그라운드(GND)에 접속되고, 드레인 전극은 출력 단자(OT)에 접속된다.The gate electrode of the first transistor T1 and the gate electrode of the second transistor T2 are connected to the input terminal IT. The source electrode of the first transistor T1 is connected to the driving voltage line VDD to which the driving voltage is supplied, and the drain electrode is connected to the output terminal OT. The source electrode of the second transistor T2 is connected to the ground GND, and the drain electrode is connected to the output terminal OT.

입력 단자(IT)에 제1 로직 레벨 전압이 인가되는 경우, 제1 트랜지스터(T1)는 턴-온되고, 제2 트랜지스터(T2)는 턴-오프될 수 있다. 이로 인해, 구동 전압 라인(VDD)의 구동 전압이 제1 트랜지스터(T1)를 통해 출력 단자(OT)로 출력될 수 있다.When the first logic level voltage is applied to the input terminal IT, the first transistor T1 may be turned on and the second transistor T2 may be turned off. Thus, the driving voltage of the driving voltage line VDD can be output to the output terminal OT through the first transistor T1.

입력 단자(IT)에 제1 로직 레벨 전압보다 높은 레벨을 갖는 제2 로직 레벨 전압이 인가되는 경우, 제2 트랜지스터(T2)는 턴-온되고, 제1 트랜지스터(T1)는 턴-오프될 수 있다. 이로 인해, 출력 단자(OT)는 제2 트랜지스터(T2)를 통해 그라운드(GND)에 접속될 수 있으므로, 출력 단자(OT)는 그라운드 전압으로 방전될 수 있다.When the second logic level voltage having a level higher than the first logic level voltage is applied to the input terminal IT, the second transistor T2 may be turned on and the first transistor T1 may be turned off have. Because of this, the output terminal OT can be connected to the ground (GND) through the second transistor T2, so that the output terminal OT can be discharged to the ground voltage.

즉, 제1 트랜지스터(T1)는 P형 반도체 특성이 있고, 제2 트랜지스터(T2)는 N형 반도체 특성이 있으며, 제1 트랜지스터(T1)의 게이트 전극과 제2 트랜지스터(T2)의 게이트 전극은 동일한 게이트 전극에 접속되므로, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 서로 상보적으로 턴-온 및 턴-오프될 수 있다.That is, the first transistor T1 has a P-type semiconductor characteristic, the second transistor T2 has an N-type semiconductor characteristic, and the gate electrode of the first transistor T1 and the gate electrode of the second transistor T2 The first transistor T1 and the second transistor T2 can be turned on and off complementarily with each other because they are connected to the same gate electrode.

이상에서 살펴본 바와 같이, 표시장치는 P형 반도체 특성이 있는 박막 트랜지스터와 N형 반도체 특성이 있는 박막 트랜지스터를 모두 포함할 수 있다. 이하에서는, P형 반도체 특성이 있는 박막 트랜지스터를 제1 박막 트랜지스터로 정의하고, N형 반도체 특성이 있는 박막 트랜지스터를 제2 박막 트랜지스터로 정의하였다.As described above, the display device may include both a thin film transistor having a P-type semiconductor characteristic and a thin film transistor having an N-type semiconductor characteristic. Hereinafter, a thin film transistor having p-type semiconductor characteristics is defined as a first thin film transistor, and a thin film transistor having an n-type semiconductor characteristic is defined as a second thin film transistor.

본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 액티브층을 포함하는 제1 박막 트랜지스터와, Sn(Ⅳ)O2 기반의 산화물을 갖는 액티브층을 포함하는 제2 박막 트랜지스터를 구비하는 것을 특징으로 한다. 이하에서는, 도 6 내지 도 24를 결부하여 본 발명의 실시예들에 따른 제1 및 제2 박막 트랜지스터들을 상세히 설명한다.An embodiment of the present invention includes a first thin film transistor including an active layer having Sn (II) O-based oxide and a second thin film transistor including an active layer having Sn (IV) O 2 based oxide . Hereinafter, the first and second thin film transistors according to embodiments of the present invention will be described in detail with reference to FIGS. 6 to 24. FIG.

도 6은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.6 is a cross-sectional view illustrating first and second thin film transistors according to a first embodiment of the present invention.

도 6에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드(inverted staggered) 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.In FIG. 6, the first and second thin film transistors 10 and 20 are formed in an inverted staggered structure using a back channel etched process. The inverted staggered structure has a bottom gate structure in which the gate electrode is formed under the active layer.

도 6을 참조하면, 본 발명의 제1 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제1 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.Referring to FIG. 6, a first thin film transistor 10 according to a first embodiment of the present invention includes a first gate electrode 110, a first active layer 130, a metal oxide layer 140, (150), and a first drain electrode (160). The second thin film transistor 20 according to the first embodiment of the present invention includes a second gate electrode 210, a second active layer 230, a second source electrode 250, and a second drain electrode 260 .

제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성된 버퍼막(100) 상에 형성될 수 있다. 기판은 플라스틱(plastic) 또는 유리(glass)로 형성될 수 있다. 버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(100)은 생략될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성될 수 있다.The first and second thin film transistors 10 and 20 may be formed on the buffer film 100 formed on the substrate. The substrate may be formed of plastic or glass. The buffer film 100 is a film for protecting the first and second thin film transistors 10 and 20 from moisture penetrating through the substrate. The buffer film 100 may be formed of a plurality of alternately stacked inorganic films. For example, the buffer film 100 may be formed of multiple films in which one or more inorganic films of a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), and SiON are alternately stacked. The buffer film 100 may be omitted, in which case the first and second thin film transistors 10 and 20 may be formed on the substrate.

버퍼막(100) 상에는 제1 및 제2 게이트 전극들(110, 210)이 형성된다. 제1 및 제2 게이트 전극들(110, 210)은 제1 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.First and second gate electrodes 110 and 210 are formed on the buffer layer 100. The first and second gate electrodes 110 and 210 may be formed of one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) ), Neodymium (Nd), and copper (Cu), or an alloy thereof.

제1 및 제2 게이트 전극들(110, 210) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.A gate insulating layer 120 is formed on the first and second gate electrodes 110 and 210. The gate insulating film 120 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof.

게이트 절연막(120) 상에는 제1 및 제2 액티브층들(130, 230)이 형성된다. 제1 액티브층(130)은 제1 게이트 전극(110)과 중첩되게 배치되고, 제2 액티브층(230)은 제2 게이트 전극(210)과 중첩되게 배치될 수 있다. 이로 인해, 기판으로부터 제1 액티브층(130)에 입사되는 광은 제1 게이트 전극(110)에 의해 차단되고, 제2 액티브층(230)에 입사되는 광은 제2 게이트 전극(210)에 의해 차단될 수 있다.On the gate insulating layer 120, first and second active layers 130 and 230 are formed. The first active layer 130 may overlap the first gate electrode 110 and the second active layer 230 may overlap the second gate electrode 210. The light incident on the first active layer 130 from the substrate is blocked by the first gate electrode 110 and the light incident on the second active layer 230 is blocked by the second gate electrode 210 Can be blocked.

제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층일 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제1 액티브층(130)은 SnO, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다.The first active layer 130 may be a Sn (II) O-based oxide semiconductor layer. That is, the first active layer 130 may be a semiconductor layer containing Sn (II) O-based oxide. For example, the first active layer 130 may include SnO, Sn-MO x, Sn -M 1 -M 2 -O x, M -doped SnO. Here, M, M 1 , or M 2 may be an element of a d-block (d-Block) or an element of a p-block (p-Block) in the periodic table of FIG.

예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.For example, M, M 1 , or M 2 may be any one of tungsten (W), boron (B), niobium (Nb), aluminum (Al), gallium (Ga), lead (Pb) But is not limited thereto.

제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층일 수 있다. 즉, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제2 액티브층(230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.The second active layer 230 may be an Sn (IV) O 2 -based oxide semiconductor layer. That is, the second active layer 230 may be a semiconductor layer containing an Sn (IV) O 2 -based oxide. For example, the second active layer 230 may comprise SnO 2 , Sn-MO x , Sn-M 1 -M 2 -O x , M-doped SnO 2 . Here, M, M 1 , or M 2 may be an element of a d-block (d-Block) or an element of a p-block (p-Block) in the periodic table of FIG. For example, M, M 1 , or M 2 may be any one of tungsten (W), boron (B), niobium (Nb), aluminum (Al), gallium (Ga), lead (Pb) But is not limited thereto.

제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성되므로, P형 반도체 특성이 있다. 이에 비해, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다.Since the first active layer 130 is formed of a Sn (II) O-based oxide semiconductor layer, the first active layer 130 has a P-type semiconductor property. In contrast, since the second active layer 230 is formed of an oxide semiconductor layer based on Sn (IV) O 2 , it has N-type semiconductor characteristics.

제1 액티브층(130) 상에는 금속 산화물층(140)이 형성된다. 금속 산화물층(140)은 전기적으로 절연된 절연막으로서, 산화가 쉽게 일어나는 금속을 포함할 수 있다. 예를 들어, 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴과 티타늄의 합금의 산화물일 수 있다.A metal oxide layer 140 is formed on the first active layer 130. The metal oxide layer 140 is an electrically insulated insulating film, and may include a metal that is easily oxidized. For example, the metal oxide layer 140 may be an oxide of aluminum oxide, titanium oxide, thallium oxide, or an alloy of molybdenum and titanium.

제1 액티브층(130), 제2 액티브층(230), 및 금속 산화물층(140)의 형성 방법에 대한 자세한 설명은 도 8 및 도 9a 내지 도 9e를 결부하여 후술한다.A detailed description of the method of forming the first active layer 130, the second active layer 230, and the metal oxide layer 140 will be described later in conjunction with FIG. 8 and FIGS. 9A to 9E.

제1 액티브층(130) 상에 금속 산화물층(140)이 형성되므로, 금속 산화물층(140) 상에는 제1 소스 전극(150)과 제1 드레인 전극(160)이 형성된다. 이로 인해, 제1 소스 전극(150)은 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다.The first source electrode 150 and the first drain electrode 160 are formed on the metal oxide layer 140 because the metal oxide layer 140 is formed on the first active layer 130. This allows the first source electrode 150 to contact the first active layer 130 on the first side of the first active layer 130. The first drain electrode 160 may be in contact with the first active layer 130 at the second side of the first active layer 130.

제2 액티브층(230) 상에는 제2 소스 전극(250)과 제2 드레인 전극(260)이 형성된다. 제2 소스 전극(250)은 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다.A second source electrode 250 and a second drain electrode 260 are formed on the second active layer 230. The second source electrode 250 may be in contact with the second active layer 230 at the first side of the second active layer 230. The second drain electrode 260 may be in contact with the second active layer 230 on the second side of the second active layer 230.

제1 드레인 전극(160)과 제2 드레인 전극(260)은 도 19와 같이 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.19, the first and second thin film transistors 10 and 20 function as a CMOS circuit, as shown in FIG. 5. The first and second thin film transistors 10 and 20 may be connected to each other as shown in FIG. .

제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.An interlayer insulating layer 170 is formed on the first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260. The interlayer insulating film 170 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층(130)을 포함하는 제1 박막 트랜지스터(10)와, Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층(230)을 포함하는 제2 박막 트랜지스터(20)를 구비한다. 그 결과, 본 발명의 실시예는 제1 박막 트랜지스터(10)를 P형 반도체 특성이 있는 박막 트랜지스터로 구현하고, 제2 박막 트랜지스터(20)를 N형 반도체 특성이 있는 박막 트랜지스터로 구현할 수 있다.As described above, the embodiment of the present invention includes a first thin film transistor 10 including a first active layer 130 having a Sn (II) O-based oxide and a second thin film transistor 10 including a Sn (IV) O 2- The second thin film transistor 20 includes a second active layer 230 having a plurality of gate lines. As a result, the first thin film transistor 10 may be implemented as a thin film transistor having P-type semiconductor characteristics, and the second thin film transistor 20 may be implemented as a thin film transistor having an N-type semiconductor characteristic.

도 8은 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다. 도 9a 내지 도 9e는 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.8 is a flowchart illustrating a method of manufacturing first and second thin film transistors according to a first embodiment of the present invention. 9A to 9E are cross-sectional views illustrating a method of manufacturing first and second thin film transistors according to a first embodiment of the present invention.

도 9a 내지 도 9e에 도시된 단면도들은 전술한 도 6에 도시된 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법을 설명하기 위한 도면들이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는, 도 8 및 도 9a 내지 도 9e를 결부하여 본 발명의 제1 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 상세히 설명한다.9A to 9E are views for explaining the method of manufacturing the first and second thin film transistors 10 and 20 shown in FIG. 6, and thus the same reference numerals are used for the same components Respectively. Hereinafter, a method of manufacturing the first and second thin film transistors according to the first embodiment of the present invention will be described in detail with reference to FIGS. 8 and 9A to 9E. FIG.

첫 번째로, 도 9a와 같이 버퍼막(100) 상에 제1 및 제2 게이트 전극들(110, 210)과 게이트 절연막(120)을 형성한다.First, first and second gate electrodes 110 and 210 and a gate insulating layer 120 are formed on the buffer layer 100 as shown in FIG. 9A.

버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 버퍼막(100)은 생략될 수 있다.The buffer film 100 is a film for protecting the first and second thin film transistors 10 and 20 from moisture penetrating through the substrate. The buffer film 100 may be formed of a plurality of alternately stacked inorganic films. For example, the buffer film 100 may be formed of multiple films in which one or more inorganic films of a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), and SiON are alternately stacked. The buffer film may be formed using a PECVD (Plasma Enhanced Chemical Vapor Deposition) method. The buffer film 100 may be omitted.

그리고 나서, 버퍼막(100) 상에 제1 및 제2 게이트 전극들(110, 210)을 형성한다. 구체적으로, 스퍼터링법(sputtering)에 의해 버퍼막(100) 상의 전면에 제1 금속층을 형성할 수 있다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 제1 및 제2 게이트 전극들(110, 210)을 형성할 수 있다. 제1 및 제2 게이트 전극들(110, 210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.Then, first and second gate electrodes 110 and 210 are formed on the buffer film 100. Specifically, the first metal layer can be formed on the entire surface of the buffer film 100 by sputtering. Then, the first and second gate electrodes 110 and 210 may be formed by patterning the first metal layer using a mask process of forming a photoresist pattern on the first metal layer and then etching the first metal layer . The first and second gate electrodes 110 and 210 may be formed of at least one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, (Cu), or an alloy thereof.

그리고 나서, 제1 및 제2 게이트 전극들(110, 210) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 제1 및 제2 게이트 전극들(110, 210)을 덮도록 형성될 수 있다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. (도 8의 S101)Then, a gate insulating layer 120 is formed on the first and second gate electrodes 110 and 210. The gate insulating layer 120 may be formed to cover the first and second gate electrodes 110 and 210. The gate insulating film 120 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof. The gate insulating film 120 may be formed using a PECVD method. (S101 in Fig. 8)

두 번째로, 도 9b와 같이 게이트 절연막(120) 상에 제1 및 제2 액티브층들(130, 230)을 형성한다.Second, first and second active layers 130 and 230 are formed on the gate insulating layer 120 as shown in FIG. 9B.

구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 게이트 절연막(120) 상의 전면에 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 반도체층을 동시에 패터닝하여 제1 및 제2 액티브층들(130, 230)을 형성한다. 제1 액티브층(130)은 제1 게이트 전극(110)과 중첩되게 형성되고, 제2 액티브층(230)은 제2 게이트 전극(210)과 중첩되게 형성될 수 있다.Specifically, a semiconductor layer is formed on the entire surface of the gate insulating film 120 by sputtering or MOCVD (Metal Organic Chemical Vapor Deposition). Then, the first and second active layers 130 and 230 are formed by simultaneously patterning the semiconductor layers using a mask process using a photoresist pattern. The first active layer 130 may be formed to overlap with the first gate electrode 110 and the second active layer 230 may be formed to overlap with the second gate electrode 210.

제1 및 제2 액티브층들(130, 230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2로 형성될 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.The first and second active layers 130 and 230 may be formed of SnO 2 , Sn-MO x , Sn-M 1 -M 2 -O x , M-doped SnO 2 . Here, M, M 1 , or M 2 may be an element of a d-block (d-Block) or an element of a p-block (p-Block) in the periodic table of FIG. For example, M, M 1 , or M 2 may be any one of tungsten (W), boron (B), niobium (Nb), aluminum (Al), gallium (Ga), lead (Pb) But is not limited thereto.

즉, 도 8의 S102 단계에서 제1 및 제2 액티브층들(130, 230) 각각은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다. (도 8의 S102)That is, in step S102 of FIG. 8, each of the first and second active layers 130 and 230 is formed of an oxide semiconductor layer based on Sn (IV) O 2 , and thus has an N-type semiconductor characteristic. (S102 in Fig. 8)

세 번째로, 도 9c와 같이 제1 액티브층(130) 상에 반응성 금속층(140')을 형성한다.Third, a reactive metal layer 140 'is formed on the first active layer 130 as shown in FIG. 9C.

구체적으로, 스퍼터링법(sputtering)에 의해 게이트 절연막(120), 제1 및 제2 액티브층들(130, 230) 상에 제2 금속층을 형성할 수 있다. 그리고 나서, 제2 금속층 상에 포토 레지스트 패턴을 형성한 후 제2 금속층을 식각하는 마스크 공정을 이용하여 제2 금속층을 패터닝함으로써 반응성 금속층(140')을 형성할 수 있다. 반응성 금속층(140')은 산화가 쉽게 일어나는 알루미늄(Al), 티타늄(Ti), 탈륨(Ta), 몰리브덴(Molybdenum)과 티타늄(Titanum)의 합금으로 형성될 수 있다. (도 8의 S103)Specifically, a second metal layer may be formed on the gate insulating layer 120 and the first and second active layers 130 and 230 by sputtering. Then, the reactive metal layer 140 'may be formed by patterning the second metal layer using a mask process of forming a photoresist pattern on the second metal layer and then etching the second metal layer. The reactive metal layer 140 'may be formed of an alloy of aluminum (Al), titanium (Ti), tallium (Ta), molybdenum, and titanium, which is easily oxidized. (S103 in Fig. 8)

네 번째로, 도 9d와 같이 제1 액티브층(130)과 반응성 금속층(140')을 열처리하여 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 반응성 금속층(140')을 금속 산화물층(140)으로 변환한다.9D, the first active layer 130 and the reactive metal layer 140 'are thermally treated to form the Sn (II) O-based oxide semiconductor layer, and the reactive metal layer 140 ') into the metal oxide layer (140).

구체적으로, 제1 액티브층(130)과 반응성 금속층(140')을 200℃ 내지 500℃ 사이의 온도로 열처리한다. 이 경우, 반응성 금속층(140')의 금속은 제1 액티브층(130)의 산소와 반응할 수 있다. 이로 인해, 제1 액티브층(130)에서는 환원 반응이 일어나고, 반응성 금속층(140')에서는 산화 반응이 일어날 수 있다. 따라서, 제1 액티브층(130)은 환원 반응에 의해 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으며, 반응성 금속층(140')은 산화 반응에 의해 금속 산화물층(140)으로 변환될 수 있다. 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴 티타늄 산화물일 수 있다. 즉, 금속 산화물층(140)은 전기적으로 절연된 절연막일 수 있다.Specifically, the first active layer 130 and the reactive metal layer 140 'are heat-treated at a temperature of 200 ° C to 500 ° C. In this case, the metal of the reactive metal layer 140 'may react with oxygen of the first active layer 130. Accordingly, a reduction reaction occurs in the first active layer 130, and an oxidation reaction may occur in the reactive metal layer 140 '. Thus, the first active layer 130 may comprise an Sn (II) O-based oxide by a reduction reaction and the reactive metal layer 140 'may be converted to the metal oxide layer 140 by an oxidation reaction . The metal oxide layer 140 may be aluminum oxide, titanium oxide, thallium oxide, or molybdenum titanium oxide. That is, the metal oxide layer 140 may be an electrically insulated insulating film.

도 10a에는 반응성 금속층을 형성하지 않은 경우 액티브층을 XPS(x-ray photoelectron spectroscopy) 분석한 결과가 나타나 있고, 도 10b 및 도 10c에는 반응성 금속층을 티타늄으로 형성하고 200℃ 또는 300℃로 열처리한 후 금속 산화물층과 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표가 나타나 있다.FIG. 10A shows the result of X-ray photoelectron spectroscopy (XPS) analysis of the active layer when no reactive metal layer is formed, FIG. 10B and FIG. 10C show the result of forming the reactive metal layer of titanium and heat treatment at 200.degree. C. or 300.degree. A graph and a table showing the results of XPS analysis of the metal oxide layer and the active layer are shown.

도 10a에서 A 곡선은 액티브층을 30초 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 7분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 17분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 20분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다. 이온 식각은 아르곤 이온(Ar)을 이용하여 수행될 수 있다.In FIG. 10A, Curve A shows that when XPS analysis is performed after the active layer is ion-etched for 30 seconds, curve B shows that when XPS analysis is performed after the metal oxide layer and the active layer are ion-etched for 7 minutes, When XPS analysis is performed after the metal oxide layer and the active layer are subjected to ion etching for 17 minutes, the curve D shows a case where the metal oxide layer and the active layer are ion-etched for 20 minutes and then subjected to XPS analysis. Ion etching can be performed using argon ion (Ar).

도 10b에서 A 곡선은 200℃에서 액티브층을 60분 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 66분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 77분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 81분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.In FIG. 10B, curve A shows the case where the active layer was subjected to ion etching at 200 ° C. for 60 minutes and then the XPS analysis. In the case of the B curve, when the XPS analysis was performed after the ion etching of the metal oxide layer and the active layer for 66 minutes, Curve C represents the case where the metal oxide layer and the active layer are ion-etched for 77 minutes and then the XPS analysis. The curve D shows the case where the metal oxide layer and the active layer are ion-etched for 81 minutes and then subjected to XPS analysis.

도 10c에서 A 곡선은 300℃에서 액티브층을 69분 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 74분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 85분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 91분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.Curve A in FIG. 10C shows that, when the active layer was ion-etched for 69 minutes at 300 ° C and the XPS analysis was performed, the curve B showed that when the XPS analysis was performed after the metal oxide layer and the active layer were ion- Curve C shows the case where the metal oxide layer and the active layer were ion-etched for 85 minutes and then the XPS analysis, and the curve D shows the case where the metal oxide layer and the active layer were subjected to ion etching for 91 minutes and then subjected to XPS analysis.

도 10a 내지 도 10c과 같이 Sn2 +의 결합 에너지(binding energy, BE)는 대략 484㎚ 내지 485㎚ 사이와 493㎚ 내지 493㎚ 사이의 값을 갖는다.10A to 10C, the binding energy (BE) of Sn 2 + has a value between approximately 484 nm and 485 nm and between 493 nm and 493 nm.

XPS 분석은 엑스레이(X-ray)를 분석하고자 하는 금속에 조사하여 금속의 결합 에너지를 산출하는 분석 방법이다. 이온 식각 시간이 짧은 경우, 금속 표면 또는 계면에서의 결합 에너지가 산출되고, 이온 식각 시간이 긴 경우, 금속 내부의 결합 에너지가 산출될 수 있다. 따라서, 반응성 금속층(140')이 제1 액티브층(130) 상에서 티타늄으로 형성되는 경우, 제1 액티브층(130)의 XPS 분석을 위해서는 도 10b와 도 10c와 같이 엑스레이가 60분 이상 조사될 수 있다.XPS analysis is an analytical method for calculating the binding energy of a metal by irradiating X-ray to a metal to be analyzed. When the ion etching time is short, the binding energy at the metal surface or the interface is calculated, and if the ion etching time is long, the bonding energy inside the metal can be calculated. Therefore, when the reactive metal layer 140 'is formed of titanium on the first active layer 130, for XPS analysis of the first active layer 130, the x-ray may be irradiated for more than 60 minutes as shown in FIGS. 10B and 10C have.

반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)의 XPS 분석 결과, 도 10a와 같이 Sn2 + 결합 에너지에서 피크(peak)가 나타나지 않는다. 따라서, 반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)에는 Sn(Ⅱ)O가 존재하지 않는다고 볼 수 있다.In the case where the reactive metal layer 140 'is not formed, as a result of XPS analysis of the first active layer 130, no peak appears at the Sn 2 + binding energy as shown in FIG. 10A. Therefore, when the reactive metal layer 140 'is not formed, Sn (II) O does not exist in the first active layer 130.

반응성 금속층(140')을 티타늄으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리한 경우, 도 10b 및 도 10d와 같이 A 곡선과 B 곡선의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리하는 경우, 제1 액티브층(130)의 계면에 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.'To form a titanium, a reactive metal layer (140 reactive metal layer 140') and the first case the active layer 130, a heat treatment at 200 ℃, Sn of the A curve and B curve as shown in Figure 10b and 10d 2 + Peaks appear in the binding energy. Therefore, when the reactive metal layer 140 'and the first active layer 130 are heat-treated at 200 ° C, Sn (II) O exists at the interface of the first active layer 130. That is, the first active layer 130 may include a Sn (II) O-based oxide, and thus may have a P-type semiconductor property.

반응성 금속층(140')을 티타늄으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리한 경우, 도 10c 및 도 10d와 같이 A 내지 D 곡선들 모두의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리하는 경우, 제1 액티브층(130)의 계면과 내부 모두에서 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.When the reactive metal layer 140 'is formed of titanium and the reactive metal layer 140' and the first active layer 130 are heat-treated at 300 ° C, Sn 2 of all curves A to D as shown in FIGS. 10C and 10D, + Peaks appear at the binding energy. Therefore, when the reactive metal layer 140 'and the first active layer 130 are heat-treated at 300 ° C, it can be seen that Sn (II) O exists in both the interface and the interior of the first active layer 130. That is, the first active layer 130 may include a Sn (II) O-based oxide, and thus may have a P-type semiconductor property.

도 11a 내지 도 11d에는 반응성 금속층을 형성하지 않은 경우와 반응성 금속층을 티타늄으로 형성하고 200℃ 또는 300℃로 열처리한 경우, 액티브층을 XPS 분석한 결과를 보여주는 그래프와 표가 나타나 있다.11A to 11D show graphs and tables showing the results of XPS analysis of the active layer when the reactive metal layer is not formed and when the reactive metal layer is formed of titanium and heat-treated at 200 ° C or 300 ° C.

도 11a에서 A 곡선은 액티브층을 30초 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 7분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 17분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 20분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.In FIG. 11A, Curve A shows that when XPS analysis is performed after the active layer is ion-etched for 30 seconds, curve B shows that when XPS analysis is performed after the metal oxide layer and the active layer are ion-etched for 7 minutes, When XPS analysis is performed after the metal oxide layer and the active layer are subjected to ion etching for 17 minutes, the curve D shows a case where the metal oxide layer and the active layer are ion-etched for 20 minutes and then subjected to XPS analysis.

도 11b에서 A 곡선은 200℃에서 액티브층을 31분 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 32분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 37분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 40분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.In FIG. 11B, curve A shows the case where the active layer was subjected to ion etching at 200 ° C. for 31 minutes and then the XPS analysis. When the B curve was subjected to XPS analysis after the ion etching of the metal oxide layer and the active layer for 32 minutes, C curve shows the XPS analysis after ion etching the metal oxide layer and the active layer for 37 minutes and the D curve shows the XPS analysis after ion etching the metal oxide layer and the active layer for 40 minutes.

도 10c에서 A 곡선은 300℃에서 액티브층을 35 동안 이온 식각한 후 XPS 분석을 수행한 경우, B 곡선은 금속 산화물층과 액티브층을 36분 동안 이온 식각한 후 XPS 분석을 수행한 경우, C 곡선은 금속 산화물층과 액티브층을 38분 동안 이온 식각한 후 XPS 분석을 수행한 경우, D 곡선은 금속 산화물층과 액티브층을 40분 동안 이온 식각한 후 XPS 분석을 수행한 경우를 나타낸다.In FIG. 10C, curves A and B show the results of XPS analysis after ion etching of the active layer for 35 minutes at 300 ° C, and curve B shows the results of XPS analysis after ion-etching the metal oxide layer and the active layer for 36 minutes. The curves show the case where the metal oxide layer and the active layer are ion-etched for 38 minutes and then the XPS analysis is performed. The curve D shows the case where the metal oxide layer and the active layer are subjected to XPS analysis after ion etching for 40 minutes.

도 11a 내지 도 11c과 같이 Sn2 +의 결합 에너지(binding energy, BE)는 대략 484㎚ 내지 485㎚ 사이와 493㎚ 내지 493㎚ 사이의 값을 갖는다.11A to 11C, the binding energy (BE) of Sn 2 + has a value between approximately 484 nm and 485 nm and between 493 nm and 493 nm.

XPS 분석은 엑스레이를 분석하고자 하는 금속에 조사하여 금속의 결합 에너지를 산출하는 분석 방법이다. 이온 식각 시간이 짧은 경우, 금속 표면 또는 계면에서의 결합 에너지가 산출되고, 이온 식각 시간이 긴 경우, 금속 내부의 결합 에너지가 산출될 수 있다. 따라서, 반응성 금속층(140')이 제1 액티브층(130) 상에서 탄탈륨으로 형성되는 경우, 제1 액티브층(130)의 XPS 분석을 위해서는 도 11b와 도 11c와 같이 엑스레이가 30분 이상 조사될 수 있다.XPS analysis is an analytical method that calculates the bond energy of a metal by irradiating the metal to be analyzed with the X-ray. When the ion etching time is short, the binding energy at the metal surface or the interface is calculated, and if the ion etching time is long, the bonding energy inside the metal can be calculated. Thus, in the case where the reactive metal layer 140 'is formed of tantalum on the first active layer 130, for XPS analysis of the first active layer 130, the x-ray may be irradiated for 30 minutes or more as shown in FIGS. 11B and 11C have.

반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)의 XPS 분석 결과, 도 11a와 같이 Sn2 + 결합 에너지에서 피크(peak)가 나타나지 않는다. 따라서, 반응성 금속층(140')을 형성하지 않은 경우, 제1 액티브층(130)에는 Sn(Ⅱ)O가 존재하지 않는다고 볼 수 있다.In the case where the reactive metal layer 140 'is not formed, as a result of XPS analysis of the first active layer 130, no peak appears at the Sn 2 + binding energy as shown in FIG. 11A. Therefore, when the reactive metal layer 140 'is not formed, Sn (II) O does not exist in the first active layer 130.

반응성 금속층(140')을 탄탈륨으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리한 경우, 도 11b 및 도 11d와 같이 A 곡선과 B 곡선의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 200℃에서 열처리하는 경우, 제1 액티브층(130)의 계면에 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.'To form a tantalum, a reactive metal layer (140 reactive metal layer 140') and the first case the active layer 130, a heat treatment at 200 ℃, Sn of the A curve and B curve as shown in Fig. 11b and 11d 2 + Peaks appear in the binding energy. Therefore, when the reactive metal layer 140 'and the first active layer 130 are heat-treated at 200 ° C, Sn (II) O exists at the interface of the first active layer 130. That is, the first active layer 130 may include a Sn (II) O-based oxide, and thus may have a P-type semiconductor property.

반응성 금속층(140')을 탄탈륨으로 형성하고, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리한 경우, 도 11c 및 도 11d와 같이 A 내지 D 곡선들 모두의 Sn2 + 결합 에너지에서 피크(peak)가 나타난다. 따라서, 반응성 금속층(140')과 제1 액티브층(130)을 300℃에서 열처리하는 경우, 제1 액티브층(130)의 계면과 내부 모두에서 Sn(Ⅱ)O가 존재한다고 볼 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으므로, P형 반도체 특성을 가질 수 있다.When the reactive metal layer 140 'is formed of tantalum and the reactive metal layer 140' and the first active layer 130 are heat-treated at 300 ° C., Sn 2 of all the curves A to D as shown in FIGS. + Peaks appear at the binding energy. Therefore, when the reactive metal layer 140 'and the first active layer 130 are heat-treated at 300 ° C, it can be seen that Sn (II) O exists in both the interface and the interior of the first active layer 130. That is, the first active layer 130 may include a Sn (II) O-based oxide, and thus may have a P-type semiconductor property.

도 2와 같이 Sn(Ⅳ)O2의 깁스 자유 에너지(gibbs free energy)가 Sn(Ⅱ)O의 깁스 자유 에너지보다 낮기 때문에, Sn(Ⅱ)O는 깁스 자유 에너지(gibbs free energy)가 더 낮은 Sn(Ⅳ)O2로 쉽게 변화된다. 이로 인해, Sn 기반의 산화물은 Sn(Ⅳ)O2로 존재하는 것이 일반적이다. 하지만, 본 발명의 실시예는 반응성 금속층(140')을 제1 액티브층(130) 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층(140')에서 산화 반응이 일어나고, 제1 액티브층(130)에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다. (도 8의 S104)Sn (II) O has a lower gibbs free energy because the gibbs free energy of Sn (IV) O 2 is lower than the Gibbs free energy of Sn (II) O, Sn (IV) O 2 . For this reason, Sn-based oxides are generally present as Sn (IV) O 2 . However, in the embodiment of the present invention, the reactive metal layer 140 'is formed on the first active layer 130 and then heat-treated at a temperature between 200 ° C and 500 ° C to oxidize the reactive metal layer 140' And a reduction reaction may occur in the first active layer 130. Accordingly, the embodiment of the present invention can form the first active layer 130 as a Sn (II) O-based oxide semiconductor layer. Therefore, embodiments of the present invention can form an Sn (II) O-based oxide semiconductor transistor having P-type semiconductor characteristics. (S104 in Fig. 8)

다섯 번째로, 도 9e와 같이 제1 및 제2 액티브층들(130, 230) 상에 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)을 형성한다.Fifthly, the first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260 are formed on the first and second active layers 130 and 230, .

구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 게이트 절연막(120), 제1 및 제2 액티브층들(130, 230), 및 금속 산화물층(140) 상에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)을 형성한다.Specifically, the gate insulating layer 120, the first and second active layers 130 and 230, and the metal oxide layer 140 are formed on the gate insulating layer 120, the first active layer 130, and the second active layer 140 by sputtering or MOCVD (Metal Organic Chemical Vapor Deposition) A third metal layer is formed. Then, the third and fourth metal layers are patterned using a mask process using a photoresist pattern to form the first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260.

제1 소스 전극(150)은 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다. 예를 들어, 도 9e와 같이 제1 소스 전극(150)은 금속 산화물층(140)의 상면과 제1 액티브층(130)의 제1 측면에 접촉되고, 제1 드레인 전극(160)은 금속 산화물층(140)의 상면과 제1 액티브층(130)의 제2 측면에 접촉될 수 있으나, 이에 한정되지 않는다.The first source electrode 150 may be in contact with the first active layer 130 on the first side of the first active layer 130. The first drain electrode 160 may be in contact with the first active layer 130 at the second side of the first active layer 130. 9E, the first source electrode 150 is in contact with the upper surface of the metal oxide layer 140 and the first side of the first active layer 130, and the first drain electrode 160 is in contact with the upper surface of the metal oxide layer 140. [ But is not limited to, the top surface of layer 140 and the second side of first active layer 130.

제2 소스 전극(250)은 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다. 예를 들어, 도 9e와 같이 제2 소스 전극(250)은 제1 액티브층(130)의 상면과 제1 측면에 접촉되고, 제1 드레인 전극(160)은 제1 액티브층(130)의 상면과 제2 측면에 접촉될 수 있으나, 이에 한정되지 않는다.The second source electrode 250 may be in contact with the second active layer 230 at the first side of the second active layer 230. The second drain electrode 260 may be in contact with the second active layer 230 on the second side of the second active layer 230. 9E, the second source electrode 250 is in contact with the top surface and the first side of the first active layer 130 and the first drain electrode 160 is in contact with the top surface of the first active layer 130. [ But it is not limited thereto.

제1 드레인 전극(160)과 제2 드레인 전극(260)은 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.The first drain electrode 160 and the second drain electrode 260 may be connected to each other. In this case, the first and second thin film transistors 10 and 20 may function as a CMOS circuit as shown in FIG.

제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 하지만, 제1 소스 전극(150)과 제1 드레인 전극들(160)은 P형 반도체 특성이 있는 제1 액티브층(130)과 접촉되므로, 이를 고려하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다. The first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260 may be formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au) (Ni), neodymium (Nd), and copper (Cu), or an alloy thereof. However, since the first source electrode 150 and the first drain electrodes 160 are in contact with the first active layer 130 having a p-type semiconductor characteristic, the first and second source electrodes 150 and 150, (Pd, 5.22 eV to 5.6 eV), platinum (Pt, 5.12 eV to 5.93 eV), gold (Au, 5.1) and the first and second drain electrodes eV to 5.47 eV), and nickel (Ni, 5.04 eV to 5.35 eV), or an alloy thereof.

그리고 나서, 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. (도 8의 S105)An interlayer insulating layer 170 is formed on the first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260. The interlayer insulating film 170 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof. (S105 in Fig. 8)

이상에서 살펴본 바와 같이, 본 발명의 실시예는 반응성 금속층(140')을 제1 액티브층(130) 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층(140')에서 산화 반응이 일어나고, 제1 액티브층(130)에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다.As described above, in the embodiment of the present invention, the reactive metal layer 140 'is formed on the first active layer 130 and then heat-treated at a temperature between 200 ° C and 500 ° C to form the reactive metal layer 140' An oxidation reaction occurs in the first active layer 130 and a reduction reaction occurs in the first active layer 130. Accordingly, the embodiment of the present invention can form the first active layer 130 as a Sn (II) O-based oxide semiconductor layer. Therefore, embodiments of the present invention can form an Sn (II) O-based oxide semiconductor transistor having P-type semiconductor characteristics.

도 12는 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.12 is a cross-sectional view illustrating first and second thin film transistors according to a second embodiment of the present invention.

도 12에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드(inverted staggered) 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.12 illustrates that the first and second thin film transistors 10 and 20 are formed in an inverted staggered structure using a back channel etched process. The inverted staggered structure has a bottom gate structure in which the gate electrode is formed under the active layer.

도 12를 참조하면, 본 발명의 제2 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제2 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.Referring to FIG. 12, a first thin film transistor 10 according to a second embodiment of the present invention includes a first gate electrode 110, a first active layer 130, a metal oxide layer 140, (150), and a first drain electrode (160). The second thin film transistor 20 according to the second embodiment of the present invention includes a second gate electrode 210, a second active layer 230, a second source electrode 250, and a second drain electrode 260 .

도 12에서는 금속 산화물층(140)이 제1 액티브층(130)의 하부에 형성된 것을 제외하고는 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 12에 대한 자세한 설명은 생략한다.12 is substantially the same as that described with reference to FIG. 6 except that the metal oxide layer 140 is formed on the bottom of the first active layer 130. FIG. Therefore, a detailed description of FIG. 12 will be omitted.

또한, 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 8에서 S102 단계와 S103 단계의 순서가 변경된 것을 제외하고는 도 8 및 도 9a 내지 도 9e를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제2 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.The method of manufacturing the first and second thin film transistors 10 and 20 according to the second embodiment of the present invention is similar to that of FIGS. 8 and 9A-9B except that the order of steps S102 and S103 is changed, Is substantially the same as that described with reference to FIG. 9E. Therefore, detailed description of the method of manufacturing the first and second thin film transistors 10 and 20 according to the second embodiment of the present invention will be omitted.

도 13은 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.13 is a cross-sectional view illustrating first and second thin film transistors according to a third embodiment of the present invention.

도 13에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 BCE(back channel etched) 공정을 이용한 역 스태거드(inverted staggered) 구조로 형성된 것을 예시하였다. 역 스태거드(inverted staggered) 구조는 게이트 전극이 액티브층의 하부에 형성된 하부 게이트(bottom gate) 구조를 갖는다.13 illustrates that the first and second thin film transistors 10 and 20 are formed in an inverted staggered structure using a back channel etched (BCE) process. The inverted staggered structure has a bottom gate structure in which the gate electrode is formed under the active layer.

도 13을 참조하면, 본 발명의 제3 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 제1 금속 산화물층(141), 제2 금속 산화물층(142), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제3 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.Referring to FIG. 13, a first thin film transistor 10 according to a third embodiment of the present invention includes a first gate electrode 110, a first active layer 130, a first metal oxide layer 141, A metal oxide layer 142, a first source electrode 150, and a first drain electrode 160. The second thin film transistor 20 according to the third embodiment of the present invention includes a second gate electrode 210, a second active layer 230, a second source electrode 250, and a second drain electrode 260 .

도 13에서는 제1 금속 산화물층(141)이 제1 액티브층(130)의 하부에 형성되고, 제2 금속 산화물층(142)이 제1 액티브층(130)의 상부에 형성된 것을 제외하고는 도 6을 결부하여 설명한 바와 실질적으로 동일하다. 도 13과 같이 제1 및 제2 금속 산화물층들(141, 142)을 제1 액티브층(130)의 상부와 하부에 형성되는 경우, 제1 액티브층(130)의 상부와 하부 모두에서 환원 반응이 일어나므로, 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하는 시간을 줄일 수 있다.13 except that a first metal oxide layer 141 is formed below the first active layer 130 and a second metal oxide layer 142 is formed above the first active layer 130 6 are substantially the same as those described above. When the first and second metal oxide layers 141 and 142 are formed on the top and bottom of the first active layer 130 as shown in FIG. 13, a reduction reaction is performed at both the top and bottom of the first active layer 130 The time for forming the first active layer 130 into the Sn (II) O-based oxide semiconductor layer can be shortened.

또한, 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 8에서 S102 단계 앞에 제1 금속 산화물층(141)을 형성하는 단계추가한 것을 제외하고는 도 8 및 도 9a 내지 도 9e를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제3 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.In addition, the method of manufacturing the first and second thin film transistors 10 and 20 according to the third embodiment of the present invention may include the step of forming the first metal oxide layer 141 before step S102 in FIG. 8 Is substantially the same as that described with reference to Fig. 8 and Figs. 9A to 9E. Therefore, detailed description of the method of manufacturing the first and second thin film transistors 10 and 20 according to the third embodiment of the present invention will be omitted.

도 14는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.14 is a cross-sectional view illustrating first and second thin film transistors according to a fourth embodiment of the present invention.

도 14에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.In FIG. 14, the first and second thin film transistors 10 and 20 are formed in a coplanar structure. The coplanar structure has a top gate structure in which the gate electrode is formed on top of the active layer.

도 14를 참조하면, 본 발명의 제4 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제4 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.Referring to FIG. 14, a first thin film transistor 10 according to a fourth embodiment of the present invention includes a first gate electrode 110, a first active layer 130, a metal oxide layer 140, (150), and a first drain electrode (160). The second thin film transistor 20 according to the fourth embodiment of the present invention includes the second gate electrode 210, the second active layer 230, the second source electrode 250, and the second drain electrode 260 .

제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성된 버퍼막(100) 상에 형성될 수 있다. 기판은 플라스틱(plastic) 또는 유리(glass)로 형성될 수 있다. 버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막(100)은 생략될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 기판 상에 형성될 수 있다.The first and second thin film transistors 10 and 20 may be formed on the buffer film 100 formed on the substrate. The substrate may be formed of plastic or glass. The buffer film 100 is a film for protecting the first and second thin film transistors 10 and 20 from moisture penetrating through the substrate. The buffer film 100 may be formed of a plurality of alternately stacked inorganic films. For example, the buffer film 100 may be formed of multiple films in which one or more inorganic films of a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), and SiON are alternately stacked. The buffer film 100 may be omitted, in which case the first and second thin film transistors 10 and 20 may be formed on the substrate.

버퍼막(100) 상에는 제1 및 제2 액티브층들(130, 230)이 형성된다. 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층일 수 있다. 즉, 제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제1 액티브층(130)은 SnO, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다.First and second active layers 130 and 230 are formed on the buffer layer 100. The first active layer 130 may be a Sn (II) O-based oxide semiconductor layer. That is, the first active layer 130 may be a semiconductor layer containing Sn (II) O-based oxide. For example, the first active layer 130 may include SnO, Sn-MO x, Sn -M 1 -M 2 -O x, M -doped SnO. Here, M, M 1 , or M 2 may be an element of a d-block (d-Block) or an element of a p-block (p-Block) in the periodic table of FIG.

예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.For example, M, M 1 , or M 2 may be any one of tungsten (W), boron (B), niobium (Nb), aluminum (Al), gallium (Ga), lead (Pb) But is not limited thereto.

제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층일 수 있다. 즉, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물을 포함하는 반도체층일 수 있다. 예를 들어, 제2 액티브층(230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2를 포함할 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.The second active layer 230 may be an Sn (IV) O 2 -based oxide semiconductor layer. That is, the second active layer 230 may be a semiconductor layer containing an Sn (IV) O 2 -based oxide. For example, the second active layer 230 may comprise SnO 2 , Sn-MO x , Sn-M 1 -M 2 -O x , M-doped SnO 2 . Here, M, M 1 , or M 2 may be an element of a d-block (d-Block) or an element of a p-block (p-Block) in the periodic table of FIG. For example, M, M 1 , or M 2 may be any one of tungsten (W), boron (B), niobium (Nb), aluminum (Al), gallium (Ga), lead (Pb) But is not limited thereto.

제1 액티브층(130)은 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성되므로, P형 반도체 특성이 있다. 이에 비해, 제2 액티브층(230)은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다.Since the first active layer 130 is formed of a Sn (II) O-based oxide semiconductor layer, the first active layer 130 has a P-type semiconductor property. In contrast, since the second active layer 230 is formed of an oxide semiconductor layer based on Sn (IV) O 2 , it has N-type semiconductor characteristics.

제1 액티브층(130) 상에는 금속 산화물층(140)이 형성된다. 금속 산화물층(140)은 제1 액티브층(130)의 상면 일부에 형성되고, 금속 산화물층(140)에 의해 덮이지 않은 제1 액티브층(130)의 상면은 도체화될 수 있다. 금속 산화물층(140)은 전기적으로 절연된 절연막으로서, 산화가 쉽게 일어나는 금속을 포함할 수 있다. 예를 들어, 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴과 티타늄의 합금의 산화물일 수 있다.A metal oxide layer 140 is formed on the first active layer 130. The metal oxide layer 140 is formed on a part of the upper surface of the first active layer 130 and the upper surface of the first active layer 130 not covered by the metal oxide layer 140 can be made conductive. The metal oxide layer 140 is an electrically insulated insulating film, and may include a metal that is easily oxidized. For example, the metal oxide layer 140 may be an oxide of aluminum oxide, titanium oxide, thallium oxide, or an alloy of molybdenum and titanium.

제1 액티브층(130), 제2 액티브층(230), 및 금속 산화물층(140)의 형성 방법에 대한 자세한 설명은 도 8 및 도 9a 내지 도 9e를 결부하여 후술한다.A detailed description of the method of forming the first active layer 130, the second active layer 230, and the metal oxide layer 140 will be described later in conjunction with FIG. 8 and FIGS. 9A to 9E.

금속 산화물층(140) 상에는 게이트 절연막(120)이 형성된다. 게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.A gate insulating layer 120 is formed on the metal oxide layer 140. The gate insulating film 120 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof.

게이트 절연막(120) 상에는 제1 및 제2 게이트 전극들(110, 210)이 형성된다. 제1 게이트 전극(110)은 제1 액티브층(130)과 중첩되게 배치되고, 제2 게이트 전극(210)은 제2 액티브층(230)과 중첩되게 배치될 수 있다. 제1 및 제2 게이트 전극들(110, 210)은 제1 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.First and second gate electrodes 110 and 210 are formed on the gate insulating layer 120. The first gate electrode 110 may be disposed to overlap with the first active layer 130 and the second gate electrode 210 may overlap the second active layer 230. The first and second gate electrodes 110 and 210 may be formed of one selected from the group consisting of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti) ), Neodymium (Nd), and copper (Cu), or an alloy thereof.

제1 및 제2 액티브층들(130, 230)과 제1 및 제2 게이트 전극들(110, 210) 상에는 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다.An interlayer insulating layer 170 is formed on the first and second active layers 130 and 230 and the first and second gate electrodes 110 and 210. The interlayer insulating film 170 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof.

층간 절연막(170) 상에는 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)이 형성된다. 층간 절연막(170)에는 층간 절연막(170)을 관통하여 제1 액티브층(130)의 일부를 노출시키는 제1 및 제2 콘택홀들(CT1, CT2)과, 제2 액티브층(230)의 일부를 노출시키는 제3 및 제4 콘택홀들(CT3, CT4)이 형성된다.First and second source electrodes 150 and 250 and first and second drain electrodes 160 and 260 are formed on the interlayer insulating layer 170. The interlayer insulating layer 170 is formed with first and second contact holes CT1 and CT2 that penetrate the interlayer insulating layer 170 and expose a portion of the first active layer 130 and a portion of the second active layer 230 The third and fourth contact holes CT3 and CT4 are formed.

제1 소스 전극(150)은 제1 콘택홀(CT1)을 통해 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제2 콘택홀(CT2)을 통해 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다. 또한, 제1 소스 전극(150)과 제1 드레인 전극(160) 각각은 제1 액티브층(130)의 도체화 영역(131)에 접촉될 수 있다.The first source electrode 150 may be in contact with the first active layer 130 at the first side of the first active layer 130 through the first contact hole CT1. The first drain electrode 160 may be in contact with the first active layer 130 at the second side of the first active layer 130 through the second contact hole CT2. Each of the first source electrode 150 and the first drain electrode 160 may be in contact with the conducting region 131 of the first active layer 130.

제2 소스 전극(250)은 제3 콘택홀(CT3)을 통해 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제4 콘택홀(CT4)을 통해 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다. 또한, 제2 소스 전극(250)과 제2 드레인 전극(260) 각각은 제2 액티브층(230)의 도체화 영역(131)에 접촉될 수 있다.The second source electrode 250 may be in contact with the second active layer 230 at the first side of the second active layer 230 through the third contact hole CT3. The second drain electrode 260 may be in contact with the second active layer 230 at the second side of the second active layer 230 through the fourth contact hole CT4. In addition, each of the second source electrode 250 and the second drain electrode 260 may be in contact with the conducting region 131 of the second active layer 230.

제1 드레인 전극(160)과 제2 드레인 전극(260)은 층간 절연막(170) 상에서 서로 연결되거나, 제1 액티브층(130)과 제2 액티브층(230)이 도 20과 같이 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.The first drain electrode 160 and the second drain electrode 260 may be connected to each other on the interlayer insulating layer 170 or the first active layer 130 and the second active layer 230 may be connected to each other as shown in FIG. In this case, the first and second thin film transistors 10 and 20 may function as CMOS circuits as shown in FIG.

이상에서 살펴본 바와 같이, 본 발명의 실시예는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층(130)을 포함하는 제1 박막 트랜지스터(10)와, Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층(230)을 포함하는 제2 박막 트랜지스터(20)를 구비한다. 그 결과, 본 발명의 실시예는 제1 박막 트랜지스터(10)를 P형 반도체 특성이 있는 박막 트랜지스터로 구현하고, 제2 박막 트랜지스터(20)를 N형 반도체 특성이 있는 박막 트랜지스터로 구현할 수 있다.As described above, the embodiment of the present invention includes a first thin film transistor 10 including a first active layer 130 having a Sn (II) O-based oxide and a second thin film transistor 10 including a Sn (IV) O 2- The second thin film transistor 20 includes a second active layer 230 having a plurality of gate lines. As a result, the first thin film transistor 10 may be implemented as a thin film transistor having P-type semiconductor characteristics, and the second thin film transistor 20 may be implemented as a thin film transistor having an N-type semiconductor characteristic.

도 15는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 보여주는 흐름도이다. 도 16a 내지 도 16d는 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 설명하기 위한 단면도들이다.15 is a flowchart illustrating a method of manufacturing first and second thin film transistors according to a fourth embodiment of the present invention. 16A to 16D are cross-sectional views illustrating a method of manufacturing first and second thin film transistors according to a fourth embodiment of the present invention.

도 16a 내지 도 16d에 도시된 단면도들은 전술한 도 14에 도시된 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법을 설명하기 위한 도면들이므로, 동일한 구성에 대해 동일한 도면부호를 부여하였다. 이하에서는, 도 15 및 도 16a 내지 도 16d를 결부하여 본 발명의 제4 실시예에 따른 제1 및 제2 박막 트랜지스터들의 제조방법을 상세히 설명한다.16A to 16D are views for explaining a method of manufacturing the first and second thin film transistors 10 and 20 shown in FIG. 14 described above, and therefore, the same reference numerals are used for the same components Respectively. Hereinafter, a method of manufacturing the first and second thin film transistors according to the fourth embodiment of the present invention will be described in detail with reference to FIG. 15 and FIGS. 16A to 16D.

첫 번째로, 도 16a와 같이 버퍼막(100) 상에 제1 및 제2 액티브층들(130, 230)을 형성한다.First, first and second active layers 130 and 230 are formed on the buffer layer 100 as shown in FIG. 16A.

버퍼막(100)은 기판을 통해 침투하는 수분으로부터 제1 및 제2 박막 트랜지스터들(10, 20)을 보호하기 위한 막이다. 버퍼막(100)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 버퍼막(100)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), SiON 중 하나 이상의 무기막이 교번하여 적층된 다중막으로 형성될 수 있다. 버퍼막은 PECVD법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 버퍼막(100)은 생략될 수 있다.The buffer film 100 is a film for protecting the first and second thin film transistors 10 and 20 from moisture penetrating through the substrate. The buffer film 100 may be formed of a plurality of alternately stacked inorganic films. For example, the buffer film 100 may be formed of multiple films in which one or more inorganic films of a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), and SiON are alternately stacked. The buffer film may be formed using a PECVD (Plasma Enhanced Chemical Vapor Deposition) method. The buffer film 100 may be omitted.

그리고 나서, 버퍼막(100) 상에 제1 및 제2 액티브층들(130, 230)을 형성한다. 구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 게이트 절연막(120) 상의 전면에 반도체층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 반도체층을 동시에 패터닝하여 제1 및 제2 액티브층들(130, 230)을 형성한다.Then, the first and second active layers 130 and 230 are formed on the buffer film 100. Specifically, a semiconductor layer is formed on the entire surface of the gate insulating film 120 by sputtering or MOCVD (Metal Organic Chemical Vapor Deposition). Then, the first and second active layers 130 and 230 are formed by simultaneously patterning the semiconductor layers using a mask process using a photoresist pattern.

제1 및 제2 액티브층들(130, 230)은 SnO2, Sn-M-Ox, Sn-M1-M2-Ox, M 도핑된 SnO2로 형성될 수 있다. 여기서, M, M1, 또는 M2는 도 7의 주기율표에서 d 블록(d-Block)의 원소 또는 p 블록(p-Block)의 원소일 수 있다. 예를 들어, M, M1, 또는 M2는 텅스텐(W), 붕소(B), 니오븀(Nb), 알루미늄(Al), 갈륨(Ga), 납(Pb), 실리콘(Si) 중 어느 하나일 수 있으나, 이에 한정되지 않는다.The first and second active layers 130 and 230 may be formed of SnO 2 , Sn-MO x , Sn-M 1 -M 2 -O x , M-doped SnO 2 . Here, M, M 1 , or M 2 may be an element of a d-block (d-Block) or an element of a p-block (p-Block) in the periodic table of FIG. For example, M, M 1 , or M 2 may be any one of tungsten (W), boron (B), niobium (Nb), aluminum (Al), gallium (Ga), lead (Pb) But is not limited thereto.

즉, 도 15의 S201 단계에서 제1 및 제2 액티브층들(130, 230) 각각은 Sn(Ⅳ)O2 기반의 산화물 반도체층으로 형성되므로, N형 반도체 특성이 있다. (도 15의 S201)That is, in step S201 of FIG. 15, each of the first and second active layers 130 and 230 is formed of an oxide semiconductor layer based on Sn (IV) O 2 , and thus has N-type semiconductor characteristics. (S201 in Fig. 15)

두 번째로, 도 16b와 같이 제1 액티브층(130) 상에 반응성 금속층(140')을 형성한다.Second, a reactive metal layer 140 'is formed on the first active layer 130 as shown in FIG. 16B.

구체적으로, 스퍼터링법(sputtering)에 의해 게이트 절연막(120), 제1 및 제2 액티브층들(130, 230) 상에 제1 금속층을 형성할 수 있다. 그리고 나서, 제1 금속층 상에 포토 레지스트 패턴을 형성한 후 제1 금속층을 식각하는 마스크 공정을 이용하여 제1 금속층을 패터닝함으로써 반응성 금속층(140')을 형성할 수 있다. 반응성 금속층(140')은 산화가 쉽게 일어나는 알루미늄(Al), 티타늄(Ti), 탈륨(Ta), 몰리브덴(Molybdenum)과 티타늄(Titanum)의 합금으로 형성될 수 있다. (도 15의 S202)Specifically, the first metal layer may be formed on the gate insulating layer 120 and the first and second active layers 130 and 230 by sputtering. Then, the reactive metal layer 140 'may be formed by patterning the first metal layer using a mask process of forming a photoresist pattern on the first metal layer and etching the first metal layer. The reactive metal layer 140 'may be formed of an alloy of aluminum (Al), titanium (Ti), tallium (Ta), molybdenum, and titanium, which is easily oxidized. (S202 in Fig. 15)

세 번째로, 도 16c와 같이 제1 액티브층(130)과 반응성 금속층(140')을 열처리하여 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 반응성 금속층(140')을 금속 산화물층(140)으로 변환한다.Third, the first active layer 130 and the reactive metal layer 140 'are heat-treated to form the Sn (II) O-based oxide semiconductor layer and the reactive metal layer 140' 140 ') into the metal oxide layer (140).

구체적으로, 제1 액티브층(130)과 반응성 금속층(140')을 200℃ 내지 500℃ 사이의 온도로 열처리한다. 이 경우, 반응성 금속층(140')의 금속은 제1 액티브층(130)의 산소와 반응할 수 있다. 이로 인해, 제1 액티브층(130)에서는 환원 반응이 일어나고, 반응성 금속층(140')에서는 산화 반응이 일어날 수 있다. 따라서, 제1 액티브층(130)은 환원 반응에 의해 Sn(Ⅱ)O 기반의 산화물을 포함할 수 있으며, 반응성 금속층(140')은 산화 반응에 의해 금속 산화물층(140)으로 변환될 수 있다. 금속 산화물층(140)은 알루미늄 산화물, 티타늄 산화물, 탈륨 산화물, 또는 몰리브덴 티타늄 산화물일 수 있다. (도 15의 S103)Specifically, the first active layer 130 and the reactive metal layer 140 'are heat-treated at a temperature of 200 ° C to 500 ° C. In this case, the metal of the reactive metal layer 140 'may react with oxygen of the first active layer 130. Accordingly, a reduction reaction occurs in the first active layer 130, and an oxidation reaction may occur in the reactive metal layer 140 '. Thus, the first active layer 130 may comprise an Sn (II) O-based oxide by a reduction reaction and the reactive metal layer 140 'may be converted to the metal oxide layer 140 by an oxidation reaction . The metal oxide layer 140 may be aluminum oxide, titanium oxide, thallium oxide, or molybdenum titanium oxide. (S103 in Fig. 15)

네 번째로, 도 16d와 같이 게이트 절연막(120), 제1 및 제2 게이트 전극들(110, 210), 층간 절연막(170), 제1 및 제2 소스 전극들(150, 250), 제1 및 제2 드레인 전극들(160, 260)을 형성한다.Fourth, as shown in FIG. 16D, the gate insulating layer 120, the first and second gate electrodes 110 and 210, the interlayer insulating layer 170, the first and second source electrodes 150 and 250, And the second drain electrodes 160 and 260 are formed.

제2 액티브층(230)과 금속 산화물층(170) 상에 게이트 절연막(120)과 제1 및 제2 게이트 전극들(110, 210)을 형성한다. 구체적으로, 제1 및 제2 액티브층들(230)과 금속 산화물층(170) 상에 게이트 절연막(120)과 제2 금속층을 형성할 수 있다. 그리고 나서, 제2 금속층 상에 포토 레지스트 패턴을 형성한 후 제2 금속층과 제2 게이트 절연막(120)을 일괄 식각하는 마스크 공정을 이용하여 제2 금속층과 게이트 절연막(120)을 패터닝함으로써 게이트 절연막(120)과 제1 및 제2 게이트 전극들(110, 210)을 형성할 수 있다.The gate insulating layer 120 and the first and second gate electrodes 110 and 210 are formed on the second active layer 230 and the metal oxide layer 170. Specifically, the gate insulating layer 120 and the second metal layer may be formed on the first and second active layers 230 and the metal oxide layer 170. Then, a photoresist pattern is formed on the second metal layer, and then the second metal layer and the gate insulating layer 120 are patterned using a mask process for collectively etching the second metal layer and the second gate insulating layer 120, 120 and the first and second gate electrodes 110, 210 may be formed.

또한, 제1 게이트 전극(110)과 게이트 절연막(120)에 의해 덮이지 않은 금속 산화물층(170)은 일괄 식각 공정에 의해 식각될 수 있다. 또한, 제1 게이트 전극(110)과 게이트 절연막(120)에 의해 덮이지 않은 제1 및 제2 액티브층들(130, 230)의 상면은 일괄 식각 공정에 의해 도체화될 수 있다.In addition, the metal oxide layer 170 not covered by the first gate electrode 110 and the gate insulating film 120 can be etched by a batch etching process. In addition, the upper surfaces of the first and second active layers 130 and 230 not covered by the first gate electrode 110 and the gate insulating layer 120 can be made conductive by a batch etching process.

게이트 절연막(120)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 게이트 절연막(120)은 PECVD법을 이용하여 형성될 수 있다. 제1 및 제2 게이트 전극들(110, 210)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.The gate insulating film 120 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof. The gate insulating film 120 may be formed using a PECVD method. The first and second gate electrodes 110 and 210 may be formed of at least one selected from the group consisting of Mo, Al, Cr, Au, Ti, Ni, (Cu), or an alloy thereof.

그리고 나서, 제1 및 제2 액티브층들(130, 230)과 제1 및 제2 게이트 전극들(110, 210) 상에 층간 절연막(170)이 형성된다. 층간 절연막(170)은 무기막, 예를 들어 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 이들의 다중막으로 형성될 수 있다. 층간 절연막(170)은 PECVD법을 이용하여 형성될 수 있다.Then, an interlayer insulating film 170 is formed on the first and second active layers 130 and 230 and the first and second gate electrodes 110 and 210. The interlayer insulating film 170 may be formed of an inorganic film, for example, a silicon oxide film (SiO x ), a silicon nitride film (SiN x ), or a multilayer film thereof. The interlayer insulating film 170 may be formed by a PECVD method.

그리고 나서, 층간 절연막(170)을 관통하여 제1 액티브층(130)의 일부를 노출시키는 제1 및 제2 콘택홀들(CT1, CT2)과, 제2 액티브층(230)의 일부를 노출시키는 제3 및 제4 콘택홀들(CT3, CT4)을 형성한다.First and second contact holes CT1 and CT2 penetrating the interlayer insulating layer 170 and exposing a part of the first active layer 130 and a second contact hole CT2 exposing a part of the second active layer 230 Third, and fourth contact holes CT3 and CT4.

층간 절연막(170) 상에는 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)이 형성될 수 있다.The first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260 may be formed on the interlayer insulating layer 170.

구체적으로, 스퍼터링법(Sputtering) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition) 등을 이용하여 층간 절연막(170) 상에 제3 금속층을 형성한다. 그리고 나서, 포토 레지스트 패턴을 이용한 마스크 공정을 이용하여 제3 금속층을 패터닝하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)을 형성한다.Specifically, a third metal layer is formed on the interlayer insulating layer 170 by sputtering or MOCVD (Metal Organic Chemical Vapor Deposition). Then, the third and fourth metal layers are patterned using a mask process using a photoresist pattern to form the first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260.

제1 소스 전극(150)은 제1 콘택홀(CT1)을 통해 제1 액티브층(130)의 제1 측에서 제1 액티브층(130)과 접촉될 수 있다. 제1 드레인 전극(160)은 제2 콘택홀(CT2)을 통해 제1 액티브층(130)의 제2 측에서 제1 액티브층(130)과 접촉될 수 있다. 또한, 제1 소스 전극(150)과 제1 드레인 전극(160) 각각은 제1 액티브층(130)의 도체화 영역(131)에 접촉될 수 있다.The first source electrode 150 may be in contact with the first active layer 130 at the first side of the first active layer 130 through the first contact hole CT1. The first drain electrode 160 may be in contact with the first active layer 130 at the second side of the first active layer 130 through the second contact hole CT2. Each of the first source electrode 150 and the first drain electrode 160 may be in contact with the conducting region 131 of the first active layer 130.

제2 소스 전극(250)은 제3 콘택홀(CT3)을 통해 제2 액티브층(230)의 제1 측에서 제2 액티브층(230)과 접촉될 수 있다. 제2 드레인 전극(260)은 제4 콘택홀(CT4)을 통해 제2 액티브층(230)의 제2 측에서 제2 액티브층(230)과 접촉될 수 있다. 또한, 제2 소스 전극(250)과 제2 드레인 전극(260) 각각은 제2 액티브층(230)의 도체화 영역(231)에 접촉될 수 있다.The second source electrode 250 may be in contact with the second active layer 230 at the first side of the second active layer 230 through the third contact hole CT3. The second drain electrode 260 may be in contact with the second active layer 230 at the second side of the second active layer 230 through the fourth contact hole CT4. In addition, each of the second source electrode 250 and the second drain electrode 260 may be in contact with the conducting region 231 of the second active layer 230.

제1 드레인 전극(160)과 제2 드레인 전극(260)은 층간 절연막(170) 상에서 서로 연결될 수 있으며, 이 경우 제1 및 제2 박막 트랜지스터들(10, 20)은 도 5와 같이 CMOS 회로로 기능할 수 있다.The first drain electrode 160 and the second drain electrode 260 may be connected to each other on the interlayer insulating layer 170. In this case, the first and second thin film transistors 10 and 20 may be connected to a CMOS circuit Function.

제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 하지만, 제1 소스 전극(150)과 제1 드레인 전극들(160)은 P형 반도체 특성이 있는 제1 액티브층(130)과 접촉되므로, 이를 고려하여 제1 및 제2 소스 전극들(150, 250)과 제1 및 제2 드레인 전극들(160, 260)은 일함수 5.0eV보다 큰 팔라듐(Pd, 5.22eV 내지 5.6eV), 백금(Pt, 5.12eV 내지 5.93eV), 금(Au, 5.1eV 내지 5.47eV), 니켈(Ni, 5.04eV 내지 5.35eV)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수도 있다. (도 15의 S204)The first and second source electrodes 150 and 250 and the first and second drain electrodes 160 and 260 may be formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au) (Ni), neodymium (Nd), and copper (Cu), or an alloy thereof. However, since the first source electrode 150 and the first drain electrodes 160 are in contact with the first active layer 130 having a p-type semiconductor characteristic, the first and second source electrodes 150 and 150, (Pd, 5.22 eV to 5.6 eV), platinum (Pt, 5.12 eV to 5.93 eV), gold (Au, 5.1) and the first and second drain electrodes eV to 5.47 eV), and nickel (Ni, 5.04 eV to 5.35 eV), or an alloy thereof. (S204 in Fig. 15)

이상에서 살펴본 바와 같이, 본 발명의 실시예는 반응성 금속층(140')을 제1 액티브층(130) 상에 형성한 후 200℃ 내지 500℃ 사이의 온도로 열처리를 함으로써, 반응성 금속층(140')에서 산화 반응이 일어나고, 제1 액티브층(130)에서 환원 반응이 일어나도록 할 수 있다. 이로 인해, 본 발명의 실시예는 제1 액티브층(130)을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성할 수 있다. 따라서, 본 발명의 실시예는 P형 반도체 특성이 있는 Sn(Ⅱ)O 기반의 산화물 반도체 트랜지스터를 형성할 수 있다.As described above, in the embodiment of the present invention, the reactive metal layer 140 'is formed on the first active layer 130 and then heat-treated at a temperature between 200 ° C and 500 ° C to form the reactive metal layer 140' An oxidation reaction occurs in the first active layer 130 and a reduction reaction occurs in the first active layer 130. Accordingly, the embodiment of the present invention can form the first active layer 130 as a Sn (II) O-based oxide semiconductor layer. Therefore, embodiments of the present invention can form an Sn (II) O-based oxide semiconductor transistor having P-type semiconductor characteristics.

도 17은 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.17 is a cross-sectional view illustrating first and second thin film transistors according to a fifth embodiment of the present invention.

도 17에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.In FIG. 17, the first and second thin film transistors 10 and 20 are formed in a coplanar structure. The coplanar structure has a top gate structure in which the gate electrode is formed on top of the active layer.

도 17을 참조하면, 본 발명의 제5 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 금속 산화물층(140), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제2 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.Referring to FIG. 17, a first thin film transistor 10 according to a fifth embodiment of the present invention includes a first gate electrode 110, a first active layer 130, a metal oxide layer 140, (150), and a first drain electrode (160). The second thin film transistor 20 according to the second embodiment of the present invention includes a second gate electrode 210, a second active layer 230, a second source electrode 250, and a second drain electrode 260 .

도 17에서는 금속 산화물층(140)이 제1 액티브층(130)의 하부에 형성된 것을 제외하고는 도 14를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 17에 대한 자세한 설명은 생략한다.In Fig. 17, the metal oxide layer 140 is substantially the same as that described with reference to Fig. 14 except that the metal oxide layer 140 is formed under the first active layer 130. Fig. Therefore, a detailed description of FIG. 17 is omitted.

또한, 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 14에서 S201 단계와 S202 단계의 순서가 변경된 것을 제외하고는 도 15 및 도 16a 내지 도 16d를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제5 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.The method of manufacturing the first and second thin film transistors 10 and 20 according to the fifth embodiment of the present invention is the same as the method of manufacturing the first and second thin film transistors 10 and 20 shown in FIGS. 15 and 16A-16B except that the order of steps S201 and S202 is changed, Is substantially the same as that described with reference to Fig. 16D. Therefore, detailed description of the method of manufacturing the first and second thin film transistors 10 and 20 according to the fifth embodiment of the present invention will be omitted.

도 18은 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들을 보여주는 단면도이다.18 is a cross-sectional view illustrating first and second thin film transistors according to a sixth embodiment of the present invention.

도 18에서는 제1 및 제2 박막 트랜지스터들(10, 20)이 코플라나(coplanar) 구조로 형성된 것을 예시하였다. 코플라나(coplanar) 구조는 게이트 전극이 액티브층의 상부에 형성된 상부 게이트(top gate) 구조를 갖는다.In FIG. 18, the first and second thin film transistors 10 and 20 are formed in a coplanar structure. The coplanar structure has a top gate structure in which the gate electrode is formed on top of the active layer.

도 18을 참조하면, 본 발명의 제6 실시예에 따른 제1 박막 트랜지스터(10)는 제1 게이트 전극(110), 제1 액티브층(130), 제1 금속 산화물층(141), 제2 금속 산화물층(142), 제1 소스 전극(150), 및 제1 드레인 전극(160)을 포함한다. 본 발명의 제3 실시예에 따른 제2 박막 트랜지스터(20)는 제2 게이트 전극(210), 제2 액티브층(230), 제2 소스 전극(250), 및 제2 드레인 전극(260)을 포함한다.Referring to FIG. 18, a first thin film transistor 10 according to a sixth embodiment of the present invention includes a first gate electrode 110, a first active layer 130, a first metal oxide layer 141, A metal oxide layer 142, a first source electrode 150, and a first drain electrode 160. The second thin film transistor 20 according to the third embodiment of the present invention includes a second gate electrode 210, a second active layer 230, a second source electrode 250, and a second drain electrode 260 .

도 18에서는 제1 금속 산화물층(141)이 제1 액티브층(130)의 하부에 형성되고, 제2 금속 산화물층(142)이 제1 액티브층(130)의 상부에 형성된 것을 제외하고는 도 14를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 18에 대한 자세한 설명은 생략한다.18 except that a first metal oxide layer 141 is formed under the first active layer 130 and a second metal oxide layer 142 is formed over the first active layer 130 14 are substantially the same as those described above. Therefore, a detailed description of Fig. 18 will be omitted.

또한, 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법은 도 14에서 S201 단계 앞에 제1 금속 산화물층(141)을 형성하는 단계추가한 것을 제외하고는 도 15 및 도 16a 내지 도 16d를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 본 발명의 제6 실시예에 따른 제1 및 제2 박막 트랜지스터들(10, 20)의 제조방법에 대한 자세한 설명은 생략한다.The manufacturing method of the first and second thin film transistors 10 and 20 according to the sixth embodiment of the present invention is the same as that of the first embodiment except that the step of forming the first metal oxide layer 141 is performed before step S201 in FIG. And is substantially the same as that described with reference to Fig. 15 and Figs. 16A to 16D. Therefore, detailed description of the method of manufacturing the first and second thin film transistors 10 and 20 according to the sixth embodiment of the present invention will be omitted.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present invention.

10: 박막 트랜지스터 110: 제1 게이트 전극
120: 게이트 절연막 130: 제1 액티브층
140: 금속 산화물층 140': 반응성 금속층
150: 제1 소스 전극 160: 제1 드레인 전극
170: 층간 절연막 20: 박막 트랜지스터
210: 제2 게이트 전극 220: 제2 액티브층
250: 제2 소스 전극 260: 제2 드레인 전극
CT1: 제1 콘택홀 CT2: 제2 콘택홀
CT3: 제3 콘택홀 CT4: 제4 콘택홀10: thin film transistor 110: first gate electrode
120: gate insulating film 130: first active layer
140: metal oxide layer 140 ': reactive metal layer
150: first source electrode 160: first drain electrode
170: interlayer insulating film 20: thin film transistor
210: second gate electrode 220: second active layer
250: second source electrode 260: second drain electrode
CT1: first contact hole CT2: second contact hole
CT3: third contact hole CT4: fourth contact hole

Claims (19)

Sn(Ⅱ)O 기반의 산화물을 포함하는 액티브층;
상기 액티브층의 일면에 접촉하는 금속 산화물층;
상기 액티브층과 중첩되는 게이트 전극;
상기 게이트 전극과 액티브층 사이에 마련된 게이트 절연막;
상기 액티브층의 제1 측에 접촉된 소스 전극; 및
상기 액티브층의 제2 측에 접촉된 드레인 전극을 포함하는 박막 트랜지스터.An active layer comprising an Sn (II) O based oxide;
A metal oxide layer in contact with one surface of the active layer;
A gate electrode overlapping the active layer;
A gate insulating film provided between the gate electrode and the active layer;
A source electrode in contact with the first side of the active layer; And
And a drain electrode contacting the second side of the active layer. 제 1 항에 있어서,
상기 금속 산화물층은 전기적으로 절연된 절연층인 것을 특징으로 하는 박막 트랜지스터.The method according to claim 1,
Wherein the metal oxide layer is an electrically insulated insulating layer. 제 2 항에 있어서,
상기 금속 산화물층은 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 또는 몰리브덴 티타늄 산화물으로 형성된 것을 특징으로 하는 박막 트랜지스터.3. The method of claim 2,
Wherein the metal oxide layer is formed of aluminum oxide, titanium oxide, tantalum oxide, or molybdenum titanium oxide. 제 1 항에 있어서,
상기 금속 산화물층은 상기 액티브층의 상면에 마련된 것을 특징으로 하는 박막 트랜지스터.The method according to claim 1,
And the metal oxide layer is provided on the upper surface of the active layer. 제 4 항에 있어서,
상기 소스 전극과 상기 드레인 전극은 상기 금속 산화물층과 접촉하는 것을 특징으로 하는 박막 트랜지스터.5. The method of claim 4,
Wherein the source electrode and the drain electrode are in contact with the metal oxide layer. 제 5 항에 있어서,
상기 게이트 전극은 상기 액티브층의 하부에 배치되는 것을 특징으로 하는 박막 트랜지스터.6. The method of claim 5,
And the gate electrode is disposed under the active layer. 제 4 항에 있어서,
상기 금속 산화물층은 상기 액티브층의 상면 일부에 마련된 것을 특징으로 하는 박막 트랜지스터.5. The method of claim 4,
And the metal oxide layer is provided on a part of the upper surface of the active layer. 제 7 항에 있어서,
상기 금속 산화물층에 의해 덮이지 않은 상기 액티브층의 상면은 도체화된 것을 특징으로 하는 박막 트랜지스터.8. The method of claim 7,
And the upper surface of the active layer not covered by the metal oxide layer is made conductive. 제 8 항에 있어서,
상기 소스 전극과 상기 드레인 전극은 상기 액티브층의 도체화 영역에 접촉된 것을 특징으로 하는 박막 트랜지스터.9. The method of claim 8,
Wherein the source electrode and the drain electrode are in contact with the conducting region of the active layer. 제 8 항에 있어서,
상기 게이트 전극은 상기 액티브층의 상부에 배치되는 것을 특징으로 하는 박막 트랜지스터.9. The method of claim 8,
Wherein the gate electrode is disposed on top of the active layer. 제 1 항 또는 제 4 항에 있어서,
상기 금속 산화물층은 상기 액티브층의 하면에 마련된 것을 특징으로 하는 박막 트랜지스터.The method according to claim 1 or 4,
Wherein the metal oxide layer is provided on a bottom surface of the active layer. 게이트 전극을 형성하고, 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 액티브층을 형성하는 단계;
상기 액티브층 상에 반응성 금속층을 형성하는 단계;
상기 액티브층과 상기 반응성 금속층을 열처리하여, 상기 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 상기 반응성 금속층을 금속 산화물층으로 형성하는 단계; 및
상기 액티브층의 제1 측에 접촉하는 소스 전극과 상기 액티브층의 제2 측에 접촉하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.Forming a gate electrode, and forming a gate insulating film covering the gate electrode;
Forming an active layer on the gate insulating film;
Forming a reactive metal layer on the active layer;
Heat-treating the active layer and the reactive metal layer to form the active layer as a Sn (II) O-based oxide semiconductor layer, and forming the reactive metal layer as a metal oxide layer; And
Forming a source electrode in contact with the first side of the active layer and a drain electrode in contact with the second side of the active layer. 액티브층을 형성하는 단계;
상기 액티브층 상에 반응성 금속층을 형성하는 단계;
액티브층과 상기 반응성 금속층을 열처리하여, 상기 액티브층을 Sn(Ⅱ)O 기반의 산화물 반도체층으로 형성하고, 상기 반응성 금속층을 금속 산화물층으로 형성하는 단계;
상기 금속 산화물층을 덮는 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극층을 형성하며, 상기 게이트 전극층과 상기 게이트 절연막을 식각하여 게이트 전극과 게이트 절연막을 형성하는 단계;
상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및
상기 층간 절연막을 관통하여 상기 액티브층을 노출하는 제1 및 제2 콘택홀들을 형성하고, 상기 제1 콘택홀을 통해 상기 액티브층의 제1 측에 접촉하는 소스 전극과 상기 제2 콘택홀을 통해 상기 액티브층의 제2 측에 접촉하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.Forming an active layer;
Forming a reactive metal layer on the active layer;
Annealing the active layer and the reactive metal layer to form the active layer as a Sn (II) O-based oxide semiconductor layer and forming the reactive metal layer as a metal oxide layer;
Forming a gate insulating layer covering the metal oxide layer, forming a gate electrode layer on the gate insulating layer, etching the gate electrode layer and the gate insulating layer to form a gate insulating layer and a gate electrode;
Forming an interlayer insulating film on the gate electrode; And
A first contact hole penetrating the interlayer insulating film to expose the active layer, a source electrode contacting the first side of the active layer through the first contact hole, and a source electrode contacting the first side of the active layer through the second contact hole And forming a drain electrode in contact with the second side of the active layer. P형 반도체 특성이 있는 제1 박막 트랜지스터; 및
N형 반도체 특성이 있는 제2 박막 트랜지스터를 구비하고,
상기 제1 박막 트랜지스터는 Sn(Ⅱ)O 기반의 산화물을 갖는 제1 액티브층을 포함하며,
상기 제2 박막 트랜지스터는 Sn(Ⅳ)O2 기반의 산화물을 갖는 제2 액티브층을 포함하는 것을 특징으로 하는 표시장치.A first thin film transistor having a P-type semiconductor characteristic; And
And a second thin film transistor having an N-type semiconductor characteristic,
Wherein the first thin film transistor comprises a first active layer having Sn (II) O based oxide,
Wherein the second thin film transistor comprises a second active layer having an Sn (IV) O 2 -based oxide. 제 14 항에 있어서,
상기 제1 박막 트랜지스터는,
상기 제1 액티브층의 일면에 접촉하는 금속 산화물층;
상기 제1 액티브층과 중첩되는 제1 게이트 전극;
상기 제1 게이트 전극과 제1 액티브층 사이에 마련된 게이트 절연막;
상기 제1 액티브층의 제1 측에 접촉된 제1 소스 전극; 및
상기 제1 액티브층의 제2 측에 접촉된 제1 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.15. The method of claim 14,
The first thin film transistor includes:
A metal oxide layer in contact with one surface of the first active layer;
A first gate electrode overlying the first active layer;
A gate insulating film provided between the first gate electrode and the first active layer;
A first source electrode in contact with a first side of the first active layer; And
And a first drain electrode contacting the second side of the first active layer. 제 14 항에 있어서,
상기 제2 박막 트랜지스터는,
상기 제2 액티브층과 중첩되는 제2 게이트 전극;
상기 제2 게이트 전극과 제2 액티브층 사이에 마련된 게이트 절연막;
상기 제2 액티브층의 제1 측에 접촉된 제2 소스 전극; 및
상기 제2 액티브층의 제2 측에 접촉된 제2 드레인 전극을 포함하는 것을 특징으로 하는 표시장치.15. The method of claim 14,
The second thin film transistor includes:
A second gate electrode overlapping the second active layer;
A gate insulating film provided between the second gate electrode and the second active layer;
A second source electrode in contact with a first side of the second active layer; And
And a second drain electrode contacting the second side of the second active layer. 제 15 항에 있어서,
상기 금속 산화물층은 전기적으로 절연된 절연층인 것을 특징으로 하는 표시장치.16. The method of claim 15,
Wherein the metal oxide layer is an electrically insulated insulating layer. 제 15 항에 있어서,
상기 금속 산화물층은 상기 제2 액티브층의 상면에 마련된 것을 특징으로 하는 표시장치.16. The method of claim 15,
And the metal oxide layer is provided on the upper surface of the second active layer. 제 15 항 또는 제 18 항에 있어서,
상기 금속 산화물층은 상기 제2 액티브층의 하면에 마련된 것을 특징으로 하는 표시장치.19. The method according to claim 15 or 18,
And the metal oxide layer is provided on a lower surface of the second active layer.
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