KR20180077272A - 멤브레인 어셈블리 제조 방법 - Google Patents

멤브레인 어셈블리 제조 방법 Download PDF

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KR20180077272A
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시코 오스터호프
폴 얀센
베아트리스 루이즈 마리-요셉 카트린 버브러지
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에이에스엠엘 네델란즈 비.브이.
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Abstract

EUV 리소그래피용 멤브레인 어셈블리(80)를 제조하는 방법으로서, 지지 기판(41)과 부착 기판(51) 사이에 멤브레인층(41)을 포함하는 스택(40)을 제공하는 단계로서, 상기 지지 기판은 내부 영역 및 제 1 경계 영역을 포함하는, 단계; 및 멤브레인 어셈블리를 형성하도록, 상기 지지 기판의 내부 영역을 선택적으로 제거하는 것을 포함하여 상기 스택을 처리하는 단계를 포함하고, 상기 멤브레인 어셈블리는, 적어도 상기 멤브레인층으로부터 형성된 멤브레인(45); 및 상기 멤브레인을 홀딩하는 지지체(81)로서, 상기 지지체는 적어도 부분적으로 상기 지지 기판의 제 1 경계 영역으로부터 형성되는, 지지체를 포함하는, 멤브레인 어셈블리 제조 방법. 부착 기판은 스택의 나머지에 본딩될 수 있다.

Description

멤브레인 어셈블리 제조 방법
관련 출원들에의 상호-참조
본원은 2015 년 11 월 3 일에 출원된 EP 출원 제 15192788.6 및 EP 2015 년 12 월 10 일에 출원된 EP 출원 제 15199167.6 및 2016 년 5 월 25 일에 출원된 EP 출원 제 16171225.2 에 대한 우선권을 주장하는데, 이들 양자 모두는 그 전체 내용이 원용되어 본원에 통합된다.
본 발명은 멤브레인 어셈블리의 제조 방법, 및 멤브레인 어셈블리에 관한 것이다.
리소그래피 장치는 기판 상에, 통상적으로는 기판의 목표 영역 상에 원하는 패턴을 부여하는 장치이다. 리소그래피 장치는 예컨대 집적회로(IC)의 제조 시에 사용될 수 있다. 그 경우, 마스크 또는 레티클(reticle)이라고도 불리는 패터닝 장치가 집적회로의 개개의 층 상에 형성될 회로 패턴을 생성하기 위해 사용될 수 있다. 이러한 패턴은 기판(예를 들어, 실리콘 웨이퍼) 상의 타겟부(예를 들어, 다이의 일부, 하나 또는 몇몇 다이들을 포함) 상으로 전사될 수 있다. 패턴의 전사는 통상적으로 기판 상에 제공된 방사선-감응재(레지스트) 층 상으로의 이미징(imaging)을 통해 수행된다. 일반적으로, 단일 기판은 연속적으로 패터닝되는 인접한 타겟부들의 네트워크를 포함할 것이다.
리소그래피는 IC 및 다른 디바이스 및/또는 구조의 제조의 중요한 단계들 중 하나로서 널리 인식된다. 그러나, 리소그래피를 사용하여 제조되는 피쳐의 치수가 점점 더 작아지기 때문에, 리소그래피는 소형 IC 또는 다른 디바이스 및/또는 구조가 제조되게 하기 위한 더 중요한 인자가 되어 가고 있다.
패턴 인쇄의 한계의 이론적 추정은 수학식 1 에 나타나는 바와 같은, 해상도에 대한 레일리 기준에 의하여 제공될 수 있다:
Figure pct00001
여기에서 λ는 사용되는 방사선의 파장이고, NA는 패턴을 인쇄하기 위하여 사용되는 투영 시스템의 개구수이며, k1은 레일리 상수라고도 불리는 프로세스 의존적 조절 인자이고, CD는 인쇄된 피쳐의 피쳐 사이즈(또는 임계 치수)이다. 수학식 1 로부터, 피쳐의 최소 인쇄가능한 사이즈의 감소가 3 개의 방법: 노광 파장 λ를 단축시킴으로써, 개구수 NA를 증가시킴으로써 또는 k1의 값을 감소시킴으로써 획득될 수 있다는 사실을 알 수 있다.
노광 파장을 단축시키고 따라서 최소 인쇄가능한 사이즈를 감소시키기 위하여, 극자외(EUV) 방사원을 사용하는 것이 제안되어 왔다. EUV 방사선은 10-20 nm의 범위 내의, 예를 들어 13 내지 14 nm의 범위 내의 파장을 가지는 전자기 방사선이다. 10 nm 미만의, 예를 들어 5-10 nm의 범위 내의, 예컨대 6.7 nm 또는 6.8 nm의 파장을 가지는 EUV 방사선이 사용될 수 있다는 것이 더욱 제안되어 왔다. 이러한 방사선은 극자외선 방사선 또는 소프트 x-선 방사선이라고 불린다. 가능한 소스는, 예를 들어 레이저-생성 플라즈마 소스, 방전 플라즈마 소스, 또는 전자 스토리지 링에 의하여 제공되는 싱크로트론(synchrotron) 방사선에 기초한 소스를 포함한다.
리소그래피 장치는 패터닝 디바이스(예를 들어, 마스크 또는 레티클)를 포함한다. 방사선은 패터닝 디바이스를 통해서 제공되거나 그로부터 반사되어 기판 상에 이미지를 형성한다. 멤브레인 어셈블리는 공기중 입자 및 다른 형태의 오염으로부터 패터닝 디바이스를 보호하기 위하여 제공될 수 있다. 패터닝 디바이스를 보호하기 위한 멤브레인 어셈블리는 펠리클이라고 불릴 수 있다. 패터닝 디바이스의 표면에 오염이 있으면 기판 상에 제조 결함이 생길 수 있다. 멤브레인 어셈블리는 경계 및 경계를 지나서 늘려진 멤브레인을 포함할 수 있다. 예를 들어 멤브레인의 박형화 때문에, 공정 중에 멤브레인 어셈블리가 변형되지 않고서는 멤브레인 어셈블리를 제조하기가 힘들다.
또한, 멤브레인 어셈블리가 공정 중에 손상되지 않게 하면서 멤브레인 어셈블리를 제조하는 것도 어렵다. 예를 들어, 멤브레인은 멤브레인 어셈블리를 제조하는 공정 중에 원치 않게 산화될 수 있다.
펠리클과 같은 멤브레인 어셈블리가 그것을 제조하는 동안에 변형되거나 손상되는 가능성을 낮추는 것이 바람직하다. 또한, 멤브레인 어셈블리를 제조하는데 걸리는 시간을 줄이는 것도 바람직하다.
본 발명의 일 양태에 따르면, EUV 리소그래피용 멤브레인 어셈블리를 제조하는 방법으로서, 지지 기판과 부착 기판 사이에 멤브레인층을 포함하는 스택을 제공하는 단계로서, 상기 지지 기판은 내부 영역 및 제 1 경계 영역을 포함하는, 단계; 및 멤브레인 어셈블리를 형성하도록, 상기 지지 기판의 내부 영역을 선택적으로 제거하는 것을 포함하여 상기 스택을 처리하는 단계를 포함하고, 상기 멤브레인 어셈블리는, 적어도 상기 멤브레인층으로부터 형성된 멤브레인; 및 상기 멤브레인을 홀딩하는 지지체로서, 상기 지지체는 적어도 부분적으로 상기 지지 기판의 제 1 경계 영역으로부터 형성되는, 지지체를 포함하는, 멤브레인 어셈블리 제조 방법이 제공된다.
본 발명의 일 양태에 따르면, EUV 리소그래피용 멤브레인 어셈블리로서, 멤브레인; 및 상기 멤브레인을 홀딩하는 지지체를 포함하고, 상기 지지체는 지지 기판의 제 1 경계 영역 및 부착 기판의 제 2 경계 영역으로부터 형성되며, 상기 멤브레인은 상기 지지 기판의 제 1 경계 영역과 상기 부착 기판의 제 2 경계 영역 사이에 있고; 상기 지지체는, 상기 지지 기판의 제 1 경계 영역 및 상기 부착 기판의 제 2 경계 영역이 남도록, 상기 지지 기판의 내부 영역 및 상기 부착 기판의 커버 영역을 선택적으로 제거함으로써 형성되는, 멤브레인 어셈블리가 제공된다.
본 발명의 일 양태에 따르면, 리소그래피 장치용 멤브레인 어셈블리를 제조하는 방법으로서, 적어도 600 μm, 바람직하게는 적어도 700 μm의 평균 두께를 가지는 지지 기판에 멤브레인층을 제공하는 단계; 스택을 형성하도록, 500 μm보다 작은 평균 두께를 가지는 부착 기판을 상기 멤브레인층이 제공된 지지 기판에 웨이퍼 본딩하는 단계로서, 상기 멤브레인층은 상기 지지 기판과 상기 부착 기판 사이에서 캡슐화되는, 단계; 및 상기 지지 기판의 평균 두께가 500 μm 미만이 되도록, 상기 부착 기판에 본딩된 지지 기판을 후속하여 박형화하는 단계를 포함하는, 멤브레인 어셈블리 제조 방법이 제공된다. 바람직하게는, 실질적으로 대칭적인 스택을 형성하기 위하여, 지지 기판의 두께 및 부착 기판의 두께는 실질적으로 동일하다.
본 발명의 실시예가 오직 예시를 통하여, 대응하는 참조 심벌들이 대응하는 부분을 표시하는 첨부된 개략도를 참조하여 이제 설명될 것이다.
도 1 은 본 발명의 일 실시예에 따른 리소그래피 장치를 도시한다;
도 2 는 리소그래피 장치의 더 상세한 도면이다;
도 3 내지 도 19 는 본 발명의 일 실시예에 따른 펠리클 제조 방법의 스테이지들을 개략적으로 나타낸다;
도 20 내지 도 29 는 본 발명의 일 실시예에 따른 다른 펠리클 제조 방법의 스테이지들을 개략적으로 나타낸다;
도 30 내지 도 37 은 본 발명의 일 실시예에 따른 다른 펠리클 제조 방법의 스테이지들을 개략적으로 나타낸다;
도 38 내지 도 45 는 본 발명의 일 실시예에 따른 다른 펠리클 제조 방법의 스테이지들을 개략적으로 나타낸다;
도 46 내지 도 49 는 본 발명의 일 실시예에 따른 다른 펠리클 제조 방법의 스테이지들을 개략적으로 나타낸다; 그리고
도 50 내지 도 52 는 본 발명의 일 실시예에 따른 다른 펠리클 제조 방법의 스테이지들을 개략적으로 나타낸다.
본 발명의 피처 및 장점은 도면과 함께 아래에서 진술되는 발명을 실시하기 위한 구체적인 내용으로부터 더욱 명백해질 것인데, 도면에서 유사한 참조 기호는 전체적으로 대응하는 요소들을 식별한다. 도면에서, 유사한 부재 번호는 동일하고 기능적으로 유사하며, 및/또는 구조적으로 유사한 요소를 일반적으로 표시한다.
도 1 은 본 발명의 일 실시예에 따르는 소스 콜렉터 모듈(SO)을 포함하는 리소그래피 장치(100)를 개략적으로 도시한다. 이 장치(100)는:
- 방사선 빔(B, 예컨대 EUV 방사선)을 컨디셔닝하도록 구성되는 조명 시스템(또는 조명 시스템)(IL).
- 패터닝 디바이스(예를 들어, 마스크 또는 레티클; MA)를 지지하도록 구성되고 패터닝 디바이스를 정확하게 포지셔닝하도록 구성되는 제 1 포지셔너(positioner; PM)에 연결되는 지지 구조체(예를 들어 마스크 테이블; MT);
- 기판(예를 들어 레지스트-코팅된 웨이퍼; W)을 홀딩하도록 구성되고 기판을 정확하게 포지셔닝하도록 구성되는 제 2 포지셔너(PW)에 연결되는 기판 테이블(예를 들어 웨이퍼 테이블; WT); 및
- 방사 빔(B)에 부여된 패턴을 패터닝 디바이스(MA)에 의하여 기판(W)의 타겟부(C)(예를 들어 하나 이상의 다이를 포함함)로 투영하도록 구성되는 투영 시스템(예를 들어 반사 투영 시스템)(PS)을 포함한다.
조명 시스템(IL)은 방사선을 디렉팅하고, 성형(shaping)하고, 또는 제어하기 위한 다양한 유형의 광 컴포넌트, 예컨대 굴절형, 반사형, 자기적, 전자기, 정전기 또는 다른 유형의 광 컴포넌트, 또는 이들의 임의의 조합을 포함할 수도 있다.
지지 구조체(MT)는 패터닝 디바이스(MA)를, 패터닝 디바이스의 지향, 리소그래피 장치의 디자인, 및 예를 들어, 패터닝 디바이스가 진공 환경에서 유지되는지 여부와 같은 다른 조건에 의존하는 방식으로 홀딩한다. 지지 구조체(MT)는 패터닝 디바이스(MA)를 홀딩하기 위해 기계식, 진공식, 정전식, 또는 기타 클램핑 기술들을 이용할 수 있다. 지지 구조체(MT)는 예컨대 필요에 따라 고정되거나 이동시킬 수 있는 프레임(frame) 또는 테이블일 수도 있다. 지지 구조체(MT)는 패터닝 디바이스(MA)가 예를 들어 투영 시스템(PS)에 대하여 원하는 위치에 있다는 것을 보장할 수도 있다.
"패터닝 디바이스"라는 용어는, 기판(W)의 타겟부(C) 내에 패턴을 생성하는 것과 같이, 자신의 단면 내에 패턴을 가지는 방사선 빔(B)을 부여하기 위하여 사용될 수 있는 임의의 디바이스를 지칭하는 것으로 폭넓게 해석되어야 한다. 방사선 빔(B)에 부여된 패턴은 타겟부(C), 예컨대 집적 회로 내에 생성되는 중인 디바이스 내의 특정 기능성 층에 대응할 수도 있다.
패터닝 디바이스(MA)는 투과형 또는 반사형일 수도 있다. 패터닝 디바이스의 예는 마스크, 프로그램가능 미러 어레이, 및 프로그램가능 액정 디스플레이(LCD) 패널을 포함한다. 마스크는 리소그래피에서 주지되며, 이진, 교번 페이즈-천이, 감쇄 페이즈-천이, 및 다양한 하이브리드 마스크 타입과 같은 마스크 타입을 포함한다. 프로그램가능 미러 어레이의 일 예는 소형 미러들의 매트릭스 정렬을 채용하는데, 이들 각각은 인입하는 방사선 빔을 상이한 방향으로 반사하기 위하여 개별적으로 틸팅될 수 있다. 틸팅된 미러는 미러 매트릭스에 의하여 반사된 방사선 빔 내에 패턴을 부여한다.
조명 시스템(IL)과 같은 투영 시스템(PS)은 다양한 타입의 광학적 컴포넌트, 예컨대 사용되는 중인 노광 방사선에 대하여, 또는 진공의 사용과 같은 다른 인자에 대해 적합한 바와 같은, 굴절성, 반사성, 자기적, 전자기, 정전기 또는 다른 타입의 광학적 컴포넌트, 또는 이들의 임의의 조합을 포함할 수도 있다. 다른 가스가 너무 많은 방사선을 흡수할 수도 있기 때문에, EUV 방사선에 대하여 진공을 사용하는 것이 바람직할 수도 있다. 그러므로, 진공 벽 또는 저압 펌프의 도움을 받아 진공 환경이 전체 빔 경로로 제공될 수도 있다.
도시된 것처럼, 리소그래피 장치(100)는 반사형이다(예를 들어, 반사형 마스크를 채용함).
리소그래피 장치(100)는 2개(듀얼 스테이지) 이상의 기판 테이블(WT)(및/또는 2개 이상의 지지 구조체(MT))을 갖는 유형의 것일 수 있다. 이러한 "다중 스테이지" 리소그래피 장치에서, 추가적인 기판 테이블(WT)(및/또는 추가적인 지지 구조체(MT))가 병렬적으로 사용될 수 있고, 또는 하나 이상의 다른 기판 테이블(WT)(및/또는 추가적인 지지 구조체(MT))이 노광을 위해 사용되고 있는 동안 준비 단계들이 하나 이상의 기판 테이블(WT)(및/또는 추가적인 지지 구조체(MT))에 실행될 수 있다.
도 1 을 참조하면, 조명 시스템(IL)은 소스 콜렉터 모듈(SO)로부터 극자외 방사선 빔을 수광한다. EUV 광을 생성하기 위한 방법은, EUV 범위 내에 하나 이상의 방출 라인이 있으면서 재료를 적어도 하나의 원소, 예를 들어 제논, 리튬 또는 주석을 가지는 플라즈마 상태로 변환하는 단계를 포함하지만 반드시 이것으로 제한되는 것은 아니다. 하나의 이러한 방법에서, 흔히 레이저 생성 플라즈마("laser produced plasma; LPP")라고 명명되는 요구되는 플라즈마는, 연료, 예컨대 요구되는 사전-방출 엘리먼트를 가지는 액적, 스트림, 클러스터를 레이저 빔으로써 조사함으로써 생성될 수 있다. 소스 콜렉터 모듈(SO)은, 연료를 여기하는 레이저 빔을 제공하기 위한, 도 1 에는 도시되지 않는 레이저를 포함하는 EUV 방사선 시스템의 일부일 수도 있다. 결과적으로 얻어지는 플라즈마는, 소스 콜렉터 모듈 내에 배치되는 방사선 수집기에 의하여 수집되는 출력 방사선, 예를 들어 EUV 방사선을 방출한다. 레이저 및 소스 콜렉터 모듈(SO)은, 예를 들어 CO2 레이저가 연료 여기를 위한 레이저 빔을 제공하기 위하여 사용되는 경우에 별개의 엔티티들일 수도 있다.
이러한 경우에, 레이저는 리소그래피 장치(100)의 일부를 형성하는 것으로 간주되지 않고, 방사선 빔(B)은, 예를 들어 적합한 지향 미러 및/또는 빔 확장기를 포함하는 빔 전달 시스템의 도움으로, 레이저로부터 소스 콜렉터 모듈(SO)로 전달된다. 다른 경우에, 소스는, 예를 들어 소스가 흔히 DPP 소스라고 명명되는 방전 생산 플라즈마(discharge produced plasma) EUV 발생기인 경우에 소스 콜렉터 모듈(SO)의 내장 부품일 수도 있다.
조명 시스템(IL)은 방사선 빔의 각 세기 분포(angular intensity distribution)를 조절하기 위한 조절기를 포함할 수도 있다. 일반적으로, 조명 시스템(IL)-의 퓨필 평면에서의 세기 분포의 적어도 외측 및/또는 내측 반경 범위(통상적으로, 각각 σ-외측 및 σ-내측이라 함)는 조절될 수 있다. 또한, 조명 시스템(IL)은 다면 필드 및 퓨필 미러(facetted field and pupil mirror) 디바이스와 같은 다양한 다른 컴포넌트들을 포함할 수도 있다. 조명 시스템은 방사선 빔(B)이 자신의 단면에서 원하는 균일성 및 세기기 분포를 가지도록 조정하기 위하여 사용될 수도 있다.
방사선 빔(B)은 지지 구조체(예를 들어, 마스크 테이블)(MT) 상에 홀딩되는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사하고, 그리고 패터닝 디바이스(MA)에 의하여 패터닝된다. 패터닝 디바이스(예를 들어 마스크(MA)로부터 반사된 이후에, 방사선 빔(B)은 기판(W)의 타겟부(C) 상에 방사선 빔(B)을 포커싱하는 투영 시스템(PS)을 통과한다. 제 2 포지셔너(PW) 및 위치 센서(PS2)(예를 들어 간섭측정 측정 디바이스, 선형 인코더, 또는 용량성 센서)의 도움을 받아, 예를 들어 방사선 빔(B)의 경로에 상이한 타겟부들(C)을 포지셔닝하기 위하여, 기판 테이블(WT)이 정확하게 이동될 수 있다. 이와 유사하게, 제 1 포지셔너(PM) 및 다른 위치 센서(PS1)가 패터닝 디바이스(예를 들어, 마스크(MA))를 방사선 빔(B)에 대한 경로에 대하여 정확하게 포지셔닝하기 위하여 사용될 수 있다. 패터닝 디바이스(예를 들어 마스크(MA) 및 기판(W)은 마스크 정렬 마크(M1, M2) 및 기판 정렬 마크(P1, P2)를 이용하여 정렬될 수 있다.
콘트롤러(500)는 리소그래피 장치(100)의 전체 동작을 제어하고, 특히 아래에서 설명되는 동작 공정을 수행한다. 콘트롤러(500)는, 중앙 처리 유닛, 휘발성 및 비-휘발성 스토리지 수단, 키보드 및 스크린과 같은 하나 이상의 입력 및 출력 디바이스, 하나 이상의 네트워크 연결부 및 리소그래피 장치(100)의 다양한 부분와의 하나 이상의 인터페이스를 포함하는, 적절하게-프로그래밍된 범용 컴퓨터로서 구현될 수 있다. 제어 컴퓨터와 리소그래피 장치(100) 사이의 일-대-일 관련성은 필요하지 않다는 것이 이해될 것이다. 본 발명의 일 실시예에서, 하나의 컴퓨터가 다수의 리소그래피 장치(100)를 제어할 수 있다. 본 발명의 일 실시예에서, 다중 네트워크형 컴퓨터가 하나의 리소그래피 장치(100)를 제어하기 위하여 사용될 수 있다. 콘트롤러(500)는 리소그래피 장치(100)가 그의 일부를 형성하는 리소셀(lithocell) 또는 클러스터 내의 하나 이상의 연관된 처리 디바이스 및 기판 처리 디바이스를 제어하도록 구성될 수도 있다. 콘트롤러(500)는 리소셀 또는 클러스터 및/또는 팹(fab)의 전체 제어 시스템에 종속이 되도록 구성될 수도 있다.
도 2 는 소스 콜렉터 모듈(SO), 조명 시스템(IL), 및 투영 시스템(PS)을 포함하는 리소그래피 장치(100)를 좀 더 상세하게 도시한다. EUV 방사선 방출 플라즈마(210)는 플라즈마 소스에 의하여 형성될 수 있다. 방사선 방출 플라즈마(210)가 전자기 스펙트럼의 EUV 범위에서 방사선을 방출하도록 생성되는, 가스 또는 증기, 예를 들어 Xe 가스, Li 증기 또는 Sn 증기에 의하여 EUV 방사선이 생성될 수 있다. 일 실시예에서, 여기된 주석(Sn)의 플라즈마가 EUV 방사선을 생성하기 위하여 제공된다.
방사선 방출 플라즈마(210)에 의해 방출된 방사선은 소스 챔버(211)로부터 콜렉터 챔버(212) 내로 전달된다.
콜렉터 챔버(212)는 방사선 콜렉터(CO)를 포함할 수 있다. 방사선 콜렉터(CO)를 트래버스하는 방사선은 가상 소스 포인트(IF)에 집광될 수 있다. 가상 소스 포인트(IF)는 일반적으로 중간 초점이라고 지칭되고, 소스 콜렉터 모듈(SO)은, 가장 소스 포인트(IF)가 밀폐 구조(220) 내의 개구(221)에 또는 이에 인접하게 위치되도록 정렬된다. 가상 소스 포인트(IF)는 방사선 방출 플라즈마(210)의 이미지이다.
후속하여, 방사선은 조명 시스템(IL)을 가로지르는데, 이것은 패터닝 디바이스(MA)에서 패터닝되지 않은 빔(21)의 원하는 각도 분포와 패터닝 디바이스(MA)에서의 방사선 강도의 원하는 균일성을 제공하도록 정렬되는 다면 필드 미러 디바이스(facetted field mirror device; 22) 및 다면 퓨필 미러 디바이스(24)를 포함할 수도 있다. 지지체 구조체(MT)에서의 패터닝되지 않은 빔(21)의 반사 시에, 패터닝된 빔(26)이 형성되고, 패터닝된 빔(26)은 반사성 엘리먼트(28, 30)를 통하여 기판 테이블(WT)에 의하여 홀딩되는 기판(W) 상에 투영 시스템(PS)에 의하여 이미징된다.
도시된 것보다 더 많은 엘리먼트들이 일반적으로 조명 시스템(IL) 및 투영 시스템(PS) 내에 존재할 수도 있다. 더욱이, 도면에 도시된 것보다 더 많은 미러가 존재할 수도 있고, 예를 들어 도 2 에 도시되는 투영 시스템(PS) 내에 존재하는 것보다 1 개 내지 6 개의 추가적 반사성 요소가 존재할 수도 있다.
또는, 소스 콜렉터 모듈(SO)은 LPP 방사선 시스템의 부분일 수 있다.
도 1 에서 도시되는 바와 같이, 일 실시예에서 리소그래피 장치(100)는 조명 시스템(IL) 및 투영 시스템(PS)을 포함한다. 조명 시스템(IL)은 방사선 빔(B)을 방출하도록 구성된다. 투영 시스템(PS)은 개재 공간에 의하여 기판 테이블(WT)로부터 분리된다. 투영 시스템(PS)은 방사선 빔(B)에 부여된 패턴을 기판(W) 상에 투영하도록 구성된다. 이러한 패턴은 방사선 빔(B)의 EUV 방사선을 위한 것이다.
투영 시스템(PS)과 기판 테이블(WT) 사이에 개재하는 공간은 적어도 부분적으로 소개(evacuate)될 수 있다. 개재 공간은 고체 표면에 의하여 투영 시스템(PS)의 위치에서 제한되는데, 채용된 방사선이 그로부터 기판 테이블(WT)을 향해 지향된다.
일 실시예에서 리소그래피 장치(100)는 동적 가스 록(gas lock)을 포함한다. 동적 가스 록은 멤브레인 어셈블리(80)를 포함한다. 일 실시예에서 동적 가스 록은 개재 공간에 위치된 멤브레인 어셈블리(80)에 의해 커버되는 중공 부분을 포함한다. 중공 부분은 방사선의 경로 주위에 위치된다. 일 실시예에서 리소그래피 장치(100)는 중공 부분의 내부를 가스의 흐름으로 플러쉬(flush)하도록 구성되는 가스 송풍기를 포함한다. 방사선은 기판(W)에 충돌하기 전에 멤브레인 어셈블리를 통해서 이동한다.
일 실시예에서 리소그래피 장치(100)는 멤브레인 어셈블리(80)를 포함한다. 전술된 바와 같이, 일 실시예에서 멤브레인 어셈블리(80)는 동적 가스 록을 위한 것이다. 이러한 경우에 멤브레인 어셈블리(80)는 DUV 방사선을 필터링하기 위한 필터로서 기능한다. 추가적으로 또는 대안적으로, 일 실시예에서 멤브레인 어셈블리(80)는 EUV 리소그래피용 패터닝 디바이스(MA)를 위한 펠리클이다. 본 발명의 멤브레인 어셈블리(80)는 동적 가스 록을 위하여 또는 펠리클을 위하여 또는 스펙트럼 순도 필터와 같은 다른 목적을 위하여 사용될 수 있다. 일 실시예에서 멤브레인 어셈블리(80)는 멤브레인을 포함하는데, 이것은 멤브레인 스택이라고도 불릴 수 있다. 멤브레인 어셈블리(80)의 멤브레인은 멤브레인층(45) 및 선택적으로 캐핑막(후술됨)을 포함한다. 멤브레인 어셈블리(80)의 멤브레인이 멤브레인층(45) 및 적어도 하나의 캐핑막(층)을 포함하면, 이것은 멤브레인 스택이라고 불릴 수 있다. 또한, 멤브레인층(45)은 두 개 이상의 상이한 재료의 복수 개의 교번하는 층으로 형성된 다중층 멤브레인층(45)일 수 있는데, 이러한 경우 캐핑막은 다중층 멤브레인층(45) 내의 교번하는 층과는 상이한 재료를 가질 것이다. 일 실시예에서 멤브레인 어셈블리(80)의 멤브레인은 입사 EUV 방사선의 적어도 80%를 투과시키도록 구성된다.
일 실시예에서 펠리클이 패터닝 디바이스(MA)룰 시일오프(seal off)하여 부유 입자 및 다른 형태의 오염으로부터 패터닝 디바이스(MA)를 보호하도록 구성된다. 패터닝 디바이스(MA)의 표면에 오염이 있으면 기판(W) 상에 제조 결함이 생길 수 있다. 예를 들어, 일 실시예에서 펠리클은 입자가 리소그래피 장치(100) 내의 패터닝 디바이스(MA)의 스테핑 필드 내로 이동할 확률을 낮추도록 구성된다.
패터닝 디바이스(MA)가 보호되지 않은 상태로 방치되면, 오염 때문에 패터닝 디바이스(MA)가 세척되거나 폐기되어야 할 수 있다. 패터닝 디바이스(MA)를 세척하면 소중한 제작 시간이 끊길 수 있고, 패터닝 디바이스(MA)를 폐기하는 것은 큰 비용이 든다. 패터닝 디바이스(MA)를 대체하면 소중한 제작 시간도 끊긴다.
도 3 및 도 4 는 본 발명의 일 실시예에 따른 멤브레인 어셈블리(80) 제조 방법의 스테이지들을 개략적으로 나타낸다. 일 실시예에서 멤브레인 어셈블리(80) 제조 방법은 스택(40)을 위한 지지 기판(41)을 제공하는 단계를 포함한다.
일 실시예에서 지지 기판(41)은 실리콘으로 형성된 웨이퍼이다. 지지 기판(41)은, 예를 들어 정사각형, 원 또는 직사각형의 형상을 가진다. 지지 기판(41)의 형상은 특정하게 제한되지 않는다. 지지 기판(41)의 크기는 특정하게 제한되지 않는다. 예를 들어, 일 실시예에서 지지 기판(41)은 약 100 mm 내지 약 500 mm의 범위에 속하는, 예를 들어 약 200 mm의 직경을 가진다. 지지 기판(41)의 두께는 특정하게 제한되지 않는다. 예를 들어, 일 실시예에서 지지 기판(41)은 적어도 300 μm, 선택적으로 적어도 400 μm의 두께를 가진다. 일 실시예에서 지지 기판(41)은 최대 1,000 μm, 선택적으로 최대 800 μm의 두께를 가진다. 일 실시예에서 지지 기판(41)은 최대 600 μm, 선택적으로 최대 400 μm의 두께를 가진다. 일 실시예에서, 지지 기판(41)은 약 400 μm의 두께를 갖는다. 더 얇은 지지 기판(41)을 제공함으로써, 선택적으로 제거될 필요가 있는 지지 기판(41)의 양이 감소된다. 따라서, 더 얇은 지지 기판(41)을 가지고 시작함으로써, 본 발명의 일 실시예는 지지 기판(41)의 일부를 선택적으로 제거하는 단계 중에 멤브레인이 손상되거나 오염될 가능성을 낮출 것으로 기대된다. 또한, 지지 기판(41)을 가지고 시작함으로써, 본 발명의 일 실시예는 제조 프로세스를 더 효율적이 되게 할 것으로 기대된다.
실리콘은 다이아몬드 입방 결정 구조체로 결정화될 수 있다. 일 실시예에서, 지지 기판(41)은 실리콘의 입방 결정을 포함한다. 일 실시예에서 지지 기판(41)은 <100> 결정 방향을 가진다.
도 4 에서 도시되는 바와 같이, 일 실시예에서 지지 기판(41)은 희생층을 포함한다. 희생층은 예를 들어 산화층(42)일 수 있다. 산화층(42)은 지지 기판(41)의 일부이다. 지지 기판(41)의 나머지는 지지 기판(41)의 비-산화층을 형성한다. 산화층(42)은 지지 기판(41)의 비-산화층의 적어도 일부가 제거될 때, 예를 들어 에칭될 때 에치 베리어를 형성한다. 도 16 에서 도시되는 바와 같이, 예를 들어 지지 기판(41)은 하단측으로부터 에칭된다. 산화층(42)은 습식 에천트에 내성을 가진다. 일 실시예에서 산화층(42)은 산화물층이 아닌 대체 희생층에 의해 대체될 수 있다.
일 실시예에서 산화층(42)은 100 nm보다 큰, 선택적으로 200 nm보다 큰, 그리고 선택적으로 300 nm보다 큰 두께를 가진다. 예를 들어, 일 실시예에서 산화층(42)은 약 350 nm 또는 약 400 nm의 두께를 가진다. 본 발명의 일 실시예는 지지 기판(41)의 적어도 일부를 에칭하는 단계에서 견실성을 개선할 것으로 기대된다.
일 실시예에서 산화층(42)은 지지 기판(41)의 외면 상에 산화물의 박층으로서 형성된다. 일 실시예에서 산화층(42)은 열적 산화 프로세스에 의하여, 예를 들어 열적 습식 산화물로서 형성된다. 일 실시예에서, 지지 기판(41)의 적어도 일부를 에칭하기 위하여 사용되는 산화층(42) 및 에천트는, 언더라잉층(예를 들어 지지 기판(41))에 대한 희생층(예를 들어 산화층(42))이 양호한/높은 충분한 선택도가 존재하도록 구성된다. 예를 들어, 일 실시예에서 에천트에서의 산화층(42)의 에칭 레이트는 약 5 nm/분보다 적고, 예를 들어 약 3 nm/분이다. 일 실시예에서 산화층(42)은 비정질 실리콘 이산화물을 포함한다.
산화층(42)은 선택적인 것이다. 일 실시예에서 산화층(42)은 제공되지 않는다. 산화층(42)이 제공되지 않으면, 대안적 에칭 스톱이 제공될 수 있고, 또는 지지 기판(41)을 에칭하는 단계는 멤브레인 어셈블리(80)의 멤브레인이 원치않게 에칭될 가능성을 줄이도록 제어될 수 있다.
도 5 에서 도시되는 바와 같이, 일 실시예에서 스택(40)은 하부 캐핑막(44)을 포함한다. 하부 캐핑막(44)은 지지 기판(41)과 멤브레인층(45) 사이에 배치된다. 도 3 에서 도시되는 바와 같이, 일 실시예에서 스택(40)은 선택적인 하부 희생층(43)을 포함한다. 하부 희생층(43)은 지지 기판(41)과 멤브레인층(45) 사이에 배치된다.
스택(40)이 하부 희생층(43)을 포함하는 경우, 하부 캐핑막(44)이 하부 희생층(43)과 멤브레인층(45) 사이에 배치된다. 일 실시예에서 하부 캐핑막(44)은 본 발명의 일 실시예에 따른 방법에 의해 생성된 멤브레인 어셈블리(80)의 멤브레인의 일부를 형성한다.
하부 희생층(43)의 두께는 특정하게 제한되지 않는다. 일 실시예에서 하부 희생층(43)의 두께는 적어도 약 5 nm이고, 또는 적어도 약 10 nm이다. 일 실시예에서 하부 희생층(43)의 두께는 최대 약 100 nm이고, 또는 최대 약 50 nm이다. 일 실시예에서 하부 희생층(43)의 두께는 최대 약 1000 nm이고 적어도 약 5 nm이지만, 바람직하게는 최대 약 100 nm이고 적어도 20 nm이다.
일 실시예에서 하부 희생층(43)은 비정질 실리콘과 같은 재료로부터 형성된다. 그러나, 반드시 그래야 하는 것은 아니다.
스택(40) 상에 하부 희생층(43)을 증착하는 방법은 특히 제한되지 않는다. 일 실시예에서 하부 희생층(43)은 화학적 기상 증착, 예를 들어 저압 화학적 증착(LPCVD) 또는 플라즈마-향상 화학적 증착(PECVD)에 의하여 스택(40)에 도포된다. LPCVD는 상대적으로 고품질의 층을 생성하는 반면에, PECVD는 더 낮은 온도에서 영향받을 수 있는 것이 바람직하다. 예를 들어, 일 실시예에서 하부 희생층(43)은 300 내지 700˚C의 범위에 있는 온도에서 LPCVD에 의해 스택(40)에 도포된다. 그러나, 반드시 그래야 하는 것은 아니다. 예를 들어, 대안적인 실시예에서 하부 희생층(43)은, 예를 들어 PECVD, 스퍼터링 방법 또는 박막 증착 방법에 의하여 스택(40)에 도포된다.
일 실시예에서, 하부 캐핑막(44) 및 상부 캐핑막(46) 각각은 10 nm미만, 바람직하게는 4 nm미만의 두께를 가진다. 일 실시예에서 하부 캐핑막(44), 멤브레인층(45) 및 상부 캐핑막(46)의 결합된 두께는 약 50 nm이다. 일 실시예에서 상부 캐핑막(46)을 위한 재료는 하부 캐핑막(44)을 위한 재료와 동일하다.
예를 들어, 일 실시예에서 멤브레인층(45)은 다결정 또는 나노결정 실리콘으로 형성된다. 다결정 또는 나노결정 실리콘은 취성을 가진다. 그러므로, 다결정 또는 나노결정 실리콘으로 형성된 멤브레인층(45)을 포함하는 멤브레인을 포함하는 멤브레인 어셈블리(80)는 멤브레인 어셈블리(80)가 부서질 때 많은 입자로 흩어질 수 있다. 본 발명의 일 실시예는 멤브레인 어셈블리(80)의 기계적 물성을 개선할 것으로 기대된다.
다결정 실리콘 및 나노결정 실리콘 각각은 EUV 방사선에 대해 높은 투과성을 가진다. 다결정 실리콘 및 나노결정 실리콘 각각은 양호한 기계적 강도를 가진다.
그러나, 멤브레인 어셈블리(80)의 멤브레인이 반드시 다결정 또는 나노결정 실리콘으로 형성되어야 하는 것은 아니다. 예를 들어, 대안적인 실시예에서 멤브레인 어셈블리(80)의 멤브레인은 멀티-래티스 멤브레인 또는 실리콘 질화물로 형성된다. 멤브레인 어셈블리(80)의 멤브레인은 일반적으로, 적어도 층(45) 및 선택적으로 하나 이상의 캐핑층(멤브레인의 상단 및/또는 하단에 있음)으로부터 형성되고, 층들의 각각의 두께와 멤브레인(스택)의 총두께는 멤브레인 어셈블리의 응용분야에 따라서, 요구되는 방사선의 적어도 80%에 대해 투과성이 되도록 구현된다는 특징을 가진다. 요구되는 방사선은 EUV 방사선일 수 있지만, 요구되는 방사선은 특정한 응용예에 따라서 (D)UV 방사선, VIS 방사선 및/또는 IR 방사선일 수도 있다. 후자의 경우, 요구되는 파장에 대한 멤브레인의 요구되는 투명도는 특정 응용예에 따라서는 80%로부터 편차를 가질 수 있다. 예를 들어, IR 방사선의 경우 더 많이 흡수하는 것이 바람직한 반면에, D(UV)의 경우 매우 낮은 반사를 가지는 것이 바람직하다.
다른 대안적인 실시예에서, 멤브레인 어셈블리(80)의 멤브레인은 단결정 실리콘으로부터 형성된다. 이러한 실시예에서, 단결정 실리콘 멤브레인은 절연체 상 실리콘(SOI) 기법에 의해 형성될 수 있다. 이러한 제품을 위한 시작 재료는 소위 SOI 웨이퍼 기판이다. SOI 웨이퍼 기판은 매립된 격리 SiO2 층 위에 얇은 단결정 실리콘층이 있는 실리콘 캐리어 기판을 포함하는 기판이다. 일 실시예에서 단결정 실리콘층의 두께는 약 5 nm 내지 약 5 μm의 범위를 가질 수 있다. 일 실시예에서 실리콘 멤브레인층은 SOI 웨이퍼 기판이 제조 방법에서 사용되기 전에 SOI 웨이퍼 기판 위에 존재한다.
일 실시예에서 하부 캐핑막(44)을 위한 재료는 비정질 실리콘 질화물이다. 그러나, 다른 재료도 적합할 수 있다. 일 실시예에서 하부 캐핑막(44)은 하부 캐핑막(44)이 그 기능을 수행하게 하도록 충분히 두껍다. 일 실시예에서 하부 캐핑막(44)의 두께는 적어도 약 1 nm, 및 선택적으로 적어도 약 2 nm이다. 일 실시예에서 하부 캐핑막(44)은, 하부 캐핑막(44)을 포함하는 멤브레인 어셈블리(80)의 멤브레인이, 특히 EUV 방사선의 투과에 대해서 충분히 양호한 광학적 특성을 가지게 하도록 충분히 얇다. 일 실시예에서 하부 캐핑막(44)의 두께는 최대 약 10 nm이고 선택적으로 최대 약 5 nm이다. 일 실시예에서 하부 캐핑막(44)의 두께는 약 2.5 nm이다.
하부 캐핑막(44)을 스택(40)에 도포하는 방법은 특히 제한되지 않는다. 일 실시예에서 하부 캐핑막(44)은 화학적 기상 증착, 예를 들어 LPCVD에 의하여 약 850℃의 온도에서 스택에 도포된다. 그러나, 대안적인 실시예에서 하부 캐핑막(44)은, 예를 들어 PECVD, 스퍼터링 방법 또는 박막 증착 방법에 의하여 스택(40)에 도포된다.
일 실시예에서, 하부 캐핑막(44) 및/또는 상부 캐핑막(46)은 멤브레인층(45)이 적어도 지지 기판(41)을 선택적으로 제거함으로써 노출된 이후에(즉 멤브레인 어셈블리(80)의 제조의 최종 또는 거의-최종 단계로서) 멤브레인층(45)에 도포된다.
도 6 에서 도시되는 바와 같이, 스택(40)은 멤브레인층(45)을 포함한다. 멤브레인 어셈블리(80)는 멤브레인층(45) 및 선택적으로 캐핑막으로부터 형성된 멤브레인을 포함한다(멤브레인 스택 내). 일 실시예에서 멤브레인층(45)은 실리콘을 비정질, 단결정, 다결정 또는 나노결정 실리콘과 같은 자신의 동소체 형태로 포함한다. 나노결정 실리콘이란 특정한 비정질 실리콘 콘텐츠를 포함하는 다결정 실리콘 매트릭스를 의미한다. 일 실시예에서 다결정 또는 나노결정 실리콘은 멤브레인층(45) 내에 비정질 실리콘을 결정화함으로써 형성된다. 예를 들어, 도 6 에서 도시되는 바와 같이, 일 실시예에서 멤브레인층(45)은 비정질 실리콘층으로서 스택(40)에 추가된다. 비정질 실리콘층은 어떤 온도가 넘으면 다결정 또는 나노결정 실리콘층으로 결정화된다. 예를 들어, 비정질 실리콘층으로서의 멤브레인층(45)은 다결정 또는 나노결정 실리콘층으로서의 멤브레인층(45)으로 변환된다.
일 실시예에서 비정질 실리콘층은 그 성장 중에 인-시츄로 도핑된다. 일 실시예에서 비정질 실리콘층은 그 성장 이후에 도핑된다. p- 또는 n-타입 도펀트를 추가함으로써 실리콘 도전성이 증가하는데, 이것은 EUV 소스의 파워에 기인한 열기계적 거동에 긍정적인 영향을 가진다.
일 실시예에서 멤브레인층(45)은 스택(40)의 상단면 및 하단면 또는 양자 모두에 도포된다. 멤브레인층(45)은 추후 공정 단계에서 스택(40)의 하단측으로부터 제거될 수 있다. 그러나, 반드시 그래야 하는 것은 아니다. 대안적인 실시예에서, 멤브레인층(45)은 스택(40)의 상단측에만 도포된다. 스택(40)의 상단측에 있는 멤브레인층(45)은 이러한 제조 방법에 의하여 생성된 멤브레인 어셈블리(80)의 멤브레인 내의 멤브레인층(45)이 된다.
일 실시예에서 멤브레인층(45)은 화학적 증착 방법에 의하여 스택(40)에 도포된다. 예를 들어, 일 실시예에서 멤브레인층(45)은 약 560℃의 온도에서 LPCVD에 의해 도포된다. 그러나, PECVD, 스퍼터링 방법 및 박막 증착 방법과 같은 다른 방법도 사용될 수 있다.
일 실시예에서 멤브레인층(45)은 EUV 방사선에 대한 자신의 투과율이 충분히 높도록, 예를 들어 50%보다 크도록 충분히 얇다. 일 실시예에서 멤브레인층(45)의 두께는 최대 약 200 nm이고, 선택적으로 최대 약 150 nm이다. 150 nm Si 멤브레인은 입사 EUV 방사선 중 약 77%를 투과할 것이다. 일 실시예에서 멤브레인층(45)의 두께는 최대가 약 100 nm이다. 100 nm Si 멤브레인은 입사 EUV 방사선 중 약 84%를 투과할 것이다. 60 nm Si 멤브레인은 입사 EUV 방사선 중 약 90%를 투과할 것이다.
일 실시예에서 멤브레인층(45)은 충분히 두꺼워서, 멤브레인 어셈블리(80)가 리소그래피 장치(100)의 패터닝 디바이스(MA)에 고정될 때 그리고 리소그래피 장치(100)의 사용 중에 기계적으로 안정하다. 일 실시예에서 멤브레인층(45)의 두께는 적어도 약 10 nm, 선택적으로 적어도 약 20 nm, 및 선택적으로 적어도 약 35 nm이다. 일 실시예에서 멤브레인층(45)의 두께는 약 55 nm이다.
도 8 에서 도시되는 바와 같이, 일 실시예에서 스택(40)은 부착 기판(51)을 포함한다. 멤브레인층(45)은 지지 기판(41)과 부착 기판(51) 사이에 있다. 부착 기판(51)은 자가-지지형이고, 즉 자기 자신의 중량을 지지할 수 있다. 부착 기판(51)은 임의의 다른 보디에 의해서 지지되지 않더라도 자신의 형상을 유지하도록 선택될 수 있다. 부착 기판(51)은 예를 들어, 스택(40)에 도포되고 스택의 형상을 가지는(즉 스택과 컨포멀(conformal)함) 재료의 캐핑층과는 다른데, 이러한 층은 스택(40)에 도포되지 않으면 자기 자신의 중량을 지지하지 않을 것이다.
부착 기판(51)의 재료는 특정하게 제한되지 않는다. 일 실시예에서, 부착 기판(51)은, 지지 기판(41)을 에칭하기 위하여 사용되는 동일한 에천트를 사용하여 에칭될 수 있는 재료로 형성된다(하지만 특별히 한정되지는 않는다). 일 실시예에서, 부착 기판(41)은 실리콘을 포함한다. 부착 기판(51)은 지지 기판(41)의 형상에 대응하는 형상을 가진다. 일 실시예에서 부착 기판(51)은 지지 기판(41)의 직경과 유사하거나 동일한 직경을 가진다.
부착 기판(51)의 두께는 특정하게 제한되지 않는다. 예를 들어, 일 실시예에서 부착 기판(51)은 적어도 300 μm, 선택적으로 적어도 400 μm의 두께를 가진다. 일 실시예에서 부착 기판(51)은 최대 1,000 μm, 선택적으로 최대 800 μm의 두께를 가진다. 일 실시예에서 부착 기판(51)은 최대 600 μm, 선택적으로 최대 400 μm의 두께를 가진다. 일 실시예에서, 부착 기판(51)은 약 400 μm의 두께를 갖는다. 일 실시예에서 부착 기판(51)은 지지 기판(41)의 두께와 유사한 두께를 가진다.
부착 기판(51)은 지지 기판(41) 및 멤브레인층(55)이 서로 상대적으로 이동하지 않도록 이들에 연결된다. 일 실시예에서 부착 기판(51)은, 적어도 부분적으로 멤브레인 어셈블리(80)의 멤브레인을 형성하는 스택의 층에 직접적으로 부착된다. 예를 들어, 일 실시예에서 부착 기판(51)은 멤브레인층(45) 또는 상부 캐핑막(46)에 직접적으로 부착된다. 그러나, 대안적인 실시예에서 스택(40)은 접착층(47)(도 8 에 도시됨)을 포함한다. 접착층(47)은 멤브레인층(45)과 부착 기판(51) 사이에 있다. 부착 기판(51)은 접착층(47)에 부착된다.
일 실시예에서, 본 발명의 상기 방법은, 지지 기판(41)과 부착 기판(51) 사이에 멤브레인층(45)을 포함하는 스택(40)을 제공하도록, 직접적으로 또는 간접적으로 부착 기판(51)을 멤브레인층(45)에 본딩하는 단계를 포함한다. 일 실시예에서 부착 기판(51)은 멤브레인층(45)에 직접적으로 본딩된다. 대안적인 실시예에서, 부착 기판(51)은 멤브레인층(45)에 간접적으로 부착된다. 예를 들어, 부착 기판(51)은 상부 캐핑막(46), 접착층(47) 또는 다른 층과 같은 중간층을 통해서 멤브레인층(45)에 간접적으로 본딩될 수 있다. 일 실시예에서 지지 기판(41)은 웨이퍼-본딩 기법을 사용하여 부착 기판(51) 또는 중간 캐핑막에 본딩된다. 부착 기판(51)을 스택(40)의 나머지에 부착 / 본딩하는 방법은 특별하게 제한되지 않는다. 예를 들어, 반도체 산업계에서 알려진 웨이퍼-본딩의 임의의 방법이 부착 기판(51)을 부착하여 스택(40)을 형성하기 위하여 사용될 수 있다.
일 실시예에서 지지 기판(41) 및/또는 부착 기판(51)은 연마된다. 스택(40)은 상단측 및 하단측을 가진다. 상단측은 도면에서 스택(40)의 상단에 표시된다. 하단측은 도면에서 스택(40)의 하단에 표시된다. 일 실시예에서 지지 기판(41)은 상단측 및 하단측 양자 모두에서 연마된다. 그러나, 반드시 그래야 하는 것은 아니다. 일 실시예에서 지지 기판(41)은 상단측 및 하단측 중 하나에서만 연마된다. 일 실시예에서 지지 기판(41)은 분쇄 및 또는 연마 또는 다른 박형화 방법에 의하여 박형화된다.
도 9 에서 도시되는 바와 같이, 일 실시예에서 멤브레인 어셈블리(80) 제조 방법은 스택(40)의 하단측으로부터 멤브레인층(45)을 제거하는 단계를 포함한다. 일 실시예에서 스택(40)의 하단측으로부터 멤브레인층(45)을 제거하는 단계는, 스택(40)의 하단측으로부터 하부 희생층(43), 하부 캐핑막(44), 상부 캐핑막(46) 및/또는 접착층(47)을 제거하는 것을 더 포함한다. 물론, 이러한 층들 중 하나 이상이 제공되지 않거나 스택(40)의 하단측에 제공되지 않으면, 스택(40)의 하단측으로부터 층을 제거하는 단계는 불필요하다.
일 실시예에서 스택(40)의 하단측으로부터 멤브레인층(45)을 제거하는 단계는 에칭 프로세스에 의하여, 예를 들어 건식 에칭 프로세스에 의하여 수행된다. 일 실시예에서 건식 에칭 프로세스는, 멤브레인층(45)을 멤브레인층(45)의 일부를 노출된 표면으로부터 제거하는 이온의 충돌에 노출시키는 것을 포함한다. 일 실시예에서, 이온은 플루오로카본, 예를 들어 테트라플루오로메탄(CF4)인 플라스마로부터 나온다. 도 9 에서 도시되는 바와 같이, 건식 에칭 프로세스는 스택(40)의 하단측에 있는 지지 기판(41)의 산화층(42)에 닿게 되면 중단된다. 스택(40)의 하단측에 산화층(42)이 없으면, 그러면 건식 에칭 프로세스는 스택(40)의 하단측에서 지지 기판(41)에 닿게 될 때 중단된다.
도 10 에서 도시되는 바와 같이, 일 실시예에서 멤브레인 어셈블리(80) 제조 방법은 스택(40)의 하단측으로부터 산화층(42)을 제거하는 단계를 포함한다. 일 실시예에서 산화층(42)은 습식 에칭 프로세스를 사용하여 제거된다. 예를 들어, 일 실시예에서 에천트는 버퍼링된 산화물 에치와 같은 습식 에천트일 수 있다. 에칭 프로세스는 지지 기판(41)의 비-산화층이 스택(40)의 하단측에서 노출될 때에 중단된다.
도 15 에서 묘사되는 바와 같이, 일 실시예에서 지지 기판(41)은 내부 영역(71) 및 제 1 경계 영역(72)을 포함한다. 경계 영역(72)은 내부 영역(71) 주위에 있다. 내부 영역(71) 및 경계 영역(72)은 지지 기판(41)의 평면에 있다. 일 실시예에서 경계 영역(72)은 지지 기판(41)의 평면에 있는 내부 영역(71)을 둘러싼다.
도 16 에서 도시되는 바와 같이, 일 실시예에서 멤브레인 어셈블리(80) 제조 방법은, 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 것을 포함하여, 멤브레인 어셈블리(80)를 형성하도록 스택(40)을 처리하는 단계를 포함한다. 예를 들어, 선택적 제거는 지지 기판(41)을 에칭하는 것을 포함할 수 있다. 지지 기판(41)의 일부는 멤브레인 어셈블리(80)의 지지체(81)를 형성한다(도 19 에 도시됨). 지지체(81)는 멤브레인 어셈블리(80)의 멤브레인을 홀딩한다. 지지체(81)는 적어도 부분적으로 지지 기판(41)에 의하여 형성된다. 지지체(81)는 멤브레인 어셈블리 캐리어라고 불릴 수 있다. 지지체(81)는 적어도 부분적으로 지지 기판(41)의 경계 영역(72)으로부터 형성된다.
도 11 에서 도시되는 바와 같이, 일 실시예에서 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계는, 에치 마스크층(56)을 적어도 스택(40)의 하단면에 형성하는 것을 포함한다. 일 실시예에서 에치 마스크층(56)은 스택(40)의 상단 및 하단 양자 모두에 도포된다. 일 실시예에서 에치 마스크층(56)은 지지 기판(41)의 경계 영역(72)에 대응한다. 일 실시예에서 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계는, 지지 기판(41)의 내부 영역(71)을 비등방성 에칭하는 것을 포함한다.
에치 마스크층(56)은, 스택(40)의 하단측으로부터 지지 기판(41)을 에칭하는 공정을 위한 에치 베리어로서 사용된다. 일 실시예에서, 에치 마스크층(56)은 우선 스택(40)의 상단면 및 하단면 양자 모두를 에치 마스크층(56)으로 커버함으로써 제공된다.
일 실시예에서 에치 마스크층(56)은 비정질 실리콘 질화물(예를 들어, a-Si3N4 또는SiN)을 포함한다. 에치 마스크층(56)은 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하기 위하여 사용되는 수단, 예를 들어 습식-에칭을 통해서 이루어진다면 에치 용액에 대해서 내성을 가진다.
일 실시예에서, 이러한 방법은 에치 마스크층(56)을 선택적으로 제거하는 단계를 포함한다. 도 12 에 도시되는 바와 같이, 일 실시예에서 에치 마스크층(56)을 선택적으로 제거하는 단계는, 포토레지스트 층(57)을 스택(40)의 상단측 및 하단측에 도포하는 것을 포함한다. 일 실시예에서 포토레지스트 층(57)은 약 3 μm의 두께를 가진다. 일 실시예에서 포토레지스트 층(57)은 스프레이 코팅 방법에 의하여 도포된다. 포토레지스트 층(57)은 에치 마스크층(56)을 선택적으로 제거하기 위하여 사용되는 에칭 프로세스로부터 스택(40)을 보호하도록 구성된다.
도 13 에서 도시되는 바와 같이, 일 실시예에서 에치 마스크층(56)을 선택적으로 제거하는 단계는 포토레지스트 층(57)의 내부 영역(71)에 대응하는(예를 들어 지지 기판(41)에 대응하는) 선택된 영역을 노광하는 것을 포함한다. 이러한 노광 프로세스는 멤브레인 어셈블리 영역을 규정하도록 구성된다. 일 실시예에서, 단일 지지 기판에 대하여 다수의 멤브레인 어셈블리 영역이 규정될 수 있다. 다수의 멤브레인 어셈블리(80)를 형성하기 위하여 단일 지지 기판(41)이 사용될 수 있다.
도 13 에서 도시되는 바와 같이, 일 실시예에서 노광 마스크(60)는 포토레지스트 층(57) 상에 조사되는 광을 패터닝하기 위하여 제공된다. 노광 마스크(60)는 마스크 개구(61)를 포함한다. 마스크 개구(61)는 지지 기판(41)의 내부 영역(71)에 대응할 구역 또는 영역을 규정한다. 지지 기판(41)의 내부 영역(71)은, UV 방사선이 투과될 수 있는, 지지체(81)가 없는 멤브레인을 가지는 멤브레인 어셈블리(80) 내의 구역에 대응한다.
도 13 에서 도시되는 바와 같이, 방사선 소스(62)가 제공된다. 방사선 소스(62)는 노광 마스크(60)의 마스크 개구(61)를 통과하여 포토레지스트 층(57)을 조사한다. 포토레지스트 층(57)의 노출된 영역(55)은 도 13 에 도시된 바와 같이 형성된다.
도 13 에서 도시되는 바와 같이, 일 실시예에서 이러한 방법은 포토레지스트 층(57)의 노출된 영역(55)을 제거하는 것을 포함한다. 일 실시예에서, 노광 영역(55)은 용해된다. 에치 마스크층(56)을 선택적으로 제거하는 프로세스에서, 포지티브 마스크 또는 네거티브 마스크 중 어느 하나가 사용될 수 있다는 점에 주목하여야 한다.
도 13 에서 도시되는 바와 같이, 일 실시예에서 이러한 방법은 노출된 영역(55)이 제거된(예를 들어 용해된) 곳에 대응하는 영역 내의 에치 마스크층(56)을 에칭하는 것을 포함한다. 노광된 영역이 제거되면, 그 자리에 에칭 개구가 생성된다. 에치 마스크층(56)은 에칭 개구에 대응하는 영역에서 제거된다. 에칭 개구는 에치 마스크층(56)이 스택(40)으로부터 제거된 영역 내로 연장된다. 일 실시예에서 이러한 방법은 에치 마스크층(56)을 건식 에칭하는 단계를 포함한다.
전술된 바와 같이, 일 실시예에서 스택(40)은 리소그래피 프로세스 및 건식 에칭 프로세스를 사용하여 구성된다. 또는, 일 실시예에서 스택(40)의 표면을 구조화하기 위하여 대안적인 구조화 방법이 사용된다. 도 14 는 노출된 영역을 현상하고 에칭한 이후의 스택(40)을 도시한다.
도 15 에서 도시되는 바와 같이, 일 실시예에서 멤브레인 어셈블리(80) 제조 방법은 포토레지스트 층(57)을 제거하는 단계를 포함한다. 에치 마스크층(56)을 선택적으로 제거하는 단계가 완료된 이후에, 포토레지스트 층(57)은 더 이상 필요 없다. 포토레지스트 층(57)은 후속하는 공정 단계와 간섭을 일으키지 않도록 제거될 수 있다.
도 16 및 도 18 은 본 발명의 일 실시예에 따른, EUV 리소그래피용 멤브레인 어셈블리(80) 제조 방법의 스테이지들을 개략적으로 나타낸다. 일 실시예에서 KOH와 같은 습식 에천트가 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하기 위하여 사용된다. 그러므로, 일 실시예에서 에치 마스크층(56)은 습식 에천트에 대해 화학적 내성을 가진다. TMAH(tetramethylammonium hydroxide) 및 EDP(aqueous solution of ethylene diamine and pyrocatechol)와 같은 다른 습식 에천트도 사용될 수 있다.
도 16 은 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계 이후의 스택(40)을 도시한다. 산화층(42)은 멤브레인을 습식 에칭 단계로부터 보호한다.
지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계는, 결과적으로 제조되는 동안에 멤브레인 어셈블리(80)에 손상을 입힐 수 있다. 제조 방법의 이러한 스테이지에서, 스택(40)은 특히 얇다. 지지 기판(41)의 내부 영역(71)이 선택적으로 제거되는 경우, 스택(40)은 극히 얇은 부분(내부 영역(71)이 제거된 곳)) 및 얇은 부분(지지 기판(41)의 경계 영역(72)이 제거되지 않은 지지체(81)에 대응함)의 혼합물을 포함한다. 그러면 스택(40)에 기계적 스트레스가 생기게 될 수 있다. 스택(40)이 파괴될 수 있고, 다른 방식으로 원치않게 손상될 수 있다.
스택(40)이 부착 기판(51)을 포함하게 함으로써, 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하기 위하여 습식 에천트가 사용될 경우 스택(40)에 다른 기계적 보호를 제공할 필요가 없다. 부착 기판(51)을 제공함으로써, 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계 동안에 부착 기판(51)은 스택(40)을 기계적으로 보호한다.
비교예로서, 지지 기판(41)을 에칭하는 단계 중에 기계적 보호를 스택(40)에 제공하기 위하여(스택 표면 전체적으로 또는 국지적으로) 기계적 보호 재료가 사용될 수 있다. 이러한 기계적 보호 재료가 스택(40)에 층으로서 추가되면, 기계적 보호 재료의 층은 다음의 스테이지에서 스택(40)으로부터 제거되어야 한다. 산화제 물질과 같은 제거 물질이 기계적 보호 재료를 제거하기 위해 사용될 수 있다. 그러나, 제거 물질이 기계적 보호 재료를 제거하기 위하여 사용된다면, 멤브레인 어셈블리(80)의 멤브레인은 손상되어 균일성이 떨어질 수 있다. 예를 들어, 상부 캐핑막(46) 또는 멤브레인층(45)이 산화되면 산소 원자가 멤브레인에 추가되어, 멤브레인이 일부 위치에서 더 두꺼워질 수 있다. 이러한 산화는 EUV 방사선의 흡수를 증가시킬 것이다.
부착 기판(51)을 제공함으로써, 멤브레인 어셈블리(80)의 멤브레인은 더 균일해지고 더 제어된 형상을 가질 것으로 기대된다. 이것은, 기계적 보호 재료를 제거하기 위하여 제거 물질을 사용하는 단계가 필요없기 때문이다. 이것은 멤브레인 어셈블리(80)의 이미징 특성을 개선하고, 예를 들어 EUV 방사선의 흡수 수준을 감소시키고, 멤브레인 어셈블리가 더 높은 균일성을 갖게 할 것으로 기대된다.
일 실시예에서 지지 기판(41)의 내부 영역(71)을 에칭하기 위하여 사용되는 에천트는 KOH이다. KOH 에칭 프로세스 도중에 기계적 보호를 위한 층을 제공하는 경우의 단점은, 이것을 제거하기가 어렵다는 것이다. 산화제 물질과 같은 제거 물질을 사용하여 기계적 보호를 위한 층을 제거하면, 멤브레인 어셈블리(80)의 기능성이 저하된다. 일 실시예에서, 기계적 보호를 위한 층은 처리 시에 요구되지 않는다. 본 발명의 일 실시예는 멤브레인 어셈블리(80)에 산화제 물질이 미치는 영향을 회피할 것으로 기대된다. 이것은 기계적 보호층이 더 이상 필요하지 않기 때문이다. 그러면, 알려진 공정을 사용하여 제조된 멤브레인 어셈블리에 비하여 더 양호한 품질을 가지며 재현성이 높고 더 균일한 멤브레인 어셈블리(80)를 얻게 된다.
도 17 에서 도시되는 바와 같이, 멤브레인에 인접하여 존재하는 산화층(42)과 같은 임의의 층이 임의의 적합한 방법에 의하여 제거된다. 결과적으로, 멤브레인으로부터 제거된다.
도 17 에서 도시되는 바와 같이, 일 실시예에서 스택(40)은 하부 희생층(43) 및/또는 접착층(47)을 포함한다. 하부 희생층(43) 및/또는 접착층(47)은, 멤브레인의 하단에 존재하는 지지 기판(41)의 산화층(42)과 같은 임의의 층을 선택적으로 제거하는 동안에 멤브레인층(45) 및 임의의 캐핑막을 보호한다.
도 18 은, 예를 들어 에칭에 의하여, 산화층(42), 하부 희생층(43), 산화층(52) 및 접착층(47)을 제거하는 단계 이후의 스택(40)을 개략적으로 도시한다.
일 실시예에서 멤브레인 어셈블리(80) 제조 방법은 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 것을 포함한다. 결과적으로, 멤브레인 어셈블리(80)는 멤브레인층(45)으로부터 형성된 멤브레인 및 멤브레인을 홀딩하는 지지체(81)를 포함한다. 지지체(81)는 지지 기판(41)의 경계 영역(72)으로부터 형성된다.
지지체(81)는 멤브레인 어셈블리(80)의 멤브레인의 기계적 안정성을 개선한다. 그러면 멤브레인 어셈블리(80)가 손상됨이 없이 멤브레인 어셈블리(80)를 포장하고 수송하는 것이 더 쉬워진다. 또한, 멤브레인 어셈블리(80)가 손상됨이 없이 멤브레인 어셈블리(80)를 프레임에 의하여 패터닝 디바이스(MA)에 부착하는 것이 더 쉬워진다.
일 실시예에서 멤브레인 어셈블리(80)의 지지체(81)는 멤브레인 어셈블리(80)를 패터닝 디바이스(MA)에 연결하는 프레임에 연결되도록 구성된다. 프레임은 멤브레인 어셈블리(80)의 멤브레인에 직접적으로 부착될 필요가 없다. 프레임은 멤브레인 어셈블리(80)의 지지체(81)에 부착될 수 있다. 그러면 멤브레인 어셈블리(80)를 패터닝 디바이스(MA)에 피팅하는 공정 중에 멤브레인 어셈블리(80)의 멤브레인이 손상될 가능성이 줄어든다.
도 15 에서 묘사되는 바와 같이, 일 실시예에서 부착 기판(51)은 커버 영역(91) 및 제 2 경계 영역(92)을 포함한다. 일 실시예에서 스택(40)을 처리하는 단계는 적어도 부착 기판(51)의 커버 영역(91)을 제거하는 것을 포함한다.
도 15 부터 도 16 까지의 천이에서 표시된 바와 같이, 일 실시예에서 스택(40)을 처리하는 단계는, 부착 기판(51)의 커버 영역(91)을 선택적으로 제거하여 부착 기판(51)의 제 2 경계 영역(92)이 제자리에 남아 있게 하는 것을 포함한다. 도 15 에서 도시되는 바와 같이, 일 실시예에서 부착 기판(51)의 커버 영역(91)은 평면도에서 바라볼 때 지지 기판 영역(41)의 내부 영역(71)에 실질적으로 대응한다. 평면도란 스택(40)을 지지 기판(41)의 평면에 수직인 방향에서 바라보는 것을 의미한다.
그러나, 부착 기판(51)의 커버 영역(91)은 형상에 있어서 지지 기판(41)의 내부 영역(71)에 대응해야 하는 것은 아니다. 커버 영역(91)의 형상/패턴은 특정하게 제한되지 않는다. 도 18 및 도 19 에 도시된 바와 같이, 커버 영역(91)을 선택적으로 제거하는 단계 이후에 남아 있는 제 2 경계 영역(92)이 지지체(81)의 일부를 형성한다. 멤브레인 어셈블리(80)의 지지체(81)의 일부를 형성하는 제 2 경계 영역(92)은 지지체(81)의 기계적 안정성을 개선한다.
일 실시예에서, 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 것과 적어도 부착 기판(51)의 커버 영역(91)을 제거하는 것은 동시에 수행된다. 내부 영역(71) 및 커버 영역(91)은 동일한 처리 단계에서, 예를 들어 동일한 에천트를 사용하여 제거될 수 있다. 따라서, 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계 중에, 스택(40)에 기계적 안정성을 제공하는 부착 기판(51)을 제거하는 추가적인 공정 단계를 제공할 필요가 없다. 본 발명의 일 실시예는 멤브레인 어셈블리(80)를 제조하는 데에 걸리는 시간을 감소시킬 것으로 기대된다.
일 실시예에서 지지 기판의 내부 영역(71)을 선택적으로 제거하는 것은 에천트를 사용하여 수행된다. 일 실시예에서 적어도 부착 기판(51)의 커버 영역(91)을 제거하는 것은 동일한 에천트를 사용하여 수행된다. 따라서, 지지 기판(41)의 내부 영역(71) 및 부착 기판(51)을 제거하기 위하여 상이한 에천트를 제공할 필요가 없다. 따라서, 본 발명의 일 실시예는 멤브레인 어셈블리(80)의 제조 비용을 절감할 것으로 기대된다.
일 실시예에서 지지 기판(41)은 어떤 화학적 조성을 가지고, 부착 기판(51)은 동일한 화학적 조성을 가진다. 따라서, 지지 기판(41) 및 부착 기판(51)의 일부를 제거하기 위해서 동일한 에천트가 사용될 수 있다.
일 실시예에서 부착 기판(51)의 평균 두께는 지지 기판(41)의 평균 두께의 20% 이내(선택적으로 10% 이내)이다. 일 실시예에서 부착 기판(51) 및 지지 기판(41)의 평균 두께는 실질적으로 동일하다. 그러나, 두께는 반드시 같아야 하는 것은 아니다. 두께가 같다면, 부착 기판(51) 전체를 에칭하는 데에 지지 기판(41)과 거의 같은 시간이 걸릴 것이다. 그러나, 부착 기판(51) 또는 지지 기판(41)의 전체 두께에 도달되면 산화층(42, 52)과 같은 층이 에칭 공정을 중단시키기 위하여 제공될 수 있기 때문에 반드시 그래야 하는 것은 아니다.
부착 기판(51)의 커버 영역(91)이 선택적으로 제거되게 함으로써(제 2 경계 영역(92)을 남겨둠), 부착 기판(51)의 두께가 멤브레인 어셈블리(80) 내의 전체 지지체(81)의 두께에 기여하게 된다. 이것이 도 19 에 도시된다. 따라서, 지지 기판(41) 및 부착 기판(51)의 두께는, 지지체(81) 또는 멤브레인 어셈블리(80)의 기계적 안정성을 감소시키지 않고 줄어들 수 있다.
제조 프로세스 중에 사전-장력이 멤브레인 스택(멤브레인 어셈블리(80)의 멤브레인이 됨) 내에 생성되어, 멤브레인 어셈블리(80)의 멤브레인은 사용 중에 펴지고 평평하게 될 것이다. 사전-장력이 인가되지 않으면, 멤브레인은 원치않게 느슨해지고 주름이 생길 수 있다(주름이 생기면 멤브레인 두께도 불균일해진다). 느슨하거나 불균일한 두께의 멤브레인은 더 열악한 이미징 특성을 가질 수 있다. 그러나, 사전-장력이 너무 높으면 멤브레인이 부서지고 절단될 수 있다. 따라서, 스택(40)의 제조 프로세스 중의 사전-장력을 목표 범위 내에서 제어하는 것이 바람직하다.
일 실시예에서, 제 2 경계 영역(92)은 멤브레인 어셈블리(80)의 멤브레인에 인가된 사전-장력을 유지하는 데에 기여한다.
일 실시예에서 지지 기판(41)의 평균 두께와 부착 기판(51)의 평균 두께의 합은 적어도 700 μm이다. 적어도 700 μm인 평균 두께의 합을 제공함으로써, 지지체(81)는 양호한 안정성을 가지게 되고, 임의의 사전-장력을 유지하는 상대적으로 견실한 멤브레인 어셈블리(80)가 제공된다.
얇은 기판(400 μm)을 사용하면 도입된 스트레스 때문에 기판이 휘어지고/구부러지게 될 수 있는데, 그러면 웨이퍼-본딩 프로세스에 문제가 생길 수 있다. 이러한 휘어짐을 피하기 위하여, 일 실시예에서 지지 기판(41)은 720 μm와 같은 표준 웨이퍼 두께를 가지는 웨이퍼로 선택된다. 층들의 스택은 지지 기판(41) 상에 증착되고, 웨이퍼-본딩은 더 얇은(400 μm 두께와 같은) 부착 기판(51)을 사용하여 수행된다. 웨이퍼-본딩 단계 이후에, 지지 기판(41)은 표준 웨이퍼-박형화 공정(예컨대 분쇄, 에칭, 또는 다른 표준 웨이퍼 박형화 방법)을 사용하여 더 나아가 400 μm까지 얇아질 수 있다. 본딩된 기판(41 및 51)의 추가적인 처리 단계는 본 명세서에서 추가적으로 설명되는 바와 같을 수 있다.
본 발명의 일 실시예에서, 리소그래피 장치용 멤브레인 어셈블리를 제조하는 방법으로서, 적어도 600 μm, 바람직하게는 적어도 700 μm의 평균 두께를 가지는 지지 기판(41)에 멤브레인층을 제공하는 단계; 스택을 형성하도록, 500 μm보다 작은 평균 두께를 가지는 부착 기판(51)을 상기 멤브레인층이 제공된 지지 기판(41)에 웨이퍼 본딩하는 단계로서, 상기 멤브레인층은 상기 지지 기판(41)과 상기 부착 기판(51) 사이에서 캡슐화되는, 단계; 및 상기 지지 기판(41)의 평균 두께가 500 μm 미만이 되도록, 상기 부착 기판(51)에 본딩된 지지 기판(41)을 후속하여 박형화하는 단계를 포함하는, 멤브레인 어셈블리 제조 방법이 제공된다.
바람직하게는, 지지 기판(41)의 두께 및 부착 기판(51)의 두께는 실질적으로 대칭적인 스택을 제공하도록 실질적으로 동일한데, 그 이유는 이러한 방법에서 후속 처리 단계에서 더 짧고 더 효율적인 기판-에칭 프로세스가 제공될 것이기 때문이다. 본 명세서에서 "실질적으로 동일하다"는 것은, 지지 기판(41)의 두께 및 부착 기판(51)의 두께가 다소 달라질 수 있다는 것, 예를 들어 지지 기판(41)의 평균 두께가 부착 기판(51)의 평균 두께보다 최대 20% 더 크고, 바람직하게는 최대 10% 더 크며, 더 바람직하게는 최대 5% 더 크다는 것을 의미한다. 마찬가지로, 지지 기판(41)의 평균 두께도 역시 부착 기판(51)의 평균 두께보다 작을 수 있다.
일 실시예에서 지지 기판(41)의 평균 두께는 최대 500 μm, 선택적으로 400 μm이다. 일 실시예에서 부착 기판(51)의 평균 두께는 최대 500 μm, 선택적으로 400 μm이다. 각각 최대 500 μm의 두께(예를 들어 400 μm)를 가지는 두 개의 기판을 제공함으로써, 기판을 관통하게 에칭하는 데에 걸리는 시간이 줄어든다. 따라서, 지지 기판(41)의 내부 영역(71)(및 부착 기판(51)의 커버 영역(91))의 선택적으로 제거하는 공정에 의해서 요구되는 시간이 줄어든다. 본 발명의 일 실시예는 멤브레인 어셈블리(80)를 제조하는 데에 걸리는 시간을 감소시킬 것으로 기대된다.
그러나, 제 2 부착 기판(51)의 경계 영역(92)이 멤브레인 어셈블리(80) 내에 지지체(81)의 일부를 형성해야 하는 것은 아니다. 일 실시예에서 제 2 부착 기판(51)의 경계 영역(92)은 커버 영역(91)과 함께 제거된다.
위에서 언급된 바와 같이, 일 실시예에서 스택은 지지 기판(41)과 멤브레인층(45) 사이에 하부 캐핑막(44)을 포함한다. 하부 캐핑막(44)은 멤브레인 어셈블리(80)의 멤브레인의 일부를 형성한다. 또한, 일 실시예에서 스택(40)은 멤브레인층(45)과 부착 기판(51) 사이에 상부 캐핑막(46)을 포함하는데, 상부 캐핑막(46)은 멤브레인 어셈블리(80)의 멤브레인의 일부를 형성한다. 그러나, 반드시 그래야 하는 것은 아니다.
일 실시예에서 스택(40)은 하부 캐핑막(44) 또는 상부 캐핑막(46)을 포함하지 않는다. 대체예로서, 하부 캐핑막(44) 및/또는 상부 캐핑막(46)은 공정 흐름의 끝에서 멤브레인층(45)에 도포될 수 있다. 그러면, 멤브레인의 캐핑이 조합될 수 있고, 마지막 공정 단계 중 하나에서 방출층(emissive layer)의 기능이 추가된다.
특히, 일 실시예에서, 이러한 방법은, 지지 기판(41)의 내부 영역(71)의 선택적 제거 이후에 노출되는 멤브레인층(45)의 표면에 하부(즉, 하단) 캐핑막(44)을 도포하여, 하부 캐핑막(44)이 멤브레인 어셈블리(80)의 멤브레인의 일부를 형성하게 하는 단계를 포함한다. 이와 유사하게, 일 실시예에서, 이러한 방법은 적어도 부착 기판(51)의 커버 영역(91)의 제거 이후에 노출되는 멤브레인층(45)의 표면에 상부(즉 상단) 캐핑막(46)을 도포하여, 상부 캐핑막(46)이 멤브레인 어셈블리(80)의 멤브레인의 일부를 형성하게 하는 단계를 포함한다. 일 실시예에서 멤브레인(또는 멤브레인 스택)은 3 개의 층, 즉 멤브레인층(45), 하부 캐핑막(44) 및 상부 캐핑막(46)을 포함한다. 그러나, 멤브레인은 반드시 세 개의 층을 가져야 하는 것이 아니다. 예를 들어, 일 실시예에서 멤브레인은 오직 하나의 층, 즉 멤브레인층(45)만을 포함한다. 일 실시예에서 멤브레인은 두 개, 네 개 또는 다섯 개의 층을 포함한다(즉 멤브레인 스택이다).
도 20 내지 도 29 는 멤브레인 어셈블리(80)를 제조하는 다른 방법의 공정 단계를 보여준다. 도 20 은 도 11 에 표시된 단계로부터 연속된다. 도 20 에서 도시되는 바와 같이, 일 실시예에서 에치 마스크층(56)이 스택(40)의 상단측으로부터 제거된다. 따라서, 에치 마스크층(56)은 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 단계 중에 부착 기판(51)을 보호하지 않는다.
도 21 에서 도시되는 바와 같이, 일 실시예에서 이러한 방법은, 포토레지스트 층(57)을 스택(40)의 상단측에 도포하지만 스택(40)의 하단측에는 도포하지 않는 단계를 포함한다. 스택(40)의 상단측은 부착 기판(51)이 위치되는 곳에 대응한다. 스택(40)의 하단측은 지지 기판(41)이 위치되는 곳에 대응한다.
도 22 에서 도시되는 바와 같이, 포토레지스트 층(57)은 스택(40)의 하단측에 후속하여 도포된다. 따라서, 일 실시예에서 포토레지스트 층(57)을 도포하는 단계는 2-스테이지 프로세스로서 수행된다. 하나의 스테이지에서, 포토레지스트 층은 에치 마스크층(56)에 의해 커버되지 않는 스택(40)의 섹션에 도포된다. 후속 스테이지에서 포토레지스트 층(57)은 에치 마스크층(56)의 표면에 도포된다.
도 23 에 도시되는 단계는 도 13 에 도시되는 단계에 대응한다. 노광 단계 중에, 멤브레인 어셈블리(80)의 멤브레인이 될 영역을 규정하기 위하여 호일 마스크가 사용될 수 있다. 이러한 단계는 도 13 과 관련하여 설명된 단계와 유사하기 때문에 더 설명되지 않을 것이다.
도 24 및 도 25 는 도 14 에 도시되는 스테이지에 대응한다. 특히, 노광된 영역은 도 24 에 도시된 바와 같이 현상되고, 그러면 에치 마스크층(56)이 도 25 에 도시된 바와 같이 에칭된다. 이러한 공정은 전술된 도 13 및 도 14 에서 공동으로 설명된 공정과 유사하기 때문에 더 상세히 설명되지 않을 것이다.
도 26 에서 도시되는 바와 같이, 이제 포토레지스트 층(57)이 도 15 와 함께 전술된 것처럼 제거된다. 포토레지스트 층(57)은 스택(40)의 상단측에만 도포되어서, 스택(40)의 상단측으로부터만 포토레지스트 층(57)을 제거하면 된다.
도 27 은 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하는 공정 이후의 스택(40)을 도시한다. 도 27 에 도시된 바와 같이, 부착 기판(51)의 비-산화층 전부가 에칭 단계 중에 제거되었다. 특히, 제 2 부착 기판(51)의 커버 영역(91) 및 경계 영역(92) 양자 모두가 제거되었다. 따라서, 부착 기판(51)은 멤브레인 어셈블리의 지지체(81)의 일부를 형성하지 않는다. 일 실시예에서 지지 기판(41)의 평균 두께는 적어도 700 μm여서, 부착 기판(51)이 지지체(81)의 일부를 형성할 필요가 없다. 지지 기판(41) 자체만으로 멤브레인 어셈블리(80)의 지지체(81)에 충분한 기계적 강도를 제공할 수 있다.
도 28 에서 묘사되는 바와 같이, 일 실시예에서 이러한 방법은 포토레지스트(58)를 스택(40)에 도포하는 단계를 포함한다. 포토레지스트(58)는 스택(40)에 스티프니스를 추가하도록 도포된다. 이것은 산화층(42, 52)을 선택적으로 제거하는 단계 도중에 유용하다. 포토레지스트(58)를 도포하는 단계는 본 발명의 임의의 실시예에도 동일하게 적용가능하다.
도 29 에서 도시되는 바와 같이, 일 실시예에서 이러한 방법은 스택(40)으로부터 포토레지스트(58)를 제거하여 멤브레인 어셈블리(80)를 형성하는 단계를 포함한다.
도 19 는 완성된 멤브레인 어셈블리(80)를 개략적으로 도시한다. 멤브레인 어셈블리(80)는 멤브레인의 적어도 일부를 형성하는 멤브레인층(45)을 포함한다. 멤브레인 어셈블리는 멤브레인에 기계적 지지력을 제공하는 지지체(81)를 포함한다. 일 실시예에서 멤브레인 어셈블리(80)는 에지 섹션(82)을 더 포함한다. 일 실시예에서 이러한 방법은 지지체(81)와 에지 섹션(82) 사이에서 멤브레인층(45)을 절단하여 멤브레인이 있는 지지체(81)를 에지 섹션(82)으로부터 분리하는 단계를 포함한다.
일 실시예에서 멤브레인 어셈블리(80)는 펠리클로서 또는 동적 가스 록의 일부로서 적용된다. 또는, 멤브레인 어셈블리(80)는 식별과 같은 다른 여과 영역(filtration are)에 적용되거나 빔 스플리터에 대하여 적용될 수 있다. 이렇게 도 34 에 도시되는 멤브레인 어셈블리(80)가 생성된다.
도 30 내지 도 45 는 대안적 실시예에 따른 멤브레인 어셈블리의 제조 방법의 스테이지들을 개략적으로 도시한다.
이러한 타입의 실시예들에서, 지지 기판(41)의 내부 영역(71)의 선택적 제거 이전에, 지지 기판(41)은 제 1 경계 영역(72) 주위의 제 1 브릿지 영역(73) 및 제 1 브릿지 영역(73) 주위의 제 1 에지 영역(74)을 포함한다(예를 들어 도 33 참조). 스택(40)을 처리하는 것은 제 1 브릿지 영역(73)의 제 1 부분(73A)을 선택적으로 제거하여 제 1 브릿지를 형성하는 것을 포함한다. 스택(40)을 처리하는 것은, 제 1 브릿지를 절삭 또는 절단함으로써 멤브레인 어셈블리(80)로부터 제 1 에지 영역(74)을 분리하는 것을 더 포함한다. 일 실시예에서, 부착 기판(51)의 커버 영역(91)을 제거하기 전에, 부착 기판(51)은 커버 영역(91), 커버 영역(91) 주위의 제 2 경계 영역(92), 제 2 경계 영역(92) 주위의 제 2 브릿지 영역(93), 및 제 2 브릿지 영역(93) 주위의 제 2 에지 영역(94)을 포함한다(예를 들어 도 33 참조). 스택을 처리하는 것은 제 2 브릿지 영역(93)의 제 1 부분(93A)을 선택적으로 제거하여 제 2 브릿지를 형성하는 것을 포함한다. 스택을 처리하는 것은, 제 2 브릿지를 절삭 또는 절단함으로써 멤브레인 어셈블리(80)로부터 제 2 에지 영역(94)을 분리하는 것을 더 포함한다. 일 실시예에서, 제 1 브릿지의 절삭 또는 절단은 제 2 브릿지의 절삭 또는 절단과 동시에 수행된다.
일 실시예에서, 도 30 에 도시된 바와 같이 스택(40)은 지지 기판(41)으로부터 시작하여 형성된다. 도 7 에 도시되고 전술된 스택(40)과 대조적으로, 지지 기판(41)은 산화층(42)을 가지고 있는 것으로 표시되지 않고, 이러한 층은 원할 경우에 제공될 수 있다. 예를 들어, 후술되는 하부 에치 베리어(144)가 이러한 산화층을 포함할 수 있다. 스택(40)은 하부 캐핑막(44), 멤브레인층(45), 및 상부 캐핑막(46)을 포함한다. 하부 캐핑막(44), 멤브레인층(45), 및 상부 캐핑막(46)은 도 1 내지 도 29 의 실시예 중 임의의 것에 대해서 전술된 방법들 중 임의의 방식으로 구성될 수 있다. 스택(40)은 하부 에치 베리어(144) 및 상부 에치 베리어(146)를 포함한다. 일 실시예에서, 하부 에치 베리어(144)는 도 1 내지 도 29 의 실시예에 대해서 전술된 산화층(42) 및 희생층(43) 중 어느 하나 또는 양쪽 모두를 포함하거나 이들로 이루어질 수 있다. 하부 에치 베리어(144)는 다른 층을 포함할 수 있다.
일 실시예에서, 상부 에치 베리어(146)는 멤브레인층(45) 위에 제공된다. 선택적으로, 상부 에치 베리어(146)는 멤브레인층(45) 또는, 존재할 경우 상부 캐핑막(46)의 위에 있고 이들과 접촉한다. 일 실시예에서, 하부 에치 베리어(144)는 멤브레인층(45) 아래에 제공된다. 선택적으로, 하부 에치 베리어(144)는 멤브레인층(45) 또는, 존재할 경우 하부 캐핑막(44)의 아래에 있고 이들과 접촉한다. 상부 에치 베리어(146) 및 하부 에치 베리어(144) 양자 모두가 제공되는 경우, 함께 멤브레인층(45)을 샌드위치로 감싸는 상부 에치 베리어(146)의 적어도 일부 및 하부 에치 베리어(144)는 멤브레인 어셈블리(80)의 처리 중에 제거되어, 멤브레인층(45)을 이완시키고 멤브레인을 형성한다. 상부 에치 베리어(146) 및 하부 에치 베리어(144) 중 하나만이 제공되는 경우, 제공된 상부 에치 베리어(146) 또는 하부 에치 베리어(144)의 적어도 일부는 처리 중에 제거되어, 멤브레인층(45)을 이완시키고(release) 멤브레인을 형성한다.
일 실시예에서, 상부 에치 베리어(146) 및 하부 에치 베리어(144)는 실질적으로 동등한 인장 또는 압축력을 멤브레인층(45)에 인가하도록 각각 구성된다.
일 실시예에서, 상부 에치 베리어(146)의 두께의 적어도 50%(또는 적어도 80%, 또는 적어도 90%, 또는 적어도 95%, 또는 적어도 98%, 또는 적어도 99%)는 하부 에치 베리어(144)의 두께의 적어도 50%(또는 적어도 80%, 또는 적어도 90%, 또는 적어도 95%, 또는 적어도 98%, 또는 적어도 99%)의 두께와 각각 동일한 화학적 조성을 가진다. 일 실시예에서, 상부 에치 베리어(146)의 두께는 하부 에치 베리어(144) 층의 두께보다 50% 미만으로(선택적으로 20% 미만, 선택적으로 10% 미만, 선택적으로 5% 미만, 선택적으로 2% 미만, 선택적으로 1% 미만) 다르다. 따라서, 멤브레인층(45)은 상부 에치 베리어(146) 및 하부 에치 베리어(144)에 의하여 대칭적으로 지지된다.
적어도 하나의 멤브레인층(45)을 대칭적으로 지지하면, 동일하거나 유사한 인장력 또는 압축력이 멤브레인층(45)의 각 측면에 인가되도록 보장된다. 불균형한 힘에 기인한 멤브레인층(45)의 왜곡이 줄어든다. 더욱이, 하부 에치 베리어(144) 및 상부 에치 베리어(146)의 80% 이상이 후술되는 특정한 예의 관점에서 설명되는 바와 같이 TEOS(tetraethylorthosilicate)를 포함하는 경우, 인가되는 힘은 대안적 재료(예컨대 열적 산화물)와 비교할 때 훨씬 낮은 압축력을 가질 것이고, 또는 심지어는 인장력을 가질 수도 있다. 하부 압축력 또는 인장력은 멤브레인층(45) 내의 주름 또는 부푼 텍스쳐를 감소시키는데, 이것은 그렇지 않을 경우 멤브레인층(45)을 이완시킨 이후에 발생할 수 있다. 그러므로, 수율이 증가될 수 있다.
일 실시예에서, 상부 에치 베리어(146)는 상이한 조성의 복수 개의 층을 포함한다. 일 실시예에서, 복수 개의 층 중 가장 두꺼운 것은 LPCVD 또는 PECVD를 사용하여 형성된 TEOS(tetraethylorthosilicate)를 포함한다. 일 실시예에서 하부 에치 베리어(144)는 상이한 조성의 복수 개의 층을 포함한다. 일 실시예에서, 복수 개의 층 중 가장 두꺼운 것은 LPCVD 또는 PECVD를 사용하여 형성된 TEOS(tetraethylorthosilicate)를 포함한다.
일 실시예에서 하부 에치 베리어(144)는 제 1 하부 에치 베리어층, 제 2 하부 에치 베리어층 및 제 3 하부 에치 베리어층을 순서대로 포함한다. 제 1 하부 에치 베리어층이 지지 기판(41)에 가장 가깝다. 일 실시예에서, 제 1 하부 에치 베리어층은 제 2 및 제 3 하부 에치 베리어층보다 얇고, 지지 기판(41)의 영역을 제거하기 위한 제거 공정(예를 들어 KOH 또는 TMAH, 요오드화테트라메틸암모늄 수산화물, 에치)에 대한 에칭 저지 층으로서의 역할을 하도록 구성된다. 일 실시예에서 제 1 하부 에치 베리어층은 실리콘 질화물을 포함한다. 실리콘 질화물의 층은 예를 들어 750 내지 900 ℃의 범위 안, 예를 들어 850℃의 온도에서 LPCVD를 사용하여 형성될 수 있다. 또는, 실리콘 질화물의 층은 PECVD를 사용하여 형성될 수 있다. 일 실시예에서 실리콘 질화물의 층은 약 2-10 nm의 두께를 가진다. 일 실시예에서 제 2 하부 에치 베리어층은 TEOS(tetraethylorthosilicate) 층을 포함한다. TEOS 층은 예를 들어 725℃에서 LPCVD 또는 PECVD를 사용하여 형성될 수 있다. 일 실시예에서 TEOS 층은 약 500 nm의 두께를 가진다. 일 실시예에서 제 3 하부 에치 베리어층은 희생층이다. 일 실시예에서, 제 3 하부 에치 베리어층의 조성은, 선택적 에칭에 의하여 멤브레인층(45)의 하부 캐핑막(44)을 제거하지 않으면서 제 3 하부 에치 베리어층이 제거될 수 있도록 선택된다. 일 실시예에서 제 3 하부 에치 베리어층은 비정질 실리콘층을 포함한다. 일 실시예에서 비정질 실리콘층은 약 500 내지 620 ℃의 범위 내의 온도, 예를 들어 약 560℃에서 LPCVD를 사용하여 형성된다. 또는, 비정질 실리콘층은 PECVD를 사용하여 형성된다. 일 실시예에서, 제 3 하부 에치 베리어층은 약 30nm 두께이다.
일 실시예에서 상부 에치 베리어(146)는 제 1 상부 에치 베리어층 및 제 2 상부 에치 베리어층을 포함한다. 제 1 상부 에치 베리어층이 멤브레인층(45)에 가장 가깝다. 일 실시예에서 제 1 상부 에치 베리어층은 희생층이다. 일 실시예에서, 제 1 상부 에치 베리어층의 조성은, 선택적 에칭에 의하여 상부 캐핑층(46)을 제거하지 않으면서 제 1 상부 에치 베리어층이 제거될 수 있도록 선택된다. 일 실시예에서 제 1 상부 에치 베리어층은 비정질 실리콘층을 포함한다. 일 실시예에서 비정질 실리콘층은 약 500 내지 620 ℃의 범위 내의 온도, 예를 들어 560℃에서 LPCVD를 사용하여 형성된다. 또는, 비정질 실리콘층은 PECVD를 사용하여 형성된다. 일 실시예에서, 제 1 상부 베리어층은 약 30nm 두께이다. 일 실시예에서 제 1 상부 에치 베리어층의 상단에 위치되는 제 2 상부 에치 베리어층은 TEOS를 포함한다. TEOS는 예를 들어 725℃에서 LPCVD, 또는 PECVD를 사용하여 형성될 수 있다. 일 실시예에서 제 2 상부 에치 베리어층은 약 500 nm의 두께를 가진다. 또는, 하부 에치 베리어(144)의 제 1 하부 에치 베리어층과 동일한 조성을 가지는 제 3 상부 에치 베리어층이 제공되어, 상부 에치 베리어(146)를 하부 에치 베리어(144)와 완전히 대칭적으로 제작할 수도 있다.
후속 단계에서, 부착 기판(51)이 위에 표시된 것처럼 스택(40)에 추가된다. 부착 기판(51)은 도 1 내지 도 29 를 참조하여 전술된 방식 중 임의의 방식으로 구성될 수 있다. 부착 기판(51)은 도 30 의 스택(40)에 본딩되어 도 31 의 스택(40)을 형성하는 웨이퍼일 수 있다. 접착층(미도시)이 제공될 수 있다. 예를 들어, 반도체 산업계에서 알려진 웨이퍼-본딩의 임의의 방법이 부착 기판(51)을 부착하여 스택(40)을 형성하기 위하여 사용될 수 있다.
일 실시예에서, 부착 기판 희생층(151)이 부착 기판(51) 주위에 제공된다. 부착 기판 희생층(151)은 도 8 에 도시되는 산화층(52)과 동일하거나 유사한 방식으로 구성되는 산화층일 수 있고, 또는 부착 기판 희생층(151)은 상이한 조성을 가질 수도 있다.
도 31 의 스택(40)은, 예를 들어 하단측의 연마에 의하여 처리되어, 상부 에치 베리어(146), 상부 캐핑막(46), 멤브레인층(45), 하부 캐핑막(44), 및 하부 에치 베리어(144)를 제거한다. 그러면, 스택(40)은 에치 마스크층(56)으로 코팅되어 도 32 에 도시되는 스택(40)을 제공한다.
에치 마스크층(56)은 선택적으로 제거되어 도 33 에 도시되는 스택(40)을 제공한다. 선택적 제거는 도 13 및 도 14 를 참조하여 전술된 처리를 사용하여 수행될 수 있다. 에치 마스크층(56)에 있는 개구는 지지 기판(41) 및 부착 기판(51)의 선택적으로 제거될 영역을 노출시킨다. 일점쇄선으로 표시되는 바와 같이, 지지 기판(41)은 내부 영역(71), 내부 영역(71) 주위의(예를 들어 내부 영역(71)을 둘러쌈) 제 1 경계 영역(72), 제 1 경계 영역(72) 주위의(예를 들어 제 1 경계 영역(72)을 둘러쌈) 제 1 브릿지 영역(73), 및 제 1 브릿지 영역(73) 주위의(예를 들어 제 1 브릿지 영역(73)을 둘러쌈) 제 1 에지 영역(74)을 포함한다. 부착 기판(51)은 커버 영역(91), 커버 영역(91) 주위의(예를 들어 커버 영역(91)을 둘러쌈) 제 2 경계 영역(92), 제 2 경계 영역(92) 주위의(예를 들어 제 2 경계 영역(92)을 둘러쌈) 제 2 브릿지 영역(93), 및 제 2 브릿지 영역(93) 주위의(예를 들어 제 2 브릿지 영역(93)을 둘러쌈) 제 2 에지 영역(94)을 포함한다. 에치 마스크층(56)을 선택적으로 제거한 후에, 제 1 브릿지 영역(73), 내부 영역(71), 제 2 브릿지 영역(93), 및 커버 영역(91)이 에치 마스크층(56)에 의해 보호되지 않은 상태로 남게 된다.
도 33 의 스택(40)은 에치 마스크층(56)에 의해 보호되지 않고 남겨지는 지지 기판(41) 및 부착 기판(51)의 부분을 선택적으로 제거하도록 처리된다. 이러한 처리는 예를 들어 KOH와 같은 습식 에천트를 사용하여 도 16 을 참조하여 위에서 설명된 바와 같이 수행할 수 있다. 지지 기판(41) 내의 내부 영역(71) 및 제 1 브릿지 영역(73)의 제 1 부분(73A)이 선택적으로 제거된다. 부착 기판(51) 내의 커버 영역(91) 및 제 2 브릿지 영역(93)의 제 1 부분(93A)이 선택적으로 제거된다. 제 1 브릿지 영역(73)의 제 2 부분(73B)은 남겨지고 제 1 브릿지를 형성한다. 제 2 브릿지 영역(93)의 제 2 부분(93B)은 남겨지고 제 2 브릿지를 형성한다. 제 1 브릿지는 제 1 에지 영역(74)을 제 1 에지 영역(74) 내의 지지 기판(41)의 남은 부분에 연결한다. 제 2 브릿지는 제 2 에지 영역(94)은 제 2 에지 영역(94) 내의 부착 기판(51)의 남은 부분에 연결한다.
멤브레인층(45) 하부의 하부 에치 베리어(144)의 일부가 임의의 적합한 프로세스를 사용하여 제거되어 도 35 의 멤브레인 어셈블리(80)를 제공한다.
에치 마스크층(56)의 잔류부, 부착 기판 희생층(151), 및 멤브레인층(45) 위의 상부 에치 베리어(146)의 일부가 제거되어 멤브레인을 이완시키고 도 36 의 멤브레인 어셈블리(80)를 제공한다.
그러면, 멤브레인 어셈블리(80)는 도 37 에 도시되는 멤브레인 어셈블리를 형성하도록 처리된다. 이러한 처리는 제 1 에지 영역(74) 및 제 2 에지 영역(94) 및 그 위에 형성된 층을 멤브레인 어셈블리(80)로부터 분리하는 것을 포함한다. 이러한 처리는 다이싱(dicing)이라고 불릴 수 있다. 이러한 처리는 제 1 브릿지 및 제 2 브릿지 중 어느 하나 또는 양쪽 모두를 절삭 또는 절단함으로써 달성된다.
일 실시예에서, 제 1 브릿지 및 제 2 브릿지는 멤브레인 어셈블리(80)에 기계적 스트레스를 인가함으로써 절단된다. 대안적인 실시예에서, 브릿지는 레이저를 사용하여 브릿지를 관통 절삭함으로써 절단된다. 가끔 플레이크(flake) 제거 툴이라고 불리는 잔해 제거 툴이, 제 1 브릿지 및 제 2 브릿지 중 어느 하나 또는 양쪽 모두의 절단 중에 생성되는 임의의 잔해 또는 플레이크를 제거하기 위하여 사용될 수 있다. 잔해 제거 툴은 예를 들어 절단 중에 흡입력을 인가할 수 있다.
발명자는, 1) 지지 기판(41)이 완전히 관통 에칭되지 않는 제 1 브릿지(예를 들어 브릿지 영역(73)의 제 2 부분(73B)이 남게됨) 및 2) 부착 기판(51)이 완전히 관통 에칭되지 않는 제 2 브릿지(예를 들어 제 2 브릿지 영역(93)의 제 2 부분(93B)이 남게됨) 중 하나 또는 양쪽 모두를 사용하여 멤브레인 어셈블리(80)를 형성하면, 멤브레인 어셈블리(80)의 에지에서의 취성이 감소되고, 잔해 또는 플레이크가 생성되는 것이 감소되거나 없어진다는 것을 발견했다. 최성이 감소하는 것은 지지 기판(41), 부착 기판(5), 또는 양자 모두의 재료의 박형화를 감소시키는 것에 관련된다고 여겨지는데, 여기에서 지지 기판(41), 부착 기판(51), 또는 양자 모두의 측면은 멤브레인층(45)에 가장 가까운 표면과 만난다. 에칭은 수직 방향에 대해 비스듬한 각도(예를 들어 약 54 도)로 진행되는 경향이 있다. 에칭이 기판 전체에 걸쳐서 완전하게 진행될 수 있으면, 비스듬한 각도는 측면이 평면과 만나는 얇은 웨지-유사 형상을 제공한다. 기판이 전체에 걸쳐서 완전히 에칭되지 않는 경우, 이러한 박형화는 감소되거나 회피된다. 예를 들어, 제 1 브릿지 또는 제 2 브릿지를 절단하는 것이 거의 수직인 선분에 따라 분할하는 것을 수반하면, 측면은 멤브레인층(45)에 가장 가까운 면에 거의 90 도로 만나고, 박형화가 일어나지 않는다(제 1 브릿지 영역(73)의 제 1 부분(73A)의 제거 및 제 2 브릿지 영역(93)의 제 1 부분(93A)의 제거와 연관된 박형화는 제외됨).
도 38 내지 도 45 는 일 실시예에 따른 멤브레인 어셈블리의 제조 방법의 스테이지들을 개략적으로 도시한다. 이러한 실시예는 도 30 내지 도 37 을 참조하여 전술된 실시예에 대한 변형예이다. 도 38 내지 도 45 에 대응하는 처리 단계는, 다음을 제외하고는 도 30 내지 도 37 에 대응하는 처리 단계와 동일하다. 우선, 도 30 의 스택(40)과 비교할 때, 도 38 의 스택(40)은 지지 기판(41) 주위에 지지 기판 희생층(141)을 더 포함한다. 둘째로, 에치 마스크층(56)을 가지고 코팅하는 단계가 생략된다. 따라서, 도 40 의 스택(40)은, 에치 마스크층(56)이 생략된다는 점에서 도 32 의 스택(40)과 다르다. 계속하여, 도 33 을 참조하여 전술된 바와 같이 에치 마스크층(56)을 선택적으로 제거하는 대신에, 이러한 실시예에서는 부착 기판 희생층(151) 및 지지 기판 희생층(141)이 선택적으로 제거되어 도 41 에 도시되는 스택을 제공한다. 부착 기판 희생층(151) 및 지지 기판 희생층(141)에 있는 개구는, 선택적으로 제거될 지지 기판(41) 및 부착 기판(51)의 영역을 노출시킨다. 그러면, 멤브레인층(45) 상하의 층들이 대칭이기 때문에, 도 34 로부터 도 36 으로 천이하기 위하여 두 개의 별개의 단계가 필요한 대신에 도 42 와 도 43 사이에서 천이하기 위해서 단일 단계만이 필요하다는 것을 제외하고는, 도 34 내지 도 37 을 참조하여 전술된 바와 같은 후속 처리가 이루어진다. 이러한 단계는 멤브레인층(45) 위의 부착 기판 희생층(151) 및 상부 에치 베리어(146)의 일부를 제거하는 것, 및 멤브레인층(45) 아래의 지지 기판 희생층(141)의 하부 에치 베리어(144)의 일부를 제거하는 것을 포함한다. 도 43 의 구성으로부터, 멤브레인 어셈블리(80)는 도 37 에 대해서 전술된 것처럼 처리되어 도 45 의 멤브레인 어셈블리(80)를 제공할 수 있다. 대안적 프로세스 흐름은, 멤브레인층(45) 위의 부착 기판 희생층(151) 및 상부 에치 베리어(146)의 일부, 및 멤브레인층(45) 아래의 지지 기판 희생층(141) 및 하부 에치 베리어(144)의 일부를 제거하기 전에 도 42 의 멤브레인 어셈블리(80)를 다이싱하여 도 44 의 멤브레인 어셈블리(80)를 제공하는 것이다. 멤브레인층(45)이 다이싱 중에 다른 층에 의해 커버되기 때문에, 모든 처리가 완료된 후에 다이싱 중에 생성된 잔해가 멤브레인 상에 남아 있을 가능성이 줄어들 수 있다. 그러면, 멤브레인 어셈블리(80)는 처리되어 멤브레인층(45) 위의 부착 기판 희생층(151) 및 상부 에치 베리어(146)의 일부, 및 멤브레인층(45) 아래의 지지 기판 희생층(141) 및 하부 에치 베리어(144)의 일부를 제거하고, 도 45 의 멤브레인 어셈블리(80)를 제공한다. 도 30 내지 도 37 실시예에 비하여, 도 38 내지 도 45 의 실시예는 멤브레인층(45) 주위의 층들의 대칭을 개선한다. 부착 기판 희생층(151) 및 상부 에치 베리어(146)는 멤브레인층(45)의 일측에 존재한다. 지지 기판 희생층(141) 및 하부 에치 베리어(144)는 멤브레인층(45)의 타측에 존재한다. 부착 기판 희생층(151)은 지지 기판 희생층(141)과 동일한 조성 및/또는 두께를 가질 수 있다. 추가적으로 또는 대안적으로, 상부 에치 베리어(146)는 하부 에치 베리어(144)와 동일한 조성 및/또는 두께를 가질 수 있다. 전술된 바와 같이, 적어도 하나의 멤브레인층(45)을 대칭적으로 지지하면, 바람직하게도 동일하거나 유사한 인장력 또는 압축력이 멤브레인층(45)의 각 측면에 인가되도록 보장된다.
전술된 실시예 전부에서, 지지 기판(41) 및 부착 기판(51)의 선택적인 제거는 멤브레인 어셈블리(80)의 다이싱 이전에 수행된다. 이것은 필수적인 것은 아니다. 다이싱이 더 일찍 수행되는 실시예가 도 46 내지 도 52 를 참조하여 후술된다. 다이싱을 더 일찍 수행하면, 모든 처리가 완료된 후에 다이싱에 의해 생성될 수 있는 잔해가 멤브레인층(45) 상에 존재할 위험성이 줄어든다.
일 실시예에서, 지지 기판(41)은 제 1 경계 영역(73) 주위에 제 1 에지 영역(74)을 포함한다. 스택(40)을 처리하는 것은 지지 기판(41)의 내부 영역(71)을 선택적으로 제거하기 전에, 제 1 에지 영역(74) 및 제 1 에지 영역에 형성된 층(74)을 멤브레인 어셈블리(80)로부터 분리하는 것을 포함한다.
일 실시예에서, 부착 기판(51)은 커버 영역(91), 커버 영역(91) 주위의 제 2 경계 영역(92), 및 제 2 경계 영역(92) 주위의 제 2 에지 영역(94)을 포함한다. 스택(40)을 처리하는 것은 부착 기판(51)의 커버 영역(91)을 제거하기 전에, 제 2 에지 영역(94) 및 제 2 에지 영역에 형성된 층(94)을 멤브레인 어셈블리(80)로부터 분리하는 것을 포함한다.
일 실시예에서, 제 1 에지 영역(74) 및 제 1 에지 영역(74)에 형성된 층을 분리하는 것은 제 2 에지 영역(94) 및 제 2 에지 영역(94)에 형성된 층을 분리하는 것과 동시에 수행된다.
일 실시예에서, 도 33 의 스택(40)으로부터 시작하여, 스택(40)은 다이싱되어 도 46 에 도시되는 스택(40)을 제공한다. 내부 영역(71) 및 커버 영역(91)은 선택적으로 제거되어 도 47 에 도시되는 멤브레인 어셈블리(80)를 제공한다. 예를 들어, 도 33 에 도시되는 멤브레인 어셈블리(80)로부터 도 34 에 도시되는 멤브레인 어셈블리(80)를 제공하기 위하여 사용되는 처리와 유사한 처리가 사용될 수 있다.
멤브레인 어셈블리(80)는 도 35 및 도 36 을 참조하여 전술된 처리와 유사하게 더욱 처리되어, 도 48 및 도 49 의 멤브레인 어셈블리(80)를 제공한다. 하부 에치 베리어(144), 상부 에치 베리어(146), 및 부착 기판 희생층(151)이 제거됨으로써, 멤브레인층(45)을 이완시킨다.
대안적인 실시예에서, 도 41 의 스택(40)으로부터 시작하여, 스택(40)은 다이싱되어 도 50 에 도시되는 스택(40)을 제공한다. 그러면, 내부 영역(71) 및 커버 영역(91)은 선택적으로 제거되어 도 51 에 도시되는 멤브레인 어셈블리(80)를 제공한다. 후속 단계에서, 지지 기판 희생층(141), 하부 에치 베리어(144), 상부 에치 베리어(146), 및 부착 기판 희생층(151)이 제거되어 도 52 에 도시되는 멤브레인 어셈블리(80)를 제공한다. 이러한 실시예는 도 38 내지 도 45 를 참조하여 위에서 논의된, 멤브레인층(45) 주위에서 층들의 대칭이 개선된다는 이점을 가진다.
비록 본문에서(IC)의 제조에서 리소그래피 장치를 사용하는 것에 대해서 특별히 언급하였지만, 본 명세서에서 설명되는 리소그래피 장치는 다른 응용 분야, 예컨대 집적 광 시스템의 제조, 자기장 도메인 메모리용 유도 및 검출 패턴, 평판 디스플레이, LCD, 박막 자기 헤드, 등을 가질 수 있다는 것이 이해되어야 한다. 본 명세서에서 기판은, 예를 들어 트랙(통상적으로 레지스트 층을 기판에 도포하고 노광된 레지스트를 현상하는 툴), 계측 툴 및/또는 검사 툴에서, 노광 전 또는 노광 후에 처리될 수 있다. 적용 가능한 범위에서, 본 명세서에서의 개시물은 이러한 기판 처리 툴 및 다른 기판 처리 툴에 적용될 수 있다. 또한, 예컨대 다층 집적회로를 생성하기 위하여 기판이 복수 회 처리될 수 있으므로, 본 명세서에 사용되는 기판이라는 용어는 이미 여러 번 처리된 층들을 포함한 기판을 지칭할 수 있다.
비록 본 발명의 특정한 실시예가 위에서 설명되었지만, 본 발명은 설명된 것과 다르게 실시될 수 있다는 것이 이해될 것이다. 예를 들어, 다양한 포토레지스트 층은 동일한 기능을 수행하는 비-포토레지스트 층으로 대체될 수 있다.
위의 설명은 한정적인 것이 아니라 예시적인 의도로 제공된다. 따라서, 다음 진술되는 청구항의 범위로부터 벗어나지 않으면서, 설명된 바와 같은 본 발명에 변경이 이루어질 수 있다는 것이 당업자에게는 명백해 질 것이다.

Claims (44)

  1. EUV 리소그래피용 멤브레인 어셈블리를 제조하는 방법으로서,
    지지 기판과 부착 기판 사이에 멤브레인층을 포함하는 스택을 제공하는 단계로서, 상기 지지 기판은 내부 영역 및 제 1 경계 영역을 포함하는, 단계; 및
    멤브레인 어셈블리를 형성하도록, 상기 지지 기판의 내부 영역을 선택적으로 제거하는 것을 포함하여 상기 스택을 처리하는 단계를 포함하고, 상기 멤브레인 어셈블리는,
    적어도 상기 멤브레인층으로부터 형성된 멤브레인; 및
    상기 멤브레인을 홀딩하는 지지체로서, 상기 지지체는 적어도 부분적으로 상기 지지 기판의 제 1 경계 영역으로부터 형성되는, 지지체를 포함하는, 멤브레인 어셈블리 제조 방법.
  2. 제 1 항에 있어서,
    상기 방법은,
    상기 지지 기판과 상기 부착 기판 사이에 상기 멤브레인층을 포함하는 스택을 제공하도록, 직접적으로 또는 간접적으로 상기 부착 기판을 상기 멤브레인층에 본딩하는 단계를 포함하는, 멤브레인 어셈블리 제조 방법.
  3. 제 2 항에 있어서,
    상기 부착 기판을 상기 멤브레인층에 본딩하는 단계는 웨이퍼 본딩 기법을 통해서 수행되는, 멤브레인 어셈블리 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 부착 기판은 커버 영역 및 제 2 경계 영역을 포함하고;
    상기 스택을 처리하는 단계는, 적어도 상기 부착 기판의 커버 영역을 제거하는 것을 포함하는, 멤브레인 어셈블리 제조 방법.
  5. 제 4 항에 있어서,
    상기 지지 기판의 내부 영역의 선택적 제거 및 적어도 상기 부착 기판의 커버 영역의 제거는 동시에 수행되는, 멤브레인 어셈블리 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 지지 기판의 내부 영역의 선택적 제거는 에천트를 사용하여 수행되고;
    적어도 상기 부착 기판의 커버 영역의 제거는 상기 에천트를 사용하여 수행되는, 멤브레인 어셈블리 제조 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 부착 기판의 커버 영역은, 상기 멤브레인 어셈블리의 지지체가 부분적으로 상기 부착 기판의 제 2 경계 영역으로부터 형성되도록 선택적으로 제거되는, 멤브레인 어셈블리 제조 방법.
  8. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 부착 기판의 제 2 경계 영역은 상기 커버 영역과 함께 제거되는, 멤브레인 어셈블리 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 지지 기판은 화학적 조성을 가지고, 상기 부착 기판은 상기 화학적 조성을 가지는, 멤브레인 어셈블리 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 부착 기판의 평균 두께는 상기 지지 기판의 평균 두께의 20% 내인, 멤브레인 어셈블리 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 부착 기판은 적어도 부분적으로 상기 멤브레인 어셈블리의 멤브레인을 형성하는 상기 스택의 층 직접적으로 부착되는, 멤브레인 어셈블리 제조 방법.
  12. 제 11 항에 있어서,
    상기 부착 기판은 상기 멤브레인층에 직접적으로 부착되는, 멤브레인 어셈블리 제조 방법.
  13. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 스택은 상기 멤브레인층과 부착 기판 사이에 접착층을 포함하고;
    상기 부착 기판은 상기 접착층에 부착되는, 멤브레인 어셈블리 제조 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 지지 기판의 평균 두께와 상기 부착 기판의 평균 두께의 합은 적어도 700 μm인, 멤브레인 어셈블리 제조 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 부착 기판의 평균 두께는 최대 500 μm인, 멤브레인 어셈블리 제조 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 지지 기판의 평균 두께는 최대 500 μm인, 멤브레인 어셈블리 제조 방법.
  17. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 지지 기판의 평균 두께는 적어도 700 μm인, 멤브레인 어셈블리 제조 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 지지 기판 및 상기 부착 기판 중 적어도 하나는 상기 스택 내의 멤브레인층과 마주하는 산화층을 포함하는, 멤브레인 어셈블리 제조 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 스택은 상기 지지 기판과 상기 멤브레인층 사이에 하부 캐핑막을 포함하고;
    상기 하부 캐핑막은 상기 멤브레인 어셈블리의 멤브레인의 일부를 형성하는, 멤브레인 어셈블리 제조 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 스택은 상기 멤브레인층과 상기 부착 기판 사이에 상부 캐핑막을 포함하고;
    상기 상부 캐핑막은 상기 멤브레인 어셈블리의 멤브레인의 일부를 형성하는, 멤브레인 어셈블리 제조 방법.
  21. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 방법은,
    상기 지지 기판의 내부 영역의 선택적 제거 이후에 노출되는 멤브레인층의 표면에 하부 캐핑막을 도포하여, 상기 하부 캐핑막이 상기 멤브레인 어셈블리의 멤브레인의 일부를 형성하게 하는 단계를 포함하는, 멤브레인 어셈블리 제조 방법.
  22. 제 1 항 내지 제 18 항 및 제 21 항 중 어느 한 항에 있어서,
    상기 방법은,
    적어도 상기 부착 기판의 커버 영역의 제거 이후에 노출되는 멤브레인층의 표면에 상부 캐핑막을 도포하여, 상기 상부 캐핑막이 상기 멤브레인 어셈블리의 멤브레인의 일부를 형성하게 하는 단계를 포함하는, 멤브레인 어셈블리 제조 방법.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 지지 기판은 상기 제 1 경계 영역 주위에 제 1 에지 영역을 더 포함하고;
    상기 스택을 처리하는 단계는, 상기 지지 기판의 내부 영역을 선택적으로 제거하기 전에, 상기 멤브레인 어셈블리로부터 상기 제 1 에지 영역 및 상기 제 1 에지 영역에 형성된 층을 분리하는 것을 포함하는, 멤브레인 어셈블리 제조 방법.
  24. 제 23 항에 있어서,
    상기 부착 기판은 커버 영역, 제 2 경계 영역, 및 상기 제 2 경계 영역 주위에 제 2 에지 영역을 포함하고;
    상기 스택을 처리하는 단계는, 상기 부착 기판의 커버 영역을 제거하기 전에, 상기 멤브레인 어셈블리로부터 상기 제 2 에지 영역 및 상기 제 2 에지 영역에 형성된 층을 분리하는 것을 포함하는, 멤브레인 어셈블리 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 에지 영역 및 상기 제 1 에지 영역에 형성된 층을 분리하는 단계는, 상기 제 2 에지 영역 및 상기 제 2 에지 영역에 형성된 층을 분리하는 단계와 동시에 수행되는, 멤브레인 어셈블리 제조 방법.
  26. 제 1 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 지지 기판의 내부 영역의 선택적 제거 이전에, 상기 지지 기판은 상기 제 1 경계 영역 주위에 제 1 브릿지 영역 및 상기 제 1 브릿지 영역 주위에 제 1 에지 영역을 더 포함하고;
    상기 스택을 처리하는 단계는, 상기 제 1 브릿지 영역의 제 1 부분을 제거하여 제 1 브릿지를 형성하는 것, 및 상기 제 1 브릿지를 절삭(cutting) 또는 절단(breaking)하여 상기 제 1 에지 영역을 상기 멤브레인 어셈블리로부터 분리하는 것을 포함하는, 멤브레인 어셈블리 제조 방법.
  27. 제 26 항에 있어서,
    상기 부착 기판의 커버 영역의 제거 이전에, 상기 부착 기판은 커버 영역, 상기 커버 영역 주위에 제 2 경계 영역, 상기 제 2 경계 영역 주위에 제 2 브릿지 영역, 및 상기 제 2 브릿지 영역 주위에 제 2 에지 영역을 포함하고;
    상기 스택을 처리하는 단계는, 상기 제 2 브릿지 영역의 제 1 부분을 제거하여 제 2 브릿지를 형성하는 것, 및 상기 제 2 브릿지를 절삭 또는 절단하여 상기 제 2 에지 영역을 상기 멤브레인 어셈블리로부터 분리하는 것을 포함하는, 멤브레인 어셈블리 제조 방법.
  28. 제 27 항에 있어서,
    상기 제 1 브릿지의 절삭 또는 절단은 상기 제 2 브릿지의 절삭 또는 절단과 동시에 수행되는, 멤브레인 어셈블리 제조 방법.
  29. EUV 리소그래피용 멤브레인 어셈블리로서,
    멤브레인; 및
    상기 멤브레인을 홀딩하는 지지체를 포함하고,
    상기 지지체는 지지 기판의 제 1 경계 영역 및 부착 기판의 제 2 경계 영역으로부터 형성되며, 상기 멤브레인은 상기 지지 기판의 제 1 경계 영역과 상기 부착 기판의 제 2 경계 영역 사이에 있고;
    상기 지지체는, 상기 지지 기판의 제 1 경계 영역 및 상기 부착 기판의 제 2 경계 영역이 남도록, 상기 지지 기판의 내부 영역 및 상기 부착 기판의 커버 영역을 선택적으로 제거함으로써 형성되는, 멤브레인 어셈블리.
  30. 제 29 항에 있어서,
    상기 지지 기판의 제 1 경계 영역은 화학적 조성을 가지고, 상기 부착 기판의 제 2 경계 영역은 상기 화학적 조성을 가지는, 멤브레인 어셈블리.
  31. 제 29 항 또는 제 30 항에 있어서,
    상기 부착 기판의 제 2 경계 영역의 평균 두께는 상기 지지 기판의 제 1 경계 영역의 평균 두께의 20% 내인, 멤브레인 어셈블리.
  32. 제 29 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 부착 기판의 제 2 경계 영역은 상기 멤브레인 어셈블리의 멤브레인에 직접적으로 부착되는, 멤브레인 어셈블리.
  33. 제 29 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 부착 기판의 제 2 경계 영역은 상기 멤브레인과 상기 부착 기판의 제 2 경계 영역 사이의 접착층에 부착되는, 멤브레인 어셈블리.
  34. 제 29 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 지지 기판의 제 1 경계 영역의 평균 두께와 상기 부착 기판의 제 2 경계 영역의 평균 두께의 합은 적어도 700 μm인, 멤브레인 어셈블리.
  35. 제 29 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 지지 기판의 제 1 경계 영역의 평균 두께는 최대 500 μm인, 멤브레인 어셈블리.
  36. 제 29 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 부착 기판의 제 2 경계 영역의 평균 두께는 최대 500 μm인, 멤브레인 어셈블리.
  37. 제 29 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 부착 기판은, 상기 지지 기판과 상기 부착 기판 사이에 상기 멤브레인층을 포함하는 스택을 제공하도록 상기 멤브레인층에 직접적으로 또는 간접적으로 본딩되는, 멤브레인 어셈블리.
  38. 제 29 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 부착 기판을 상기 멤브레인층에 본딩하는 것은 웨이퍼 본딩인, 멤브레인 어셈블리.
  39. 제 29 항 내지 제 38 항 중 어느 한 항의 멤브레인 어셈블리를 포함하는, EUV 리소그래피용 패터닝 디바이스 어셈블리.
  40. 제 29 항 내지 제 38 항 중 어느 한 항의 멤브레인 어셈블리를 포함하는, EUV 리소그래피용 동적 가스 록 어셈블리.
  41. 리소그래피 장치용 멤브레인 어셈블리를 제조하는 방법으로서,
    지지 기판에 멤브레인층을 제공하는 단계;
    스택을 형성하도록 상기 멤브레인층이 제공된 지지 기판에 부착 기판을 본딩하는 단계로서, 상기 멤브레인층은 상기 지지 기판과 상기 부착 기판 사이에서 캡슐화되는, 단계; 및
    멤브레인 어셈블리를 형성하도록, 적어도 상기 부착 기판 및/또는 상기 지지 기판의 영역을 선택적으로 제거하는 것을 포함하여 상기 스택을 처리하는 단계를 포함하고, 상기 멤브레인 어셈블리는,
    적어도 상기 멤브레인층으로부터 형성된 멤브레인; 및
    상기 멤브레인을 홀딩하는 지지체로서, 상기 지지체는 적어도 부분적으로 상기 지지 기판의 제 1 경계 영역으로부터 형성되는, 지지체를 포함하는, 멤브레인 어셈블리 제조 방법.
  42. 제 41 항에 있어서,
    상기 스택을 형성하도록 상기 부착 기판을 본딩하는 단계는 웨이퍼-본딩 기법을 통해서 제공되는, 멤브레인 어셈블리 제조 방법.
  43. 리소그래피 장치용 멤브레인 어셈블리를 제조하는 방법으로서,
    적어도 600 μm의 평균 두께를 가지는 지지 기판에 멤브레인층을 제공하는 단계;
    스택을 형성하도록, 500 μm보다 작은 평균 두께를 가지는 부착 기판을 상기 멤브레인층이 제공된 지지 기판에 웨이퍼 본딩하는 단계로서, 상기 멤브레인층은 상기 지지 기판과 상기 부착 기판 사이에서 캡슐화되는, 단계;
    상기 지지 기판의 평균 두께가 500 μm 미만이 되도록, 상기 부착 기판에 본딩된 지지 기판을 후속하여 박형화하는 단계를 포함하는, 멤브레인 어셈블리 제조 방법.
  44. 제 43 항에 있어서,
    상기 지지 기판의 두께 및 상기 부착 기판의 두께는 실질적으로 동일한, 멤브레인 어셈블리 제조 방법.
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