KR20180043150A - Solar cell and manufacturing method thereof - Google Patents

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KR20180043150A
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Abstract

The present invention relates to a solar cell and a manufacturing method thereof. According to an embodiment of the present invention, the solar cell comprises: a semiconductor substrate; a first conductive region which is located on the front surface of the semiconductor substrate; a control passivation film, a second conductive region, and a rear surface passivation film which are located on the rear surface of the semiconductor substrate; a first electrode which is connected to the first conductive region; and a second electrode which is connected to the second conductive region. The control passivation film and the second conductive region are not located on the edge of the rear surface of the semiconductor substrate, and an isolation part in which the rear surface passivation film covers the edge of the rear surface of the semiconductor substrate is positioned. A plurality of first concave and convex parts and a plurality of second concave and convex parts are formed on the front surface of the semiconductor substrate. In addition, a method for manufacturing a solar cell according to an embodiment of the present invention comprises the steps of: forming a first concave and convex part on the front surface of a semiconductor substrate; forming a control passivation film and a second conductive region on the rear surface of the semiconductor substrate; forming a second concave and convex part by etching the front surface of the semiconductor substrate; forming a first conductive region on the front surface of the semiconductor substrate; forming a rear surface passivation film on the second conductive region; and forming a first electrode connected to the first conductive region and a second electrode connected to the second conductive region.

Description

태양 전지 및 그 제조 방법{SOLAR CELL AND MANUFACTURING METHOD THEREOF}SOLAR CELL AND MANUFACTURING METHOD THEREOF

본 발명은 태양 전지 및 그 제조 방법에 관한 것이다.The present invention relates to a solar cell and a manufacturing method thereof.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다. With the recent depletion of existing energy resources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells produce electric energy from solar energy, and they are attracting attention because they have abundant energy resources and there is no problem about environmental pollution.

일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 기판과 에미터부에 각각 연결된 전극을 구비한다. 이때, 기판과 에미터부의 계면에는 p-n 접합이 형성되어 있다.Typical solar cells have a substrate made of different conductivity type semiconductors, such as p-type and n-type, an emitter layer, and electrodes connected to the substrate and the emitter, respectively. At this time, a p-n junction is formed at the interface between the substrate and the emitter.

이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 에미터부과 기판쪽으로 이동하고, 기판과 에미터부과 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.When light is incident on such a solar cell, a plurality of electron-hole pairs are generated in the semiconductor, and the generated electron-hole pairs are separated into electrons and holes, so that electrons and holes are directed toward the n-type semiconductor and the p- And is collected by an electrode electrically connected to the substrate and the emitter section, and these electrodes are connected by electric wires to obtain electric power.

한편, 이와 같은 태양 전지는 기판과 에미터부 사이의 단락을 방지하기 위해, 기판의 가장 자리 부분을 식각하는 별도의 에지 아이솔레이션 공정을 필요로 하였다.On the other hand, in order to prevent a short circuit between the substrate and the emitter portion, such a solar cell requires a separate edge isolation process for etching the edge portion of the substrate.

그러나, 이와 같은 경우, 별도의 에지 아이솔레이션 공정이 추가됨으로써, 태양 전지의 공정이 더 복잡해지고, 에지 아이솔레이션 공정의 수행 시간으로 인하여, 제조 시간이 증가하는 문제점이 있었다.However, in such a case, a separate edge isolation process is added, thereby complicating the process of the solar cell and increasing the manufacturing time due to the execution time of the edge isolation process.

본 발명은 태양 전지 및 그 제조 방법을 제공하는데 그 목적이 있다. The present invention provides a solar cell and a manufacturing method thereof.

본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하고, 제 1 도전성 타입의 불순물을 함유하는 제1 도전형 영역; 반도체 기판의 후면 위에 위치하는 제어 패시베이션막; 제어 패시베이션막의 후면 위에 위치하고, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역; 제2 도전형 영역의 후면 위에 위치하고, 제2 도전형 영역을 패시베이션하는 후면 패시베이션막; 제1 도전형 영역과 연결되는 제1 전극; 및 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 반도체 기판의 후면 가장 자리에는 제어 패시베이션막 및 제2 도전형 영역이 위치하지 않고, 후면 패시베이션막이 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부가 위치하고, 반도체 기판의 전면에는 제1 크기를 가지는 복수의 제1 요철과 제1 요철의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철을 포함한다.A solar cell according to an example of the present invention includes: a semiconductor substrate; A first conductive type region located on the front surface of the semiconductor substrate and containing an impurity of the first conductive type; A control passivation film located on a rear surface of the semiconductor substrate; A second conductive type region located on the rear surface of the control passivation film and containing an impurity of a second conductivity type opposite to the first conductive type; A rear passivation film located on the rear surface of the second conductive type region and passivating the second conductive type region; A first electrode connected to the first conductive type region; And a second electrode connected to the second conductive type region, wherein the control passivation film and the second conductive type region are not located at the rear edge of the semiconductor substrate, and the back passivation film covers the rear edge of the semiconductor substrate And a plurality of second irregularities having a first size and a second size smaller than the first size on the inclined surfaces of the first irregularities.

여기서, 복수의 제1 요철과 복수의 제2 요철은 반도체 기판의 측면 및 반도체 기판의 후면 중 아이솔레이션부가 위치하는 가장 자리 영역에는 더 위치할 수 있다.Here, the plurality of first irregularities and the plurality of second irregularities may be located further in the edge region where the isolation portion is located, of the side surface of the semiconductor substrate and the rear surface of the semiconductor substrate.

아울러, 반도체 기판의 후면 중 아이솔레이션부가 위치하지 않는 나머지 영역에는 복수의 제1 요철이 위치하고, 복수의 제2 요철은 위치하지 않을 수 있다.In addition, a plurality of first irregularities may be located in the remaining region of the rear surface of the semiconductor substrate where the isolation portions are not located, and a plurality of second irregularities may not be located.

여기서, 복수의 제1 요철의 형상은 피라미드 형상과 다르고, 일례로, 복수의 제1 요철의 형상은 물결 모양일 수 있다.Here, the shape of the plurality of first irregularities is different from the shape of the pyramid, and for example, the shape of the plurality of first irregularities may be wavy.

여기서, 복수의 제1 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 복수의 제2 요철에서 서로 인접한 두 돌출 끝단 사이의 간격보다 클 수 있다.Here, the interval between the two protruding ends adjacent to each other in the plurality of first irregularities may be larger than the interval between the two protruding ends adjacent to each other in the plurality of second irregularities.

일례로, 복수의 제1 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 30um ~ 200um 사이이고, 제2 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 10nm ~ 300nm 사이일 수 있다.For example, the interval between the two protruding ends adjacent to each other in the plurality of first irregularities may be between 30 and 200 um, and the interval between the two protruding ends adjacent to each other in the second irregularity may be between 10 nm and 300 nm.

아울러, 제1 요철의 높이는 제2 요철의 높이보다 클 수 있다. 일례로, 제1 요철의 높이는 3um ~ 20um 사이이고, 제2 요철의 높이는 10nm ~ 300nm 사이일 수 있다.In addition, the height of the first irregularities may be greater than the height of the second irregularities. For example, the height of the first irregularities may be between 3 um and 20 um, and the height of the second irregularities may be between 10 nm and 300 nm.

또한, 반도체 기판의 후면 가장 자리에서 제어 패시베이션막 및 제2 도전형 영역이 위치하지 않고, 후면 패시베이션막이 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부의 폭은 1nm ~ 2mm 사이일 수 있다.Further, the control passivation film and the second conductive type region are not located at the rear edge of the semiconductor substrate, and the width of the isolation region where the rear passivation film covers the rear edge of the semiconductor substrate may be between 1 nm and 2 mm.

여기서, 아이솔레이션부에서는 후면 패시베이션막이 반도체 기판의 후면 가장 자리에 직접 접촉할 수 있다.Here, in the isolation portion, the rear passivation film can directly contact the rear edge of the semiconductor substrate.

아울러, 후면 패시베이션막은 반도체 기판의 측면까지 덮을 수 있다.In addition, the rear passivation film can cover the side surface of the semiconductor substrate.

또한, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판의 전면에 제1 크기를 갖는 제1 요철을 형성하는 제1 요철 형성 단계; 반도체 기판의 후면에 제어 패시베이션막을 형성하는 제어 패시베이션막 형성 단계; 제어 패시베이션막 위에 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계; 반도체 기판의 전면을 식각하여, 반도체 기판의 전면에 제1 크기보다 작은 제2 크기를 갖는 제2 요철을 제1 요철의 경사면에 형성하는 제2 요철 형성 단계; 제1, 2 요철을 구비하는 반도체 기판의 전면에 제2 도전성 타입의 불순물과 반대인 제1 도전성 타입의 불순물이 함유된 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계; 제2 도전형 영역 위에 후면 패시베이션막을 형성하는 후면 패시베이션막 형성 단계; 및 제1 도전형 영역과 연결되는 제1 전극과 제2 도전형 영역과 연결되는 제2 전극을 형성하는 전극 형성 단계;를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a solar cell, including: forming a first concave-convex portion having a first size on a front surface of a semiconductor substrate; A control passivation film forming step of forming a control passivation film on the rear surface of the semiconductor substrate; A second conductivity type region forming step of forming a second conductivity type region containing an impurity of the second conductivity type on the control passivation film; A second irregularity forming step of etching a front surface of the semiconductor substrate to form a second irregularity on an entire surface of the semiconductor substrate, the irregularity having a second size smaller than the first size, on an inclined surface of the first irregular surface; A first conductivity type region forming step of forming a first conductivity type region including impurities of a first conductivity type opposite to the impurities of the second conductivity type on the entire surface of the semiconductor substrate having the first and second unevenness; A rear passivation film forming step of forming a rear passivation film on the second conductive type region; And an electrode forming step of forming a first electrode connected to the first conductive type region and a second electrode connected to the second conductive type region.

여기서, 제어 패시베이션막 형성 단계에서 제어 패시베이션막은 반도체 기판의 후면을 포함하는 전체 표면에 형성되고, 제2 도전형 영역 형성 단계에서 제2 도전형 영역은 제어 패시베이션막 위를 포함하여, 반도체 기판의 전면 및 측면까지 형성될 수 있다.Here, in the control passivation film forming step, the control passivation film is formed on the entire surface including the rear surface of the semiconductor substrate, and in the second conductive type region forming step, the second conductive type region includes over the control passivation film, And to the side surface.

여기서, 제2 요철 형성 단계에 의해 반도체 기판의 전면과 측면이 식각되고, 반도체 기판의 후면 전체 영역 중 가장 자리 부분에 위치한 제어 패시베이션막, 제2 도전형 영역 및 반도체 기판의 일부가 함께 식각될 수 있다.Here, the front surface and the side surface of the semiconductor substrate are etched by the second concavity and convexity forming step, and a part of the control passivation film, the second conductive type region and the semiconductor substrate located at the edge of the entire rear surface region of the semiconductor substrate may be etched together have.

이때, 제2 요철 형성 단계에 의해 반도체 기판의 측면 및 후면 가장 자리가 노출될 수 있다.At this time, the side edge and the rear edge of the semiconductor substrate can be exposed by the second unevenness forming step.

아울러, 제2 요철 형성 단계에 의해, 반도체 기판의 전면과 함께 반도체 기판의 측면 및 후면 가장 자리까지 제2 요철이 제1 요철의 경사면에 더 형성될 수 있다.In addition, the second irregularities may be further formed on the inclined surfaces of the first irregularities to the side and rear edge of the semiconductor substrate together with the front surface of the semiconductor substrate by the second irregularity formation step.

또한, 제1 도전형 영역 형성 단계는 반도체 기판의 전체 표면에 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층을 도포하는 제1 도펀트층 형성 단계; 반도체 기판의 전체 표면 중 반도체 기판의 측면 및 후면에 위치하는 제1 도펀트층 일부를 식각하는 제1 식각 단계; 제1 도펀트층의 제1 불순물을 반도체 기판의 전면에 확산시키는 확산 단계; 및 반도체 기판의 전면 위에 위치하는 제1 도펀트층을 식각하는 제2 식각 단계;를 포함할 수 있다.The first conductive type region forming step may include: forming a first dopant layer on the entire surface of the semiconductor substrate, the first dopant layer containing impurities of the second conductivity type; A first etching step of etching a part of a first dopant layer located on a side surface and a rear surface of a semiconductor substrate among the entire surface of the semiconductor substrate; A diffusion step of diffusing the first impurity of the first dopant layer over the entire surface of the semiconductor substrate; And a second etching step of etching the first dopant layer located on the front surface of the semiconductor substrate.

또한, 후면 패시베이션막 형성 단계에 의해, 제2 도전형 영역 위를 포함하여, 제2 요철 형성 단계에서 노출되는 반도체 기판의 후면 가장 자리 및 측면 위까지 후면 패시베이션막이 형성될 수 있다.In addition, a rear passivation film may be formed on the rear edge and side surfaces of the semiconductor substrate exposed in the second concavo-convex forming step including the second conductive type region by the rear passivation film forming step.

또한, 제1 도전형 영역 형성 단계 이후 전극 형성 단계 이전에, 제1 도전형 영역 위에 반사 방지막을 형성하는 반상 방지막 형성 단계;를 더 포함할 수 있다.In addition, the method may further include forming an anti-reflective film on the first conductive type region before the electrode forming step after the first conductive type region forming step.

또한, 제2 도전형 영역 형성 단계는 제2 도전성 타입의 불순물이 주입된 상태에서 저압 화학 기상 증착 장비(LPCVD)에 의해 수행될 수 있다.In addition, the second conductivity type region forming step may be performed by a low pressure chemical vapor deposition apparatus (LPCVD) in a state where impurities of the second conductivity type are implanted.

아울러, 제1 요철 형성 단계는 습식 에칭 방법으로 수행되고, 제2 요철 형성 단계는 반응성 이온 에칭(reactive ion etching; RIE) 방법에 의해 수행될 수 있다.In addition, the first irregularity formation step may be performed by a wet etching method, and the second irregularity formation step may be performed by a reactive ion etching (RIE) method.

본 발명은 별도의 에지 아이솔레이션 공정을 수행하지 않고, 태양 전지에 제1, 2 도전형 영역이 서로 단락되지 않는 아이솔레이션를 형성함으로써, 제조 공정을 보다 단순화할 수 있고, 아이솔레이션부가 형성된 부분을 후면 패시베이션막이 덮도록 하여, 태양 전지의 효율 및 신뢰성을 보다 향상시킬 수 있다.The present invention can simplify the manufacturing process by forming the isolation in which the first and second conductivity type regions are not short-circuited to each other in the solar cell without performing a separate edge isolation process, and the portion where the isolation portion is formed is covered with the rear passivation film So that the efficiency and reliability of the solar cell can be further improved.

도 1 내지 도 3는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도이다.1 to 3 are views for explaining a solar cell according to an example of the present invention.
FIGS. 4 to 14 are views for explaining an example of a method of manufacturing the solar cell shown in FIGS. 1 to 3. FIG.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. When a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case directly above another portion but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle. Also, when a part is formed as "whole" on the other part, it means not only that it is formed on the entire surface (or the front surface) of the other part but also not on the edge part.

또한, 전면이라 함은 직사광이 입사되는 반도체 기판의 일면일 수 있으며, 후면이라 함은 직사광이 입사되지 않거나, 직사광이 아닌 반사광이 입사될 수 있는 반도체 기판의 반대면일 수 있다.The front surface may be a surface of the semiconductor substrate to which the direct light is incident, and the rear surface may be the opposite surface of the semiconductor substrate on which no direct light is incident or on which reflected light other than direct light may be incident.

아울러, 어떠한 두 개의 값이 동일하다는 것은 오차 범위 10% 이하에서 동일하다는 것을 의미한다.In addition, the fact that any two values are equal means that the error range is equal to or less than 10%.

그러면 첨부한 도면을 참고로 하여 본 발명에 따른 태양 전지에 대하여 설명한다.Hereinafter, a solar cell according to the present invention will be described with reference to the accompanying drawings.

도 1 내지 도 3는 본 발명의 일례에 따른 태양 전지를 설명하기 위한 도이다.1 to 3 are views for explaining a solar cell according to an example of the present invention.

보다 구체적으로, 도 1은 본 발명의 일례에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지의 전체 단면도이다. More specifically, FIG. 1 is a partial perspective view of a solar cell according to an example of the present invention, and FIG. 2 is an overall sectional view of the solar cell shown in FIG.

아울러, 도 3은 도 2의 일부분을 확대한 확대도로서, 도 3의 (a)는 도 2의 K1 부분, 도 3의 (b)는 K2 부분, 도 3의 (c)는 K3 부분, 도 3의 (d)는 K4 부분을 확대 도시한 것이다.3 is an enlarged view of a part of FIG. 2, and FIG. 3 (a) is a portion K1 in FIG. 2, FIG. 3 (b) is a portion K2, 3 (d) is an enlarged view of the portion K4.

도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 제어 패시베이션막(160), 제2 도전형 영역(170), 후면 패시베이션막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.1, an example of a solar cell according to the present invention includes a semiconductor substrate 110, a first conductive type region 120, an antireflection film 130, a control passivation film 160, A back passivation film 190, a first electrode 140, and a second electrode 150. The first passivation film 190 is formed on the first passivation film 190,

도 1에서는 본 발명에 따른 태양 전지가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.Although the solar cell according to the present invention includes the antireflection film 130 in FIG. 1, the antireflection film 130 may be omitted in the present invention. However, in consideration of the efficiency of the solar cell, since it is more efficient to include the antireflection film 130, it will be explained that the antireflection film 130 is included as an example.

반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.The semiconductor substrate 110 may be formed of at least one of monocrystalline silicon and polycrystalline silicon doped with impurities of the first conductivity type or the second conductivity type. In one example, the semiconductor substrate 110 may be formed of a single crystal silicon wafer.

여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있다. Here, the impurity of the first conductive type contained in the semiconductor substrate 110 or the impurity of the second conductive type may be any of n-type and p-type conductive types.

일례로, 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있고, 이와 다르게, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있다.For example, if the first conductivity type is p-type, then the second conductivity type may be n-type. Alternatively, if the first conductivity type is n-type, the second conductivity type may be p-type.

이하에서는 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형인 경우를 일례로 설명하고, 반도체 기판(110)에는 제2 도전성 타입의 불순물인 n형 불순물이 함유된 경우를 일례로 설명한다.Hereinafter, the case where the first conductivity type is p-type, the case where the second conductivity type is n-type will be described as an example, and the case where the semiconductor substrate 110 contains n-type impurity which is the impurity of the second conductivity type will be described as an example .

반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.When the semiconductor substrate 110 has a p-type conductivity type, impurity of a trivalent element such as boron (B), gallium, indium, or the like is doped in the semiconductor substrate 110. However, when the semiconductor substrate 110 has an n-type conductivity type, impurities of pentavalent elements such as phosphorus (P), arsenic (As), and antimony (Sb) may be doped into the semiconductor substrate 110.

이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.Hereinafter, the case where the impurity contained in the semiconductor substrate 110 is an impurity of the second conductivity type and is n-type will be described as an example. However, the present invention is not limited thereto.

이러한 반도체 기판(110)의 전면에 복수의 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 제1 도전형 영역(120) 역시 요철면을 가질 수 있다. The semiconductor substrate 110 may have a plurality of uneven surfaces on the entire surface thereof. Accordingly, the first conductive region 120 located on the front surface of the semiconductor substrate 110 may also have an uneven surface.

이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.Accordingly, the amount of light reflected from the front surface of the semiconductor substrate 110 decreases, and the amount of light incident into the semiconductor substrate 110 increases.

제1 도전형 영역(120)은 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입의 불순물을 함유할 수 있다. The first conductive type region 120 is located on the front surface of the semiconductor substrate 110 and may contain an impurity of the first conductive type.

따라서, 반도체 기판(110)에 제1 도전성 타입의 불순물이 함유된 경우, 제1 도전형 영역(120)은 전면 전계부(FSF)로서의 역할을 수행할 수 있고, 반도체 기판(110)에 제2 도전성 타입의 불순물이 함유된 경우, 반도체 기판(110)과 p-n 접합을 형성하여, 제2 도전형 영역(170)은 에미터부(emitter)로서의 역할을 수행할 수 있다.Therefore, when impurities of the first conductivity type are contained in the semiconductor substrate 110, the first conductivity type region 120 can serve as a front electric field portion (FSF) When a conductive type impurity is contained, a pn junction is formed with the semiconductor substrate 110, and the second conductive type region 170 can serve as an emitter.

이하에서는 제2 도전형 영역(170)이 에미터부로서의 역할을 수행하는 경우를 일례로 설명한다.Hereinafter, a case where the second conductivity type region 170 serves as an emitter portion will be described as an example.

이와 같은 p-n 접합에 의해 외부로부터 반도체 기판(110)에 빛이 입사되어 전자-정공 쌍이 전자와 정공으로 분리된 캐리어 중에서 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. Among the carriers in which the electron-hole pairs are separated into the electrons and the holes, light is incident on the semiconductor substrate 110 from the outside by the p-n junction, and the electrons move toward the n-type and the holes move toward the p-type.

따라서, 반도체 기판(110)이 n형이고 제1 도전형 영역(120)이 p형일 경우, 정공은 제1 도전형 영역(120)쪽으로 이동하고, 전자는 반도체 기판(110)쪽으로 이동할 수 있다. Accordingly, when the semiconductor substrate 110 is n-type and the first conductivity type region 120 is p-type, the holes move toward the first conductivity type region 120 and electrons can move toward the semiconductor substrate 110.

제1 도전형 영역(120)이 n형의 도전성 타입을 가질 경우, 제1 도전형 영역(120)은 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있고, 반대로 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물을 반도체 기판(110)에 도핑하여 형성될 수 있다.When the first conductivity type region 120 has an n-type conductivity type, the first conductivity type region 120 may be formed by doping impurities of pentavalent elements such as phosphorus (P), arsenic (As), antimony (Sb) And may be formed by doping impurities of a trivalent element such as boron (B), gallium, and indium into the semiconductor substrate 110 when the semiconductor substrate 110 has a p-type conductivity type .

이와 같은 제1 도전형 영역(120)은 반도체 기판(110)의 전면 표면에 제2 도전성 타입의 불순물이 열확산되어 형성될 수 있으며, 이와 같은 경우, 제1 도전형 영역(120)은 반도체 기판(110)과 동일한 실리콘 재질로 형성될 수 있다.The first conductive type region 120 may be formed by thermally diffusing an impurity of the second conductive type on the front surface of the semiconductor substrate 110. In such a case, 110 may be formed of the same silicon material.

일례로, 반도체 기판(110)이 다결정 실리콘 재질의 웨이퍼로 형성된 경우, 제1 도전형 영역(120)도 다결정 실리콘 재질로 형성될 수 있으며, 반도체 기판(110)이 단결정 실리콘 재질의 웨이퍼로 형성되는 제1 도전형 영역(120)도 단결절 실리콘 재질로 형성될 수 있다.For example, when the semiconductor substrate 110 is formed of a polycrystalline silicon wafer, the first conductive type region 120 may be formed of a polycrystalline silicon material, and the semiconductor substrate 110 may be formed of a wafer of monocrystalline silicon The first conductive type region 120 may also be formed of a single-sided silicon material.

반사 방지막(130)은 제1 도전형 영역(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막 또는 다층막으로 형성될 수 있다. The antireflection film 130 may be formed on at least one of an aluminum oxide film (AlOx), a silicon nitride film (SiNx), a silicon oxide film (SiOx), and a silicon oxynitride film (SiOxNy) Or may be formed as a single film or a multilayer film.

도 1 및 도 2에서는 반사 방지막(130)이 단일막으로 형성된 경우를 일례로 도시하였으나, 반드시 단일막에 한정되지는 않는다.Although FIGS. 1 and 2 illustrate the case where the anti-reflection film 130 is formed as a single film, it is not limited to a single film.

이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높일 수 있다. The antireflection film 130 reduces the reflectivity of light incident on the solar cell, increases the selectivity of a specific wavelength region, and increases the efficiency of the solar cell.

제1 전극(140)은 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 직접 접속하여, 제1 도전형 영역(120)과 전기적으로 연결될 수 있다. The first electrode 140 may be electrically connected to the first conductive type region 120 through the anti-reflection film 130 and directly connected to the first conductive type region 120.

이와 같은 제1 전극(140)은 제1 도전형 영역(120)쪽으로 이동한 캐리어를 수집할 수 있다.The first electrode 140 may collect the carriers that have migrated toward the first conductivity type region 120.

이와 같이, 제1 전극(140)으로 수집된 캐리어는 인터커넥터에 의해 다른 태양 전지에 연결되거나, 외부 장치로 출력될 수 있다.As described above, the carriers collected by the first electrode 140 can be connected to other solar cells by an interconnector, or output to an external device.

이와 같은 제1 전극(140)은 적어도 하나의 도전성 금속 물질로 이루어져 있고, 이들 도전성 금속 물질의 예는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다.The first electrode 140 may be formed of at least one conductive metal material. Examples of the conductive metal material include nickel (Ni), copper (Cu), silver (Ag), aluminum (Al) , Zinc (Zn), indium (In), titanium (Ti), gold (Au), and combinations thereof, but may be made of other conductive metal materials.

이와 같은 제1 전극(140)은 반도체 기판(110)의 전면에 반사 방지막(130)이 형성된 이후, 반사 방지막(130) 위에 패이스트 상태로 도포된 이후, 열처리 공정을 통하여 패이스트가 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 접속하면서 소성되어 형성될 수 있다.The first electrode 140 may be formed by forming an antireflection film 130 on the entire surface of the semiconductor substrate 110 and then applying the antireflection film 130 on the antireflection film 130 in a paste state. 130, and connecting the first conductive type region 120 to the first conductive type region 120.

제어 패시베이션막(160)은 반도체 기판(110)의 후면 위에 배치되며, 유전체 재질을 포함할 수 있다. The control passivation film 160 is disposed on the rear surface of the semiconductor substrate 110 and may include a dielectric material.

일례로, 제어 패시베이션막(160)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)의 후면에 직접 접촉되어 형성될 수 있다.For example, the control passivation film 160 may be formed on the rear surface of the semiconductor substrate 110, as shown in FIGS. 1 and 2, and may be formed in direct contact with the rear surface of the semiconductor substrate 110.

아울러, 제어 패시베이션막(160)은 반도체 기판(110)의 후면 가장 자리를 제외한 전체 영역 위에 형성될 수 있다. In addition, the control passivation film 160 may be formed on the entire region except for the rear edge of the semiconductor substrate 110.

이와 같은 제어 패시베이션막(160)은 제2 도전형 영역(170)의 도펀트가 반도체 기판(110)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있다. The control passivation layer 160 may serve as a dopant control function or a diffusion barrier for preventing the dopant of the second conductivity type region 170 from being excessively diffused into the semiconductor substrate 110.

아울러, 제어 패시베이션막(160)은 도펀트의 확산을 조절할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. In addition, the control passivation film 160 may include various materials capable of controlling the diffusion of the dopant and transmitting a plurality of carriers. For example, the control passivation film 160 may include an oxide, a nitride, a semiconductor, a conductive polymer, and the like.

일 예로, 제어 패시베이션막(160)이 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한 막이기 때문이다. As an example, the control passivation film 160 may be a silicon oxide film containing silicon oxide. This is because the silicon oxide film has excellent passivation characteristics and is a smooth film of the carrier.

또한, 실리콘 산화막은 다양한 공정에 의하여 반도체 기판(110)의 표면에 쉽게 형성될 수 있다.In addition, the silicon oxide film can be easily formed on the surface of the semiconductor substrate 110 by various processes.

여기서, 제어 패시베이션막(160)은 증착, 열적 산화, 화학적 산화 등의 다양한 방법에 의하여 형성될 수 있다. 그러나 제어 패시베이션막(160)이 필수적인 구성은 아니다.Here, the control passivation film 160 may be formed by various methods such as vapor deposition, thermal oxidation, and chemical oxidation. However, the control passivation film 160 is not an essential construction.

또한, 제어 패시베이션막(160)의 두께(T160)는 0.5nm ~ 2.5nm사이로 형성될 수 있다. 이와 같은 제어 패시베이션막(160)은 Oxidation 공정이나 LPCVD 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.In addition, the thickness (T160) of the control passivation film 160 may be between 0.5 nm and 2.5 nm. The control passivation film 160 may be formed by an oxidation process, an LPCVD process, or a PECVD deposition process.

여기서, 제어 패시베이션막(160)의 두께(T160)를 0.5nm ~ 2.5nm 로 한정하는 것은 터널링 효과를 구현하기 위함이고, 이와 같은 한정 범위를 0.5nm ~ 2.5nm 범위를 조금 넘어서는 경우도 가능하나, 터널링의 효과가 현저히 감소할 수 있다. Here, the thickness T160 of the control passivation film 160 is limited to 0.5 nm to 2.5 nm in order to realize the tunneling effect, and the limited range may be slightly beyond 0.5 nm to 2.5 nm, The effect of tunneling can be significantly reduced.

보다 구체적으로, 제어 패시베이션막(160)의 두께(T160)를 0.5nm 이상으로 하는 것은 실질적으로 0.5nm 미만으로 제어 패시베이션막(160)을 형성하는 것은 현실적으로 매우 어렵고, 제어 패시베이션막(160)의 두께(T160)를 2.5nm 이하로 하는 것은 2.5nm를 넘어서는 경우 터널링 효과가 거의 일어나지 않을 수 있기 때문이다.More specifically, it is practically very difficult to form the control passivation film 160 with a thickness (T160) of the control passivation film 160 of 0.5 nm or more because the thickness of the control passivation film 160 is substantially less than 0.5 nm. (T160) is 2.5 nm or less, tunneling effect may hardly occur when the thickness exceeds 2.5 nm.

아울러, 이와 같은 제어 패시베이션막(160)은 반도체 기판(110)의 후면 표면에 대한 패시베이션 기능도 일부 수행할 수 있다.In addition, the control passivation film 160 may partially perform a passivation function with respect to the rear surface of the semiconductor substrate 110.

다음, 제2 도전형 영역(170)은 제어 패시베이션막(160)의 후면 위에 위치하고, 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물이 함유되어, 다결정 실리콘 재질을 포함할 수 있다. Next, the second conductive type region 170 is located on the rear surface of the control passivation film 160 and contains an impurity of the second conductive type opposite to the first conductive type, and may include a polycrystalline silicon material.

이와 같은 제2 도전형 영역(170)은 반도체 기판(110)에 함유된 불순물이 제1 도전성 타입인 경우, 에미터부(emitter)로 역할을 수행할 수 있으며, 반도체 기판(110)에 함유된 불순물이 제2 도전성 타입인 경우, 후면 전계부(BSF)로서의 역할을 수행할 수 있다.The second conductive type region 170 may serve as an emitter when the impurity contained in the semiconductor substrate 110 is the first conductive type and the impurity contained in the semiconductor substrate 110 In the case of the second conductivity type, it can serve as a rear electric field portion (BSF).

이하에서는 제2 도전형 영역(170)이 후면 전계부(BSF)로서의 역할을 수행하는 경우를 일례로 설명한다.Hereinafter, a case where the second conductivity type region 170 serves as a rear electric field portion (BSF) will be described as an example.

이와 같은 제2 도전형 영역(170)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면에 형성된 제어 패시베이션막(160)의 후면 위에 형성되어, 반도체 기판(110)과 이격되어 형성될 수 있다.1 and 2, the second conductive type region 170 is formed on the rear surface of the control passivation film 160 formed on the rear surface of the semiconductor substrate 110, and is spaced apart from the semiconductor substrate 110 .

제2 도전형 영역(170)이 반도체 기판(110) 내에 형성되지 않고, 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)과 직접 접촉하지 않고 이격되어, 제어 패시베이션막(160)의 후면 위에 다결정 실리콘 재질로 형성된 경우, 태양 전지의 개방 전압(Voc)을 더욱 향상시킬 수 있다.The second conductivity type region 170 is not formed in the semiconductor substrate 110 and the second conductivity type region 170 is formed on the rear surface of the semiconductor substrate 110 as shown in FIGS. 1 and 2, The open-circuit voltage (Voc) of the solar cell can be further improved if it is formed of polycrystalline silicon material on the rear surface of the control passivation film 160 without being in direct contact with the semiconductor substrate 110.

아울러, 반도체 기판(110) 내에 제2 도전형 영역(170)을 형성하지 않고 반도체 기판(110)의 외부에 제2 도전형 영역(170)을 형성하므로, 제조 공정상 제2 도전형 영역(170)을 형성하는 과정에서, 반도체 기판(110)에 대한 열손상을 최소화할 수 있어, 반도체 기판(110)의 특성이 저하되는 것을 방지할 수 있다. 따라서, 도 1 및 도 2에 도시된 바와 같은 태양 전지는 효율을 더 향상시킬 수 있다.In addition, since the second conductive type region 170 is formed outside the semiconductor substrate 110 without forming the second conductive type region 170 in the semiconductor substrate 110, the second conductive type region 170 The thermal damage to the semiconductor substrate 110 can be minimized and the characteristics of the semiconductor substrate 110 can be prevented from being deteriorated. Therefore, the solar cell as shown in Figs. 1 and 2 can further improve the efficiency.

이와 같은, 제2 도전형 영역(170)의 두께(T170)은 일례로, 50nm ~ 500nm 사이로 형성될 수 있다.The thickness T170 of the second conductivity type region 170 may be, for example, between 50 nm and 500 nm.

다음, 후면 패시베이션막(190)은 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다. 1 and 2, the rear passivation film 190 may be located on the entire region except the region where the second electrode 150 is formed in the rear surface of the second conductivity type region 170. [

이와 같은 후면 패시베이션막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 제2 도전형 영역(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.The rear passivation film 190 may be formed of a dielectric material and may be formed of a single layer or a plurality of layers and may have a specific fixed charge in consideration of the polarity of the second conductive type region 170.

이와 같은 후면 패시베이션막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.The rear passivation film 190 may be formed of at least one of SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON), or hydrogenated SiON.

이와 같은 후면 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.The rear passivation layer 190 may function to passivate the rear surface of the second conductivity type region 170.

제2 전극(150)은 후면 패시베이션막(190)을 관통하여 제2 도전형 영역(170)에 전기적으로 연결될 수 있다.The second electrode 150 may be electrically connected to the second conductive type region 170 through the rear passivation film 190.

이와 같은 제2 전극(150)은 제2 도전형 영역(170) 쪽으로 이동한 캐리어를 수집할 수 있다.The second electrode 150 may collect carriers traveling toward the second conductivity type region 170.

한편, 이와 같은 태양 전지에서 반도체 기판(110)의 후면 가장 자리에는 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 위치하지 않고, 후면 패시베이션막(190)이 반도체 기판(110)의 후면 가장 자리를 덮는 아이솔레이션부(IS)가 위치할 수 있다.In this solar cell, the control passivation film 160 and the second conductive type region 170 are not located at the rear edge of the semiconductor substrate 110, and the rear passivation film 190 is formed on the semiconductor substrate 110 An isolating section (IS) covering the rear edge can be located.

즉, 아이솔레이션부(IS)는 반도체 기판(110)의 후면 전체 영역 중에서 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 위치하지 않아, 아이솔레이션 역할을 하는 가장 자리 부분을 의미하고, 이와 같은 아이솔레이션부(IS)에 노출되는 반도체 기판(110)의 후면 가장 자리를 후면 패시베이션막(190)이 덮을 수 있다.That is, the isolation portion IS means the edge portion serving as an isolation region because the control passivation film 160 and the second conductive type region 170 are not located in the entire rear surface region of the semiconductor substrate 110, The rear passivation film 190 may cover the rear edge of the semiconductor substrate 110 exposed to the same isolation region IS.

이와 같은 아이솔레이션부(IS)는 반도체 기판(110)의 후면의 가장 자리로부터 제2 도전형 영역(170)을 이격시켜 에지 아이솔레이션(edge isolation)의 역할을 할 수 있다. The isolation region IS may serve as edge isolation by separating the second conductive region 170 from the edge of the rear surface of the semiconductor substrate 110.

즉, 반도체 기판(110)의 측면 또는 후면의 가장자리에서 제1 도전형 영역(120)과 제2 도전형 영역(170)이 원하지 않게 서로 단락될 수 있는데, 본 발명에서는 반도체 기판(110)의 후면 가장 자리에서 제2 도전형 영역(170)을 제거하여 이러한 문제를 원천적으로 방지할 수 있다. That is, the first conductive type region 120 and the second conductive type region 170 may be undesirably short-circuited at the side or rear edge of the semiconductor substrate 110. In the present invention, The second conductive type region 170 may be removed at the edge to prevent such a problem.

아울러, 반도체 기판(110)의 전면에 위치하는 제1 도전형 영역(120)은 반도체 기판(110)의 전면에서 전체적으로 형성할 수 있어, 제1 도전형 영역(120)의 면적을 최대화할 수 있다. In addition, the first conductive region 120 located on the front surface of the semiconductor substrate 110 can be formed entirely on the front surface of the semiconductor substrate 110, thereby maximizing the area of the first conductive type region 120 .

이와 같은 아이솔레이션부(IS)는, 도 2에 도시한 바와 같이, 반도체 기판(110)의 후면 가장자리 전체를 따라 형성되어 폐쇄된 형상(closed shape)를 가질 수 있다.The isolation portion IS may be formed along the entire rear edge of the semiconductor substrate 110 and have a closed shape as shown in FIG.

이에 따라, 후면 패시베이션막(190)이 덮는 반도체 기판(110)의 후면 전체 영역 중에서 아이솔레이션부(IS)가 형성된 가장 자리 부분과 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 형성된 부분 사이에는 단차가 존재할 수 있다. A portion where the isolation portion IS is formed and the portion where the control passivation film 160 and the second conductivity type region 170 are formed is formed in the entire rear surface region of the semiconductor substrate 110 covered with the rear passivation film 190, There may be a step between.

여기서, 아이솔레이션부(IS)의 폭(WIS)이 2mm를 초과하면, 제2 도전형 영역(170)의 면적이 작아져서 효율이 저하될 수 있다. 이에 따라, 반도체 기판(110)의 후면 가장 자리를 덮는 아이솔레이션부(IS)의 폭(WIS)은 1nm ~ 2mm 사이로 형성될 수 있다.Here, if the width WIS of the isolation part IS exceeds 2 mm, the area of the second conductivity type region 170 becomes small, and the efficiency may be lowered. Accordingly, the width WIS of the isolation part IS covering the rear edge of the semiconductor substrate 110 can be formed to be between 1 nm and 2 mm.

그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(110)의 크기 등에 따라 상술한 아이솔레이션부(IS)의 폭(WIS)은 다른 값을 가질 수도 있다.  However, the present invention is not limited to this, and the width WIS of the isolation part IS described above may have different values depending on the size of the semiconductor substrate 110 and the like.

위에서 설명한 바와 같이, 아이솔레이션부(IS)의 폭(WIS)은 2mm보다 작은 범위에서 형성되되, 보다 구체적 일례로, 0.5mm ~ 2mm 사이로 형성될 수 있다.As described above, the width WIS of the isolation portion IS is formed in a range smaller than 2 mm, and more specifically, may be formed in a range of 0.5 mm to 2 mm.

아울러, 아이솔레이션부(IS)에서 후면 패시베이션막(190)이 반도체 기판(110)의 후면 가장 자리에 직접 접촉하여, 패시베이션 기능을 수행함으로써, 아이솔레이션부(IS)에 의해 패시베이션 특성이 저하되는 것을 방지할 수 있다.In addition, in the isolation region IS, the rear passivation film 190 directly contacts the rear edge of the semiconductor substrate 110 to perform the passivation function, thereby preventing the passivation characteristic from being degraded by the isolation portion IS .

아울러, 반도체 기판(110)의 후면 가장 자리에 위치하는 아이솔레이션부(IS)를 패시베이션하기 위해 별도의 패시베이션막을 사용하지 않고, 제2 도전형 영역(170)을 덮는 후면 패시베이션막(190)이 아이솔레이션부(IS)까지 연장되도록 하여, 태양 전지의 구조 및 제조 공정을 보다 단순화할 수 있다.A passivation film 190 covering the second conductivity type region 170 may be formed on the semiconductor substrate 110 without using a separate passivation film for passivation of the isolation region IS located at the rear edge of the semiconductor substrate 110, (IS), so that the structure and manufacturing process of the solar cell can be further simplified.

또한, 태양 전지에 대한 패시베이션 기능을 더욱 강화하기 위하여, 제2 도전형 영역(170)과 아이솔레이션부(IS)를 덮는 후면 패시베이션막(190)은 반도체 기판(110)의 측면까지 연장되어 덮도록 할 수 있다.In order to further enhance the passivation function for the solar cell, the rear passivation film 190 covering the second conductive type region 170 and the isolation portion IS is extended to the side surface of the semiconductor substrate 110 .

아울러, 본 발명의 일례에 따른 태양 전지에서, 반도체 기판(110)의 전면에는 제1 크기를 가지는 복수의 제1 요철(P1)과 제1 요철(P1)의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철(P2)을 포함할 수 있다.In addition, in the solar cell according to an exemplary embodiment of the present invention, a plurality of first irregularities P1 having a first size and a plurality of first irregularities P1 formed on the inclined surfaces of the first irregularities P1 are formed on the front surface of the semiconductor substrate 110, And may include a plurality of second unevenness P2 having a size of two.

본 발명에 따른 태양 전지에서는 제1 도전형 영역(120)이 반도체 기판(110)의 전면에 열확산되어 형성되므로, 도 3의 (a)에 도시된 바와 같이, 제1, 2 요철은 반사 방지막(130)에 접하는 제1 도전형 영역(120)의 표면에 형성될 수 있다.In the solar cell according to the present invention, the first conductivity type region 120 is formed by being thermally diffused over the entire surface of the semiconductor substrate 110, and therefore, as shown in FIG. 3A, 130 on the first conductive type region 120.

이와 같이, 본 발명에 따른 태양 전지는 반도체 기판(110)의 전면에 위치하는 제1 도전형 영역의 표면에 1 크기를 가지는 복수의 제1 요철(P1)과 제1 요철(P1)의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철(P2)을 구비함으로써, 반도체 기판(110)의 전면 표면에서의 광반사율을 최소화하여, 태양 전지의 효율을 보다 향상시킬 수 있다.As described above, the solar cell according to the present invention includes a plurality of first irregularities (P1) having a size of 1 on the surface of the first conductive type region located on the front surface of the semiconductor substrate (110) By providing a plurality of second projections and depressions P2 having a second size smaller than the first size, the light reflectance on the front surface of the semiconductor substrate 110 can be minimized and the efficiency of the solar cell can be further improved.

아울러, 이와 같은 제1 요철(P1)과 제2 요철(P2)은 반도체 기판(110)의 전면에만 위치하는 것이 아니라, 도 3의 (b) 및 (c)에 도시된 바와 같이, 반도체 기판(110)의 측면 및 반도체 기판(110)의 후면 중 아이솔레이션부가 위치하는 가장 자리 영역에도 복수의 제1 요철(P1)과 복수의 제2 요철(P2)이 위치할 수 있다.The first concavo-convex P1 and the second concavo-convex P2 are not located only on the front surface of the semiconductor substrate 110 but are formed on the surface of the semiconductor substrate 110 as shown in FIGS. A plurality of first irregularities P1 and a plurality of second irregularities P2 may be located in the edge regions where the isolation portions of the side surfaces of the semiconductor substrate 110 and the rear surface of the semiconductor substrate 110 are located.

이에 따라, 도 3의 (b)에 도시된 바와 같이, 반도체 기판(110)의 측면에서는 후면 패시베이션막이 제1, 2 요철이 구비된 반도체 기판(110)의 측면 위에 위치할 수 있다.Accordingly, as shown in FIG. 3B, the rear passivation film may be positioned on the side of the semiconductor substrate 110 having the first and second concavo-convex portions on the side surface of the semiconductor substrate 110.

그러나, 도 3의 (d)에 도시된 바와 같이, 반도체 기판(110)의 후면 중 아이솔레이션부가 위치하지 않는 나머지 영역에는 복수의 제1 요철(P1)이 위치하고, 상기 복수의 제2 요철(P2)은 위치하지 않을 수 있다.3 (d), a plurality of first irregularities P1 are located in the remaining area of the rear surface of the semiconductor substrate 110 where no isolation is provided, May not be located.

따라서, 도 3의 (c)에 도시된 바와 같이, 반도체 기판(110)의 후면 전체 영역 중 아이솔레이션부가 위치하지 않고, 제어 패시베이션막과 제2 도전형 영역이 위치하는 영역에는 제1 요철(P1)만 위치하고, 제2 요철(P2)은 위치하지 않을 수 있다.Therefore, as shown in FIG. 3C, the isolation region is not located in the entire rear surface region of the semiconductor substrate 110, and the first irregularities P1 are formed in the regions where the control passivation film and the second conductive- And the second unevenness P2 may not be located.

여기서, 제1 요철(P1)은 반도체 기판(110)을 에칭액에 침수하는 습식 에칭 방법에 의해 형성될 수 있으며, 제2 요철(P2)은 반도체 기판(110)의 전면을 건식 에칭함으로써 형성될 수 있다.The first irregularities P1 may be formed by a wet etching method of immersing the semiconductor substrate 110 in an etching solution and the second irregularities P2 may be formed by dry etching the entire surface of the semiconductor substrate 110 have.

여기서, 제1 요철(P1)의 형상은 피라미드 형상과 다른 형태의 형상을 가질 수 있으며, 일례로 제1 요철(P1)의 형상은 물결 모양일 수 있다. 그러나, 제1 요철(P1)의 형상이 반드시 물결 모양에만 한정되는 것은 아니고, 제1 요철(P1)들 사이에 단차가 있는 형상일 수도 있다.Here, the first irregularities P1 may have a shape different from the pyramid shape. For example, the first irregularities P1 may have a wavy shape. However, the shape of the first irregularities P1 is not necessarily limited to the wavy shape, but may be a shape having a step between the first irregularities P1.

보다 구체적으로, 제1 요철(P1)을 형성하는 식각액으로 Acid chemical 에칭액을 이용하는 경우, 제1 요철(P1)의 형상은 물결 모양으로 형성될 수 있으며, 제1 요철(P1)을 형성하는 식각액으로 Alkalic chemical 에칭액을 이용하는 경우, 제1 요철(P1)이 단차가 있는 형태를 가질 수 있다. More specifically, when an Acid chemical etching solution is used as the etching solution for forming the first irregularities (P1), the shape of the first irregularities (P1) may be formed in a wavy pattern, and the first irregularities (P1) When an alkaline chemical etching solution is used, the first irregularities P1 may have a stepped shape.

여기서, 제1 요철(P1)이 물결 모양으로 형성되는 경우, 제1 요철(P1)들 사이의 간격(DP1)은 제1 요철(P1) 각각의 높이(HP1)보다 월등히 커서, 전체적으로 평평한(flat) 형태일 수 있다.When the first irregularities P1 are wavy, the interval DP1 between the first irregularities P1 is much greater than the height HP1 of the first irregularities P1, ). ≪ / RTI >

일례로, 제1 요철(P1)들 사이의 간격(DP1)은 제1 요철(P1) 각각의 높이(HP1)의 5배~ 15배 사이일 수 있다.For example, the interval DP1 between the first irregularities P1 may be between 5 times and 15 times the height HP1 of each of the first irregularities P1.

그러나, 제2 요철(P2)들 사이의 간격(DP2)은 제2 요철(P2) 각각의 높이(HP2)와의 차이가 상대적으로 작을 수 있으며, 제2 요철(P2)들 사이의 간격(DP2)은 제2 요철(P2) 높이(HP2)의 0.5배 ~ 1.5배 사이일 수 있다.However, the interval DP2 between the second concavo-convexes P2 may be relatively small from the height HP2 of the second concavo-convexes P2, and the interval DP2 between the second concavo- May be between 0.5 times and 1.5 times the height (HP2) of the second unevenness (P2).

아울러, 복수의 제1 요철(P1)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP1)은 복수의 제2 요철(P2)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP2)보다 클 수 있다.The distance DP1 between the two protruding ends adjacent to each other in the plurality of first concavities P1 may be larger than the distance DP2 between the two protruding ends adjacent to each other in the plurality of second concavities P2.

일례로, 복수의 제1 요철(P1)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP1)은 30um ~ 200um 사이, 제2 요철(P2)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP2)은 10nm ~ 300nm 사이로 형성될 수 있다.For example, the interval DP1 between the two protruding ends adjacent to each other in the plurality of first concave and convex portions P1 is in the range of 30 to 200 um, and the interval DP2 between the two protruding ends adjacent to each other in the second concave and convex portion P2 is in the range of 10 nm- Lt; RTI ID = 0.0 > nm.

아울러, 제1 요철(P1)의 높이(HP1)는 제2 요철(P2)의 높이(HP2)보다 클 수 있다. 일례로, 제1 요철(P1)의 높이(HP1)는 3um ~ 20um 사이, 제2 요철(P2)의 높이(HP2)는 10nm ~ 300nm 사이로 형성될 수 있다.In addition, the height HP1 of the first concave and convex P1 can be larger than the height HP2 of the second concave and convex P2. For example, the height HP1 of the first irregularities P1 may be between 3 and 20 um, and the height HP2 of the second irregularities P2 may be between 10 nm and 300 nm.

이와 같은 태양 전지의 제조 방법은 다음과 같다.The manufacturing method of the solar cell is as follows.

도 4 내지 도 14는 도 1 내지 도 3에 도시된 태양 전지를 제조하는 방법의 일례를 설명하기 위한 도로서, 도 4는 제조 방법에 대한 플로우 차트이고, 도 5 내지 도 14는 도 4에 기재된 각 단계를 보다 구체적으로 설명하기 위한 도이다.4 to 14 are flowcharts for explaining an example of a method for manufacturing the solar cell shown in Figs. 1 to 3, Fig. 4 is a flowchart for the manufacturing method, and Fig. 5 to Fig. And more specifically explains each step.

도 4와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 제1 요철 형성 단계(S1), 제어 패시베이션막 형성 단계(S2), 제2 도전형 영역 형성 단계(S3), 제2 요철 형성 단계(S4), 제1 도전형 영역 형성 단계(S5), 후면 패시베이션막 형성 단계(S6) 및 전극 형성 단계(S7)를 포함하고, 이데 더하여, 반사 방지막 형성 단계(S6)가 선택적으로 더 추가될 수 있다.As shown in FIG. 4, the solar cell manufacturing method according to an exemplary embodiment of the present invention includes a first unevenness forming step S1, a control passivation film forming step S2, a second conductivity type region forming step S3, (S6) may be selectively added to the first conductive type region (S4), the first conductive type region formation step (S5), the rear passivation film formation step (S6), and the electrode formation step (S7) .

제1 요철 형성 단계(S1)에서는 도 5에 도시된 바와 같이, 반도체 기판(110)의 전면에 제1 크기를 갖는 제1 요철(P1)을 형성할 수 있다. 이와 같은 제1 요철 형성 단계(S1)는 습식 에칭 방법으로 수행될 수 있다.In the first concavity and convexity formation step S1, as shown in FIG. 5, a first concavo-convex P1 having a first size may be formed on the entire surface of the semiconductor substrate 110. FIG. The first irregularity forming step S1 may be performed by a wet etching method.

이와 같은 제1 요철 형성 단계(S1)에서 습식 에칭 방법으로 사용되는 에칭액으로는 일례로, Acid chemical 에칭액과 Alkalic chemical 에칭액이 이용될 수 있다.For example, an Acid chemical etching solution and an Alkalic chemical etching solution may be used as the etching solution used as the wet etching method in the first unevenness formation step (S1).

여기서, 제1 요철 형성 단계(S1)에서 Acid chemical 에칭액이 이용되는 경우, Acid chemical 에칭액에는 HF와 HNO3가 포함될 수 있으며, 전체 Acid chemical 에칭액에 HF는 10wt% ~ 20wt%, HNO3는 25wt% ~ 40wt% 정도 포함될 수 있다.In the case where an Acid chemical etching solution is used in the first unevenness forming step S1, HF and HNO3 may be contained in the Acid chemical etching solution. HF and HNO3 are contained in an amount of 10 wt% to 20 wt% and 25 wt% to 40 wt% %.

제1 요철 형성 단계(S1)에서 Acid chemical 에칭액이 이용되는 경우, 제1 요철(P1)의 형상은 도 5에 도시된 바와 같이, 물결 모양으로 형성될 수 있다.When an Acid chemical etching solution is used in the first irregularity forming step S1, the shape of the first irregularities P1 may be formed in a wavy shape as shown in FIG.

아울러, 제1 요철 형성 단계(S1)에서 Alkalic chemical 에칭액 이용되는 경우, Alkalic chemical 에칭액에는 KOH가 포함될 수 있으며, 전체 Alkalic chemical 에칭액에 KOH가 5wt% ~ 25wt% 정도 포함될 수 있다.In addition, when an alkaline chemical etching solution is used in the first unevenness forming step S1, KOH may be included in the Alkalic chemical etching solution, and the total Alkalic chemical etching solution may contain about 5 wt% to 25 wt% of KOH.

제1 요철 형성 단계(S1)에서 Alkalic chemical 에칭액이 이용되는 경우, 제1 요철(P1)의 형상은 단차가 있는 형태로 형성될 수 있다.When an alkaline chemical etching solution is used in the first unevenness forming step S1, the shape of the first unevenness P1 may be formed in a stepped shape.

이하에서는, 제1 요철 형성 단계(S1)에서 Acid chemical 에칭액을 사용한 경우를 일례로 설명하며, 이에 따라, 도 5에 도시된 바와 같이, 제1 요철(P1)의 형상이 도 5에 도시된 바와 같이, 물결 모양으로 형성된 경우를 일례로 설명한다.Hereinafter, a case where an Acid chemical etching solution is used in the first concavity and convexity forming step S1 will be described as an example. As shown in Fig. 5, the shape of the first concavity and convexity P1 is as shown in Fig. 5 Likewise, the case of being formed in a wavy shape will be described as an example.

이와 같은 에칭액에, 반도체 기판(110)을 침수시켜 반도체 기판(110)의 전면뿐만 아니라 후면까지 제1 요철(P1)을 형성할 수 있다.The semiconductor substrate 110 may be submerged in such an etching solution to form the first irregularities P1 as well as the entire surface of the semiconductor substrate 110.

이와 같은 제1 요철(P1)은 도 1 내지 도 3에서 설명한 바와 같이, 복수의 제1 요철(P1)에서 서로 인접한 두 돌출 끝단 사이의 간격(DP1)이 30um ~ 200um 사이, 제1 요철(P1)의 높이(HP1)는 3um ~ 20um 사이로 형성될 수 있다.1 to 3, the first irregularities P1 are formed such that the interval DP1 between the two protruding ends adjacent to each other in the plurality of first irregularities P1 is between 30 um and 200 um, the first irregularities P1 ) May be formed to be between 3 [mu] m and 20 [mu] m.

이후, 반도체 기판(110)의 후면에 제어 패시베이션막(160)을 형성하는 제어 패시베이션막 형성 단계(S2)가 수행될 수 있다.Thereafter, a control passivation film forming step S2 for forming a control passivation film 160 on the rear surface of the semiconductor substrate 110 may be performed.

이와 같은 제어 패시베이션막 형성 단계(S2)는 도 6에 도시된 바와 같이, 반도체 기판(110)의 후면을 포함하는 전체 표면에 제어 패시베이션막(160)이 형성될 수 있다.6, the control passivation film 160 may be formed on the entire surface including the rear surface of the semiconductor substrate 110, as shown in FIG.

따라서, 이와 같은 제어 패시베이션막(160)의 표면에는 도 6에 도시된 바와 같이, 반도체 기판(110)의 표면에 형성되었던 복수의 제1 요철(P1)이 형성될 수 있다.6, a plurality of first irregularities P1, which are formed on the surface of the semiconductor substrate 110, may be formed on the surface of the control passivation film 160 as described above.

이후, 제어 패시베이션막(160) 위에 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역(170)을 형성하는 제2 도전형 영역 형성 단계(S3)가 수행될 수 있다.Then, a second conductive type region forming step S3 of forming a second conductive type region 170 containing an impurity of the second conductive type on the control passivation film 160 may be performed.

제2 도전형 영역 형성 단계(S3)에서는 도 7에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 전면, 후면 및 측면 위에 위치하는 제어 패시베이션막(160) 전체를 덮도록 형성될 수 있다. In the second conductive type region forming step S3, as shown in FIG. 7, the entirety of the control passivation film 160, which is located on the front surface, the rear surface, and the side surfaces of the semiconductor substrate 110, As shown in Fig.

이와 같은 제2 도전형 영역 형성 단계(S3)는 제2 도전성 타입의 불순물이 주입된 상태에서 저압 화학 기상 증착 장비(LPCVD)에 의해 수행될 수 있다.The second conductive type region forming step S3 may be performed by low pressure chemical vapor deposition (LPCVD) in a state where impurities of the second conductivity type are implanted.

이때, 제2 도전형 영역(170)은 제어 패시베이션막(160)이 형성된 반도체 기판(110)의 전체 표면 위에 형성되되, 제2 도전성 타입의 불순물이 함유된 다결정 재질의 실리콘 재질로 형성될 수 있다.At this time, the second conductive type region 170 may be formed on the entire surface of the semiconductor substrate 110 on which the control passivation film 160 is formed, and may be formed of a polycrystalline silicon material containing an impurity of the second conductive type .

이와 같이, 반도체 기판(110)의 전체 표면 위에 제어 패시베이션막(160)과 제2 도전형 영역(170)이 순차적으로 형성된 상태에서, 도 7에 도시된 바와 같이, 화살표 방향으로 반도체 기판(110)의 전면에 대해 제2 요철 형성 단계(S4)가 수행될 수 있다.7, in the state where the control passivation film 160 and the second conductivity type region 170 are sequentially formed on the entire surface of the semiconductor substrate 110, the semiconductor substrate 110 is formed in the direction of the arrow, A second concavity and convexity formation step S4 may be performed on the entire surface of the substrate.

이와 같은 제2 요철 형성 단계(S4)에 의해, 도 8에 도시된 바와 같이, 반도체 기판(110)의 전면에 위치하는 제어 패시베이션막(160) 및 제2 도전형 영역(170)을 완전히 식각하면서, 반도체 기판(110)의 전면에 제1 크기보다 작은 제2 크기를 갖는 제2 요철(P2)을 제1 요철(P1)의 경사면에 형성할 수 있다.8, when the control passivation film 160 and the second conductive type region 170 located on the front surface of the semiconductor substrate 110 are completely etched by the second unevenness formation step S4, , A second concavo-convex (P2) having a second size smaller than the first size can be formed on the entire surface of the semiconductor substrate (110) on the inclined surface of the first concavo-convex (P1).

이와 같은 제2 요철(P2)은 서로 인접한 두 돌출 끝단 사이의 간격(DP2)이 10nm ~ 300nm 사이, 제2 요철(P2)의 높이(HP2)가 10nm ~ 300nm 사이로 형성될 수 있다.The second irregularities P2 may be formed such that the distance DP2 between the adjacent two protruding ends is between 10 nm and 300 nm and the height HP2 of the second irregularities P2 is between 10 nm and 300 nm.

더불어, 이와 같은 제2 요철 형성 단계(S4)에 의해 반도체 기판(110)의 측면 및 반도체 기판(110)의 후면 가장 자리 위에 형성된 제어 패시베이션막(160) 및 제2 도전형 영역(170)이 식각되어 제거될 수 있다.The control passivation film 160 and the second conductive type region 170 formed on the side surface of the semiconductor substrate 110 and on the rear edge of the semiconductor substrate 110 are etched by the second unevenness formation step S4, And can be removed.

아울러, 제2 요철 형성 단계(S4)에 의해, 도 8에 도시된 바와 같이, 반도체 기판(110)의 전면뿐만 아니라, 반도체 기판(110)의 측면 및 후면 가장 자리까지 제2 요철(P2)이 제1 요철(P1)의 경사면에 더 형성될 수 있다.As shown in FIG. 8, the second irregularities P2 are formed not only on the front surface of the semiconductor substrate 110 but also on the side and rear edge of the semiconductor substrate 110 by the second irregularity formation step S4. And may be further formed on the inclined surface of the first concavity (P1).

그러나, 제2 요철 형성 단계(S4)에 의해, 반도체 기판(110)의 후면 전체 영역 중 후면 가장 자리를 제외한 나머지 영역, 즉 반도체 기판(110)의 후면 전체 영역 중 제어 패시베이션막(160)과 제2 도전형 영역(170)이 위치한 부분에는 제2 요철(P2)이 형성되지 않을 수 있으며, 도 8에 도시된 바와 같이, 제1 요철(P1)만 위치할 수 있다.However, in the second unevenness forming step S4, the control passivation film 160 and the control passivation film 160 are formed in the entire region except the rear edge of the entire rear surface region of the semiconductor substrate 110, The second irregularities P2 may not be formed in the portion where the two-conductivity type region 170 is located, and only the first irregularities P1 may be located as shown in FIG.

따라서, 제2 요철 형성 단계(S4)에 의해 도 8에 도시된 바와 같이, 반도체 기판(110)의 측면 및 후면 가장 자리가 노출될 수 있고, 반도체 기판(110)의 후면 가장 자리 부분에 1nm ~ 2mm 사이의 폭을 가지는 아이솔레이션부(IS)가 형성될 수 있다.8, the side edge and the rear edge of the semiconductor substrate 110 can be exposed by the second concavo-convex forming step S4, and the side edge and the rear edge of the semiconductor substrate 110 can be exposed at the rear edge portion of the semiconductor substrate 110, An isolation part IS having a width of 2 mm may be formed.

이와 같은 제2 요철 형성 단계(S4)는 반응성 이온 에칭(reactive ion etching; RIE) 방법에 의해 수행될 수 있다.The second unevenness forming step S4 may be performed by a reactive ion etching (RIE) method.

이와 같이 반응성 이온 에칭(RIE) 방법에 대해 설명하면 다음과 같다.The reactive ion etching (RIE) method will be described as follows.

먼저 약 0.1 내지 0.5mTorr의 압력을 갖는 공정실에 반도체 기판(110)을 위치시킨 후, 식각 가스로 사용되는 SF6와 O2의 혼합 가스(SF6/O2) 또는 SF6와 O2 및 Cl2의 혼합 가스(SF6/Cl2/O2)를 공정실에 주입할 수 있다. First, after the semiconductor substrate 110 is placed in a process chamber having a pressure of about 0.1 to 0.5 mTorr, a mixed gas (SF6 / O2) of SF6 and O2 or a mixed gas of SF6 and O2 and Cl2 / Cl2 / O2) can be injected into the process chamber.

이후, 기판(110) 사이에 설치된 두 개의 전극(도시하지 않음)에 해당 크기의 전력을 인가하면, 원료 가스에 기초한 플라즈마가 두 전극 사이의 공간에 생성되어, 생성된 플라즈마에 의한 식각 동작, 즉 건식 식각이 이루어질 수 있다. 이때, 전극에 인가되는 전력의 크기는 약 3000W/m2~6000W/m2일 수 있다.Then, when electric power of a corresponding magnitude is applied to two electrodes (not shown) provided between the substrates 110, a plasma based on the source gas is generated in a space between the two electrodes, and an etching operation Dry etching can be performed. At this time, the magnitude of the electric power applied to the electrode may be about 3000 W / m 2 to 6000 W / m 2.

이와 같은 반응성 이온 에칭에 의하여, 반도체 기판(110)의 전면에 형성된 제1 요철(P1)부(P1)의 경사면에 상대적으로 크기가 작은 제2 요철(P2)이 형성될 수 있다.The second concavo-convex part P2 having a relatively small size may be formed on the inclined surface of the first concavo-convex part P1 formed on the front surface of the semiconductor substrate 110 by such reactive ion etching.

이후, 제1, 2 요철(P1, P2)을 구비하는 반도체 기판(110)의 전면에 제2 도전성 타입의 불순물과 반대인 제1 도전성 타입의 불순물이 함유된 제1 도전형 영역(120)을 형성하는 제1 도전형 영역 형성 단계(S5)가 형성될 수 있다.A first conductive type region 120 containing an impurity of the first conductive type opposite to the impurity of the second conductive type is formed on the entire surface of the semiconductor substrate 110 having the first and second concave and convex portions P1 and P2 A first conductive type region forming step S5 may be formed.

이와 같은 제1 도전형 영역 형성 단계(S5)는 제1 도펀트층 형성 단계(S51), 제1 식각 단계(S52), 확산 단계(S53) 및 제2 식각 단계(S54)를 포함할 수 있다.The first conductive type region forming step S5 may include a first dopant layer forming step S51, a first etching step S52, a diffusion step S53, and a second etching step S54.

제1 도펀트층 형성 단계(S51)에서는 도 9에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 표면을 포함하여, 반도체 기판(110)의 전체 표면에 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층(DL)을 형성할 수 있다. In the first dopant layer forming step S51, as shown in FIG. 9, the impurity of the second conductivity type is contained in the entire surface of the semiconductor substrate 110, including the rear surface of the second conductivity type region 170 The first dopant layer (DL) may be formed.

이와 같은 제1 도펀트층(DL)은 붕소(B)를 포함하는 BSG로 형성될 수 있으며, 이와 같이 반도체 기판(110)의 전체 표면에 제1 도펀트층(DL)을 형성하는 방법은 상압 화학 기상 증착법(APCVD)에 의해 수행될 수 있다.The first dopant layer DL may be formed of BSG including boron B. The method of forming the first dopant layer DL on the entire surface of the semiconductor substrate 110 may include a step (APCVD). ≪ / RTI >

이후, 제1 식각 단계(S52)에서 반도체 기판(110)의 전체 표면 중 반도체 기판(110)의 측면 및 후면에 위치하는 제1 도펀트층(DL) 일부를 식각할 수 있다.In the first etching step S52, a part of the first dopant layer DL located on the side surface and the rear surface of the semiconductor substrate 110 among the entire surface of the semiconductor substrate 110 may be etched.

보다 구체적으로, 이와 같은 제1 식각 단계(S52)에서는 도 10에 도시된 바와 같이, 에칭액(ECW)에 반도체 기판(110)의 후면을 침수할 수 있고, 이때, 에칭액(ECW)의 표면 장력으로 인하여, 에칭액(ECW)이 반도체 기판(110)의 측면까지 타고 올라와, 에칭액(ECW)에 침수된 반도체 기판(110)의 후면뿐만 아니라 반도체 기판(110)의 측면에 위치하는 제1 도펀트층(DL)까지 식각될 수 있다.10, the rear surface of the semiconductor substrate 110 can be submerged in the etching liquid ECW. At this time, the surface tension of the etching liquid ECW The ECW rises to the side of the semiconductor substrate 110 and the first dopant layer DL located on the side surface of the semiconductor substrate 110 as well as the rear surface of the semiconductor substrate 110 immersed in the etching liquid ECW ). ≪ / RTI >

이에 따라, 제1 식각 단계(S52)에서는 반도체 기판(110)의 측면 및 후면에 위치하는 제1 도펀트층(DL) 일부가 식각되고, 제1 도펀트층(DL)은 도 11에 도시된 바와 같이, 반도체 기판(110)의 전면에만 위치할 수 있다.Accordingly, in the first etching step S52, a part of the first dopant layer DL located on the side and the rear surface of the semiconductor substrate 110 is etched, and the first dopant layer DL is etched as shown in FIG. 11 , And may be located only on the front surface of the semiconductor substrate 110.

이와 같은 상태에서, 반도체 기판(110)은 열확산 챔버 내에 배치되어, 확산 단계(S53)가 수행될 수 있다.In this state, the semiconductor substrate 110 is placed in the thermal diffusion chamber, and the diffusion step S53 may be performed.

이와 같은 확산 단계(S53)에서는 도 11에 도시된 바와 같이, 제1 도펀트층(DL)의 제1 불순물이 반도체 기판(110)의 전면에 열확산되어, 반도체 기판(110)의 전면에 제1 도전형 영역(120)이 형성될 수 있다. 11, a first impurity of the first dopant layer DL is thermally diffused over the entire surface of the semiconductor substrate 110 to form a first impurity on the entire surface of the semiconductor substrate 110. In this diffusion step S53, Type region 120 may be formed.

이와 같이, 반도체 기판(110)의 전면에 제1 도전형 영역(120)이 형성된 상태에서, 제2 식각 단계(S54)에 의해 반도체 기판(110)의 전면 위에 위치하는 제1 도펀트층(DL)이 식각될 수 있다.The first dopant layer DL located on the front surface of the semiconductor substrate 110 is etched by the second etching step S54 in the state that the first conductive type region 120 is formed on the entire surface of the semiconductor substrate 110, Can be etched.

이와 같은 제2 식각 단계(S54)에 의해, 도 12에 도시된 바와 같이, 제1 도전형 영역(120) 위에 잔존하는 제1 도펀트층(DL)과 산화막이 제거될 수 있다.12, the first dopant layer DL and the oxide film remaining on the first conductive type region 120 can be removed by the second etching step S54.

이와 같이, 반도체 기판(110)의 전면에 제1 도전형 영역(120)이 형성된 상태에서 후면 패시베이션막 형성 단계와 반사 방지막 형성 단계(S6)가 수행될 수 있다.As described above, in the state that the first conductive type region 120 is formed on the entire surface of the semiconductor substrate 110, the rear passivation film formation step and the anti-reflection film formation step S6 may be performed.

이에 따라, 도 13에 도시된 바와 같이, 제2 도전형 영역(170) 위에 후면 패시베이션막(190)이 형성될 수 있다.Accordingly, as shown in FIG. 13, the rear passivation film 190 may be formed on the second conductive type region 170.

아울러, 여기서, 후면 패시베이션막 형성 단계(S6)에 의해, 도 13에 도시된 바와 같이, 후면 패시베이션막(190)은 제2 도전형 영역(170) 위뿐만 아니라 제2 요철 형성 단계(S4)에서 노출되는 반도체 기판(110)의 후면 가장 자리 및 측면 위까지 형성될 수 있다.13, the rear passivation film 190 is formed not only on the second conductive type region 170 but also in the second concave-convex formation step S4 as shown in FIG. 13 by the rear passivation film formation step S6 And may be formed on the rear edge and side surfaces of the exposed semiconductor substrate 110.

이에 따라, 반도체 기판(110)의 후면 가장 자리 노출되는 아이솔레이션부(IS)가 후면 패시베이션막(190)에 의해 덮여질 수 있다.Accordingly, the isolation part IS exposed at the rear edge of the semiconductor substrate 110 can be covered by the rear passivation film 190. [

더불어, 반사 방지막 형성 단계(S6)가 제1 도전형 영역 형성 단계(S5) 이후 전극 형성 단계(S7) 이전에 수행되어, 제1 도전형 영역(120) 위에 반사 방지막(130)이 형성될 수 있다.In addition, the anti-reflection film forming step S6 may be performed after the first conductive type region forming step S5 and before the electrode forming step S7 to form the anti-reflection film 130 on the first conductive type region 120 have.

일례로, 반사 방지막 형성 단계(S6)는 제1 도전형 영역 형성 단계(S5)와 후면 패시베이션막 형성 단계(S6) 사이에 수행될 수 있으나, 이는 선택적인 것으로, 후면 패시베이션막 형성 단계(S6)와 전극 형성 단계(S7) 사이에 수행되는 것도 가능하다.For example, the anti-reflection film forming step S6 may be performed between the first conductive type region forming step S5 and the rear passivation film forming step S6, but this is optional. In the rear passivation film forming step S6, And the electrode forming step S7.

이후, 전극 형성 단계(S7)가 수행되어, 제1 도전형 영역(120)과 연결되는 제1 전극(140)과 제2 도전형 영역(170)과 연결되는 제2 전극(150)이 형성될 수 있다.Thereafter, an electrode forming step S7 is performed to form a first electrode 140 connected to the first conductive type region 120 and a second electrode 150 connected to the second conductive type region 170 .

이와 같이, 본 발명의 일례에 따른 태양 전지 제조 방법은 반도체 기판(110)의 전면에 제1 요철(P1)을 형성시킨 상태에서, 제어 패시베이션막(160)과 제2 도전형 영역(170)을 형성시킨 상태에서, 반도체 기판(110)의 전면에 제2 요철(P2)을 형성시키면서, 동시에 반도체 기판(110)의 후면 가장 자리에 아이솔레이션부(IS)를 형성함으로써, 태양 전지의 제조 공정을 간소화시킬 수 있다.The method of manufacturing a solar cell according to an exemplary embodiment of the present invention includes the steps of forming the control passivation film 160 and the second conductivity type region 170 in a state in which the first projections and depressions P1 are formed on the entire surface of the semiconductor substrate 110 The manufacturing process of the solar cell is simplified by forming the second unevenness P2 on the front surface of the semiconductor substrate 110 and simultaneously forming the isolation portion IS on the rear edge of the semiconductor substrate 110 .

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

Claims (21)

반도체 기판;
상기 반도체 기판의 전면에 위치하고, 제 1 도전성 타입의 불순물을 함유하는 제1 도전형 영역;
상기 반도체 기판의 후면 위에 위치하는 제어 패시베이션막;
상기 제어 패시베이션막의 후면 위에 위치하고, 상기 제1 도전성 타입과 반대인 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역;
상기 제2 도전형 영역의 후면 위에 위치하고, 상기 제2 도전형 영역을 패시베이션하는 후면 패시베이션막;
상기 제1 도전형 영역과 연결되는 제1 전극; 및
상기 제2 도전형 영역과 연결되는 제2 전극;을 포함하고,
상기 반도체 기판의 후면 가장 자리에는 상기 제어 패시베이션막 및 상기 제2 도전형 영역이 위치하지 않고, 상기 후면 패시베이션막이 상기 반도체 기판의 후면 가장 자리를 덮는 아이솔레이션부가 위치하고,
상기 반도체 기판의 전면에는 제1 크기를 가지고, 피라미드 형상과 다른 복수의 제1 요철과 상기 제1 요철의 경사면 상에 제1 크기보다 작은 제2 크기를 가지는 복수의 제2 요철을 포함하는 태양 전지.A semiconductor substrate;
A first conductive type region located on the front surface of the semiconductor substrate and containing an impurity of the first conductive type;
A control passivation film located on a rear surface of the semiconductor substrate;
A second conductive type region located on the rear surface of the control passivation film and containing an impurity of a second conductive type opposite to the first conductive type;
A rear passivation layer located on a rear surface of the second conductive type region and passivating the second conductive type region;
A first electrode connected to the first conductive type region; And
And a second electrode connected to the second conductivity type region,
Wherein the control passivation film and the second conductive type region are not located at the rear edge of the semiconductor substrate and an isolation region where the rear passivation film covers the rear edge of the semiconductor substrate is located,
And a plurality of second irregularities having a first size on the front surface of the semiconductor substrate and having a plurality of first irregularities different from the pyramid shape and a second size smaller than the first size on the inclined surface of the first irregularities, . 제1 항에 있어서,
상기 복수의 제1 요철과 상기 복수의 제2 요철은 상기 반도체 기판의 측면 및 상기 반도체 기판의 후면 중 상기 아이솔레이션부가 위치하는 상기 가장 자리 영역에는 더 위치하는 태양 전지.The method according to claim 1,
Wherein the plurality of first irregularities and the plurality of second irregularities are located further in the edge region where the isolation section is located, of the side surface of the semiconductor substrate and the rear surface of the semiconductor substrate. 제1 항에 있어서,
상기 반도체 기판의 후면 중 상기 아이솔레이션부가 위치하지 않는 나머지 영역에는 상기 복수의 제1 요철이 위치하고, 상기 복수의 제2 요철은 위치하지 않는 태양 전지.The method according to claim 1,
Wherein the plurality of first irregularities are located in a remaining region of the rear surface of the semiconductor substrate where the isolation portion does not exist, and the plurality of second irregularities are not located. 제1 항에 있어서,
상기 복수의 제1 요철의 형상은 물결 모양인 태양 전지.The method according to claim 1,
Wherein the plurality of first irregularities have a wavy shape. 제1 항에 있어서,
상기 복수의 제1 요철에서 서로 인접한 두 돌출 끝단 사이의 간격은 상기 복수의 제2 요철에서 서로 인접한 두 돌출 끝단 사이의 간격보다 큰 태양 전지.The method according to claim 1,
Wherein a distance between two protruding ends adjacent to each other in the plurality of first irregularities is larger than a distance between two protruding ends adjacent to each other in the second irregularities. 제5 항에 있어서,
상기 복수의 제1 요철에서 상기 서로 인접한 두 돌출 끝단 사이의 간격은 30um ~ 200um 사이이고,
상기 제2 요철에서 상기 서로 인접한 두 돌출 끝단 사이의 간격은 10nm ~ 300nm 사이인 태양 전지.6. The method of claim 5,
The distance between the two protruding ends adjacent to each other in the plurality of first irregularities is between 30 um and 200 um,
And a distance between two adjacent projecting ends of the second irregularities is between 10 nm and 300 nm. 제1 항에 있어서,
상기 제1 요철의 높이는 상기 제2 요철의 높이보다 큰 태양 전지.The method according to claim 1,
Wherein the height of the first irregularities is larger than the height of the second irregularities. 제7 항에 있어서,
상기 제1 요철의 높이는 3um ~ 20um 사이이고,
상기 제2 요철의 높이는 10nm ~ 300nm 사이인 태양 전지.8. The method of claim 7,
The height of the first irregularities is between 3 [mu] m and 20 [mu] m,
And the height of the second irregularities is between 10 nm and 300 nm. 제1 항에 있어서,
상기 반도체 기판의 후면 가장 자리에서 상기 제어 패시베이션막 및 상기 제2 도전형 영역이 위치하지 않고, 상기 후면 패시베이션막이 상기 반도체 기판의 후면 가장 자리를 덮는 상기 아이솔레이션부의 폭은 1nm ~ 2mm 사이인 태양 전지.The method according to claim 1,
Wherein the control passivation film and the second conductive type region are not located at a rear edge of the semiconductor substrate and the width of the isolation region covering the rear edge of the semiconductor substrate is between 1 nm and 2 mm. 제9 항에 있어서,
상기 아이솔레이션부에서는 상기 후면 패시베이션막이 상기 반도체 기판의 후면 가장 자리에 직접 접촉하는 태양 전지.10. The method of claim 9,
Wherein the rear passivation film directly contacts the rear edge of the semiconductor substrate. 제10 항에 있어서,
상기 후면 패시베이션막은 상기 반도체 기판의 측면까지 덮는 태양 전지.11. The method of claim 10,
And the rear passivation film covers the side surface of the semiconductor substrate. 반도체 기판의 전면에 제1 크기를 갖는 제1 요철을 형성하는 제1 요철 형성 단계;
상기 반도체 기판의 후면에 제어 패시베이션막을 형성하는 제어 패시베이션막 형성 단계;
상기 제어 패시베이션막 위에 제2 도전성 타입의 불순물을 함유하는 제2 도전형 영역을 형성하는 제2 도전형 영역 형성 단계;
상기 반도체 기판의 전면을 식각하여, 상기 반도체 기판의 전면에 상기 제1 크기보다 작은 제2 크기를 갖는 제2 요철을 상기 제1 요철의 경사면에 형성하는 제2 요철 형성 단계;
상기 제1, 2 요철을 구비하는 상기 반도체 기판의 전면에 상기 제2 도전성 타입의 불순물과 반대인 제1 도전성 타입의 불순물이 함유된 제1 도전형 영역을 형성하는 제1 도전형 영역 형성 단계;
상기 제2 도전형 영역 위에 후면 패시베이션막을 형성하는 후면 패시베이션막 형성 단계; 및
상기 제1 도전형 영역과 연결되는 제1 전극과 상기 제2 도전형 영역과 연결되는 제2 전극을 형성하는 전극 형성 단계;
를 포함하는 태양 전지 제조 방법.A first irregularity forming step of forming a first irregularity having a first size on a front surface of a semiconductor substrate;
A control passivation film forming step of forming a control passivation film on a rear surface of the semiconductor substrate;
A second conductivity type region forming step of forming a second conductivity type region containing an impurity of the second conductivity type on the control passivation film;
A second unevenness forming step of etching a front surface of the semiconductor substrate to form a second unevenness on a front surface of the semiconductor substrate, the second unevenness having a second size smaller than the first size on an inclined surface of the first unevenness;
A first conductivity type region forming step of forming a first conductivity type region including impurities of a first conductivity type opposite to the impurities of the second conductivity type on the entire surface of the semiconductor substrate having the first and second irregularities;
A rear passivation film forming step of forming a rear passivation film on the second conductive type region; And
An electrode forming step of forming a first electrode connected to the first conductive type region and a second electrode connected to the second conductive type region;
≪ / RTI > 제12 항에 있어서,
상기 제어 패시베이션막 형성 단계에서 상기 제어 패시베이션막은 상기 반도체 기판의 후면을 포함하는 전체 표면에 형성되고,
상기 제2 도전형 영역 형성 단계에서 상기 제2 도전형 영역은 상기 제어 패시베이션막 위를 포함하여, 상기 반도체 기판의 전면 및 측면까지 형성되는 태양 전지 제조 방법.13. The method of claim 12,
In the control passivation film forming step, the control passivation film is formed on the entire surface including the rear surface of the semiconductor substrate,
Wherein the second conductive type region is formed on the front surface and the side surface of the semiconductor substrate including the control passivation film in the second conductive type region forming step. 제13 항에 있어서,
상기 제2 요철 형성 단계에 의해 상기 반도체 기판의 전면과 측면이 식각되고,
상기 반도체 기판의 후면 전체 영역 중 가장 자리 부분에 위치한 상기 제어 패시베이션막, 상기 제2 도전형 영역 및 반도체 기판의 일부가 함께 식각되는 태양 전지 제조 방법.14. The method of claim 13,
The front surface and the side surface of the semiconductor substrate are etched by the second concave-
Wherein the control passivation film, the second conductive type region, and a part of the semiconductor substrate located at the edge of the entire rear surface region of the semiconductor substrate are etched together. 제14 항에 있어서,
상기 제2 요철 형성 단계에 의해 상기 반도체 기판의 측면 및 후면 가장 자리가 노출되는 태양 전지 제조 방법.15. The method of claim 14,
And a side edge and a rear edge of the semiconductor substrate are exposed by the second unevenness forming step. 제12 항에 있어서,
상기 제2 요철 형성 단계에 의해, 상기 반도체 기판의 전면과 함께 상기 반도체 기판의 측면 및 후면 가장 자리까지 상기 제2 요철이 상기 제1 요철의 경사면에 더 형성되는 태양 전지 제조 방법.13. The method of claim 12,
Wherein the second irregularities are further formed on the inclined surfaces of the first irregularities by the second irregularity forming step to the side and rear edge of the semiconductor substrate together with the front surface of the semiconductor substrate. 제12 항에 있어서,
상기 제1 도전형 영역 형성 단계는
반도체 기판의 전체 표면에 상기 제2 도전성 타입의 불순물을 함유하는 제1 도펀트층을 도포하는 제1 도펀트층 형성 단계;
상기 반도체 기판의 전체 표면 중 상기 반도체 기판의 측면 및 후면에 위치하는 상기 제1 도펀트층 일부를 식각하는 제1 식각 단계;
상기 제1 도펀트층의 상기 제1 불순물을 상기 반도체 기판의 전면에 확산시키는 확산 단계; 및
상기 반도체 기판의 전면 위에 위치하는 상기 제1 도펀트층을 식각하는 제2 식각 단계;를 포함하는 태양 전지 제조 방법.13. The method of claim 12,
The first conductivity type region forming step
A first dopant layer forming step of applying a first dopant layer containing an impurity of the second conductivity type to the entire surface of the semiconductor substrate;
A first etching step of etching a part of the first dopant layer located on a side surface and a rear surface of the semiconductor substrate among the entire surface of the semiconductor substrate;
A diffusion step of diffusing the first impurity of the first dopant layer over the entire surface of the semiconductor substrate; And
And a second etching step of etching the first dopant layer located on the front surface of the semiconductor substrate. 제12 항에 있어서,
상기 후면 패시베이션막 형성 단계에 의해, 상기 제2 도전형 영역 위를 포함하여, 상기 제2 요철 형성 단계에서 노출되는 상기 반도체 기판의 후면 가장 자리 및 측면 위까지 상기 후면 패시베이션막이 형성되는 태양 전지 제조 방법.13. The method of claim 12,
Wherein the back passivation film is formed on the rear edge and side surfaces of the semiconductor substrate exposed in the second concavo-convex forming step including the second conductive type region by the rear passivation film forming step . 제12 항에 있어서,
상기 제1 도전형 영역 형성 단계 이후 상기 전극 형성 단계 이전에,
상기 제1 도전형 영역 위에 반사 방지막을 형성하는 반상 방지막 형성 단계;를 더 포함하는 태양 전지 제조 방법.13. The method of claim 12,
Wherein, before the electrode forming step after the forming of the first conductivity type region,
Forming an anti-reflective film on the first conductive type region; and forming an anti-reflective film on the first conductive type region. 제12 항에 있어서,
상기 제2 도전형 영역 형성 단계는 상기 제2 도전성 타입의 불순물이 주입된 상태에서 저압 화학 기상 증착 장비(LPCVD)에 의해 수행되는 태양 전지 제조 방법.13. The method of claim 12,
Wherein the second conductivity type region forming step is performed by a low pressure chemical vapor deposition apparatus (LPCVD) in a state where impurities of the second conductivity type are implanted. 제12 항에 있어서,
상기 제1 요철 형성 단계는 습식 에칭 방법으로 수행되고,
상기 제2 요철 형성 단계는 반응성 이온 에칭(reactive ion etching; RIE) 방법에 의해 수행되는 태양 전지 제조 방법.
13. The method of claim 12,
The first concavity and convexity forming step is performed by a wet etching method,
Wherein the second unevenness forming step is performed by a reactive ion etching (RIE) method.
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