KR20180031776A - Data correction apparatus, drawing apparatus, wiring pattern forming system, inspection apparatus, data correction method, and manufacturing method of wiring board - Google Patents

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Abstract

기판 (9) 의 막 (8) 상에 서로 인접하여 형성되는 마스크 요소 페어 (710) 사이의 폭을 마스크 갭 폭 (G) 으로 하여, 마스크 요소 페어를 사용하여 에칭에 의해 막에 형성되는 패턴 요소 페어 (810) 의 상면 사이의 상면 갭 폭 (GT) 과, 하면 사이의 하면 갭 폭 (GB) 의 관계를 나타내는 참조 정보가, 복수의 마스크 갭 폭의 각각에 대해 준비된다. 복수의 마스크 갭 폭이 설정된 복수의 마스크 요소 페어를 사용하여 에칭이 실시된 처리가 끝난 기판에 있어서, 각 패턴 요소 페어의 상면 갭 폭의 측정치가 취득된다. 당해 측정치를 사용하여 참조 정보를 참조함으로써, 복수의 마스크 갭 폭에 있어서의 하면 갭 폭의 값이 취득되고, 당해 값에 기초하여 막의 패턴의 설계 데이터가 보정된다. 이로써, 막의 패턴의 하면을 기준으로 하는 설계 데이터의 보정이 용이하게 실현된다.The widths between the mask element pairs 710 formed adjacent to each other on the film 8 of the substrate 9 are defined as the mask gap width G and the pattern elements formed on the film by etching using the mask element pair Reference information indicating the relationship between the upper surface gap width GT between the upper surfaces of the pair 810 and the lower surface gap width GB between the lower surfaces is prepared for each of a plurality of mask gap widths. A measured value of the upper surface gap width of each pattern element pair is obtained in a processed substrate on which etching is performed using a plurality of mask element pairs in which a plurality of mask gap widths are set. By referring to the reference information using the measured values, the value of the lower gap width in a plurality of mask gap widths is acquired, and the design data of the pattern of the film is corrected based on the value. As a result, the design data can be easily corrected based on the lower surface of the film pattern.

Description

데이터 보정 장치, 묘화 장치, 배선 패턴 형성 시스템, 검사 장치, 데이터 보정 방법 및 배선 기판의 제조 방법Data correction apparatus, drawing apparatus, wiring pattern forming system, inspection apparatus, data correction method, and manufacturing method of wiring board

본 발명은, 데이터 보정 장치, 묘화 장치, 배선 패턴 형성 시스템, 검사 장치, 데이터 보정 방법 및 배선 기판의 제조 방법에 관한 것이다.The present invention relates to a data correction device, a drawing device, a wiring pattern formation system, an inspection device, a data correction method, and a method of manufacturing a wiring board.

종래부터, 프린트 기판 (이하, 간단히 「기판」이라고 한다) 의 제조 공정에서는, 기판에 대해 여러 가지 처리가 실시된다. 예를 들어, 구리 등의 도체막이 형성된 기판의 표면 상에 레지스트의 패턴을 형성하고, 에칭을 실시함으로써, 기판 상에 당해 도체막의 패턴 (배선 패턴) 이 형성된다. 에칭에서는, 패턴 요소의 배치의 조밀 (粗密) 등에 의해서, 기판 상에 형성된 패턴의 형상이 설계 데이터와 상이한 경우가 있다. 그래서, 일본 공개특허공보 2001-230323호 및 일본 공개특허공보 2005-202949호에서는, 수치 시뮬레이션에 의해, 배선의 마무리폭을 산출하여, 설계 데이터의 보정을 실시하는 수법이 개시되어 있다.Conventionally, various processes are performed on a substrate in a manufacturing process of a printed substrate (hereinafter simply referred to as " substrate "). For example, a resist pattern is formed on the surface of a substrate on which a conductor film such as copper is formed, and etching is performed to form a pattern (wiring pattern) of the conductor film on the substrate. In the etching, the shape of the pattern formed on the substrate may be different from the design data due to, for example, roughness of the arrangement of the pattern elements. Japanese Unexamined Patent Application Publication No. 2001-230323 and Japanese Unexamined Patent Application Publication No. 2005-202949 disclose a method of calculating the finishing width of a wiring by numerical simulation and correcting design data.

그런데, 기판 상에 형성되는 도체막의 패턴 요소에서는, 그 단면 형상이 사다리꼴이 되는 것이 알려져 있다. 패턴 요소의 상면의 화상은 용이하게 취득할 수 있기 때문에, 당해 상면의 형상도 당해 화상을 사용하여 용이하게 측정하는 것이 가능하다. 한편, 패턴 요소의 끝부분으로부터 얻어지는 광 (조명광의 반사광) 의 양은 충분하지 않기 때문에, 패턴 요소의 하면의 형상의 측정은 용이하지는 않다. 따라서, 도체막의 패턴의 하면을 기준으로 하는 설계 데이터의 보정이나, 도체막의 패턴의 하면을 기준으로 하는 검사를 실시하는 것이 곤란하게 되어 있다.However, it is known that the cross-sectional shape of a pattern element of a conductor film formed on a substrate becomes a trapezoid. Since the image of the upper surface of the pattern element can be easily obtained, the shape of the upper surface of the pattern element can be easily measured using the image. On the other hand, since the amount of light (reflected light of the illumination light) obtained from the end portion of the pattern element is not sufficient, it is not easy to measure the shape of the bottom surface of the pattern element. Therefore, it is difficult to correct the design data based on the lower surface of the pattern of the conductor film and conduct inspection based on the lower surface of the pattern of the conductor film.

본 발명은, 기판의 표면에 형성된 도체막을 에칭액에 의해 에칭하여 형성되는 패턴의 설계 데이터를 보정하는 데이터 보정 장치에 관한 것이다.The present invention relates to a data correction apparatus for correcting design data of a pattern formed by etching a conductor film formed on a surface of a substrate with an etching solution.

본 발명에 관련된 데이터 보정 장치는, 도체막이 형성된 기판 상에 소정 조건의 에칭에 의해 형성되는 상기 도체막의 패턴의 설계 데이터를 기억하는 설계 데이터 기억부와, 기판의 도체막 상에 서로 인접하여 형성되는 마스크 요소 페어 사이의 간극의 폭을 마스크 갭 폭으로 하여, 상기 마스크 요소 페어를 사용하여 에칭에 의해 상기 도체막에 형성되는 패턴 요소 페어의 상면 사이의 간극의 폭인 상면 갭 폭과, 상기 패턴 요소 페어의 하면 사이의 간극의 폭인 하면 갭 폭의 관계를 나타내는 참조 정보를, 복수의 마스크 갭 폭의 각각에 대해 기억하는 참조 정보 기억부와, 상기 복수의 마스크 갭 폭이 각각 설정된 복수의 마스크 요소 페어를 사용하여 상기 소정 조건의 에칭이 실시된 처리가 끝난 기판에 있어서, 상기 복수의 마스크 요소 페어에 대응하는 복수의 패턴 요소 페어 각각의 상면 갭 폭의 측정치가 취득되어 있고, 상기 측정치를 사용하여 상기 참조 정보를 참조함으로써, 상기 처리가 끝난 기판에 대해, 상기 복수의 마스크 갭 폭에 있어서의 복수의 하면 갭 폭의 값을 취득하는 하면 갭 폭 취득부와, 상기 복수의 마스크 갭 폭에 있어서의 상기 복수의 하면 갭 폭의 값에 기초하여, 상기 설계 데이터를 보정하는 데이터 보정부를 구비하고, 상기 복수의 마스크 갭 폭의 각각에 관하여, 상기 도체막이 상기 기판의 표면까지 에칭된 상태로부터, 상기 도체막이 상기 표면을 따라 에칭될 때의 패턴 요소 페어의 형상의 변화를 시간의 다항식으로 정식화하고, 상기 다항식의 계수를, 소정 시간의 에칭이 실시된 테스트 기판에 있어서의 패턴 요소 페어의 형상의 측정치를 사용한 피팅으로 결정함으로써, 상기 참조 정보가 취득된다.A data correction apparatus according to the present invention comprises a design data storage unit for storing design data of a pattern of the conductor film formed on a substrate on which a conductor film is formed by etching under a predetermined condition, A width of a gap between the pair of mask elements is set to a width of the mask gap and a width of a gap between upper surfaces of the pair of pattern elements formed on the conductor film by etching using the pair of mask elements, A reference information storage section for storing reference information indicative of a relationship between a width of a gap and a width of a gap between the lower surface of the substrate and a plurality of mask gap widths; A substrate having undergone etching under the above-mentioned predetermined conditions by using a plurality of mask element pairs, And the reference value is referred to by using the measurement values, and a plurality of mask patterns having a plurality of mask patterns in the mask gap width with respect to the processed substrate are obtained by referring to the reference information using the measurement values. And a data correction section for correcting the design data based on the values of the plurality of lower gap widths in the plurality of mask gap widths, With respect to each of the mask gap widths, a change in the shape of the pattern element pair when the conductor film is etched along the surface from the state in which the conductor film is etched to the surface of the substrate is formulated into a polynomial of time, The coefficient is determined as the fitting using the measurement of the shape of the pattern element pair in the test substrate subjected to etching for a predetermined time , The reference information is obtained.

상기 데이터 보정 장치에서는, 도체막의 패턴의 하면을 기준으로 하는 설계 데이터의 보정을 용이하게 실시할 수 있다.In the data correction apparatus, the design data based on the lower surface of the pattern of the conductor film can be easily corrected.

본 발명의 하나의 바람직한 형태에서는, 상기 처리가 끝난 기판 상의 복수의 대상 위치의 각각에 있어서, 상기 복수의 마스크 갭 폭에 대응하는 복수의 패턴 요소 페어가 형성되어 있고, 상기 하면 갭 폭 취득부가, 각 마스크 갭 폭에 관하여, 동일한 참조 정보를 참조함으로써, 상기 복수의 대상 위치에 있어서의 복수의 하면 갭 폭의 값을 취득하고, 상기 데이터 보정부가, 상기 복수의 대상 위치에 있어서의 상기 복수의 하면 갭 폭의 값에 기초하여, 상기 설계 데이터를 보정한다.In one preferred form of the present invention, a plurality of pattern element pairs corresponding to the plurality of mask gap widths are formed in each of a plurality of target positions on the processed substrate, and the bottom- Acquires a value of a plurality of lower gap widths at the plurality of object positions with reference to the same reference information with respect to each mask gap width, The design data is corrected based on the value of the gap width.

본 발명은, 기판 상에 패턴을 묘화하는 묘화 장치에 관한 것이기도 하다. 본 발명에 관련된 묘화 장치는, 상기 데이터 보정 장치와, 광원과, 상기 데이터 보정 장치에 의해 보정된 설계 데이터에 기초하여 상기 광원으로부터의 광을 변조하는 광변조부와, 상기 광변조부에 의해 변조된 광을 기판 상에서 주사하는 주사 기구를 구비한다.The present invention also relates to a drawing apparatus for drawing a pattern on a substrate. An imaging apparatus according to the present invention is characterized by including an optical modulator for modulating light from the light source based on design data corrected by the data correction device, the light source, and the data correction device; And a scanning mechanism for scanning the light on the substrate.

본 발명은, 배선 패턴 형성 시스템에 관한 것이기도 하다. 본 발명에 관련된 배선 패턴 형성 시스템은, 상기 데이터 보정 장치와, 상기 데이터 보정 장치에 의해 보정된 설계 데이터에 기초하여, 기판 상에 배선 패턴을 형성하는 배선 패턴 형성 수단을 구비한다.The present invention also relates to a wiring pattern forming system. The wiring pattern forming system according to the present invention comprises the data correction device and wiring pattern formation means for forming a wiring pattern on the substrate based on the design data corrected by the data correction device.

본 발명은, 기판의 표면에 형성된 도체막을 에칭액에 의해 에칭하여 형성된 패턴을 검사하는 검사 장치에 관한 것이기도 하다. 본 발명에 관련된 검사 장치는, 도체막이 형성된 기판 상에 에칭에 의해 형성되는 상기 도체막의 패턴의 설계 데이터를 기억하는 설계 데이터 기억부와, 기판의 도체막 상에 서로 인접하여 형성되는 마스크 요소 페어 사이의 간극의 폭을 마스크 갭 폭으로 하여, 상기 마스크 요소 페어를 사용하여 에칭에 의해 상기 도체막에 형성되는 패턴 요소 페어의 상면 사이의 간극의 폭인 상면 갭 폭과, 상기 패턴 요소 페어의 하면 사이의 간극의 폭인 하면 갭 폭의 관계를 나타내는 참조 정보를, 복수의 마스크 갭 폭의 각각에 대해 기억하는 참조 정보 기억부와, 상기 설계 데이터에 기초하여 형성된 마스크 패턴을 사용한 에칭에 의해, 대상 기판 상에 형성된 패턴의 상면의 화상 데이터인 검사 화상 데이터를 기억하는 실화상 기억부와, 상기 대상 기판에 있어서, 상기 복수의 마스크 갭 폭이 각각 설정된 복수의 마스크 요소 페어를 사용하여 복수의 패턴 요소 페어가 형성되어 있고, 상기 검사 화상 데이터에 기초하여, 상기 복수의 패턴 요소 페어 각각의 상면 갭 폭의 측정치를 취득하는 상면 갭 폭 취득부와, 상기 대상 기판 상의 패턴의 각 패턴 요소에 대해, 상기 설계 데이터로부터 특정되는 마스크 갭 폭의 상기 참조 정보를, 상기 마스크 갭 폭에 대한 상기 측정치를 사용하여 참조함으로써, 상기 검사 화상 데이터가 나타내는 패턴으로부터 상기 대상 기판 상의 상기 패턴의 하면의 형상을 취득하는 데이터 보정부와, 상기 데이터 보정부에 의해 취득된 상기 패턴의 하면의 형상에 기초하여, 상기 대상 기판 상의 상기 패턴의 결함을 검출하는 결함 검출부를 구비하고, 상기 복수의 마스크 갭 폭의 각각에 관하여, 상기 도체막이 상기 기판의 표면까지 에칭된 상태로부터, 상기 도체막이 상기 표면을 따라 에칭될 때의 패턴 요소 페어의 형상의 변화를 시간의 다항식으로 정식화하고, 상기 다항식의 계수를, 소정 시간의 에칭이 실시된 테스트 기판에 있어서의 패턴 요소 페어의 형상의 측정치를 사용한 피팅으로 결정함으로써, 상기 참조 정보가 취득된다.The present invention also relates to an inspection apparatus for inspecting a pattern formed by etching a conductor film formed on a surface of a substrate by an etching solution. The inspection apparatus according to the present invention includes a design data storage section for storing design data of a pattern of the conductor film formed by etching on a substrate having a conductor film formed therebetween and a mask element pair Of the gap between the upper surface of the pattern element pair formed on the conductor film by etching using the mask element pair and the lower surface gap width between the lower surface of the pattern element pair A reference information storage section for storing reference information indicating a relationship of a gap width which is a width of the gap and for each of a plurality of mask gap widths and a mask pattern formed on the target substrate by etching using a mask pattern formed based on the design data A real image storage unit for storing inspection image data which is image data of an upper surface of the formed pattern; Wherein a plurality of pattern element pairs are formed by using a plurality of mask element pairs each having a plurality of mask gap widths and a measurement value of a top gap width of each of the plurality of pattern element pairs based on the inspection image data is acquired By referring to the reference information of the mask gap width specified from the design data for each pattern element of the pattern on the target substrate by using the measurement value for the mask gap width, A data correcting unit for obtaining a shape of a lower surface of the pattern on the target substrate from a pattern represented by the inspection image data, and a data correcting unit for correcting the shape of the pattern on the target substrate based on the shape of the lower surface of the pattern acquired by the data correcting unit. And a defect detecting section for detecting a defect, wherein a plurality of mask gap widths , Formulating a change in the shape of the pattern element pair when the conductor film is etched along the surface from a state in which the conductor film is etched to the surface of the substrate into a polynomial expression of time, The reference information is obtained by determining the fitting using the measured value of the shape of the pattern element pair in the test substrate on which this is performed.

상기 검사 장치에서는, 도체막의 패턴의 하면을 기준으로 하는 검사를 용이하게 실시할 수 있다.In the inspection apparatus, inspection based on the lower surface of the pattern of the conductor film can be easily performed.

본 발명은, 기판의 표면에 형성된 도체막을 에칭액에 의해 에칭하여 형성되는 패턴의 설계 데이터를 보정하는 데이터 보정 방법, 및 배선 기판의 제조 방법에 관한 것이기도 하다.The present invention also relates to a data correction method for correcting design data of a pattern formed by etching a conductor film formed on a surface of a substrate by an etching solution, and a method of manufacturing a wiring board.

상기 서술한 목적 및 다른 목적, 특징, 양태 및 이점은, 첨부한 도면을 참조하여 이하에 실시하는 이 발명의 상세한 설명에 의해 분명해진다.The foregoing and other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings.

도 1 은 제 1 실시형태에 관련된 배선 패턴 형성 시스템의 구성을 나타내는 블록도이다.
도 2 는 배선 기판을 제조하는 처리의 흐름을 나타내는 도면이다.
도 3 은 묘화 장치의 구성을 나타내는 도면이다.
도 4 는 데이터 처리 장치의 구성을 나타내는 도면이다.
도 5 는 데이터 처리 장치의 기능을 나타내는 블록도이다.
도 6a 는 기판에 대한 에칭을 설명하기 위한 도면이다.
도 6b 는 기판에 대한 에칭을 설명하기 위한 도면이다.
도 6c 는 기판에 대한 에칭을 설명하기 위한 도면이다.
도 7 은 묘화 장치에 의한 묘화의 흐름을 나타내는 도면이다.
도 8 은 처리가 끝난 기판의 일부를 확대하여 나타내는 평면도이다.
도 9 는 처리가 끝난 기판 상의 패턴 요소 페어를 나타내는 단면도이다.
도 10 은 참조 정보를 나타내는 도면이다.
도 11 은 처리가 끝난 기판 상의 복수의 대상 위치를 나타내는 도면이다.
도 12 는 제 2 실시형태에 관련된 검사 장치의 기능을 나타내는 블록도이다.
도 13 은 검사 장치에 의한 검사의 흐름을 나타내는 도면이다.1 is a block diagram showing a configuration of a wiring pattern forming system according to the first embodiment.
2 is a view showing a flow of processing for manufacturing a wiring board.
3 is a diagram showing a configuration of a drawing apparatus.
4 is a diagram showing a configuration of a data processing apparatus.
5 is a block diagram showing the functions of the data processing apparatus.
6A is a view for explaining etching for a substrate.
6B is a view for explaining etching for the substrate.
6C is a view for explaining etching for the substrate.
7 is a view showing a flow of drawing by the drawing apparatus.
8 is an enlarged plan view showing a part of the processed substrate.
9 is a cross-sectional view showing a pattern element pair on the processed substrate.
10 is a diagram showing reference information.
11 is a view showing a plurality of target positions on the processed substrate.
12 is a block diagram showing the functions of the inspection apparatus according to the second embodiment.
13 is a diagram showing the flow of inspection by the inspection apparatus.

도 1 은, 본 발명의 제 1 실시형태에 관련된 배선 패턴 형성 시스템 (10) 의 구성을 나타내는 블록도이다. 배선 패턴 형성 시스템 (10) 은, 기판에 배선 패턴을 형성하여 배선 기판을 제조하는 것이다. 배선 패턴 형성 시스템 (10) 은 묘화 데이터 작성 수단 (11) 과, 묘화 수단 (12) 과, 현상 수단 (13) 과, 배선 패턴 형성 수단 (14) 과, 검사 수단 (15) 과, 보정 수단 (16) 을 구비한다. 도 1 에서는, 배선 패턴 형성 시스템 (10) 의 외부에 형성되는 설계 데이터 작성 수단 (19) 도 도시하고 있다.1 is a block diagram showing a configuration of a wiring pattern forming system 10 according to a first embodiment of the present invention. The wiring pattern forming system 10 is to form a wiring pattern on a substrate to produce a wiring substrate. The wiring pattern forming system 10 includes a drawing data generating means 11, a drawing means 12, a developing means 13, a wiring pattern forming means 14, an inspection means 15, 16). 1 also shows a design data creation means 19 formed outside the wiring pattern formation system 10. [

도 2 는, 배선 패턴 형성 시스템 (10) 이 배선 기판을 제조하는 처리의 흐름을 나타내는 도면이다. 배선 기판의 제조에서는, 원하는 배선 패턴을 나타내는 설계 데이터 (CAD 데이터) 가, 설계 데이터 작성 수단 (19) 에 의해 작성되고 (스텝 S1), 묘화 데이터 작성 수단 (11) 에 출력된다. 묘화 데이터 작성 수단 (11) 은, 예를 들어, 컴퓨터에 의해 실현되고, 벡터 데이터인 설계 데이터가 래스터 데이터인 묘화 데이터로 변환된다. 즉, 묘화 데이터가 작성된다 (스텝 S2).Fig. 2 is a view showing a flow of processing in which the wiring pattern forming system 10 manufactures the wiring board. In the production of the wiring board, design data (CAD data) representing a desired wiring pattern is created by the design data creation means 19 (step S1) and output to the drawing data creation means 11. [ The rendering data generation means 11 is realized, for example, by a computer, and the design data, which is vector data, is converted into rendering data which is raster data. That is, rendering data is created (step S2).

묘화 수단 (12) 은, 마스크를 이용하지 않고 노광 패턴을 직접적으로 형성하는 다이렉트 노광 장치 (묘화 장치) 이며, 배선 기판이 될 예정인 기판이 유지되어 있다. 기판의 절연층 표면에는, 배선 형성용의 도체막이 형성되고, 당해 도체막 상에는 레지스트막이 형성되어 있다. 묘화 수단 (12) 에서는, 묘화 데이터에 기초하여, 감광성의 레지스트막에 자외선 등을 조사함으로써, 당해 레지스트막에 패턴이 묘화 (노광) 된다 (스텝 S3).The drawing means 12 is a direct exposure apparatus (drawing apparatus) for directly forming an exposure pattern without using a mask, and a substrate to be a wiring substrate is held. On the surface of the insulating layer of the substrate, a conductor film for wiring formation is formed, and a resist film is formed on the conductor film. In the imaging means 12, a pattern is drawn (exposed) on the resist film by irradiating the photosensitive resist film with ultraviolet light or the like on the basis of the imaging data (step S3).

패턴의 묘화가 완료되면, 기판은, 현상 장치인 현상 수단 (13) 으로 반송된다. 현상 수단 (13) 에서는, 노광 후의 레지스트막에 현상액을 분사하는 현상 공정이 실시된다 (스텝 S4). 현상 공정에 의해, 레지스트막의 불요 영역이 제거되고, 레지스트의 패턴 (현상 패턴) 이 형성된다. 에칭 장치인 배선 패턴 형성 수단 (14) 에서는, 현상 공정 후의 기판에 대해 에칭이 실시된다. 이로써, 레지스트의 패턴에 덮여 있지 않은, 즉, 레지스트의 패턴으로부터 노출되는 도체막의 부분이 제거된다 (깎인다). 그 후, 레지스트 박리를 실시함으로써, 레지스트의 패턴이 제거된다. 이와 같이 하여, 도체막의 패턴인 배선 패턴이 기판 상에 형성된다 (스텝 S5).When the drawing of the pattern is completed, the substrate is conveyed to the developing means 13 which is a developing apparatus. In the developing means 13, a developing step of injecting a developing solution onto the resist film after exposure is performed (step S4). By the developing process, the unnecessary region of the resist film is removed, and a pattern (development pattern) of the resist is formed. In the wiring pattern forming means 14 as an etching apparatus, etching is performed on the substrate after the developing process. Thereby, the portion of the conductor film which is not covered with the resist pattern, that is, the portion of the conductor film exposed from the pattern of the resist is removed (cut). Thereafter, by performing resist stripping, the pattern of the resist is removed. In this way, a wiring pattern, which is a pattern of the conductor film, is formed on the substrate (step S5).

배선 패턴이 형성된 기판, 즉, 배선 기판은, 검사 장치인 검사 수단 (15) 으로 반송되어, 배선 패턴이 검사된다 (스텝 S6). 실제로는, 설계 데이터가 나타내는 패턴은, 배선 패턴 이외에, 소정의 테스트 패턴을 포함하고 있어, 기판 상에 형성된 테스트 패턴의 검사 결과가, 보정 수단 (16) 에 출력된다. 보정 수단 (16) 은, 예를 들어, 컴퓨터에 의해 실현되며, 기판 상의 테스트 패턴의 검사 결과와, 설계 데이터가 나타내는 테스트 패턴의 차이 등에 기초하여, 설계 데이터가 보정된다 (스텝 S7). 이 때, 설계 데이터에 있어서 배선 패턴의 형상은 보정되고, 테스트 패턴의 형상은 보정되지 않는다. 보정된 설계 데이터는, 다음 기판에 묘화해야 하는 패턴을 나타내는 것으로 하여, 묘화 데이터 작성 수단 (11) 에 출력된다.The board on which the wiring pattern is formed, that is, the wiring board is conveyed to the inspection means 15 as an inspection apparatus, and the wiring pattern is inspected (Step S6). Actually, the pattern represented by the design data includes a predetermined test pattern in addition to the wiring pattern, and the inspection result of the test pattern formed on the substrate is output to the correction means 16. [ The correction means 16 is realized, for example, by a computer, and the design data is corrected based on the difference between the test pattern test result on the substrate and the test pattern indicated by the design data (Step S7). At this time, the shape of the wiring pattern in the design data is corrected, and the shape of the test pattern is not corrected. The corrected design data represents a pattern to be drawn on the next substrate and is output to the rendering data generation means 11. [

묘화 데이터 작성 수단 (11) 에서는, 보정된 설계 데이터로부터 묘화 데이터가 작성되고 (스텝 S2), 상기와 동일한 조건에서, 묘화 공정, 현상 공정 및 배선 패턴 형성 공정이 실시된다 (스텝 S3 ∼ S5). 즉, 보정된 설계 데이터에 기초하여, 기판 상에 배선 패턴이 형성된다. 이로써, 설계 데이터 작성 수단 (19) 에 의해 작성된 설계 데이터, 즉, 원래의 설계 데이터 (보정되지 않은 설계 데이터) 가 나타내는 배선 패턴에 근사한 배선 패턴을 갖는 배선 기판이 제조된다. 배선 패턴 형성 시스템 (10) 에서는, 배선 기판이 제조될 때마다, 검사 공정 및 검사 결과에 기초하는 설계 데이터의 보정 (원래의 설계 데이터에 대한 보정) 이 실시되고 (스텝 S6, S7), 보정된 설계 데이터가, 다음 기판에 대한 배선 패턴의 형성에 이용된다 (스텝 S2 ∼ S5). 또한, 설계 데이터의 보정은, 소정 수의 배선 기판의 제조마다, 미리 정해진 기간마다 등, 임의로 결정된 간격으로 실시되어도 된다.In the drawing data creating means 11, drawing data is created from the corrected design data (step S2), and the drawing step, the developing step and the wiring pattern forming step are performed under the same conditions as above (steps S3 to S5). That is, a wiring pattern is formed on the substrate based on the corrected design data. Thus, the wiring board having the wiring pattern approximate to the wiring pattern represented by the design data created by the design data creation means 19, that is, the original design data (uncompensated design data) is produced. In the wiring pattern forming system 10, each time a wiring board is manufactured, the design data based on the inspection process and the inspection result is corrected (correction for the original design data) (steps S6 and S7) The design data is used to form a wiring pattern for the next substrate (steps S2 to S5). The correction of the design data may be carried out at arbitrarily determined intervals, such as every predetermined number of wiring board fabrication, predetermined period, and the like.

도 3 은, 상기 묘화 데이터 작성 수단 (11), 묘화 수단 (12) 및 보정 수단 (16) 의 일례를 포함하는 묘화 장치 (1) 의 구성을 나타내는 도면이다. 묘화 장치 (1) 는, 기판 (9) 의 표면에 형성된 감광 재료인 레지스트막에 광을 조사함으로써, 레지스트막 상에 패턴의 화상을 직접적으로 묘화하는 직묘 장치이다. 묘화 장치 (1) 에 의해 패턴이 묘화된 기판 (9) 에는, 각종 장치에서 현상, 에칭이 실시된다 (도 1 참조). 이로써, 기판 (9) 상에 패턴이 형성된다. 기판 (9) 에 대한 에칭은, 예를 들어, 기판 (9) 에 대해 에칭액을 부여함으로써 실시되는 웨트 에칭이다.3 is a diagram showing the configuration of the painting apparatus 1 including the drawing data generating means 11, the drawing means 12, and the correction means 16. [ The drawing apparatus 1 is a copier apparatus for directly imaging an image of a pattern on a resist film by irradiating a resist film as a photosensitive material formed on the surface of the substrate 9 with light. The substrate 9 on which the pattern is drawn by the drawing apparatus 1 is subjected to development and etching in various apparatuses (see Fig. 1). As a result, a pattern is formed on the substrate 9. The etching for the substrate 9 is, for example, a wet etching which is carried out by applying an etching liquid to the substrate 9.

묘화 장치 (1) 는 데이터 처리 장치 (2) 와, 노광 장치 (3) 를 구비한다. 데이터 처리 장치 (2) 는, 기판 (9) 상에 묘화되는 패턴의 설계 데이터를 보정하고, 묘화 데이터를 생성한다. 노광 장치 (3) 는, 데이터 처리 장치 (2) 로부터 보내어진 묘화 데이터에 기초하여 기판 (9) 에 대한 묘화 (즉, 노광) 를 실시한다. 데이터 처리 장치 (2) 와 노광 장치 (3) 는, 양 장치 간의 데이터의 수수가 가능하면, 물리적으로 이간되어 있어도 되고, 물론 일체적으로 형성되어도 된다.The drawing apparatus 1 is provided with a data processing apparatus 2 and an exposure apparatus 3. [ The data processing apparatus 2 corrects design data of a pattern to be drawn on the substrate 9, and generates drawing data. The exposure apparatus 3 implements drawing (that is, exposure) on the substrate 9 based on the drawing data sent from the data processing apparatus 2. The data processing apparatus 2 and the exposure apparatus 3 may be physically separated from each other or may be integrally formed as long as data can be exchanged between the two apparatuses.

도 4 는, 데이터 처리 장치 (2) 의 구성을 나타내는 도면이다. 데이터 처리 장치 (2) 는, 각종 연산 처리를 실시하는 CPU (201) 와, 기본 프로그램을 기억하는 ROM (202) 과, 각종 정보를 기억하는 RAM (203) 을 포함하는 일반적인 컴퓨터 시스템의 구성으로 되어 있다. 데이터 처리 장치 (2) 는, 정보 기억을 실시하는 고정 디스크 (204) 와, 화상 등의 각종 정보의 표시를 실시하는 디스플레이 (205) 와, 조작자로부터의 입력을 받아들이는 키보드 (206a) 및 마우스 (206b) 와, 광 디스크, 자기 디스크, 광자기 디스크 등의 컴퓨터 판독 가능한 기록 매체 (R1) 로부터 정보의 판독 및 기록을 실시하는 판독/기록 장치 (207) 와, 묘화 장치 (1) 의 다른 구성 등과의 사이에서 신호를 송수신하는 통신부 (208) 를 추가로 포함한다.Fig. 4 is a diagram showing a configuration of the data processing apparatus 2. Fig. The data processing apparatus 2 has a general computer system configuration including a CPU 201 for carrying out various kinds of arithmetic processing, a ROM 202 for storing a basic program, and a RAM 203 for storing various kinds of information have. The data processing apparatus 2 includes a fixed disk 204 for carrying out information storage, a display 205 for displaying various information such as an image, a keyboard 206a for receiving an input from an operator, A read / write device 207 for reading and writing information from a computer-readable recording medium R1 such as an optical disk, a magnetic disk or a magneto-optical disk, and other configurations of the drawing device 1 And a communication unit 208 for transmitting and receiving signals between the base station and the base station.

데이터 처리 장치 (2) 에서는, 사전에 판독/기록 장치 (207) 를 통하여 기록 매체 (R1) 로부터 프로그램 (R2) 이 판독 출력되어 고정 디스크 (204) 에 기억되어 있다. CPU (201) 는, 프로그램 (R2) 에 따라 RAM (203) 이나 고정 디스크 (204) 를 이용하면서 연산 처리를 실행함으로써 (즉, 컴퓨터가 프로그램을 실행함으로써), 후술하는 기능을 실현한다.In the data processing apparatus 2, the program R2 is read out from the recording medium R1 through the read / write device 207 and stored in the fixed disk 204 in advance. The CPU 201 realizes functions to be described later by executing the arithmetic processing using the RAM 203 or the fixed disk 204 according to the program R2 (that is, by executing the program by the computer).

도 5 는, 데이터 처리 장치 (2) 의 기능을 나타내는 블록도이다. 도 5 에서는, 데이터 처리 장치 (2) 에 접속되는 노광 장치 (3) 의 구성의 일부 (묘화 컨트롤러 (31)), 및 외부의 검사 장치 (4) 를 아울러 나타낸다. 데이터 처리 장치 (2) 는 데이터 보정 장치 (21) 와, 데이터 변환부 (22) 를 구비한다. 데이터 보정 장치 (21) 는, 기판 (9) 상에 에칭에 의해 형성되는 패턴의 설계 데이터를 보정한다. 데이터 보정 장치 (21) 는 설계 데이터 기억부 (211) 와, 참조 정보 생성부 (212) 와, 참조 정보 기억부 (213) 와, 하면 에칭량 취득부 (214) 와, 데이터 보정부 (216) 를 구비한다. 데이터 변환부 (22) 에는, 데이터 보정 장치 (21) 에 의해 보정된 설계 데이터 (이하, 「보정이 끝난 데이터」라고 한다) 가 입력된다. 보정이 끝난 데이터는, 통상적으로, 폴리곤 등의 벡터 데이터이다. 데이터 변환부 (22) 는, 벡터 데이터인 보정이 끝난 데이터를 래스터 데이터인 묘화 데이터로 변환한다. 데이터 처리 장치 (2) 의 기능은 전용의 전기적 회로에 의해 실현되어도 되고, 부분적으로 전용의 전기적 회로가 사용되어도 된다.5 is a block diagram showing the function of the data processing apparatus 2. As shown in Fig. 5 shows a part of the configuration of the exposure apparatus 3 (the imaging controller 31) connected to the data processing apparatus 2 and the external inspection apparatus 4 together. The data processing apparatus 2 includes a data correction device 21 and a data conversion section 22. [ The data correcting device 21 corrects the design data of the pattern formed by etching on the substrate 9. The data correction apparatus 21 includes a design data storage unit 211, a reference information generation unit 212, a reference information storage unit 213, a lower etching amount acquisition unit 214, a data correction unit 216, Respectively. Design data corrected by the data correction device 21 (hereinafter referred to as " corrected data ") is input to the data conversion section 22. [ The corrected data is typically vector data such as a polygon. The data conversion section 22 converts the corrected data, which is vector data, into rendering data that is raster data. The function of the data processing apparatus 2 may be realized by a dedicated electric circuit, or a dedicated electric circuit may be partially used.

도 3 에 나타내는 바와 같이, 노광 장치 (3) 는 묘화 컨트롤러 (31) 와, 스테이지 (32) 와, 광출사부 (33) 와, 주사 기구 (35) 를 구비한다. 묘화 컨트롤러 (31) 는, 광출사부 (33) 및 주사 기구 (35) 를 제어한다. 스테이지 (32) 는, 광출사부 (33) 의 하방에서 기판 (9) 을 유지한다. 광출사부 (33) 는 광원 (331) 과, 광변조부 (332) 를 구비한다. 광원 (331) 은, 광변조부 (332) 를 향하여 레이저광을 출사한다. 광변조부 (332) 는, 광원 (331) 으로부터의 광을 변조한다. 광변조부 (332) 에 의해 변조된 광은, 스테이지 (32) 상의 기판 (9) 에 조사된다. 광변조부 (332) 로는, 예를 들어, 복수의 광변조 소자가 2 차원으로 배열된 DMD (디지털 미러 디바이스) 가 이용된다. 광변조부 (332) 는, 복수의 광변조 소자가 1 차원으로 배열된 변조기 등이어도 된다.3, the exposure apparatus 3 includes a drawing controller 31, a stage 32, a light output section 33, and a scanning mechanism 35. [ The imaging controller 31 controls the light output unit 33 and the scanning mechanism 35. The stage 32 holds the substrate 9 below the light output portion 33. [ The light outputting section 33 includes a light source 331 and a light modulating section 332. The light source 331 emits a laser beam toward the optical modulator 332. The light modulator 332 modulates the light from the light source 331. The light modulated by the light modulator 332 is irradiated to the substrate 9 on the stage 32. [ As the optical modulator 332, for example, a DMD (digital mirror device) in which a plurality of optical modulation elements are arranged in two dimensions is used. The light modulating section 332 may be a modulator or the like in which a plurality of light modulating elements are arranged in one dimension.

주사 기구 (35) 는, 스테이지 (32) 를 수평 방향으로 이동시킨다. 구체적으로는, 주사 기구 (35) 에 의해, 스테이지 (32) 가 주(主)주사 방향, 및 주주사 방향에 수직인 부(副)주사 방향으로 이동된다. 이로써, 광변조부 (332) 에 의해 변조된 광이, 기판 (9) 상에서 주주사 방향 및 부주사 방향으로 주사된다. 노광 장치 (3) 에서는, 스테이지 (32) 를 수평으로 회전시키는 회전 기구가 형성되어도 된다. 또, 광출사부 (33) 를 상하 방향으로 이동시키는 승강 기구가 형성되어도 된다. 주사 기구 (35) 는, 광출사부 (33) 로부터의 광을 기판 (9) 상에서 주사할 수 있는 것이라면, 반드시 스테이지 (32) 를 이동시키는 기구일 필요는 없다. 예를 들어, 주사 기구 (35) 에 의해, 광출사부 (33) 가 스테이지 (32) 의 상방에서 주주사 방향 및 부주사 방향으로 이동되어도 된다.The scanning mechanism 35 moves the stage 32 in the horizontal direction. Concretely, the stage 32 is moved in the main scanning direction and the sub scanning direction perpendicular to the main scanning direction by the scanning mechanism 35. Thus, the light modulated by the light modulator 332 is scanned on the substrate 9 in the main scanning direction and the sub scanning direction. In the exposure apparatus 3, a rotating mechanism for horizontally rotating the stage 32 may be formed. Further, a lifting mechanism for moving the light output portion 33 in the vertical direction may be formed. The scanning mechanism 35 need not necessarily be a mechanism for moving the stage 32 as long as it can scan the light from the light output section 33 on the substrate 9. [ For example, the light outputting section 33 may be moved from the upper side of the stage 32 in the main scanning direction and the sub scanning direction by the scanning mechanism 35.

여기에서, 기판 (9) 에 대한 에칭에 대하여 설명한다. 도 6a 내지 도 6c 는, 기판 (9) 에 대한 에칭을 설명하기 위한 도면이며, 기판 (9) 의 단면도이다. 도 6a 에 나타내는 바와 같이, 기판 (9) 에 대한 에칭을 실시할 때에는, 사전에, 금속 (예를 들어 구리) 등의 도전성 재료로 형성된 도체막 (8) 이 기판 (9) 의 주면에 형성되고, 레지스트 재료에 의한 마스크 패턴 (71) 이 도체막 (8) 상에 형성된다. 기판 (9) 의 주면은, 예를 들어 기판 (9) 에 형성된 절연층 (기판 (9) 자체여도 된다) 의 표면이다. 도체막 (8) 및 마스크 패턴 (71) 의 두께는 미리 결정된다. 마스크 패턴 (71) 은, 복수의 마스크 요소 (711) 의 집합이다.Here, etching for the substrate 9 will be described. 6A to 6C are diagrams for explaining etching for the substrate 9, and are cross-sectional views of the substrate 9. 6A, when etching is performed on the substrate 9, a conductor film 8 formed of a conductive material such as metal (for example, copper) is formed on the main surface of the substrate 9 in advance , A mask pattern 71 made of a resist material is formed on the conductor film 8. The main surface of the substrate 9 is, for example, the surface of an insulating layer (which may be the substrate 9 itself) formed on the substrate 9. The thicknesses of the conductor film 8 and the mask pattern 71 are predetermined. The mask pattern 71 is a set of a plurality of mask elements 711.

계속해서, 기판 (9) 에 대해, 에칭액을 이용하는 웨트 에칭이 실시된다. 이 때, 기판 (9) (의 절연층) 및 마스크 패턴 (71) 은 에칭액에 의해 에칭되지 않는다. 따라서, 도 6b 에 나타내는 바와 같이, 마스크 요소 (711) 에 의해 덮여 있지 않은 도체막 (8) 의 상면의 영역이 에칭에 의해 제거된다.Subsequently, the substrate 9 is subjected to wet etching using an etchant. At this time, (the insulating layer of) the substrate 9 and the mask pattern 71 are not etched by the etching liquid. Therefore, as shown in Fig. 6B, the upper surface area of the conductor film 8 not covered by the mask element 711 is removed by etching.

에칭액에 의한 도체막 (8) 의 제거는, 마스크 요소 (711) 에 의해 덮여 있지 않은 도체막 (8) 의 상면의 영역에서부터, 대략 등방적으로 진행되며, 도 6c 에 나타내는 바와 같이, 마스크 요소 (711) 와 기판 (9) 사이의 영역에까지 이른다. 그 결과, 각 마스크 요소 (711) 를 사용하여 도체막 (8) 에 형성되는 패턴 요소 (811) 에서는, 당해 마스크 요소 (711) 에 접하는 상면의 폭이, 기판 (9) 에 접하는 하면의 폭보다 좁아진다. 즉, 패턴 요소 (811) 의 단면 형상이 사다리꼴이 된다. 도 6c 에서는, 단면 형상이 사다리꼴이 되는 각 패턴 요소 (811) 의 편측의 측벽 근방만을 나타내고 있다. 마스크 패턴 (71) 에 포함되는 복수의 마스크 요소 (711) 에 대응하는 복수의 패턴 요소 (811) 는 서로 분리되어 있으며, 복수의 패턴 요소 (811) 의 집합이 도체막 (8) 의 패턴이 된다.The removal of the conductor film 8 by the etching liquid proceeds substantially isotropically from the region of the upper surface of the conductor film 8 which is not covered by the mask element 711, 711) and the substrate 9. [0064] As a result, in the pattern element 811 formed on the conductor film 8 using each mask element 711, the width of the upper surface in contact with the mask element 711 is smaller than the width of the lower surface in contact with the substrate 9 Become narrower. That is, the cross-sectional shape of the pattern element 811 becomes a trapezoid. 6C, only the vicinity of the side wall on one side of each pattern element 811 whose cross-sectional shape becomes a trapezoid is shown. A plurality of pattern elements 811 corresponding to a plurality of mask elements 711 included in the mask pattern 71 are separated from each other and a set of a plurality of pattern elements 811 becomes a pattern of the conductor film 8 .

다음으로, 도 7 을 참조하면서, 묘화 장치 (1) 에 의한 묘화의 흐름에 대하여 설명한다. 먼저, 데이터 보정 장치 (21) 에서는, 후술하는 처리에서 이용되는 참조 정보가 참조 정보 기억부 (213) 에 기억됨으로써 준비된다 (스텝 S11). 참조 정보의 상세한 내용에 대해서는 후술한다. 또, 기판 (9) 상에 에칭에 의해 형성될 예정인 패턴의 설계 데이터가, 데이터 보정 장치 (21) 에 입력되고, 설계 데이터 기억부 (211) 에 기억됨으로써 준비된다 (스텝 S12).Next, the flow of drawing by the drawing apparatus 1 will be described with reference to Fig. First, in the data correction device 21, reference information used in a process to be described later is stored in the reference information storage unit 213 and prepared (step S11). Details of the reference information will be described later. Design data of a pattern to be formed by etching on the substrate 9 is input to the data correction device 21 and stored in the design data storage unit 211 (step S12).

계속해서, 노광 장치 (3) 에 의해 설계 데이터가 나타내는 패턴이 레지스트막에 묘화되고, 추가로, 현상, 에칭, 레지스트 박리 등의 처리가 실시된 기판 (9) (이하, 「처리가 끝난 기판 (9)」이라고 한다) 이 준비된다. 처리가 끝난 기판 (9) 은, 후술하는 스텝 S17 에 있어서의 묘화가 실시되는 기판 (9) 과 동일한 형상 및 크기이다. 설계 데이터가 나타내는 패턴은, 기판 (9) 상에 형성해야 하는 배선 패턴 이외에, 테스트 패턴을 포함한다.Subsequently, the pattern represented by the design data is drawn on the resist film by the exposure apparatus 3 and further the substrate 9 (hereinafter referred to as the " processed substrate (hereinafter referred to as " 9) ") is prepared. The processed substrate 9 has the same shape and size as the substrate 9 on which the drawing is performed in step S17 described later. The pattern represented by the design data includes a test pattern in addition to the wiring pattern to be formed on the substrate 9.

도 8 은, 처리가 끝난 기판 (9) 의 일부를 확대하여 나타내는 평면도이며, 테스트 패턴의 영역을 나타내고 있다. 테스트 패턴을 나타내는 복수의 패턴 요소 (811) 의 각각은, 일 방향으로 신장되는 대략 직선상이다. 도 8 에 나타내는 복수의 패턴 요소 (811) 중 서로 인접하는 2 개의 패턴 요소 (811) 를 패턴 요소 페어 (810) 로 하여, 처리가 끝난 기판 (9) 에서는, 복수의 패턴 요소 페어 (810) 가 형성된다.8 is an enlarged plan view showing a part of the processed substrate 9 and shows a test pattern region. Each of the plurality of pattern elements 811 representing the test pattern is an approximately straight line extending in one direction. The pattern element pair 810 adjacent to each other among the plurality of pattern elements 811 shown in Fig. 8 is used as the pattern element pair 810. In the processed substrate 9, a plurality of pattern element pairs 810 .

도 9 는, 처리가 끝난 기판 (9) 상의 하나의 패턴 요소 페어 (810) 를 나타내는 도면이며, 패턴 요소 (811) 의 길이 방향에 수직인 단면을 나타내고 있다. 또, 도 9 에서는, 패턴 요소 페어 (810) 의 2 개의 패턴 요소 (811) 의 형성에 사용되는 2 개의 마스크 요소 (711) 를 이점 쇄선으로 나타내고 있다. 이하의 설명에서는, 각 패턴 요소 페어 (810) 에 대응하는 2 개의 마스크 요소 (711) 를 「마스크 요소 페어 (710)」라고 부른다.Fig. 9 is a view showing one pattern element pair 810 on the processed substrate 9, and shows a cross section perpendicular to the longitudinal direction of the pattern element 811. Fig. In Fig. 9, two mask elements 711 used for forming the two pattern elements 811 of the pattern element pair 810 are indicated by two-dot chain lines. In the following description, the two mask elements 711 corresponding to the respective pattern element pairs 810 are referred to as " mask element pairs 710 ".

처리가 끝난 기판 (9) 에 있어서의 복수의 패턴 요소 페어 (810) 는, 복수의 마스크 요소 페어 (710) 를 각각 사용하여 에칭에 의해 형성된다. 구체적으로는, 먼저, 노광 장치 (3) 에 의한 레지스트막에 대한 묘화, 및 레지스트막의 현상에 의해, 복수의 마스크 요소 페어 (710) 가 형성된다. 각 마스크 요소 페어 (710) 에 포함되는 2 개의 마스크 요소 (711) 는, 도체막 (8) 상에서 서로 인접한다. 마스크 요소 페어 (710) 의 2 개의 마스크 요소 (711) 사이의 간극의 폭 (G) 을 마스크 갭 폭 (G) 으로 하면, 복수의 마스크 요소 페어 (710) 에서는, 서로 상이한 복수의 마스크 갭 폭 (G) 이 각각 설정된다. 그리고, 에칭액의 종류, 농도, 온도나, 처리 시간 등을 소정의 설정 조건으로 한 에칭에 의해, 복수의 마스크 요소 페어 (710) 를 사용하여, 도체막 (8) 의 복수의 패턴 요소 페어 (810) 가 형성된다. 처리가 끝난 기판 (9) 에서는, 레지스트 박리에 의해 복수의 마스크 요소 (711) 는 제거되어 있다.A plurality of pattern element pairs 810 in the processed substrate 9 are formed by etching using a plurality of mask element pairs 710, respectively. Specifically, first, a plurality of mask element pairs 710 are formed by imaging the resist film by the exposure apparatus 3 and developing the resist film. The two mask elements 711 included in each mask element pair 710 are adjacent to each other on the conductor film 8. Assuming that the width G of the gap between the two mask elements 711 of the mask element pair 710 is the mask gap width G, the plurality of mask element pairs 710 have a plurality of mask gap widths G) are respectively set. A plurality of pattern element pairs 810 of the conductor film 8 are formed by using a plurality of mask element pairs 710 by etching with the kind, concentration, temperature, Is formed. In the processed substrate 9, a plurality of mask elements 711 are removed by resist stripping.

이미 서술한 바와 같이, 각 마스크 요소 (711) 를 사용하여 도체막 (8) 에 형성되는 패턴 요소 (811) 에서는, 당해 마스크 요소 (711) 에 접하는 상면의 폭이, 기판 (9) 에 접하는 하면의 폭보다 좁아진다. 이하의 설명에서는, 마스크 요소 페어 (710) 에 포함되는 각 마스크 요소 (711) 에 있어서, 마스크 갭 폭 (G) 을 규정하는 에지에서부터, 당해 마스크 요소 (711) 에 대응하는 패턴 요소 (811) 의 상면의 에지까지의 거리 (패턴 요소 (811) 의 길이 방향에 수직이면서 또한 기판 (9) 의 주면을 따르는 방향의 거리) 를 「상면 에칭량 (ET)」이라고 부르고, 패턴 요소 (811) 의 하면의 에지까지의 거리를 「하면 에칭량 (EB)」이라고 부른다. 상면 에칭량 (ET) 및 하면 에칭량 (EB) 은, 마스크 갭 폭 (G) 에 따라 변화한다.The width of the upper surface in contact with the mask element 711 in the pattern element 811 formed on the conductor film 8 using each of the mask elements 711 is smaller than the width of the lower surface in contact with the substrate 9, Lt; / RTI > In each mask element 711 included in the mask element pair 710, the edge of the pattern element 811 corresponding to the mask element 711 from the edge defining the mask gap width G The distance to the edge of the upper surface (the distance in the direction perpendicular to the longitudinal direction of the pattern element 811 and along the main surface of the substrate 9) is referred to as " upper surface etching amount ET ", and the lower surface of the pattern element 811 Quot; etched amount EB ". The upper surface etching amount ET and the lower surface etching amount EB change in accordance with the mask gap width G. [

묘화 장치 (1) 의 외부에 형성되는 검사 장치 (4) 에서는, 처리가 끝난 기판 (9) 의 복수의 패턴 요소 페어 (810) 의 상면의 화상이 취득되고, 당해 화상에 기초하여, 각 패턴 요소 페어 (810) 의 상면 사이의 간극의 폭인 상면 갭 폭 (GT) 이 측정된다. 또한, 검사 장치 (4) 는, 묘화 장치 (1) 에 설치되어도 된다. 각 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) 의 측정치는, 하면 에칭량 취득부 (214) 에 입력된다.The image of the upper surface of the plurality of pattern element pairs 810 of the processed substrate 9 is acquired by the inspection apparatus 4 formed on the outside of the drawing apparatus 1 and based on the image, The top gap width GT which is the width of the gap between the upper surfaces of the pair 810 is measured. Further, the inspection apparatus 4 may be provided in the drawing apparatus 1. [ The measured value of the top gap width GT of each pattern element pair 810 is input to the bottom etching amount acquisition section 214. [

하면 에칭량 취득부 (214) 에서는, 처리가 끝난 기판 (9) 의 패턴의 묘화에 사용한 설계 데이터로부터, 각 패턴 요소 페어 (810) 의 형성에 사용되는 마스크 요소 페어 (710) 의 마스크 갭 폭 (G) 이 특정된다. 그리고, 상면 갭 폭 (GT) 의 측정치에서 당해 마스크 갭 폭 (G) 을 빼어 얻은 값의 절반이, 상면 에칭량 (ET) 의 측정치로서 취득된다 (스텝 S13). 본 실시형태에서는, 마스크 패턴 (71) 의 각 마스크 요소 (711) 의 위치, 형상, 크기가, 설계 데이터가 나타내는 패턴과 엄밀하게 일치하는 것으로 하고 있다.The lower etching amount obtaining section 214 obtains the mask gap width of the mask element pair 710 used for forming each pattern element pair 810 from the design data used for drawing the pattern of the processed substrate 9 G) is specified. Then, half of the value obtained by subtracting the mask gap width G from the measured value of the top gap width GT is acquired as a measured value of the top surface etching amount ET (step S13). In the present embodiment, it is assumed that the position, shape, and size of each mask element 711 of the mask pattern 71 strictly match the pattern represented by the design data.

여기에서, 스텝 S11 에서 준비되는 이미 서술한 참조 정보에 대하여 설명한다. 도 10 은, 참조 정보의 일례를 나타내는 도면이다. 도 10 에서는, 에칭에 있어서의 상면 에칭량 (ET) 의 시간의 경과에 따른 변화를 선 L1 로 나타내고, 하면 에칭량 (EB) 의 시간의 경과에 따른 변화를 선 L2 로 나타내고 있다. 참조 정보는, 마스크 요소 페어 (710) 를 사용하여 에칭에 의해 도체막 (8) 에 형성되는 패턴 요소 페어 (810) 의 상면 에칭량 (ET) 과 하면 에칭량 (EB) 의 관계를 실질적으로 나타낸다. 상면 에칭량 (ET) 은 에칭 개시 시각으로부터 처리 시간의 경과에 따라 점차 증대된다. 에칭 개시 시각으로부터 소정 시간 경과한 시각에 있어서 에칭액이 기판 (9) 의 표면에 도달하고 (도 6b 중에서 이점 쇄선으로 나타내는 도체막 (8) 의 형상 E2 참조), 하면 에칭량 (EB) 이 당해 시각으로부터 처리 시간의 경과에 따라 점차 증대된다. 또한, 도 9 의 좌우 방향에 관하여, 패턴 요소 (811) 의 하면의 에지가 마스크 요소 페어 (710) 사이에 위치하는 경우에 하면 에칭량 (EB) 은 부 (負) 의 값이 되고, 당해 에지가 마스크 요소 (711) 의 하방에 위치하는 경우에 하면 에칭량 (EB) 은 정 (正) 의 값이 된다. 참조 정보는, 복수의 마스크 갭 폭 (G) 의 각각에 대해 생성된다. 참조 정보를 생성하는 처리에 대해서는 후술한다.Here, the reference information already prepared in step S11 will be described. 10 is a diagram showing an example of reference information. In Fig. 10, a change with time of the upper surface etching amount ET in the etching is shown by the line L1, and a change with time in the lower etching amount EB is shown by the line L2. The reference information substantially represents the relationship between the upper surface etching amount ET and the lower surface etching amount EB of the pattern element pair 810 formed on the conductive film 8 by etching using the mask element pair 710 . The upper surface etching amount ET is gradually increased from the etching starting time to the processing time. The etched amount EB reaches the surface of the substrate 9 (see the shape E2 of the conductor film 8 shown by the chain double-dashed line in Fig. 6B) at the time when a predetermined time has elapsed from the etching start time, Gradually increases with the lapse of the processing time. 9, when the edge of the lower surface of the pattern element 811 is located between the mask element pairs 710, the lower etching amount EB becomes a negative value, The bottom etching amount EB is a positive value in the case where the etching amount EB is located below the mask element 711. [ Reference information is generated for each of a plurality of mask gap widths (G). Processing for generating reference information will be described later.

하면 에칭량 취득부 (214) 에서는, 예를 들어, 하나의 마스크 갭 폭 (G) 에 있어서의 상면 에칭량 (ET) 의 측정치가 D1 인 경우, 도 10 중에서 상면 에칭량 (ET) 의 변화를 나타내는 선 L1 이 거리 D1 이 되는 처리 시간 T1 이 특정된다. 그리고, 하면 에칭량 (EB) 의 변화를 나타내는 선 L2 에 있어서 처리 시간 T1 에 있어서의 거리 D2 가 하면 에칭량 (EB) 의 값으로서 취득된다. 이와 같이 하여, 각 마스크 갭 폭 (G) 의 상면 에칭량 (ET) 의 측정치를 사용하여 참조 정보를 참조함으로써, 처리가 끝난 기판 (9) 에 대해, 복수의 마스크 갭 폭 (G) 에 있어서의 복수의 하면 에칭량 (EB) 의 값이 취득된다 (스텝 S14). 마스크 갭 폭 (G) 과 하면 에칭량 (EB) 의 관계에서는, 전형적으로는, 마스크 갭 폭 (G) 이 작아짐에 따라 하면 에칭량 (EB) 은 점차 작아지고, 변화율은 점차 증대된다.The lower etching amount obtaining section 214 obtains a change in the upper surface etching amount ET in FIG. 10 when the measured value of the upper surface etching amount ET in one mask gap width G is D1 The processing time T1 at which the line L1 indicating the distance D1 becomes the distance D1 is specified. Then, the distance D2 at the processing time T1 on the line L2 indicating the change in the bottom etching amount EB is obtained as the value of the bottom etching amount EB. By referring to the reference information by using the measurement values of the upper surface etching amount ET of each mask gap width G in this manner, A plurality of lower surface etching amounts EB are obtained (step S14). In the relationship between the mask gap width G and the bottom etching amount EB, typically, the bottom etching amount EB gradually decreases as the mask gap width G becomes smaller, and the rate of change gradually increases.

데이터 보정부 (216) 에서는, 복수의 마스크 갭 폭 (G) 에 있어서의 복수의 하면 에칭량 (EB) 의 값에 기초하여, 설계 데이터 기억부 (211) 에 기억되는 설계 데이터가 보정되어, 보정이 끝난 데이터가 생성된다 (스텝 S15). 설계 데이터의 보정에서는, 기판 (9) 상의 도체막 (8) 에 대해, 하면 에칭량 (EB) 에 따른 과잉의 (즉, 소망량을 초과하는) 에칭이 실시되는 것이 고려된다. 즉, 복수의 마스크 갭 폭 (G) 에 있어서의 복수의 하면 에칭량 (EB) 의 값을 참조하여, 에칭 후의 기판 (9) 상의 패턴에 있어서의 각 패턴 요소 (811) 의 하면이 원하는 선폭이나 크기로 형성되도록, 설계 데이터의 배선 패턴에 포함되는 패턴 요소의 선폭이나, 크기를 변경하는 보정이 실시된다. 실제로는, 상기 복수의 마스크 갭 폭 (G) 과는 상이한 갭 폭 (마스크 요소 (711) 의 갭 폭) 의 하면 에칭량 (EB) 의 값은, 각종 보간 연산에 의해 구해져, 갭 폭과 하면 에칭량 (EB) 의 관계를 나타내는 에칭 곡선이 설계 데이터의 보정에 이용된다. 또한, 설계 데이터의 테스트 패턴에 포함되는 패턴 요소의 형상은 변경 (보정) 되지 않는다.The data correction section 216 corrects the design data stored in the design data storage section 211 based on the values of the plurality of lower etching amounts EB in the plurality of mask gap widths G, This finished data is generated (step S15). In the correction of the design data, it is considered that excessive (that is, exceeding the desired amount) etching is performed with respect to the conductor film 8 on the substrate 9 in accordance with the lower etching amount EB. More specifically, the lower surface of each pattern element 811 in the pattern on the substrate 9 after etching is referred to as a desired line width Correction is performed to change the line width or size of the pattern elements included in the wiring pattern of the design data. Actually, the value of the lower etching amount EB of the gap width (the gap width of the mask element 711), which is different from the mask gap width G, is obtained by various interpolation calculations, And an etching curve showing the relationship of the etching amount EB is used for correction of the design data. Further, the shape of the pattern element included in the test pattern of the design data is not changed (corrected).

보정이 끝난 데이터는, 데이터 보정부 (216) 에서 데이터 변환부 (22) 로 보내진다. 데이터 변환부 (22) 에서는, 벡터 데이터인 보정이 끝난 데이터가 래스터 데이터인 묘화 데이터로 변환된다 (스텝 S16). 당해 묘화 데이터는, 데이터 변환부 (22) 에서 노광 장치 (3) 의 묘화 컨트롤러 (31) 로 보내진다. 노광 장치 (3) 에서는, 묘화 데이터에 기초하여, 묘화 컨트롤러 (31) 에 의해 광출사부 (33) 의 광변조부 (332) 및 주사 기구 (35) 가 제어됨으로써, 기판 (9) 에 대한 묘화가 실시된다 (스텝 S17). 묘화가 실시된 기판 (9) 에 대해, 현상, 에칭 등의 처리가 실시됨으로써, 배선 패턴 (및 테스트 패턴) 을 나타내는 복수의 패턴 요소 (811) 가 기판 (9) 상에 형성된다.The corrected data is sent from the data correction unit 216 to the data conversion unit 22. The data conversion section 22 converts the corrected data, which is vector data, into rendering data that is raster data (step S16). The rendering data is sent from the data conversion unit 22 to the rendering controller 31 of the exposure apparatus 3. In the exposure apparatus 3, the light modulation section 332 and the scanning mechanism 35 of the light output section 33 are controlled by the imaging controller 31 on the basis of the imaging data, (Step S17). A plurality of pattern elements 811 representing a wiring pattern (and a test pattern) are formed on the substrate 9 by performing processing such as development and etching on the substrate 9 on which drawing is performed.

본 실시형태에서는, 도 7 의 스텝 S13 은, 도 2 의 스텝 S6 의 검사 공정에 대응하고, 스텝 S14, S15 는, 스텝 S7 의 설계 데이터 보정 공정에 대응한다. 또, 스텝 S16 은, 스텝 S2 의 묘화 데이터 작성 공정에 대응하고, 스텝 S17 은, 스텝 S3 의 묘화 공정에 대응한다. 따라서, 도 2 의 스텝 S2 ∼ S7 의 반복에 있어서, 도 7 의 스텝 S13 ∼ S17 이 반복된다. 이 때, 스텝 S17 에서 패턴이 묘화되고, 스텝 S4, S5 를 거쳐 배선 패턴이 형성된 기판 (9) 을 처리가 끝난 기판 (9) 으로 하여, 다른 기판 (9) 에 대한 스텝 S13 ∼ S17 이 실시된다. 또한, 도 7 의 스텝 S11, S12 는, 도 2 의 스텝 S1 에 포함된다.In this embodiment, step S13 in Fig. 7 corresponds to the inspection step in step S6 in Fig. 2, and steps S14 and S15 correspond to the design data correction step in step S7. Step S16 corresponds to the drawing data creating step in step S2, and step S17 corresponds to the drawing step in step S3. Therefore, in the repetition of steps S2 to S7 in Fig. 2, steps S13 to S17 of Fig. 7 are repeated. At this time, the pattern is drawn in step S17, and steps S13 to S17 for the other substrate 9 are performed on the substrate 9 on which the wiring pattern is formed through steps S4 and S5 as the processed substrate 9 . Steps S11 and S12 in Fig. 7 are included in step S1 in Fig.

다음으로, 참조 정보의 생성에 대하여 서술한다. 도체막 (8) 의 에칭에서는, 도체막 (8) 에 있어서 에칭액과 접하는 면인 에칭 계면이, 도 6b 중에 부호 E1 을 붙이는 형상, 부호 E2 를 붙이는 형상을 거쳐, 도 6c 중의 부호 E3 을 붙이는 형상이 된다. 여기에서, 에칭의 개시 (도 6a 참조) 에서부터, 에칭 계면이 기판 (9) 의 표면에 도달한 시점에서의 형상 E2 가 될 때까지의 과정에서는, 에칭이 거의 등방적으로 일정 속도로 진행되고, 에칭 계면이 형상 E2 로부터 형상 E3 이 될 때까지의 과정에서는, 에칭 계면의 형상을 시간에 관한 다항식으로 표현할 수 있다고 가정한다. 이와 같은 가정하에서는, 에칭의 개시에서부터 에칭 계면이 형상 E2 가 될 때까지 필요로 하는 시간은, 실험 등에 의해 미리 구해져 있는 에칭 속도 (즉, 단위 시간당 에칭이 진행되는 거리이며, 에칭 레이트라고도 불린다) 와, 도체막 (8) 의 두께로부터 구해진다. 또, 에칭 계면이 형상 E2 로부터 형상 E3 이 될 때까지의 과정에 있어서의, 상면 에칭량 (ET) 의 시간 변화 ET(t), 및 하면 에칭량 (EB) 의 시간 변화 EB(t) 는, 각각 수학식 1 및 수학식 2 에 의해 표현된다. 수학식 1 및 수학식 2 에 있어서, t 는 에칭 계면이 기판 (9) 의 표면에 도달한 시각으로부터의 시간이다.Next, generation of reference information will be described. In the etching of the conductor film 8, the etching interface, which is the surface in contact with the etching solution in the conductor film 8, has a shape denoted by E1 in Fig. 6B and a shape denoted by E2, do. Here, in the process from the start of etching (see Fig. 6A) to the time of the shape E2 at the time when the etching interface reaches the surface of the substrate 9, the etching proceeds at a substantially constant speed in an almost isotropic manner, In the process from the shape E2 to the shape E3, it is assumed that the shape of the etching interface can be represented by a polynomial related to time. Under such an assumption, the time required from the start of etching until the etching interface becomes the shape E2 depends on the etching rate (that is, the distance over which the etching progresses per unit time, which is also referred to as the etching rate) And the thickness of the conductor film 8. The time variation ET (t) of the upper surface etching amount ET and the time variation EB (t) of the lower surface etching amount EB in the process from the shape E2 to the shape E3, Are expressed by Equations (1) and (2), respectively. In Equations (1) and (2), t is the time from the time when the etched interface reaches the surface of the substrate 9.

(수학식 1)(1)

ET(t) ＝ a0 ＋ a1 * t ＋ a2 * t2 ＋ a3 * t3 ＋ …ET (t) = a0 + a1 * t + a2 * t 2 + a3 * t 3 + ...

(수학식 2)(2)

EB(t) ＝ b0 ＋ b1 * t ＋ b2 * t2 ＋ b3 * t3 ＋ …EB (t) = b0 + b1 * t + b2 * t 2 + b3 * t 3 + ...

에칭 계면이 형상 E2 로부터 형상 E3 이 되는 과정에서는, 에칭에 특이적인 변화는 없다고 생각되기 때문에, 수학식 1 및 수학식 2 에 있어서 시간 t 의 3 차항 이후를 무시하여, 상면 에칭량 (ET) 의 시간 변화 ET(t), 및 하면 에칭량 (EB) 의 시간 변화 EB(t) 를 수학식 3 및 수학식 4 와 같이 모델화 (정식화) 할 수 있다.In the process of changing the etching interface from the shape E2 to the shape E3, it is considered that there is no specific change in the etching. Therefore, in the equations (1) and (2) The time variation EB (t) of the time variation ET (t) and the bottom etching amount EB can be modeled (formulated) as shown in equations (3) and (4).

(수학식 3)(3)

ET(t) ＝ a0 ＋ a1 * t ＋ a2 * t2 ET (t) = a0 + a1 * t + a2 * t 2

(수학식 4)(4)

EB(t) ＝ b0 ＋ b1 * t ＋ b2 * t2 EB (t) = b0 + b1 * t + b2 * t 2

수학식 3 및 수학식 4 는, 실질적으로는, 에칭에 있어서의 패턴 요소 페어 (810) 의 형상의 변화 (형상 E2 로부터의 변화) 를 정식화한 다항식이다. 참조 정보 생성부 (212) 에서는, 복수의 마스크 갭 폭 (G) 의 각각에 관하여, 수학식 3 및 수학식 4 에 있어서의 계수 a0, a1, a2, b0, b1, b2 가 결정된다. 구체적으로는, 수학식 3 및 수학식 4 에 있어서의 계수 a0, b0 은, t 가 0 인, 즉, 에칭 계면이 기판 (9) 의 표면에 도달한 시점에 있어서의 상면 에칭량 (ET) 및 하면 에칭량 (EB) 이다. t ＝ 0 에 있어서의 상면 에칭량 (ET) (즉, 계수 a0) 은, 이미 서술한 에칭 속도를 사용하여 취득 가능하고, t ＝ 0 에 있어서의 하면 에칭량 (EB) (즉, 계수 b0) 은, (-G/2) 이다. 또, 수학식 3 및 수학식 4 에 있어서의 계수 a1, b1 은, t ＝ 0 에 있어서의 상면 에칭량 (ET) 의 변화량 (ET'(0)), 및 t ＝ 0 에 있어서의 하면 에칭량 (EB) 의 변화량 (EB'(0)) 으로, 여기에서는, 에칭 속도와 동일한 것으로 한다.Equations (3) and (4) are substantially polynomials that formulate the change (change from the shape E2) of the shape of the pattern element pair 810 in the etching. The reference information generating unit 212 determines the coefficients a0, a1, a2, b0, b1, and b2 in equations (3) and (4) with respect to each of the plurality of mask gap widths G. Specifically, the coefficients a0 and b0 in the equations (3) and (4) are the etching amount ET at t when the t is 0, that is, the etching interface reaches the surface of the substrate 9, (EB). The upper surface etching amount ET (that is, the coefficient a0) at t = 0 can be obtained using the etching rate already described, and the lower surface etching amount EB at the time t = 0 (that is, the coefficient b0) Is (-G / 2). The coefficients a1 and b1 in the equations (3) and (4) are the change amount (ET '(0)) of the upper surface etching amount ET at t = 0 and the lower etching amount (EB '(0)) of the electron beam EB. Here, it is assumed that the etching rate is the same.

수학식 3 및 수학식 4 에 있어서의 계수 a2, b2 는, 에칭이 실시된 테스트 기판을 사용하여 결정된다. 구체적으로는, 테스트 기판의 도체막 (8) 상에는, 복수의 마스크 갭 폭 (G) 이 각각 설정된 복수의 마스크 요소 페어 (710) 가 형성되고, 당해 복수의 마스크 요소 페어 (710) 를 사용하여, 복수의 패턴 요소 페어 (810) 가 에칭에 의해 형성된다. 테스트 기판은, 상기 서술한 기판 (9) 과 형상 및 사이즈가 동일한 것이 바람직하다. 에칭에 있어서의 에칭액의 종류, 농도, 온도나, 처리 시간은, 상기 서술한 처리가 끝난 기판 (9) 에 대한 처리와 동일하다. 테스트 기판의 에칭의 처리 시간은, 복수의 마스크 요소 페어 (710) 에 대응하는 복수의 패턴 요소 페어 (810) 가 적절히 형성되는 범위 내에서 변경되어도 된다.The coefficients a2 and b2 in the equations (3) and (4) are determined using the etched test substrate. Specifically, on the conductor film 8 of the test substrate, a plurality of mask element pairs 710 each having a plurality of mask gap widths G are formed, and using the plurality of mask element pairs 710, A plurality of pattern element pairs 810 are formed by etching. The test substrate preferably has the same shape and size as the substrate 9 described above. The kind, concentration, temperature, and processing time of the etching liquid in the etching are the same as the processing for the substrate 9 after the above-described processing. The processing time for etching the test substrate may be changed within a range in which a plurality of pattern element pairs 810 corresponding to the plurality of mask element pairs 710 are appropriately formed.

그 후, 검사 장치 (4) 에 있어서 테스트 기판 상의 복수의 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) (도 9 참조) 이 측정된다. 또, 각 패턴 요소 페어 (810) 의 하면 사이의 간극의 폭인 하면 갭 폭 (GB) 도 측정된다. 복수의 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) 및 하면 갭 폭 (GB) 의 측정치, 즉, 복수의 마스크 갭 폭 (G) 에 있어서의 상면 갭 폭 (GT) 및 하면 갭 폭 (GB) 의 측정치는, 테스트 기판의 에칭의 처리 시간과 함께 참조 정보 생성부 (212) 에 입력된다. 또한, 하면 갭 폭 (GB) (및 상면 갭 폭 (GT)) 은, 현미경 등을 이용하여 측정되어도 된다.Thereafter, in the inspection apparatus 4, the upper surface gap width GT (see Fig. 9) of the plurality of pattern element pairs 810 on the test substrate is measured. Also, the lower gap width GB, which is the width of the gap between the lower surfaces of the respective pattern element pairs 810, is also measured. The upper gap width GT and the lower gap width GB of the plurality of pattern element pairs 810 are measured on the basis of the upper gap width GT and the lower gap width GB of the plurality of pattern element pairs 810, Is input to the reference information generating section 212 together with the etching processing time of the test substrate. The lower gap width GB (and the upper gap width GT) may be measured using a microscope or the like.

이미 서술한 바와 같이, 에칭의 개시에서부터 에칭 계면이 기판 (9) 의 표면에 도달할 때까지의 시간 (에칭 계면이 형상 E2 가 될 때까지의 시간) 을 Tm 으로 하면, 수학식 3 및 수학식 4 는, 에칭의 개시에서부터 시간 Tm 이 경과한 후에 있어서의 상면 에칭량 (ET) 의 시간 변화 ET(t), 및 하면 에칭량 (EB) 의 시간 변화 EB(t) 를 나타낸다. 또, 시간 Tm 은, 에칭 속도와 도체막 (8) 의 두께로부터 구해진다. 또한, 참조 정보 생성부 (212) 에서는, 각 마스크 갭 폭 (G) 에 있어서의 상면 갭 폭 (GT) 및 하면 갭 폭 (GB) 의 측정치로부터, 상면 에칭량 (ET) 및 하면 에칭량 (EB) 의 값 (측정치) 이 구해진다. 따라서, 계수 a0, a1 이 결정된 수학식 3 에 있어서, 테스트 기판의 에칭의 처리 시간에서 시간 Tm 을 빼어 얻어지는 값을 t 에, 상면 에칭량 (ET) 의 측정치를 ET(t) 에 각각 대입함으로써, 계수 a2 가 구해진다. 마찬가지로, 계수 b0, b1 이 결정된 수학식 4 에 있어서, 테스트 기판의 에칭의 처리 시간에서 시간 Tm 을 빼어 얻어지는 값을 t 에, 하면 에칭량 (EB) 의 측정치를 EB(t) 에 각각 대입함으로써, 계수 b2 가 구해진다.Assuming that the time from the start of etching to the time when the etching interface reaches the surface of the substrate 9 (the time until the etching interface becomes the shape E2) is Tm, as described above, 4 shows the time variation ET (t) of the upper surface etching amount ET and the time variation EB (t) of the lower etching amount EB after the elapse of the time Tm from the start of the etching. The time Tm is obtained from the etching rate and the thickness of the conductor film 8. [ The reference information generating section 212 calculates the upper surface etching amount ET and the lower surface etching amount EB from the measured values of the upper surface gap width GT and the lower surface gap width GB in each mask gap width G, (Measured value) is obtained. Therefore, by substituting the value obtained by subtracting the time Tm from the processing time of the etching of the test substrate and the measured value ET (t) of the upper surface etching amount ET in Equation (3) in which the coefficients a0 and a1 are determined, The coefficient a2 is obtained. Similarly, in Equation (4) in which the coefficients b0 and b1 are determined, a value obtained by subtracting the time Tm from the etching processing time of the test substrate is denoted by t, and a measured value of the etching amount EB is substituted into EB (t) The coefficient b2 is obtained.

참조 정보 생성부 (212) 에서는, 각 마스크 갭 폭 (G) 에 대해, 수학식 3 및 수학식 4 에 있어서의 계수 a0, a1, a2, b0, b1, b2 를 결정함으로써, 에칭에 있어서의 패턴 요소 페어 (810) 의 상면 에칭량 (ET) 의 시간의 경과에 따른 변화와, 하면 에칭량 (EB) 의 시간의 경과에 따른 변화를 나타내는 참조 정보 (도 10 참조) 가 취득된다. 참조 정보는, 패턴 요소 페어 (810) 의 상면 에칭량 (ET) 과 하면 에칭량 (EB) 의 관계를 실질적으로 나타낸다. 참조 정보는, 데이터 보정 장치 (21) 의 외부의 컴퓨터에서 생성되어 참조 정보 기억부 (213) 에 입력되어도 된다.The reference information generating section 212 determines the coefficients a0, a1, a2, b0, b1 and b2 in the equations (3) and (4) for each mask gap width G, Reference information (see FIG. 10) indicating a change with time of the etching amount ET of the upper surface of the element pair 810 and a change with time of the lower etching amount EB is obtained. The reference information substantially represents the relationship between the upper surface etching amount ET of the pattern element pair 810 and the lower etching amount EB. The reference information may be generated by a computer outside the data correction apparatus 21 and input to the reference information storage unit 213. [

이상에서 설명한 바와 같이, 데이터 보정 장치 (21) 에서는, 참조 정보 기억부 (213) 에 있어서, 패턴 요소 페어 (810) 의 상면 에칭량 (ET) 과, 하면 에칭량 (EB) 의 관계를 나타내는 참조 정보가, 복수의 마스크 갭 폭 (G) 의 각각에 대해 기억된다. 또, 복수의 마스크 갭 폭 (G) 이 각각 설정된 복수의 마스크 요소 페어 (710) 를 사용하여 에칭이 실시된 처리가 끝난 기판 (9) 에 있어서, 복수의 마스크 요소 페어 (710) 에 대응하는 복수의 패턴 요소 페어 (810) 의 각각의 상면 에칭량 (ET) 의 측정치가 취득된다. 그리고, 당해 측정치를 사용하여 참조 정보를 참조함으로써, 처리가 끝난 기판 (9) 에 대해 복수의 마스크 갭 폭 (G) 에 있어서의 복수의 하면 에칭량 (EB) 의 값이 취득되어, 복수의 하면 에칭량 (EB) 의 값에 기초하여 설계 데이터가 보정된다. 이로써, 도체막 (8) 의 패턴의 하면을 기준으로 하는 설계 데이터의 보정을 용이하게 실시할 수 있다.As described above, in the data correcting device 21, the reference information storing section 213 stores the reference amount of the etching amount ET of the pattern element pair 810 Information is stored for each of a plurality of mask gap widths (G). It is also possible to use a plurality of mask element pairs 710 corresponding to a plurality of mask element pairs 710 in the processed substrate 9 subjected to etching using a plurality of mask element pairs 710 having a plurality of mask gap widths G set, A measurement value of the upper surface etch amount ET of the pattern element pair 810 of the pattern element pair 810 is obtained. By referring to the reference information using the measured values, a plurality of values of the bottom etching amount EB in a plurality of mask gap widths G are acquired for the processed substrate 9, The design data is corrected based on the value of the etching amount EB. Thus, the design data based on the lower surface of the pattern of the conductor film 8 can be easily corrected.

또, 참조 정보를 취득할 때에는, 복수의 마스크 갭 폭 (G) 의 각각에 관하여, 도체막 (8) 이 기판 (9) 의 표면까지 에칭된 상태 (즉, 에칭 계면이 기판 (9) 의 표면에 도달한 시점의 상태) 로부터, 도체막 (8) 이 당해 표면을 따라 에칭될 때의 패턴 요소 페어 (810) 의 형상의 변화가 시간의 다항식으로 정식화된다. 그리고, 당해 다항식의 계수가, 소정 시간의 에칭이 실시된 테스트 기판에 있어서의 패턴 요소 페어 (810) 의 형상의 측정치를 사용한 피팅으로 결정된다. 이로써, 참조 정보를 용이하게 취득할 수 있다. 또한, 설계 데이터에 기초하여 패턴이 형성된 처리가 끝난 기판 (9) 이, 테스트 기판으로서 취급되어도 된다.When acquiring the reference information, the respective mask gap widths G are set such that the conductor film 8 is etched to the surface of the substrate 9 (that is, The change in the shape of the pattern element pair 810 when the conductor film 8 is etched along the surface is formulated as a polynomial of time. Then, the coefficient of the polynomial equation is determined as fitting using the measurement of the shape of the pattern element pair 810 in the test substrate on which the etching is performed for the predetermined time. This makes it easy to acquire the reference information. Further, the processed substrate 9 on which a pattern is formed based on the design data may be treated as a test substrate.

이미 서술한 바와 같이, 도 2 의 스텝 S2 ∼ S7 의 반복에서는, 원칙적으로 동일한 조건의 처리가 각 공정에서 실시된다. 그러나, 에칭 장치에 있어서의 에칭 조건 (예를 들어, 에칭액의 온도 등) 이 약간 변화하는 경우가 있다. 이 때, 처리가 끝난 기판 (9) 에 있어서의 복수의 마스크 갭 폭 (G) 의 상면 에칭량 (ET) 의 측정치가 변동된다.As described above, in the repetition of the steps S2 to S7 in Fig. 2, in principle, the processing of the same condition is performed in each step. However, the etching conditions (for example, the temperature of the etching solution) in the etching apparatus may change slightly. At this time, the measured value of the etching amount ET of the upper surface of the mask gap width G in the processed substrate 9 fluctuates.

이 경우에도, 하면 에칭량 취득부 (214) 에서는, 도 10 의 참조 정보에 있어서 상면 에칭량 (ET) 의 측정치에 대응하는 처리 시간이 특정되어, 당해 처리 시간에 대응하는 하면 에칭량 (EB) 의 값이 취득된다. 즉, 에칭 조건의 약간의 변화에 의한 상면 에칭량 (ET) 의 측정치의 변동이, 에칭의 처리 시간의 변동으로 실질적으로 환산되어, 하면 에칭량 (EB) 의 값이 양호한 정밀도로 취득된다. 이로써, 도체막 (8) 의 패턴의 하면을 기준으로 하는 설계 데이터의 보정 (원래의 설계 데이터에 대한 보정) 을 양호한 정밀도로 실시할 수 있다.10, the processing time corresponding to the measured value of the upper surface etching amount ET is specified, and the lower surface etching amount EB corresponding to the processing time is determined. Is obtained. That is, the fluctuation of the measurement value of the etching amount ET of the upper surface due to the slight change of the etching condition is substantially converted by the fluctuation of the processing time of the etching, and the value of the lower etching amount EB is acquired with good accuracy. This makes it possible to correct the design data (correction to the original design data) based on the lower surface of the pattern of the conductor film 8 with good precision.

그런데, 기판 (9) 에 대한 에칭에서는, 기판 (9) 상의 위치에 따라 에칭량 (상면 에칭량 (ET) 및 하면 에칭량 (EB)) 이 상이한 경우가 있다. 이와 같은 경우에는, 도 11 에 나타내는 바와 같이, 처리가 끝난 기판 (9) 상에 있어서, 복수의 위치 (P) (이하, 「대상 위치 (P)」라고 한다) 에 테스트 패턴이 배치되는 것이 바람직하다. 즉, 복수의 대상 위치 (P) 의 각각에 있어서, 복수의 마스크 갭 폭 (G) 에 대응하는 복수의 패턴 요소 페어 (810) 가 형성된다.Incidentally, in the etching for the substrate 9, the etching amounts (the upper surface etching amount ET and the lower surface etching amount EB) may be different depending on the position on the substrate 9. In such a case, as shown in Fig. 11, it is preferable that the test pattern is arranged on the processed substrate 9 at a plurality of positions P (hereinafter, referred to as "target position P") Do. That is, in each of the plurality of target positions P, a plurality of pattern element pairs 810 corresponding to the plurality of mask gap widths G are formed.

도 11 의 처리가 끝난 기판 (9) 을 사용한 도 7 의 처리에서는, 각 대상 위치 (P) 에 있어서 복수의 패턴 요소 페어 (810) 의 상면 에칭량 (ET) 의 측정치가 취득된다 (스텝 S13). 계속해서, 각 마스크 갭 폭 (G) 의 참조 정보 (도 10 참조) 에 있어서, 각 대상 위치 (P) 에 있어서의 당해 마스크 갭 폭 (G) 의 상면 에칭량 (ET) 의 측정치에 대응하는 처리 시간이 특정되어, 당해 처리 시간에 대응하는 하면 에칭량 (EB) 의 값이 취득된다 (스텝 S14). 즉, 기판 (9) 상의 위치에 따른 에칭량의 상이 (상면 에칭량 (ET) 의 측정치의 상이) 가, 동일한 참조 정보를 사용하여 에칭의 처리 시간의 상이로 실질적으로 환산되어, 하면 에칭량 (EB) 의 값이 취득된다.7, the measured values of the etching amount ET of the upper surface of the plurality of pattern element pairs 810 are acquired at each target position P (step S13) . Subsequently, in the reference information (see Fig. 10) of each mask gap width G, processing corresponding to the measurement value of the upper surface etching amount ET of the mask gap width G at each target position P The time is specified, and the value of the bottom etching amount EB corresponding to the processing time is obtained (step S14). That is, the difference in the amount of etching (the difference in the measured value of the upper surface etching amount ET) according to the position on the substrate 9 is substantially converted into the difference in the etching processing time using the same reference information, EB) is obtained.

데이터 보정부 (216) 에서는, 복수의 대상 위치 (P) 에 있어서의 복수의 하면 에칭량 (EB) 의 값에 기초하여 설계 데이터가 보정되어, 보정이 끝난 데이터가 생성된다 (스텝 S15). 이 때, 설계 데이터가 나타내는 기판 (9) 상의 각 위치의 패턴 요소의 보정에서는, 예를 들어, 당해 위치에 가장 가까운 대상 위치 (P) 에 있어서의 하면 에칭량 (EB) 의 값이 참조된다. 이로써, 기판 (9) 상의 위치에 따른 에칭량의 상이를 고려하여, 설계 데이터가 보정된다. 보정이 끝난 데이터는 묘화 데이터로 변환되고 (스텝 S16), 당해 묘화 데이터에 기초하여, 기판 (9) 에 대한 묘화가 실시된다 (스텝 S17).In the data correcting unit 216, the design data is corrected based on the values of the plurality of lower surface etching amounts EB at the plurality of target positions P, and the corrected data is generated (step S15). At this time, in the correction of the pattern element at each position on the substrate 9 indicated by the design data, for example, the value of the lower etching amount EB at the object position P closest to the position is referred to. Thereby, the design data is corrected in consideration of the difference in the amount of etching depending on the position on the substrate 9. The corrected data is converted into drawing data (step S16), and drawing on the substrate 9 is performed based on the drawing data (step S17).

이상과 같이, 데이터 보정 장치 (21) 에서는, 처리가 끝난 기판 (9) 상의 복수의 대상 위치 (P) 의 각각에 테스트 패턴이 배치되는 경우에, 각 마스크 갭 폭 (G) 에 관하여, 동일한 참조 정보를 참조함으로써, 복수의 대상 위치 (P) 에 있어서의 복수의 하면 에칭량 (EB) 의 값이 취득된다. 이로써, 당해 복수의 하면 에칭량 (EB) 의 값에 기초하여, 설계 데이터의 고정밀도의 보정을 용이하게 실시하는 것이 실현된다.As described above, in the data correction apparatus 21, when the test pattern is arranged in each of the plurality of object positions P on the processed substrate 9, the same reference is made to the mask gap width G By referring to the information, a plurality of values of the bottom etching amount EB at a plurality of target positions P are obtained. Thus, it is possible to easily perform highly accurate correction of the design data based on the values of the plurality of lower surface etching amounts EB.

도 9 로부터 분명한 바와 같이, 패턴 요소 페어 (810) 의 상면 사이의 간극의 폭인 상면 갭 폭 (GT) 은, 상면 에칭량 (ET) 의 2 배로 마스크 갭 폭 (G) 을 가산한 값이다. 따라서, 각 마스크 갭 폭 (G) 에 있어서, 상면 갭 폭 (GT) 과 상면 에칭량 (ET) 을 등가인 것으로서 취급하는 것이 가능하다. 마찬가지로, 패턴 요소 페어 (810) 의 하면 사이의 간극의 폭인 하면 갭 폭 (GB) 은, 하면 에칭량 (EB) 의 2 배로 마스크 갭 폭 (G) 을 가산한 값이다. 따라서, 각 마스크 갭 폭 (G) 에 있어서, 하면 갭 폭 (GB) 과 하면 에칭량 (EB) 을 등가인 것으로서 취급하는 것이 가능하다.9, the upper gap width GT, which is the width of the gap between the upper surfaces of the pattern element pairs 810, is a value obtained by adding the mask gap width G to twice the upper surface etching amount ET. Therefore, in each mask gap width G, it is possible to treat the upper surface gap width GT and the upper surface etching amount ET as equivalent. Similarly, the lower side gap width GB, which is the width of the gap between the lower surface of the pattern element pair 810, is a value obtained by adding the mask gap width G to twice the lower etching amount EB. Therefore, in each mask gap width G, it is possible to treat the lower gap width GB and the lower etching amount EB as equivalents.

따라서, 데이터 보정 장치 (21) 의 참조 정보 기억부 (213) 에서는, 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) 과 하면 갭 폭 (GB) 의 관계를 실질적으로 나타내는 참조 정보가, 복수의 마스크 갭 폭 (G) 의 각각에 대해 기억되어 있다. 또, 하면 에칭량 취득부 (214) 는, 처리가 끝난 기판 (9) 에 있어서의 상면 갭 폭 (GT) 의 측정치를 사용하여 참조 정보를 참조함으로써, 처리가 끝난 기판 (9) 에 대해, 복수의 마스크 갭 폭 (G) 에 있어서의 복수의 하면 갭 폭 (GB) 의 값을 취득하는 하면 갭 폭 취득부로서 파악할 수 있다. 그리고, 데이터 보정부 (216) 에서는, 복수의 마스크 갭 폭 (G) 에 있어서의 복수의 하면 갭 폭 (GB) 의 값에 기초하는 설계 데이터의 보정이 실질적으로 실시되고 있다.The reference information storage section 213 of the data correction apparatus 21 stores reference information that substantially represents the relationship between the upper gap width GT and the lower gap width GB of the pattern element pair 810, And the mask gap width G, respectively. The lower etching amount acquiring section 214 refers to the reference information by using the measurement values of the upper surface gap width GT in the processed substrate 9 to obtain a plurality of Can be grasped as a lower gap width acquiring section for acquiring values of a plurality of lower gap widths (GB) in the mask gap width (G) The data correction unit 216 substantially corrects the design data based on the values of the plurality of lower gap widths GB in the plurality of mask gap widths G. [

다음으로, 본 발명의 제 2 실시형태에 관련된 검사 장치에 대하여 설명한다. 도 12 는, 검사 장치 (4a) 의 기능을 나타내는 블록도이다. 검사 장치 (4a) 는, 설계 데이터에 기초하는 묘화 후의 에칭에 의해 기판 (9) 상에 형성된 패턴을 검사하는 장치이다. 검사 장치 (4a) 는, 도 2 에 나타내는 데이터 처리 장치 (2) 와 마찬가지로, 일반적인 컴퓨터 시스템의 구성으로 되어 있다.Next, an inspection apparatus according to a second embodiment of the present invention will be described. 12 is a block diagram showing the function of the inspection apparatus 4a. The inspection apparatus 4a is an apparatus for inspecting a pattern formed on the substrate 9 by etching after drawing based on the design data. The inspection apparatus 4a has a general computer system configuration similar to the data processing apparatus 2 shown in Fig.

검사 장치 (4a) 는 설계 데이터 기억부 (41) 와, 참조 정보 기억부 (42) 와, 실화상 기억부 (43) 와, 상면 갭 폭 취득부 (44) 와, 데이터 보정부 (45) 와, 결함 검출부 (46) 를 구비한다. 설계 데이터 기억부 (41) 및 참조 정보 기억부 (42) 는, 도 5 의 설계 데이터 기억부 (211) 및 참조 정보 기억부 (213) 와 동일하다. 실화상 기억부 (43) 는, 검사 대상인 기판 (9) (이하, 「대상 기판 (9)」이라고 한다) 상에 형성된 도체막 (8) 의 패턴의 상면을 나타내는 화상 데이터를 검사 화상 데이터로서 기억한다. 상면 갭 폭 취득부 (44) 는, 검사 화상 데이터에 기초하여 테스트 패턴에 포함되는 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) (도 9 참조) 의 측정치를 취득한다. 데이터 보정부 (45) 는, 상면 갭 폭 (GT) 의 측정치를 사용하여, 검사 화상 데이터가 나타내는 도체막 (8) 의 패턴으로부터, 대상 기판 (9) 상의 당해 패턴의 하면의 형상을 취득한다. 결함 검출부 (46) 는, 도체막 (8) 의 패턴의 하면의 형상에 기초하여 당해 패턴의 결함을 검출한다.The inspection apparatus 4a includes a design data storage section 41, a reference information storage section 42, a real image storage section 43, a top gap width acquisition section 44, a data correction section 45, , And a defect detection unit (46). The design data storage unit 41 and the reference information storage unit 42 are the same as the design data storage unit 211 and the reference information storage unit 213 shown in Fig. The real image storage unit 43 stores the image data representing the top surface of the pattern of the conductor film 8 formed on the substrate 9 (hereinafter referred to as the "target substrate 9") to be inspected as inspection image data do. The upper surface gap width acquiring section 44 acquires the measurement value of the upper surface gap width GT (see Fig. 9) of the pattern element pair 810 included in the test pattern based on the inspection image data. The data correcting section 45 obtains the shape of the lower surface of the pattern on the target substrate 9 from the pattern of the conductor film 8 indicated by the inspection image data by using the measurement values of the top gap width GT. The defect detecting section 46 detects defects of the pattern based on the shape of the lower surface of the pattern of the conductor film 8. [

다음으로, 도 13 을 참조하면서, 검사 장치 (4a) 에 의한 검사의 흐름에 대하여 설명한다. 검사 장치 (4a) 에 의한 검사에서는, 먼저, 복수의 마스크 갭 폭 (G) 의 각각에 관하여, 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) 과 하면 갭 폭 (GB) 의 관계를 나타내는 참조 정보가, 참조 정보 기억부 (42) 에 기억됨으로써 준비된다 (스텝 S21). 참조 정보는, 외부의 컴퓨터 또는 검사 장치 (4a) 에 형성되는 참조 정보 생성부에서 생성된다. 또, 대상 기판 (9) 상에 도체막 (8) 의 패턴을 형성할 때에 이용된 설계 데이터가, 설계 데이터 기억부 (41) 에 기억 됨으로써 준비된다 (스텝 S22).Next, the flow of inspection by the inspection apparatus 4a will be described with reference to Fig. In the inspection by the inspection apparatus 4a, first of all, with reference to each of the plurality of mask gap widths G, reference is made to the relationship between the upper surface gap width GT of the pattern element pair 810 and the lower gap width GB Information is prepared by being stored in the reference information storage unit 42 (step S21). The reference information is generated in an external computer or a reference information generating unit formed in the testing apparatus 4a. Design data used when forming the pattern of the conductor film 8 on the target substrate 9 is prepared by being stored in the design data storage section 41 (step S22).

계속해서, 대상 기판 (9) 상에 형성된 도체막 (8) 의 패턴의 상면을 나타내는 화상 데이터가 취득되고, 당해 화상 데이터가 검사 화상 데이터로서 실화상 기억부 (43) 에 기억된다 (스텝 S23). 여기에서, 대상 기판 (9) 상의 도체막 (8) 의 패턴은, 설계 데이터에 기초하여 기판 (9) 상의 레지스트막에 묘화된 패턴을 현상하여 레지스트막의 마스크 패턴 (71) 을 형성하고, 당해 마스크 패턴 (71) 을 사용하여 에칭을 실시함으로써, 대상 기판 (9) 상에 형성되는 패턴이다. 도 7 을 참조하여 설명한 처리와 마찬가지로, 설계 데이터가 나타내는 패턴은, 배선 패턴 이외에, 테스트 패턴을 포함한다. 따라서, 복수의 마스크 갭 폭 (G) 이 각각 설정된 복수의 마스크 요소 페어 (710) 를 사용하여, 대상 기판 (9) 상에 복수의 패턴 요소 페어 (810) 가 형성되어 있다. 또한, 검사 화상 데이터는, 검사 장치 (4a) 의 외부 또는 검사 장치 (4a) 에 형성되는 촬상부에서 취득된다.Subsequently, image data representing the top surface of the pattern of the conductor film 8 formed on the target substrate 9 is acquired, and the image data is stored as inspection image data in the real image storage section 43 (step S23) . Here, the pattern of the conductor film 8 on the target substrate 9 is formed by developing the pattern drawn on the resist film on the substrate 9 based on the design data to form the mask pattern 71 of the resist film, And is a pattern formed on the target substrate 9 by performing etching using the pattern 71. [ Similar to the process described with reference to Fig. 7, the pattern represented by the design data includes a test pattern in addition to the wiring pattern. A plurality of pattern element pairs 810 are formed on the target substrate 9 by using a plurality of mask element pairs 710 each having a plurality of mask gap widths G set. The inspection image data is acquired from the inspection apparatus 4a or from an image pickup section formed in the inspection apparatus 4a.

상면 갭 폭 취득부 (44) 에서는, 검사 화상 데이터에 기초하여, 테스트 패턴에 포함되는 복수의 패턴 요소 페어 (810) 의 각각의 상면 갭 폭 (GT) 의 측정치가 취득된다 (스텝 S24). 즉, 복수의 마스크 갭 폭 (G) 에 각각 대응하는 복수의 상면 갭 폭 (GT) 의 측정치가 취득된다.In the upper-surface gap width acquiring section 44, measured values of the upper surface gap width GT of the plurality of pattern element pairs 810 included in the test pattern are acquired based on the inspection image data (step S24). That is, the measurement values of the plurality of top gap widths GT corresponding to the plurality of mask gap widths G are obtained.

데이터 보정부 (45) 에서는, 대상 기판 (9) 상의 하나의 패턴 요소 (811) 를 주목 패턴 요소 (811) 로 하여, 주목 패턴 요소 (811) 의 형성에 사용된 마스크 요소 (711) 와, 당해 마스크 요소 (711) 에 인접하는 마스크 요소 (711) 사이의 간극의 폭이, 마스크 요소 (711) 의 갭 폭으로서 설계 데이터에 기초하여 특정된다. 계속해서, 당해 갭 폭에 근사 또는 일치하는 마스크 갭 폭 (G) 의 참조 정보를, 당해 마스크 갭 폭 (G) 에 대응하는 상면 갭 폭 (GT) 의 측정치를 사용하여 참조함으로써, 하면 갭 폭 (GB) 의 값이 취득된다. 그리고, 검사 화상 데이터가 나타내는 화상에 있어서, 주목 패턴 요소 (811) 의 영역의 선폭이나 크기를, 예를 들어, 상면 갭 폭 (GT) 의 측정치와 하면 갭 폭 (GB) 의 값의 차 (정확하게는, 도 9 의 상면 에칭량 (ET) 과 하면 에칭량 (EB) 의 차) 에 기초하여 변경함으로써, 대상 기판 (9) 상의 주목 패턴 요소 (811) 의 하면의 형상이 취득된다.The data correcting unit 45 sets the mask element 711 used for forming the target pattern element 811 with one pattern element 811 on the target substrate 9 as the target pattern element 811, The width of the gap between the mask elements 711 adjacent to the mask element 711 is specified based on the design data as the gap width of the mask element 711. [ Subsequently, by referring to the reference information of the mask gap width G which is close to or coinciding with the gap width by using the measurement values of the top gap width GT corresponding to the mask gap width G, GB) is obtained. The line width and the size of the area of the target pattern element 811 in the image represented by the inspection image data are determined by the difference between the measured values of the upper gap width GT and the lower gap width GB Of the target pattern element 811 on the target substrate 9 is obtained on the basis of the difference between the upper surface etching amount ET and the lower surface etching amount EB in Fig.

도 5 의 데이터 보정부 (216) 와 마찬가지로, 상기 마스크 갭 폭 (G) 과는 상이한 갭 폭에 있어서의 상기 차가 각종 보간 연산에 의해 구해지고, 상기 차와 갭 폭의 관계를 나타내는 곡선이 생성되어도 된다. 이 경우, 주목 패턴 요소 (811) 에 대한 마스크 요소 (711) 의 갭 폭에 대응하는 상기 차가 당해 곡선으로부터 취득되어, 주목 패턴 요소 (811) 의 영역의 선폭이나 크기의 변경에 이용된다. 당해 곡선을 이용하는 처리도, 실질적으로는, 주목 패턴 요소 (811) 에 대해 설계 데이터로부터 특정되는 마스크 갭 폭 (G) 의 참조 정보를, 당해 마스크 갭 폭 (G) 의 측정치를 사용하여 참조하고 있다고 파악할 수 있다.As in the case of the data correction unit 216 in FIG. 5, the difference in the gap width, which is different from the mask gap width G, is obtained by various interpolation calculations, and a curve indicating the relationship between the difference and the gap width is generated do. In this case, the difference corresponding to the gap width of the mask element 711 with respect to the target pattern element 811 is obtained from the curve, and is used for changing the line width and the size of the target pattern element 811. The process using this curve is substantially the same as referring to the reference pattern element 811 with reference to the mask gap width G specified from the design data by using the measurement value of the mask gap width G .

데이터 보정부 (45) 에서는, 대상 기판 (9) 상에 있어서 배선 패턴에 포함되는 모든 패턴 요소 (811) 의 각각을 주목 패턴 요소 (811) 로 하여 상기 처리를 실시함으로써, 검사 화상 데이터가 나타내는 패턴으로부터, 대상 기판 (9) 상에 형성된 도체막 (8) 의 패턴의 하면의 형상이 취득된다 (스텝 S25). 결함 검출부 (46) 에서는, 데이터 보정부 (45) 에 의해 취득된 패턴의 하면의 형상에 기초하여, 대상 기판 (9) 상의 도체막 (8) 의 패턴의 결함이 검출된다 (스텝 S26). 예를 들어, 각 패턴 요소 (811) 의 하면의 에지와, 당해 패턴 요소 (811) 에 인접하는 패턴 요소 (811) 의 하면의 에지 사이의 거리가 구해지고, 당해 거리가 소정의 임계값 이하인 경우에, 양 패턴 요소 (811) 가 결함으로서 검출된다. 결함의 검출은 여러 가지 수법으로 실시되어도 된다.The data correcting section 45 performs the above process by using each of the pattern elements 811 included in the wiring pattern on the target substrate 9 as the target pattern element 811, The shape of the lower surface of the pattern of the conductor film 8 formed on the target substrate 9 is acquired (step S25). The defect detecting section 46 detects a defect in the pattern of the conductor film 8 on the target substrate 9 based on the shape of the lower surface of the pattern acquired by the data correcting section 45 (step S26). For example, if the distance between the edge of the lower surface of each pattern element 811 and the edge of the lower surface of the pattern element 811 adjacent to the pattern element 811 is found, and if the distance is less than or equal to the predetermined threshold value , Both pattern elements 811 are detected as defects. Detection of defects may be performed by various techniques.

이상에서 설명한 바와 같이, 검사 장치 (4a) 에서는, 패턴 요소 페어 (810) 의 상면 갭 폭 (GT) 과 하면 갭 폭 (GB) 의 관계를 나타내는 참조 정보가, 복수의 마스크 갭 폭 (G) 의 각각에 대해 준비된다. 또, 대상 기판 (9) 상에 형성된 패턴의 상면의 화상 데이터인 검사 화상 데이터가 준비되고, 당해 검사 화상 데이터에 기초하여, 복수의 패턴 요소 페어 (810) 의 각각의 상면 갭 폭 (GT) 의 측정치가 취득된다. 그리고, 대상 기판 (9) 상의 패턴의 각 패턴 요소 (811) 에 대해, 설계 데이터로부터 특정되는 마스크 갭 폭 (G) 의 참조 정보를, 당해 마스크 갭 폭 (G) 에 대한 측정치를 사용하여 참조함으로써, 검사 화상 데이터가 나타내는 패턴으로부터 대상 기판 (9) 상의 패턴의 하면의 형상이 취득된다. 이로써, 도체막 (8) 의 패턴의 하면을 기준으로 하는 검사를 용이하게 실시하는 것이 실현된다.As described above, in the inspection apparatus 4a, the reference information indicating the relationship between the upper surface gap width GT of the pattern element pair 810 and the lower gap width GB is larger than the width of the mask gap width G Are prepared for each. In addition, inspection image data, which is image data on the upper surface of the pattern formed on the target substrate 9, is prepared, and based on the inspection image data, the upper surface gap width GT of each of the plurality of pattern element pairs 810 A measurement value is obtained. Reference information of the mask gap width G specified from the design data is referenced to each pattern element 811 of the pattern on the target substrate 9 by using the measured value for the mask gap width G , The shape of the lower surface of the pattern on the target substrate 9 is obtained from the pattern represented by the inspection image data. Thus, it is possible to easily carry out inspection based on the lower surface of the pattern of the conductor film 8.

상기 데이터 보정 장치 (21), 묘화 장치 (1), 배선 패턴 형성 시스템 (10) 및 검사 장치 (4a) 에서는, 여러 가지 변경이 가능하다.In the data correction device 21, the drawing device 1, the wiring pattern forming system 10 and the inspection device 4a, various modifications are possible.

도 7 및 도 13 에 있어서의 처리의 순서는 적절히 변경되어도 된다. 예를 들어, 도 7 의 처리에 있어서 스텝 S11 과 스텝 S12 의 순서를 바꿔 넣어도 된다 (도 13 의 스텝 S21, S22 에서 동일).The order of the processing in Figs. 7 and 13 may be appropriately changed. For example, the procedure of steps S11 and S12 may be changed in the process of FIG. 7 (the same is true in steps S21 and S22 of FIG. 13).

기판 (9) 은, 프린트 기판 이외에, 반도체 기판이나 유리 기판 등이어도 된다. 데이터 보정 장치 (21) 는, 묘화 장치 (1) 로부터 독립적으로 이용되어도 된다.The substrate 9 may be a semiconductor substrate or a glass substrate in addition to the printed substrate. The data correcting device 21 may be used independently of the drawing device 1. [

상기 실시형태 및 각 변형예에 있어서의 구성은, 서로 모순되지 않는 한 적절히 조합되어도 된다.The configurations in the above-described embodiment and modified examples may be appropriately combined as long as they do not contradict each other.

발명을 상세하게 묘사하여 설명하였지만, 이미 서술한 설명은 예시적인 것으로서 한정적인 것은 아니다. 따라서, 본 발명의 범위를 일탈하지 않는 한, 다수의 변형이나 양태가 가능하다고 할 수 있다.While the invention has been described and illustrated in detail, the foregoing description is illustrative and not restrictive. Therefore, many modifications and variations are possible without departing from the scope of the present invention.

1 : 묘화 장치
4, 4a : 검사 장치
8 : 도체막
9 : 기판
10 : 배선 패턴 형성 시스템
14 : 배선 패턴 형성 수단
21 : 데이터 보정 장치
35 : 주사 기구
41, 211 : 설계 데이터 기억부
42, 213 : 참조 정보 기억부
43 : 실화상 기억부
44 : 상면 갭 폭 취득부
45, 216 : 데이터 보정부
46 : 결함 검출부
214 : 하면 에칭량 취득부
331 : 광원
332 : 광변조부
710 : 마스크 요소 페어
810 : 패턴 요소 페어
811 : 패턴 요소
G : 마스크 갭 폭
GB : 하면 갭 폭
GT : 상면 갭 폭
P : 대상 위치
S1 ∼ S7, S11 ∼ S17, S21 ∼ S26 : 스텝1: Drawing device
4, 4a: Inspection device
8: Conductor film
9: substrate
10: wiring pattern forming system
14: wiring pattern forming means
21: Data correction device
35:
41 and 211: design data storage unit
42, 213: Reference information storage unit
43: real image storage unit
44: Top gap width acquisition unit
45, 216:
46:
214: lower etching amount acquisition unit
331: Light source
332: Light modulation section
710: Mask element pair
810: Pattern element pair
811: Pattern elements
G: mask gap width
GB: When gap width
GT: Top gap width
P: Target location
S1 to S7, S11 to S17, S21 to S26:

Claims (8)

기판의 표면에 형성된 도체막을 에칭액에 의해 에칭하여 형성되는 패턴의 설계 데이터를 보정하는 데이터 보정 장치로서,
도체막이 형성된 기판 상에 소정 조건의 에칭에 의해 형성되는 상기 도체막의 패턴의 설계 데이터를 기억하는 설계 데이터 기억부와,
기판의 도체막 상에 서로 인접하여 형성되는 마스크 요소 페어 사이의 간극의 폭을 마스크 갭 폭으로 하여, 상기 마스크 요소 페어를 사용하여 에칭에 의해 상기 도체막에 형성되는 패턴 요소 페어의 상면 사이의 간극의 폭인 상면 갭 폭과, 상기 패턴 요소 페어의 하면 사이의 간극의 폭인 하면 갭 폭의 관계를 나타내는 참조 정보를, 복수의 마스크 갭 폭의 각각에 대해 기억하는 참조 정보 기억부와,
상기 복수의 마스크 갭 폭이 각각 설정된 복수의 마스크 요소 페어를 사용하여 상기 소정 조건의 에칭이 실시된 처리가 끝난 기판에 있어서, 상기 복수의 마스크 요소 페어에 대응하는 복수의 패턴 요소 페어 각각의 상면 갭 폭의 측정치가 취득되어 있고, 상기 측정치를 사용하여 상기 참조 정보를 참조함으로써, 상기 처리가 끝난 기판에 대해, 상기 복수의 마스크 갭 폭에 있어서의 복수의 하면 갭 폭의 값을 취득하는 하면 갭 폭 취득부와,
상기 복수의 마스크 갭 폭에 있어서의 상기 복수의 하면 갭 폭의 값에 기초하여, 상기 설계 데이터를 보정하는 데이터 보정부
를 구비하고,
상기 복수의 마스크 갭 폭의 각각에 관하여, 상기 도체막이 상기 기판의 표면까지 에칭된 상태로부터, 상기 도체막이 상기 표면을 따라 에칭될 때의 패턴 요소 페어의 형상의 변화를 시간의 다항식으로 정식화하고, 상기 다항식의 계수를, 소정 시간의 에칭이 실시된 테스트 기판에 있어서의 패턴 요소 페어의 형상의 측정치를 사용한 피팅으로 결정함으로써, 상기 참조 정보가 취득되는, 데이터 보정 장치.A data correction apparatus for correcting design data of a pattern formed by etching a conductor film formed on a surface of a substrate with an etching solution,
A design data storage section for storing design data of a pattern of the conductor film formed by etching under a predetermined condition on a substrate on which a conductor film is formed;
The width of the gap between the mask element pairs formed adjacent to each other on the conductor film of the substrate is set to be the mask gap width and the gap between the upper surfaces of the pattern element pairs formed on the conductor film by etching using the mask element pair And a lower gap width that is a width of a gap between the lower surface of the pattern element pair and a mask gap width for each of a plurality of mask gap widths,
Wherein the substrate is etched using the plurality of mask element pairs in which the plurality of mask gap widths are set and the predetermined condition is etched using the plurality of mask element pairs, And a lower gap width for acquiring a value of a plurality of lower gap widths in the plurality of mask gap widths with respect to the processed substrate by referring to the reference information by using the measured values, An acquisition unit,
And a data correction section for correcting the design data based on values of the plurality of lower gap widths in the plurality of mask gap widths,
And,
Form a change in the shape of the pattern element pair when the conductor film is etched along the surface from a state in which the conductor film is etched to the surface of the substrate with respect to each of the plurality of mask gap widths as a polynomial of time, Wherein the reference information is acquired by determining a coefficient of the polynomial equation as fitting using a measurement value of a shape of a pattern element pair in a test substrate subjected to etching for a predetermined time. 제 1 항에 있어서,
상기 처리가 끝난 기판 상의 복수의 대상 위치의 각각에 있어서, 상기 복수의 마스크 갭 폭에 대응하는 복수의 패턴 요소 페어가 형성되어 있고,
상기 하면 갭 폭 취득부가, 각 마스크 갭 폭에 관하여, 동일한 참조 정보를 참조함으로써, 상기 복수의 대상 위치에 있어서의 복수의 하면 갭 폭의 값을 취득하고,
상기 데이터 보정부가, 상기 복수의 대상 위치에 있어서의 상기 복수의 하면 갭 폭의 값에 기초하여, 상기 설계 데이터를 보정하는, 데이터 보정 장치.The method according to claim 1,
Wherein a plurality of pattern element pairs corresponding to the plurality of mask gap widths are formed in each of a plurality of object positions on the processed substrate,
The lower gap width acquiring section acquires values of a plurality of lower gap widths at the plurality of object positions with reference to the same reference information with respect to each mask gap width,
And the data correction unit corrects the design data based on values of the plurality of lower gap widths at the plurality of object positions. 기판 상에 패턴을 묘화하는 묘화 장치로서,
제 1 항 또는 제 2 항에 기재된 데이터 보정 장치와,
광원과,
상기 데이터 보정 장치에 의해 보정된 설계 데이터에 기초하여 상기 광원으로부터의 광을 변조하는 광변조부와,
상기 광변조부에 의해 변조된 광을 기판 상에서 주사하는 주사 기구
를 구비하는, 묘화 장치.1. An image drawing apparatus for drawing a pattern on a substrate,
A data correction apparatus according to any one of claims 1 to 3,
A light source,
An optical modulator for modulating light from the light source based on the design data corrected by the data correction device;
A scanning unit for scanning the light modulated by the light modulating unit on the substrate,
And a display device. 배선 패턴 형성 시스템으로서,
제 1 항 또는 제 2 항에 기재된 데이터 보정 장치와,
상기 데이터 보정 장치에 의해 보정된 설계 데이터에 기초하여, 기판 상에 배선 패턴을 형성하는 배선 패턴 형성 수단
을 구비하는, 배선 패턴 형성 시스템.As a wiring pattern forming system,
A data correction apparatus according to any one of claims 1 to 3,
Based on the design data corrected by the data correction device, wiring pattern forming means
And the wiring pattern forming system. 기판의 표면에 형성된 도체막을 에칭액에 의해 에칭하여 형성된 패턴을 검사하는 검사 장치로서,
도체막이 형성된 기판 상에 에칭에 의해 형성되는 상기 도체막의 패턴의 설계 데이터를 기억하는 설계 데이터 기억부와,
기판의 도체막 상에 서로 인접하여 형성되는 마스크 요소 페어 사이의 간극의 폭을 마스크 갭 폭으로 하여, 상기 마스크 요소 페어를 사용하여 에칭에 의해 상기 도체막에 형성되는 패턴 요소 페어의 상면 사이의 간극의 폭인 상면 갭 폭과, 상기 패턴 요소 페어의 하면 사이의 간극의 폭인 하면 갭 폭의 관계를 나타내는 참조 정보를, 복수의 마스크 갭 폭의 각각에 대해 기억하는 참조 정보 기억부와,
상기 설계 데이터에 기초하여 형성된 마스크 패턴을 사용한 에칭에 의해, 대상 기판 상에 형성된 패턴의 상면의 화상 데이터인 검사 화상 데이터를 기억하는 실화상 기억부와,
상기 대상 기판에 있어서, 상기 복수의 마스크 갭 폭이 각각 설정된 복수의 마스크 요소 페어를 사용하여 복수의 패턴 요소 페어가 형성되어 있고, 상기 검사 화상 데이터에 기초하여, 상기 복수의 패턴 요소 페어 각각의 상면 갭 폭의 측정치를 취득하는 상면 갭 폭 취득부와,
상기 대상 기판 상의 패턴의 각 패턴 요소에 대해, 상기 설계 데이터로부터 특정되는 마스크 갭 폭의 상기 참조 정보를, 상기 마스크 갭 폭에 대한 상기 측정치를 사용하여 참조함으로써, 상기 검사 화상 데이터가 나타내는 패턴으로부터 상기 대상 기판 상의 상기 패턴의 하면의 형상을 취득하는 데이터 보정부와,
상기 데이터 보정부에 의해 취득된 상기 패턴의 하면의 형상에 기초하여, 상기 대상 기판 상의 상기 패턴의 결함을 검출하는 결함 검출부
를 구비하고,
상기 복수의 마스크 갭 폭의 각각에 관하여, 상기 도체막이 상기 기판의 표면까지 에칭된 상태로부터, 상기 도체막이 상기 표면을 따라 에칭될 때의 패턴 요소 페어의 형상의 변화를 시간의 다항식으로 정식화하고, 상기 다항식의 계수를, 소정 시간의 에칭이 실시된 테스트 기판에 있어서의 패턴 요소 페어의 형상의 측정치를 사용한 피팅으로 결정함으로써, 상기 참조 정보가 취득되는, 검사 장치.An inspection apparatus for inspecting a pattern formed by etching a conductor film formed on a surface of a substrate by an etching solution,
A design data storage unit for storing design data of a pattern of the conductor film formed by etching on a substrate on which a conductor film is formed;
The width of the gap between the mask element pairs formed adjacent to each other on the conductor film of the substrate is set to be the mask gap width and the gap between the upper surfaces of the pattern element pairs formed on the conductor film by etching using the mask element pair And a lower gap width that is a width of a gap between the lower surface of the pattern element pair and a mask gap width for each of a plurality of mask gap widths,
A real image storage unit for storing inspection image data which is image data of an upper surface of a pattern formed on a target substrate by etching using a mask pattern formed based on the design data;
Wherein a plurality of pattern element pairs are formed by using a plurality of mask element pairs in which the plurality of mask gap widths are respectively set in the target substrate and on the basis of the inspection image data, A top gap width acquiring unit for acquiring a measured value of the gap width,
For each pattern element of the pattern on the target substrate, referring to the reference information of the mask gap width specified from the design data using the measurement value for the mask gap width, A data correcting unit for obtaining the shape of the lower surface of the pattern on the target substrate,
A defect detecting unit for detecting a defect of the pattern on the target substrate based on the shape of the lower surface of the pattern acquired by the data correcting unit;
And,
Form a change in the shape of the pattern element pair when the conductor film is etched along the surface from a state in which the conductor film is etched to the surface of the substrate with respect to each of the plurality of mask gap widths as a polynomial of time, Wherein the reference information is acquired by determining the coefficient of the polynomial equation as a fitting using a measurement of a shape of a pattern element pair in a test substrate subjected to etching for a predetermined time. 기판의 표면에 형성된 도체막을 에칭액에 의해 에칭하여 형성되는 패턴의 설계 데이터를 보정하는 데이터 보정 방법으로서,
a) 도체막이 형성된 기판 상에 소정 조건의 에칭에 의해 형성되는 상기 도체막의 패턴의 설계 데이터를 준비하는 공정과,
b) 기판의 도체막 상에 서로 인접하여 형성되는 마스크 요소 페어 사이의 간극의 폭을 마스크 갭 폭으로 하여, 상기 마스크 요소 페어를 사용하여 에칭에 의해 상기 도체막에 형성되는 패턴 요소 페어의 상면 사이의 간극의 폭인 상면 갭 폭과, 상기 패턴 요소 페어의 하면 사이의 간극의 폭인 하면 갭 폭의 관계를 나타내는 참조 정보를, 복수의 마스크 갭 폭의 각각에 대해 준비하는 공정과,
c) 상기 복수의 마스크 갭 폭이 각각 설정된 복수의 마스크 요소 페어를 사용하여 상기 소정 조건의 에칭이 실시된 처리가 끝난 기판에 있어서, 상기 복수의 마스크 요소 페어에 대응하는 복수의 패턴 요소 페어 각각의 상면 갭 폭의 측정치를 취득하는 공정과,
d) 상기 측정치를 사용하여 상기 참조 정보를 참조함으로써, 상기 처리가 끝난 기판에 대해, 상기 복수의 마스크 갭 폭에 있어서의 복수의 하면 갭 폭의 값을 취득하는 공정과,
e) 상기 복수의 마스크 갭 폭에 있어서의 상기 복수의 하면 갭 폭의 값에 기초하여, 상기 설계 데이터를 보정하는 공정
을 구비하고,
상기 복수의 마스크 갭 폭의 각각에 관하여, 상기 도체막이 상기 기판의 표면까지 에칭된 상태로부터, 상기 도체막이 상기 표면을 따라 에칭될 때의 패턴 요소 페어의 형상의 변화를 시간의 다항식으로 정식화하고, 상기 다항식의 계수를, 소정 시간의 에칭이 실시된 테스트 기판에 있어서의 패턴 요소 페어의 형상의 측정치를 사용한 피팅으로 결정함으로써, 상기 참조 정보가 취득되는, 데이터 보정 방법.A data correction method for correcting design data of a pattern formed by etching a conductor film formed on a surface of a substrate with an etching solution,
a) preparing a design data of a pattern of the conductor film formed by etching under a predetermined condition on a substrate having a conductor film formed thereon,
b) determining, as a mask gap width, a width of a gap between mask element pairs adjacent to each other on a conductor film of the substrate, between the upper surfaces of the pattern element pairs formed on the conductor film by etching using the mask element pair And a lower gap width that is a width of a gap between the lower surface of the pattern element pair is prepared for each of a plurality of mask gap widths,
c) a processed substrate on which etching of the predetermined condition is performed using a plurality of mask element pairs each having a plurality of mask gap widths, wherein in each of the plurality of pattern element pairs corresponding to the plurality of mask element pairs Obtaining a measurement value of a top gap width,
d) obtaining a value of a plurality of lower gap widths in the plurality of mask gap widths for the processed substrate by referring to the reference information using the measured values;
and e) a step of correcting the design data based on the values of the plurality of lower gap widths in the plurality of mask gap widths
And,
Form a change in the shape of the pattern element pair when the conductor film is etched along the surface from a state in which the conductor film is etched to the surface of the substrate with respect to each of the plurality of mask gap widths as a polynomial of time, Wherein the reference information is acquired by determining a coefficient of the polynomial equation as a fitting using a measurement value of a shape of a pattern element pair in a test substrate subjected to etching for a predetermined time. 제 6 항에 있어서,
상기 처리가 끝난 기판 상의 복수의 대상 위치의 각각에 있어서, 상기 복수의 마스크 갭 폭에 대응하는 복수의 패턴 요소 페어가 형성되어 있고,
상기 d) 공정에 있어서, 각 마스크 갭 폭에 관하여, 동일한 참조 정보를 참조함으로써, 상기 복수의 대상 위치에 있어서의 복수의 하면 갭 폭의 값이 취득되고,
상기 e) 공정에 있어서, 상기 복수의 대상 위치에 있어서의 상기 복수의 하면 갭 폭의 값에 기초하여, 상기 설계 데이터가 보정되는, 데이터 보정 방법.The method according to claim 6,
Wherein a plurality of pattern element pairs corresponding to the plurality of mask gap widths are formed in each of a plurality of object positions on the processed substrate,
In the step d), by referring to the same reference information with respect to each mask gap width, values of a plurality of lower gap widths at the plurality of object positions are acquired,
In the step (e), the design data is corrected based on values of the plurality of lower gap widths at the plurality of object positions. 배선 기판의 제조 방법으로서,
제 1 항 또는 제 2 항에 기재된 데이터 보정 장치에 의해 설계 데이터를 보정하는 공정과,
보정된 설계 데이터에 기초하여, 기판 상에 배선 패턴을 형성하는 공정
을 구비하는, 배선 기판의 제조 방법.A method of manufacturing a wiring board,
A step of correcting the design data by the data correction apparatus according to claim 1 or 2,
A step of forming a wiring pattern on the substrate based on the corrected design data
And forming a wiring pattern on the wiring board.
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