KR20180025488A - 유기발광 표시장치 - Google Patents

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Abstract

본 발명에 의한 유기발광 표시장치는 유기발광다이오드, 유기발광다이오드를 구동하기 위한 구동트랜지스터, 드레인전극이 구동트랜지스터의 게이트전극에 연결되고, 소스전극이 구동트랜지스터의 드레인전극에 연결되며, 게이트전극이 n 번째 제1 스캔라인에 연결되는 제1 트랜지스터, 제1 트랜지스터의 드레인전극과 구동트랜지스터의 게이트전극을 연결하며 평면상에서 n 번째 제1 스캔라인과 교차하는 브릿지 패턴, 브릿지 패턴과 n 번째 제1 스캔라인을 절연하며, 서로 수직으로 적층되는 제1 및 제2 층간 절연막, 및 제1 층간 절연막과 제2 층간 절연막 사이에 개재되고, 평면상에서 브릿지 패턴과 n 번째 제1 스캔라인이 교차하는 영역에 중첩되는 차폐 패턴을 포함한다.

Description

유기발광 표시장치{Organic Light Emitting Display}
본 발명은 액티브 매트릭스 타입의 유기발광 표시장치에 관한 것이다.
자발광 소자인 유기발광소자(OLED)는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드전극과 캐소드전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광소자(Organic Light Emitting Diode; OLED)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
유기발광 표시장치는 유기발광다이오드를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트-소스 간 전압에 따라 유기발광다이오드에 흐르는 구동전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다. 구동전류는 데이터전압에 따른 구동 트랜지스터의 게이트-소스 간 전압과, 구동 트랜지스터의 문턱전압에 의해 결정되며, 픽셀의 휘도는 유기발광다이오드에 흐르는 구동전류의 크기에 비례한다.
따라서, 픽셀의 휘도를 원하는 값으로 표시하기 해서는 구동 트랜지스터의 게이트전극과 소스전극의 전압을 정확하고 안정적으로 유지하여야 하는데, 여러 가지 이유로 각 전극의 전압이 불안정하거나 원치않는 변동이 발생할 수 있다.
특히, 구동 트랜지스터의 게이트전극과 인접하는 전극이나 신호라인들의 전압 변화가 발생하면, 커플링 효과에 의해서 구동 트랜지스터의 게이트전극 전압이 변동되기도 한다. 결국, 구동 트랜지스터의 게이트전극의 전압이 변동되고, 이로 인해서 픽셀은 프로그래밍 된 데이터전압에 대응하는 휘도를 표시하지 못하는 문제점이 발생한다.
본 발명은 기생 커패시턴스로 인해서 구동 트랜지스터의 게이트전극 전압이 변하는 것을 개선할 수 있는 유기발광 표시장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위하여, 본 발명에 의한 유기발광 표시장치는 유기발광다이오드, 유기발광다이오드를 구동하기 위한 구동트랜지스터, 드레인전극이 구동트랜지스터의 게이트전극에 연결되고, 소스전극이 구동트랜지스터의 드레인전극에 연결되며, 게이트전극이 n 번째 제1 스캔라인에 연결되는 제1 트랜지스터, 제1 트랜지스터의 드레인전극과 구동트랜지스터의 게이트전극을 연결하며 평면상에서 n 번째 제1 스캔라인과 교차하는 브릿지 패턴, 브릿지 패턴과 n 번째 제1 스캔라인을 절연하며, 서로 수직으로 적층되는 제1 및 제2 층간 절연막, 및 제1 층간 절연막과 제2 층간 절연막 사이에 개재되고, 평면상에서 브릿지 패턴과 n 번째 제1 스캔라인이 교차하는 영역에 중첩되는 차폐 패턴을 포함한다.
본 명세서의 실시예들에 의하면, 차폐 패턴이 n 번째 제1 스캔라인과 브릿지 패턴 사이에 기생 커패시턴스가 발생하는 것을 억제하기 때문에, 제1 스캔신호의 변동에 의해서 제2 노드의 전압이 변하는 것을 방지할 수 있다. 그 결과, 에미션 기간의 시작 시점에 제2 노드의 전압이 안정적으로 유지되고, 유기발광다이오드는 원하는 휘도를 표시할 수 있다.
도 1은 본 발명의 실시예에 의한 유기발광 표시장치를 보여주는 도면.
도 2는 본 발명의 실시 예에 의한 의한 픽셀의 등가 회도로.
도 3은 도 2에 도시된 픽셀의 구동신호들의 파형도 및 주요 노드의 전압 변화를 나타내는 도면.
도 4a 내지 도 4c는 구동기간에 따른 픽셀들의 등가회로도.
도 5는 발광기간에서의 구동트랜지스터의 게이트전극 과의 기생 커패시터를 나타내는 도면.
도 6은 본 발명의 실시 예에 따른 픽셀 어레이를 나타내는 평면도.
도 7은 도 6에 도시된 I-I'를 따라 절취한 단면도.
도 8은 도 6에 도시된 II-II'를 따라 절취한 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 실시 예에서는 픽셀을 구성하는 트랜지스터들이 모두 P 타입으로 구현되는 것만을 개시하고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않고 N 타입으로 구현되는 경우에도 적용될 수 있다.
이하, 도 1 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 유기발광 표시장치를 나타내는 도면이고, 도 2는 도 1에 도시된 픽셀의 등가회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 유기발광 표시장치는 픽셀들(PXL)이 형성된 표시패널(10)과, 데이터라인들(DL1~DLm)을 구동하기 위한 데이터 구동부(12), 게이트라인들(EL[1],SL1[1],SL2[1]~EL[n],SL1[n],SL2[n])을 구동시키기 위한 게이트 구동부(13), 데이터 구동부(12) 및 게이트 구동부(13)의 구동 타이밍을 제어하기 위한 타이밍 콘트롤러(11)를 구비한다.
표시패널(10)에는 다수의 픽셀(PXL)들이 매트릭스 형태로 배치된다. n 번째 수평라인에 배치된 픽셀(PXL)들은 에미션라인(EL), n 번째 제1 스캔라인(SL1[N]) 및 n번째 제2 스캔라인(SCAN2[N]) 및 n-1 번째 제2 스캔라인(SCAN2[N-1])에 연결된다. 하나의 열에 배치된 픽셀(PXL)들은 하나의 데이터라인(DL)과 연결된다.
픽셀(PXL)들은 도시하지 않은 전원발생부로부터 고전위 및 저전위 구동전압(ELVDD, ELVSS)과 초기화 전압(Vini)을 공통으로 공급받을 수 있다. 이니셜 기간 및 샘플링 기간에서 유기발광소자(OLED)의 불필요한 발광이 방지되도록 초기화 전압(Vini)은 유기발광소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택될 수 있다. 즉, 저전위 구동전압(VSS)과 같거나 저전위 구동전압(VSS)보다 낮게 설정될 수 있다. 따라서, 이니셜 기간에 초기화 전압(Vini)이 저전위 구동전압(VSS)보다 낮은 전압이 인가됨으로써, 유기발광소자(OLED)의 수명을 향상시킬 수 있다.
픽셀(PXL)를 구성하는 트랜지스터(TFT)들은 산화물 반도체층을 포함한 트랜지스터로 구현될 수 있다. 산화물 반도체층은 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(10)의 대면적화에 유리하다. 산화물 반도체로 형성할 경우, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), 또는 IGZO(Indium Gallium Zinc Oxide) 등으로 형성할 수 있으나, 이에 한정하는 것은 아니다. 다만, 본 발명은 이에 한정되지 않고 트랜지스터의 반도체층을 비정질 실리콘(amorphous silicon, a-Si), 다결정 실리콘(polycrystalline silicon, poly-Si), 또는 또는 유기물 (organic) 반도체 등으로 형성될 수 있다.
타이밍 콘트롤러(11)는 외부로부터 입력되는 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 재정렬하여 데이터 구동부(12)에 공급한다. 또한, 타이밍 콘트롤러(11)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(12)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DDC)와, 게이트 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GDC)를 발생한다.
데이터 구동부(12)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터전압으로 변환한다.
게이트 구동부(13)는 게이트 제어신호(GDC)를 기반으로 스캔신호와 에미션신호를 생성할 수 있다. 게이트 구동부(13)는 스캔 구동부와 에미션 구동부를 포함할 수 있다. 스캔 구동부는 제1 스캔라인(SL1) 및 제2 스캔라인(SL2)에 각각 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)를 인가하고, 에미션 구동부는 에미션라인(EL)에 에미션신호(EM)를 인가한다. 이러한 게이트 구동부(13)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(10)의 비표시영역 상에 직접 형성될 수 있다.
도 2를 참조하여, 픽셀의 세부적인 구성을 살펴보면 다음과 같다.
픽셀(PXL)들 각각은 유기발광다이오드(OLED) 구동트랜지스터(DT), 제1 내지 제6 트랜지스터(T1~T6) 및 커패시터(Cst)를 포함한다.
유기발광다이오드(OLED)는 구동트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 유기발광소자(OLED)의 애노드전극과 캐소드전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층(Emission layer, EML)을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 및 전자저지층(Electron blocking layer, EBL) 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL), 및 정공저지층(Hole blocking layer, HBL) 등일 수 있다. 유기발광소자(OLED)의 애노드전극은 제4 노드(N4)에 접속되고, 유기발광소자의 캐소드전극은 저전위 구동전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 유기발광소자(OLED)에 인가되는 구동전류를 제어한다. 구동트랜지스터(DT)의 소스전극은 제1 노드(N1)에 접속되고, 게이트전극은 제2 노드(N2)에 접속되고, 드레인전극은 제3 노드(N3)에 접속된다.
제1 트랜지스터(T1)는 제3 노드(N3)에 접속되는 소스전극, 제2 노드(N2)에 접속되는 드레인전극 및 n 번째 제1 스캔라인(SL1[N])에 접속하는 게이트전극을 포함한다. 제1 트랜지스터(T1)는 n 번째 제1 스캔신호(SCAN1[N])에 응답하여, 구동트랜지스터(DT)의 게이트-드레인 전극을 다이오드 커넥팅시킨다.
제2 트랜지스터(T2)는 데이터라인(DL)에 연결되는 소스전극, 제1 노드(N1)에 연결되는 드레인전극 및 제1 스캔라인(SL1)에 연결되는 게이트전극을 포함한다. 그 결과, 제2 트랜지스터(T2)는 제1 스캔신호(SCAN1(N))에 응답하여, 데이터라인(DL1)으로부터 공급받는 데이터전압(Vdata)을 제1 노드(N1)에 인가한다.
제3 트랜지스터(T3)는 고전위 구동전압라인(VDD)에 연결되는 소스전극, 제1 노드(N1)에 연결되는 드레인전극 및 에미션라인(EL)에 연결되는 게이트전극을 포함한다. 그 결과, 제3 트랜지스터(T3)는 발광제어신호(EM)에 응답하여 고전위 구동전압(VDD)을 제1 노드(N1)에 인가한다.
제4 트랜지스터(T4)는 제3 노드(N3)에 접속하는 소스전극, 제4 노드(N4)에 접속하는 드레인전극 및 에미션라인(EL)에 접속하는 게이트전극을 포함한다. 제4 트랜지스터(T4)는 발광제어신호(EM)에 응답하여 제3 노드(N3)와 제4 노드(N4) 간의 전류 패스를 형성한다.
제5 트랜지스터(T5)는 제2 노드(N2)에 연결되는 드레인전극, 초기화전압(Vini) 입력단에 연결되는 소스전극 및 n-1번째 제2 스캔라인(SL2[N-1])에 연결되는 게이트전극을 포함한다. 제5 트랜지스터(T5)는 n-1번째 제2 스캔신호(SCAN2[N-1])에 응답하여 초기화전압(Vini)을 제2 노드(N2)에 인가한다.
제6 트랜지스터(T6)는 제4 노드(N4)에 연결되는 드레인전극 초기화전압(Vini) 입력단에 연결되는 소스전극 및 n번째 제2 스캔라인(SL2[N])에 연결되는 게이트전극을 포함한다. 제5 트랜지스터(T5)는 n번째 제2 스캔신호(SCAN2[N])에 응답하여 초기화전압(Vini)을 제4 노드(N4)에 인가한다.
스토리지 커패시터(Cst)는 제2 노드(N2)에 연결되는 제1 전극 및 고전위 구동전압라인(VDD) 에 연결되는 제2 전극을 포함한다.
도 3은 픽셀을 구동하는 게이트신호를 나타내는 파형도 및 이에 따른 픽셀들의 주요 노드 전압을 나타내는 도면이다. 도 4a는 이니셜 기간 동안 화소의 등가회로도이고, 도 4b는 샘플링 기간 동안 화소의 등가회로도이고, 도 4c는 에미션 기간 동안 화소의 등가회로도이다.
도 2 내지 도 4c를 참조하여, 본 발명에 의한 유기발광 표시장치의 구동을 살펴보면 다음과 같다.
본 발명에 의한 유기발광 표시장치에서 한 프레임 기간은 이니셜 기간(Ti), 샘플링 기간(Ts) 및 에미션 기간(Te)으로 구분될 수 있다. 이니셜 기간(Ti)은 구동트랜지스터의 게이트전극의 전압 초기화하는 기간이다. 샘플링 기간(Ts)은 유기발광다이오드(OLED)의 애노드 전극의 전압을 초기화하며, 구동트랜지스터(DT)의 문턱전압을 샘플링하여 노드 B에 저장하는 기간이다. 에미션 기간(Te)은 샘플링된 문턱전압을 포함하여 구동트랜지스터(DT)의 소스-게이트 간 전압을 프로그래밍하고, 프로그래밍된 소스-게이트 간 전압에 따른 구동전류로 유기발광소자(OLED)를 발광시키는 기간이다.
n 번째 픽셀라인의 이니셜 기간(Pi)은 n-1번째 픽셀라인의 샘플링 기간과 중첩한다. 즉, 본 발명은 샘플링 기간(Ts)을 충분히 확보할 수 있어서 문턱전압의 보상을 더욱 정확하게 할 수 있다.
이니셜 기간(Pi) 동안, 제5 트랜지스터(T5)는 n번째 제2 스캔신호(SCAN2(n)) 에 응답하여, 제2 노드(N2)에 초기화 전압(Vini)을 인가한다. 그 결과 구동트랜지스터(DT)의 게이트전극은 초기화전압(Vini)으로 초기화된다. 초기화전압(Vini)은 유기발광소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택할 수 있으며, 저전위 구동전압(ELVSS)과 같거나 낮은 전압으로 설정될 수 있다. 그리고, 이니셜 기간(Pi)에서, 제1 노드(N1)에는 이전 프레임의 데이터전압(Vdata)이 유지되어 있다.
샘플링 기간(Ts) 동안, 제6 트랜지스터(T6)는 n 번째 제2 스캔신호(SCAN2(n))에 응답하여, 초기화전압(Vini)을 제4 노드(N4)에 인가한다. 그 결과 유기발광다이오드(OLED)의 애노드 전극은 초기화전압(Vini)으로 초기화된다.
제2 트랜지스터(T2)는 n 번째 제1 스캔신호(SCAN1[N])에 응답하여, 데이터라인(DL1)으로부터 공급받는 데이터전압(Vdata)을 제1 노드(N1)에 인가한다. 그리고 제1 트랜지스터(T1)는 n 번째 제1 스캔신호(SCAN1[N])에 응답하여 턴 온 됨으로써, 구동트랜지스터(DT)는 다이오드 커넥션(diode connection, 게이트전극과 드레인전극이 쇼트되어 트랜지스터가 다이오드처럼 동작)된다.
샘플링 기간(Ps)에서, 구동트랜지스터(DT)의 소스-드레인 사이에는 전류(Ids)가 흐른다. 구동트랜지스터(DT)의 게이트전극과 드레인전극은 다이오드 커넥션 된 상태이기 때문에, 소스전극에서 드레인전극으로 흐르는 전류(Ids)에 의해서 제2 노드(N2)의 전압은 점차 상승한다. 샘플링 기간(Ts) 동안에, 제2 노드(N2)의 전압은 데이터전압(Vdata(n))에서 구동트랜지스터(DT)의 문턱전압(Vth)을 뺀 값(Vdata(n)-Vth)까지 높아진다.
에미션 기간(Pe) 동안, 제3 트랜지스터(T3)는 에미션신호(EM(n))에 응답하여, 제1 노드(N1)에 고전위 구동전압(VDD)을 인가한다. 제4 트랜지스터(T4)는 제n 에미션신호(EM(n))에 응답하여, 제3 노드(N3) 및 제4 노드(N4)의 전류 패스를 형성한다. 결국, 구동트랜지스터(DT)의 소스전극과 드레인전극을 경유하는 구동전류(Ioled)는 유기발광다이오드(OLED)에 인가된다.
에미션 기간(Pe) 동안, 유기발광소자(OLED)에 흐르는 구동전류(Ioled)에 대한 관계식은 하기 수학식 1과 같이 된다.
[수학식 1]
IOLED=k/2(Vgs+|Vth|)2 = k/2(Vg-Vs+|Vth|)2 = k/2(Vdata-|Vth|-VDD+|Vth|)2 = k/2(Vdata-VDD)2
수학식 1에서, k/2는 구동트랜지스터(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 나타낸다.
[수학식 1]에서 보는 바와 같이 구동전류(Ioled)의 관계식에는 구동트랜지스터(DT)의 문턱전압(Vth) 성분이 소거되고, 이는 본 발명에 의한 유기발광 표시장치는 문턱전압(Vth)이 변한다고 할지라도 구동전류(Ioled)는 변하지 않는다는 것을 의미한다.
살펴본 바와 같이, 본 발명에 의한 유기발광 표시장치는 샘플링 기간(Ts) 동안에 문턱전압(Vth)의 변화량에 관계없이 데이터전압을 프로그래밍할 수 있다.
하지만, 샘플링 기간(Ts) 동안에 구동트랜지스터(DT)의 게이트-소스 간의 전압을 원하는 전압으로 프로그래밍하여도, 구동 트랜지스터(DT)의 게이트전극 전압이 변동되면 원하는 휘도를 표시하지 못하게 된다. 구동트랜지스터(DT)의 게이트전극은 인접하는 전극 또는 신호 배선들과 기생 커패시턴스를 형성하고, 기생 커패시턴스에 의한 커플링 효과로 게이트전극의 전압은 변동될 수 있다.
기생 커패시턴스로 인해서 구동 트랜지스터의 게이트전극이 연결되는 제2 노드의 전압 변화를 살펴보면 다음과 같다.
도 5는 샘플링 기간과 에미션 기간의 변동시점에서 구동 트랜지스터의 게이트전극과 다른 전극(또는 신호배선)이 형성하는 기생 커패시턴스를 나타내는 도면이다.
도 5를 참조하면, 제1 기생 커패시턴스(C1)는 제2 노드(N2)와 에미션라인(EL) 간의 커패시턴스를 의미하고, 제2 기생 커패시턴스(C2)는 제2 노드(N2)와 제1 스캔라인(SL1[N]) 간의 커패시턴스를 의미한다. 제3 기생 커패시턴스(C3)는 제2 노드(N2)와 데이터라인(DL) 간의 커패시턴스를 의미한다.
도 4b 및 도 4c를 참조하여 살펴본 바와 같이, 제2 노드(N2)는 샘플링 기간(Ts) 동안에 "Vdata-Vth"값으로 프로그래밍되고, 에미션 기간(Te) 동안에는 플로팅 상태에서 "Vdata-Vth"값을 유지한다.
하지만 플로팅 상태인 제2 노드(N2)의 전압은 불안정한 상태이다. 따라서, 에미션 기간(Te)의 시작시점에서 인접하는 신호라인들의 전압이 변하면, 제1 내지 제3 기생 커패시턴(C3)들 각각의 커플링 효과에 의해서 제2 노드(N2)의 전압도 변하게 된다.
구체적으로, 샘플링 기간(Ts)의 시작 시점에서 에미션 신호(EM)는 고전위전압에서 저전위전압으로 반전되고, 제1 스캔신호(SCAN1[N])는 저전위전압에서 고전위전압으로 반전된다. 즉, 제2 노드(N2)와 기생 커패시턴스를 형성하는 전극의 전압이 변하기 때문에, 제2 노드(N2)의 전압은 커플링 효과에 의해서 변한다.
이하, 기생 커패시턴스로 인해서 제2 노드의 전압이 변하는 것을 방지하기 위한 픽셀의 어레이 구조를 살펴보면 다음과 같다.
도 6은 커플링 효과로 인해서 제2 노드의 전압이 변하는 것을 개선하기 위한 어레이 구조를 나타내는 도면이다. 도 7은 도 6에서 I-I'를 따라 절단한 단면을 나타내는 도면이고, 도 8은 도 6에서 II-II'를 따라 절단한 단면을 나타내는 도면이다.
도 6 내지 도 8을 참조하면, 본 발명의 구현 예에 의한 유기발광 표시장치의 픽셀은 기판(SUB) 상에 버퍼층(110)이 위치한다. 버퍼층(110)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(110) 상에는 반도체층(ACT)이 위치한다. 반도체층(ACT)은 트랜지스터들(DT,T1~T6)의 소스전극과 드레인전극을 형성한다. 반도체층(ACT)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 반도체층(ACT)의 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나의 p형 불순물을 이용할 수 있다.
반도체층(ACT) 상에는 게이트 절연막(120)이 위치한다. 게이트 절연막(120)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
게이트 절연막(120) 상에는 게이트 금속층(SL1[N],SL2[N],SL2[N-1])이 위치한다. 게이트 금속층은 n 번째 제1 스캔라인(SL1[N]), n-1 번째 제2 스캔라인(SL2[N-1]), n 번째 제2 스캔라인(SL2[N]) 및 구동트랜지스터(DT)의 게이트전극(G11)을 포함한다. n 번째 제1 스캔라인(SL1[N])은 구동트랜지스터(DT)의 게이트전극(G11)과 인접한 영역에서 수평라인 방향으로 배치될 수 있다. 반도체층(ACT)과 게이트 금속층이 중첩되는 영역은 각 트랜지스터들(DT, T1~T6)의 게이트전극으로 정의될 수 있다. 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금으로 형성될 수 있다.
게이트 금속층 상에는 제1 층간 절연막(ILD1)이 위치한다. 제1 층간 절연막(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제1 층간 절연막(ILD) 상에는 커패시터 금속층(E1,EB)이 위치한다. 커패시터 금속층(E1,EB)은 스토리지 커패시터(Cst)의 제1 전극(E1), 차폐 패턴(EB)을 포함한다. 스토리지 커패시터(Cst)의 제1 전극(E1)은 고전위전압(VDD)이 인가되는 고전위전압라인(VDDL) 입력라인과 연결된다. 스토리지 커패시터(Cst)의 제2 전극은 구동트랜지스터(DT)의 게이트전극(G11)에 해당한다. 도 7에서와 같이, 스토리지 커패시터(Cst)의 제1 전극(E1)은 제3 노드(N3)에 해당하는 제3 노드 반도체층(ACT N3)을 덮도록 형성된다. 제3 노드 반도체층(ACT N3)은 제1 트랜지스터(T1)의 소스전극 및 제4 트랜지스터(T4)의 소스전극과 연결된다. 제3 노드 반도체층(ACT N3)과 스토리지 커패시터(Cst)의 제1 전극(E1) 간의 간격은 제3 노드 반도체층(ACT N3)과 구동트랜지스터(DT)의 게이트전극(G11) 간의 간격 보다 가깝게 설정된다. 따라서, 제3 노드 반도체층(ACT N3)과 스토리지 커패시터(Cst)의 제1 전극(G11) 간의 기생 커패시턴스는 제3 노드 반도체층(ACT N3)과 구동트랜지스터(DT)의 게이트전극(G11) 간의 기생 커패시턴스에 대비하여 크게 된다. 그 결과, 제3 노드 반도체층(ACT N3)과 구동트랜지스터(DT)의 게이트전극(G11) 간의 기생 커패시턴스는 무시될 수 있을 정도가 된다. 즉, 구동트랜지스터(DT)의 게이트전극(G11)의 전압은 제3 노드 반도체층(ACT N3)의 전압 변화에 무관하게 일정한 수준을 유지할 수 있다.
커패시터 금속층(E1,EB) 상에는 제2 층간 절연막(ILD2)이 위치한다. 제2 층간 절연막(ILD2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
제2 층간 절연막(ILD2)이 형성된 이후에는, 게이트 절연막(GI)과 제1 및 제2 층간 절연막(ILD1,ILD2)이 선택적으로 식각되어서 컨택홀들이 형성된다. 컨택홀들에 의해서 각 트랜지스터의 소스전극 및 드레인전극이 형성되는 위치의 반도체층이 노출된다.
제2 층간 절연막(ILD2) 상에는 소스 금속층이 위치한다. 소스 금속층은 고전위전압라인(VDDL), 데이터라인(DL), 각 트랜지스터들(DT,T1~T6)의 소스전극 및 드레인전극을 포함한다. 소스전극은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
제1 트랜지스터(T1)의 드레인전극(D1)은 평면상에서 n 번째 제1 스캔라인(SL1[N])의 하부에 위치한다. 제1 트랜지스터(T1)의 드레인전극(D1)은 브릿지 패턴(BR)을 통해서 구동트랜지스터(DT)의 게이트전극(G11)에 연결된다. 브릿지 패턴(BR)과 구동트랜지스터(DT)의 게이트전극(G11)은 컨택홀(CNT)을 통해서 접속될 수 있다.
브릿지 패턴(BR)은 n 번째 제1 스캔라인(SL1[N])과 교차한다. 차폐 패턴(EB)은 도 8에서 보는 바와 같이, 브릿지 패턴(BR)과 n 번째 제1 스캔라인(SL1[N])이 교차하는 영역과 중첩되도록 위치한다. 차폐 패턴(EB)은 n 번째 제1 스캔라인(SL1[N])과 브릿지 패턴(BR) 사이에 기생 커패시턴스가 발생하는 것을 방지한다.
만약, 차폐 패턴(EB)이 없을 경우에는 n 번째 제1 스캔라인(SL1[N])과 브릿지 패턴(BR) 사이에 기생 커패시턴스가 발생하기 때문에, n 번째 제1 스캔라인(SL1[N])의 전압이 변할 때에 커플링 효과에 의해서 브릿지 패턴(BR)의 전압도 변하게 된다. 특히, 에미션 기간(Te) 동안 제2 노드(N2)는 플로팅 상태이기 때문에 전압이 불안정한다. 그리고 샘플링 기간(Ts)에서 에미션 기간(Te)으로 변하는 순간에, n 번째 제1 스캔라인(SL1[N])에 인가되는 제1 스캔신호(SCAN1[N])는 저전위전압에서 고전위전압으로 반전된다. 이처럼, n 번째 제1 스캔라인(SL1[N])의 전압이 변동되는 시점에서, 플로팅 상태의 제2 노드(N2)는 커플링 효과에 의해서 전압이 변하게 된다. 즉, 구동전류(Ioled)의 크기를 결정하는 제2 노드(N2)의 전압이 변함에 따라 유기발광다이오드(OLED)는 원치않는 휘도를 표시한다.
이에 반해서, 본 발명에 의한 유기발광 표시장치는 차폐 패턴(EB)이 n 번째 제1 스캔라인(SL1[N])과 브릿지 패턴(BR) 사이에 기생 커패시턴스가 발생하는 것을 억제하기 때문에, 제1 스캔신호(SCAN1[N])의 변동에 의해서 제2 노드(N2)의 전압이 변하는 것을 방지할 수 있다. 그 결과, 에미션 기간(Te)의 시작 시점에 제2 노드(N2)의 전압이 안정적으로 유지되고, 유기발광다이오드(OLED)는 원하는 휘도를 표시할 수 있다.
또한, 차폐 패턴(EB)은 스토리지 커패시터(Cst)의 제1 전극(E1)에서 분기되기 때문에, 차폐 패턴(EB)은 정전압인 고전위 구동전압(VDD)이 인가된다. 즉, 브릿지 패턴(BR)은 차폐 패턴(EB)과의 기생 커패시턴스로 인해서는 전압 변동이 발생하지는 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동부 13 : 게이트 구동부
DL : 데이터라인 SL1, SL2 : 스캔라인
EL: 에미션라인 BR: 브릿지 패턴
EB: 차폐 패턴

Claims (12)

  1. 유기발광다이오드;
    상기 유기발광다이오드를 구동하기 위한 구동트랜지스터;
    드레인전극이 상기 구동트랜지스터의 게이트전극에 연결되고, 소스전극이 상기 구동트랜지스터의 드레인전극에 연결되며, 게이트전극이 스캔라인에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인전극과 상기 구동트랜지스터의 게이트전극을 연결하며, 평면상에서 상기 스캔라인과 교차하는 브릿지 패턴;
    상기 브릿지 패턴과 상기 스캔라인을 절연하며, 서로 수직으로 적층되는 제1 층간 절연막 및 제2 층간 절연막; 및
    상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 개재되고, 평면상에서 상기 브릿지 패턴과 상기 스캔라인이 교차하는 영역에 중첩되는 차폐 패턴을 포함하는 유기발광 표시장치.
  2. 제 1 항에 있어서,
    스캔라인은 게이트 절연막 상에 위치하고,
    상기 차폐 전극은 스캔라인을 덮는 상기 제1 층간 절연막 상에 위치하고,
    상기 브릿지 패턴은 상기 차폐 전극을 덮는 상기 제2 층간 절연막 상에서, 상기 제1 트랜지스터의 드레인전극과 동일 금속층으로 형성되는 유기발광 표시장치.
  3. 제 2 항에 있어서,
    제1 전극이 고전위 구동전압라인에 연결되고 제2 전극이 상기 구동 트랜지스터의 게이트전극에 해당하며, 상기 구동 트랜지스터의 게이트-소스 전압을 저장하는 스토리지 커패시터를 더 포함하고,
    상기 차폐 패턴은 상기 스토리지 커패시터의 제1 전극에서 분기되는 유기발광 표시장치.
  4. 제 3 항에 있어서,
    드레인전극이 상기 구동트랜지스터의 소스전극에 연결되고, 소스전극이 데이터라인에 연결되며, 게이트전극이 스캔라인에 연결되는 제2 트랜지스터를 더 포함하고,
    샘플링 기간 동안,
    상기 제1 및 제2 트랜지스터는 상기스캔라인에 인가되는 스캔신호에 응답하여, 상기 구동트랜지스터의 소스전극에 데이터전압을 충전하고, 상기 구동트랜지스터의 게이트전극에 상기 데이터전압에서 상기 구동트랜지스터의 문턱전압을 뺀 값을 충전하는 유기발광 표시장치.
  5. 제 4 항에 있어서,
    상기 고전위 구동전압 입력단에 연결되는 소스전극, 상기 구동트랜지스터의 소스전극에 연결되는 드레인전극을 포함하는 제3 트랜지스터; 및
    상기 구동트랜지스터의 드레인전극에 연결되는 소스전극, 상기 유기발광다이오드의 애노드 전극에 연결되는 드레인전극을 포함하는 제4 트랜지스터를 더 포함하고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터들의 게이트전극은 에미션라인에 연결되되, 상기 에미션라인에 인가되는 에미션신호는 상기 샘플링 기간 동안에 턴-오프전압을 유지하는 유기발광 표시장치.
  6. 제 5 항에 있어서,
    상기 샘플링 기간에 이어지는 에미션 기간 동안,
    상기 스캔신호는 턴-오프 전압으로 반전되어서, 상기 구동트랜지스터의 게이트전극은 플로팅 상태가 되는 유기발광 표시장치.
  7. 제 6 항에 있어서,
    상기 에미션 기간의 시작 시점에서 상기 스캔신호는 턴-오프 전압으로 반전되는 유기발광 표시장치.
  8. 제 3 항에 있어서,
    상기 제1 트랜지스터의 드레인전극과 연결되는 제3 노드 반도체층과 상기 스토리지 커패시터의 제1 전극 간의 간격은 상기 제3 노드 반도체층과 상기 구동트랜지스터 간의 간격 보다 작은 유기발광 표시장치.
  9. 제 8 항에 있어서,
    상기 제3 노드 반도체층은 평면상에서 상기 구동트랜지스터의 게이트전극과 인접한 영역에 위치하고,
    상기 스토리지 커패시터의 제1 전극은 상기 제3 노드 반도체층을 덮도록 형성되는 유기발광 표시장치.
  10. 제 1 항에 있어서,
    상기 스캔라인에 인가되는 스캔신호는
    n 번째 수평라인에 배치된 픽셀들의 샘플링 기간에 턴-온전압을 유지하고,
    상기 n 번째 수평라인에 배치된 픽셀들의 에미션 기간에 턴-오프 전압을 유지하는 유기발광 표시장치.
  11. 유기발광다이오드;
    상기 유기발광다이오드를 구동하기 위한 구동트랜지스터;
    제1 전극이 고전위 구동전압라인에 연결되고 제2 전극이 상기 구동 트랜지스터의 게이트전극에 해당하며, 상기 구동 트랜지스터의 게이트-소스 전압을 저장하는 스토리지 커패시터;
    상기 구동트랜지스터의 게이트전극과 상기 구동트랜지스터의 드레인전극과 연결되는 제3 노드 반도체층 간을 절연하기 위한 게이트 절연층;
    상기 게이트절연층 상에 배치되고, 상기 구동트랜지스터의 게이트전극과 상기 스토리지 커패시터의 제1 전극 간을 절연하는 제1 절연층을 포함하고,
    상기 스토리지 커패시터의 제1 전극은 상기 제1 절연층 상에 위치하고, 상기 스토리지 커패시터의 제1 전극과 상기 제3 노드 반도체층 간의 간격은 상기 제3 노드 반도체층과 상기 구동 트랜지스터의 게이트전극 사이의 간격보다 작은 유기발광 표시장치.
  12. 제 11 항에 있어서,
    상기 제3 노드 반도체층은 평면상에서 상기 구동트랜지스터의 게이트전극과 인접한 영역에 위치하고,
    상기 스토리지 커패시터의 제1 전극은 상기 제3 노드 반도체층을 덮도록 형성되는 유기발광 표시장치.
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