KR20180021105A - 감산적으로 패터닝된 자기 정렬된 상호접속부들, 플러그들, 및 비아들을 위한 텍스타일 패터닝 - Google Patents

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로버트 린세이 브리스톨
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인텔 코포레이션
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Abstract

본 발명의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하는 방법들을 포함한다. 실시예에서, 제1 하드마스크 및 제2 하드마스크는 상호접속 층의 최상부면 위에 교대하는 패턴으로 형성된다. 다음으로, 제1 하드마스크 재료 및 제2 하드마스크 재료 위에 희생 교차 격자가 형성될 수 있다. 실시예에서, 제1 개구들을 형성하기 위해, 희생 교차 격자에 의해 커버되지 않은 제1 하드마스크 재료의 부분들이 제거되고, 제3 하드마스크는 제1 개구들 내에 배치된다. 다음으로, 실시예들은 제2 개구들을 형성하기 위해, 희생 교차 격자에 의해 커버되지 않은 제2 하드마스크의 부분들을 통해 에칭하는 것을 포함할 수 있다. 제2 개구들은 제4 하드마스크로 채워질 수 있다. 실시예에 따르면, 제1, 제2, 제3, 및 제4 하드마스크는 서로에 대해 에칭 선택성을 갖는다. 실시예에서, 다음으로, 희생 교차 격자가 제거될 수 있다.

Description

감산적으로 패터닝된 자기 정렬된 상호접속부들, 플러그들, 및 비아들을 위한 텍스타일 패터닝
본 발명의 실시예들은 일반적으로 반도체 디바이스들의 제조에 관한 것이다. 구체적으로, 본 발명의 실시예들은 반도체 디바이스들을 위한 상호접속 구조물들, 및 그러한 디바이스들을 제조하기 위한 방법들에 관한 것이다.
지난 수십년간, 집적 회로 내의 피쳐들(features)의 축소(scaling)는 끊임없이 발전하는 반도체 산업 배후의 원동력이었다. 점점 더 작은 피쳐로의 축소는, 반도체 칩의 제한된 면적자원(real estate) 상의 기능 유닛들의 밀도가 증가할 수 있게 한다. 예를 들어, 트랜지스터 크기의 축소는 증가된 개수의 메모리 또는 로직 디바이스들을 칩에 통합할 수 있게 하여, 용량(capacity)이 증가된 제품의 제조를 돕는다. 그러나, 항상 증가하는 용량에 대한 추진(drive for ever-more capacity)이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해지고 있다.
집적 회로들은 통상적으로 본 기술분야에 비아라고 알려진 전기 전도성 미세전자 구조물들을 포함하여, 비아들 위의 금속 라인들 또는 다른 상호접속부들을 비아들 아래의 금속 라인들 또는 상호접속부들에 전기 접속한다. 비아들은 전형적으로 리소그래피 프로세스에 의해 형성된다. 대표적으로, 포토레지스트 층은 유전체 층 위에 스핀코팅될 수 있고, 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학선 복사(patterned actinic radiation)에 노출될 수 있고, 다음으로 노출된 층이 현상되어, 포토레지스트 층 내에 개구를 형성할 수 있다. 다음으로, 포토레지스트 층 내의 개구를 에치 마스크로서 이용함으로써, 비아를 위한 개구가 유전체 층 내에 에칭될 수 있다. 이러한 개구는 비아 개구라고 지칭된다. 마지막으로, 비아를 형성하기 위해, 비아 개구는 하나 이상의 금속 또는 다른 전도성 재료로 채워질 수 있다.
과거에는, 비아의 크기들 및 간격이 점진적으로 감소되어 왔고, 장래에는 적어도 일부 유형의 집적 회로(예를 들어, 진보된 마이크로프로세서, 칩셋 컴포넌트, 그래픽 칩 등)에 대해, 비아들의 크기 및 간격이 계속하여 점진적으로 감소할 것으로 예상된다. 비아의 크기의 척도 중 하나는 비아 개구의 임계 치수이다. 비아의 간격의 척도 중 하나는 비아 피치이다.
극단적으로 작은 피치를 갖는 극단적으로 작은 비아들을 그러한 리소그래피 프로세스로 패터닝할 때, 특히 피치가 대략 70 나노미터(nm) 이하인 경우 및/또는 비아 개구들의 임계 치수가 대략 35nm 이하인 경우에, 몇몇 도전과제가 나타난다. 그러한 도전과제 중 하나는, 비아들과 위에 놓인 상호접속부들 사이의 오버레이(overlay), 및 비아들과 아래에 놓인 랜딩 상호접속부들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차(tolerances)로 제어될 필요가 있다는 것이다. 비아 피치들이 시간의 경과에 따라 점점 더 작아짐에 따라, 오버레이 허용오차들은 리소그래피 장비가 따라잡을 수 있는 속도보다 훨씬 더 빠른 속도로 함께 축소되는 경향이 있다.
그러한 도전과제들 중 다른 것은, 비아 개구들의 임계 치수가 일반적으로 리소그래피 스캐너의 해상 능력보다 더 빠르게 축소되는 경향이 있다는 것이다. 비아 개구들의 임계 치수들을 축소시키기 위한 축소 기술들이 존재한다. 그러나, 축소의 양은 최소한의 비아 피치에 의해서는 물론, 축소 프로세스가 충분히 OPC(optical proximity correction) 중성(neutral)이면서 라인 폭 거칠기(LWR: line width roughness) 및/또는 임계 치수 균일성(CDU: critical dimension uniformity)을 상당히 손상시키지 않는 능력에 의해서 제한되는 경향이 있다.
그러한 도전과제들 중 또 다른 것은, 임계 치수 예산(critical dimension budget)의 동일한 전체적 비율(overall fraction)을 유지하기 위해, 비아 개구들의 임계 치수들이 감소함에 따라, 포토레지스트의 LWR 및/또는 CDU 특성이 일반적으로 개선될 필요가 있다는 것이다. 그러나, 현재 대부분의 포토레지스트의 LWR 및/또는 CDU 특성들은 비아 개구들의 임계 치수들이 감소하고 있는 것만큼 급속하게 개선되고 있지는 않다.
그러한 도전과제들 중 또 다른 것은, 극단적으로 작은 비아 피치들이 일반적으로 EUV(extreme ultraviolet) 리소그래피 스캐너의 해상 능력보다도 더 작은 경향이 있다는 것이다. 결과적으로, 통상적으로 2개, 3개, 또는 더 많은 수의 상이한 리소그래피 마스크가 이용될 수 있고, 이는 비용을 증가시키는 경향이 있다. 어느 시점에서는, 피치들이 계속하여 감소하는 경우, 복수의 마스크를 사용하더라도, EUV 스캐너를 이용하여 이러한 극단적으로 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 불가능할 수 있다.
따라서, 비아 제조 기술의 영역에서 개선이 필요하다.
도 1a는 실시예에 따라, 2개의 상이한 하드마스크 재료를 포함하는 하드마스크 층을 갖는 상호접속 층의 사시도를 도시한다.
도 1b는 실시예에 따라, 2개의 하드마스크 재료 위에 희생 교차 격자 패턴을 형성한 후의 도 1a의 상호접속 층의 사시도를 도시한다.
도 1c는 실시예에 따라, 제1 및 제2 하드마스크 재료의 일부분들이 제거되고, 4개의 상이한 하드마스크 재료를 포함하는 텍스타일 패터닝된 하드마스크 층이 형성된 후의 도 1b의 상호접속 층의 사시도를 도시한다.
도 1d는 실시예에 따라, 희생 교차 격자 패턴이 제거된 후의 도 1c의 상호접속 층의 사시도를 도시한다.
도 2a는 실시예에 따라, 2개의 상이한 하드마스크 재료를 포함하며 바이모달 에치스톱 층에 의해 커버된 하드마스크 층을 갖는 상호접속 층의 사시도를 도시한다.
도 2b는 실시예에 따라, 2개의 하드마스크 재료 및 바이모달 에치스톱 층의 일부분들 위에 희생 교차 격자 패턴을 형성한 후의 도 2a의 상호접속 층의 사시도를 도시한다.
도 2c는 실시예에 따라, 바이모달 에치스톱 층의 노출된 부분들이 제거된 후의 도 2b의 상호접속 층의 사시도를 도시한다.
도 2d는 실시예에 따라, 제1 및 제2 하드마스크 재료의 일부분들이 제거되고, 4개의 상이한 하드마스크 재료를 포함하는 텍스타일 패터닝된 하드마스크 층이 형성된 후의 도 2c의 상호접속 층의 사시도를 도시한다.
도 2e는 실시예에 따라, 희생 교차 격자 패턴 및 바이모달 에치스톱 층이 제거된 후의 도 2d의 상호접속 층의 사시도를 도시한다.
도 3a는 실시예에 따라, 4개의 상이한 하드마스크 재료를 포함하는 텍스타일 패터닝된 하드마스크를 포함하는 상호접속 층의 사시도를 도시한다.
도 3b는 실시예에 따라, 4개의 하드마스크 재료 중 하나가 제거된 후의 도 3a의 상호접속 층의 사시도를 도시한다.
도 3c는 본 발명의 실시예에 따라, 하드마스크 층 내의 개구들이 포토레지스트 재료로 채워지고 패터닝된 후의 도 3b의 상호접속 층의 사시도를 도시한다.
도 3d는 실시예에 따라, 플러그 개구가 상호접속 층을 통해 에칭된 후의 도 3c의 상호접속 층의 사시도를 도시한다.
도 3e는 실시예에 따라, 플러그가 플러그 개구 내에 형성되고, 하드마스크 내의 개구들이 채워진 후의 도 3d의 상호접속 층의 사시도를 도시한다.
도 3f는 실시예에 따라, 4개의 하드마스크 재료 중 두번째 하드마스크 재료가 제거된 후의 도 3e의 상호접속 층의 사시도를 도시한다.
도 3g는 실시예에 따라, 하드마스크 층 내의 개구들이 포토레지스트 재료로 채워지고 패터닝된 후의 도 3f의 상호접속 층의 사시도 및 대응하는 단면도를 도시한다.
도 3h는 실시예에 따라, 상호접속 층 내에 리세스가 형성된 후의 도 3g의 상호접속 층의 사시도 및 대응하는 단면도를 도시한다.
도 3i는 실시예에 따라, 리세스가 유전체 재료로 채워진 후의 도 3i의 상호접속 층의 사시도 및 대응하는 단면도를 도시한다.
도 4a는 실시예에 따라, 상호접속 층을 통해 형성되는 플러그 개구의 사시도이다.
도 4b는 실시예에 따라, 4 재료 텍스타일 패터닝된 하드마스크가 재형성되는 것을 허용하는, 도 4a에 도시된 플러그 개구 내에 형성된 플러그의 사시도를 도시한다.
도 5a는 실시예에 따라, 상호접속 층의 사시도를 도시한다.
도 5b는 실시예에 따라, 도 5a의 상호접속 층의 단면도를 도시한다.
도 5c는 실시예에 따라, 제2 금속 층이 상호접속 층 위에 형성된 후의 도 5b의 상호접속 층의 단면도를 도시한다.
도 5d는 실시예에 따라, 제2 금속 층이 패터닝된 후의 도 5c의 상호접속 층의 단면도를 도시한다.
도 6a는 실시예에 따라, 하드마스크 재료의 노출된 부분들 위에 연장 층이 형성된 후의 상호접속 층의 개략적 단면도를 도시한다.
도 6b는 실시예에 따라, 제2 전도성 라인들이 형성된 후의 도 6a의 상호접속 층의 단면도를 도시한다.
도 7은 본 발명의 하나 이상의 실시예를 구현하는 인터포저의 단면도이다.
도 8은 본 발명의 실시예에 따라 구축된 컴퓨팅 디바이스의 개략도이다.
본 명세서에는 다양한 조성들을 갖는 복수의 층을 갖는 기판을 포함하는 시스템들, 및 그러한 층들을 퇴적하고 패터닝하는 방법들이 설명된다. 아래의 설명에서, 예시적인 구현들의 다양한 양태들은 본 기술분야의 통상의 기술자들이 자신의 작업의 요지를 본 기술분야의 다른 통상의 기술자들에게 전달하기 위해 흔하게 이용하는 용어들을 이용하여 설명될 것이다. 그러나, 본 기술분야의 통상의 기술자들은 본 발명이 설명된 양태들 중 일부만으로 실시될 수 있음을 알 것이다. 설명을 위해, 예시적인 구현들의 완전한 이해를 제공하도록, 특정 수치, 재료 및 구성이 제시된다. 그러나, 본 기술분야의 통상의 기술자는 본 발명이 이러한 구체적 상세 없이도 실시될 수 있다는 것을 분명히 알 것이다. 다른 경우들에서, 예시적인 구현들을 모호하게 하지 않기 위해, 공지된 특징들은 생략되거나 단순화된다.
다양한 동작들은 복수의 개별 동작으로서 설명될 것이고, 이것은 본 발명을 이해하는 데에 있어서 가장 도움이 되는 방식이지만, 설명의 순서는 그러한 동작들이 반드시 순서에 의존함을 암시하는 것으로 이해되어서는 안 된다. 구체적으로, 이 동작들이 반드시 제시된 순서대로 수행될 필요는 없다.
위에서 설명된 바와 같이, 디바이스들의 계속적인 축소는 상호접속 층 내에 형성된 비아 개구들의 임계 치수 및 피치가 표준 BEOL(back end of line) 처리 장비의 전통적인 능력들을 넘어서 감소될 것을 요구해왔다. 기존 처리 장비의 한계를 극복하기 위해, 본 발명의 실시예들은 텍스타일 패터닝된 하드마스크(textile patterned hardmask)를 포함하는 상호접속 층을 이용할 수 있다. 본 명세서에서 사용될 때, 텍스타일 패터닝된 하드마스크는 단일 층 내에 형성된 둘 이상의 하드마스크 재료의 교대하는 패턴을 포함하는 하드마스크이다. 실시예에 따르면, 하드마스크 재료들 각각은 서로에 대해 선택적으로 에칭될 수 있다. 예를 들어, 텍스타일 패터닝된 하드마스크는 4개의 상이한 하드마스크 재료를 포함할 수 있다. 실시예에서, 텍스타일 패터닝된 하드마스크는 도 1a - 도 1d에 도시된 처리 동작들에 따라 형성될 수 있다.
이제 도 1a를 참조하면, 실시예에 따른 상호접속 층(100)의 사시도가 도시되어 있다. 도시된 바와 같이, 상호접속 층(100)은 교대하는 패턴으로 형성된 전도성 라인들(120) 및 층간 유전체(ILD: interlayer dielectric) 재료(110)를 포함한다. 실시예에 따르면, ILD 재료(110)는 로우 k 또는 울트라 로우 k 유전체 재료일 수 있다. 예를 들어, ILD 재료(110)는 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 실리콘 질화물, 또는 그와 유사한 것을 포함할 수 있다. 예를 들어, 전도성 라인들(120)은 Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W, 또는 그와 유사한 것을 포함할 수 있다. 도시된 바와 같이, 전도성 라인들(120)은 상호접속 라인 부분(122) 위에 형성된 비아 부분(121)을 포함할 수 있다. 그와 같이, 전도성 라인들(120) 각각은 임의의 위치에서 비아(121)를 형성하기 위한 잠재력을 가질 수 있다. 이것은 비아들(121)을 형성하기 위한 감산적 패터닝(subtractive patterning)을 허용한다. 비아들(121)을 감산적으로 패터닝하는 것은 비아들이 상호접속 라인들(122) 위에 자기 정렬되는(self-aligned) 것을 허용한다. 비아들(121)의 감산적 패터닝은 아래에 더 상세하게 설명된다. 도시된 바와 같이, 상호접속 라인 부분(121)은 전도성 라인들(120)의 전체 두께의 대략 절반이고, 비아 부분(121)은 전도성 라인들(120)의 두께의 나머지를 형성한다. 그러나, 본 발명의 실시예들은 그러한 구성들에 한정되지 않는다. 예를 들어, 비아 부분(122)의 두께는 구체적인 설계 제약들에 따라 증가되거나 감소될 수 있다. 도 1a에서, 전도성 라인들(120)의 비아 부분들(121) 및 상호접속 라인 부분들(122)은 점선에 의해 분리된다. 점선이 반드시 2개의 부분 사이의 인지가능한 경계를 표현하지는 않는다는 점을 알아야 한다. 예를 들어, 상호접속 라인 부분들(122) 및 비아 부분들(121)은 동일한 재료로 형성될 수 있고, 단일 퇴적 프로세스로 형성될 수 있다. 실시예에 따르면, 전도성 라인들(120) 및 ILD 재료(110)의 형성은 피치를 절반으로 나누는(pitch-halving) 동작 또는 피치를 4분의 1로 나누는(pitch-quartering) 동작을 포함할 수 있다. 예를 들어, 피치를 절반으로 나누는 동작 또는 피치를 4분의 1로 나누는 동작은 스페이서 에칭 동작들로 형성될 수 있다. 본 발명의 실시예들은 스페이서 에칭 프로세스를 이용하여 전도성 라인들(120) 및 ILD 재료(110)를 형성함으로써, BEOL 리소그래피 장비의 한계들을 초과하는 엄격한 피치의 피쳐들(tightly pitched features)을 형성할 수 있다.
실시예에서, 상호접속 층(100)은 복수의 상호접속 층을 포함하는 BEOL 스택 내의 하나의 층일 수 있다. 그와 같이, 상호접속 층(100)은 다른 상호접속 층 위에 형성될 수 있다. 추가의 실시예들은 반도체 재료 위에 제1 상호접속 층으로서 상호접속 층(100)을 형성하는 것을 포함할 수 있고, 그 위에는 하나 이상의 트랜지스터 또는 다른 디바이스가 형성된다. 본 발명의 구현들은 반도체 기판과 같은 기판 상에서 형성되거나 수행될 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘, 또는 SOI(silicon-on-insulator) 구조물을 이용하여 형성된 결정질 기판일 수 있다. 다른 구현들에서, 반도체 기판은 게르마늄, 인듐 안티모나이드, 납 텔루라이드(lead telluride), 인듐 아세나이드, 인듐 포스파이드, 갈륨 아세나이드, 인듐 갈륨 아세나이드, 갈륨 안티모나이드, 또는 Ⅲ-Ⅴ족 또는 Ⅳ족 재료의 다른 조합들을 포함하지만 그에 한정되지는 않는, 실리콘과 조합되거나 조합되지 않을 수 있는 다른 재료들을 이용하여 형성될 수 있다. 기판을 형성할 수 있는 재료의 몇몇 예들이 본 명세서에 설명되지만, 반도체 디바이스를 구축할 수 있는 기초의 역할을 할 수 있는 임의의 재료가 본 발명의 범위 내에 든다.
도 1a에는, 텍스타일 패터닝된 하드마스크 층(140)의 제1 부분이 도시되어 있다. 도시된 바와 같이, 텍스타일 패터닝된 하드마스크 층(140)은 전도성 라인들(120) 위에 형성된 제1 하드마스크 재료(141), 및 ILD 재료(110) 위에 형성된 제2 하드마스크 재료(142)를 포함한다. 본 발명의 실시예들은 서로에 대해 에칭 선택성이 있는 제1 및 제2 하드마스크 재료(141, 142)를 포함한다. 예를 들어, 하드마스크 재료들(141, 142)은 SiOxCyNz 재료들, SiOXCY 재료들, 금속 산화물 재료들, 금속 질화물 재료들, 또는 그와 유사한 것을 포함할 수 있다. 실시예에 따르면, 제1 및 제2 하드마스크 재료(141, 142)의 형성은 피치를 절반으로 나누는 동작 또는 피치를 4분의 1로 나누는 동작을 포함할 수 있다. 예를 들어, 피치를 절반으로 나누는 동작 또는 피치를 4분의 1로 나누는 동작은 스페이서 에칭 동작들로 형성될 수 있다.
이제 도 1b를 참조하면, 본 발명의 실시예들은 텍스타일 패터닝된 하드마스크 층(140) 위에 희생 교차 격자 패턴(150)을 형성하는 것을 포함한다. 실시예에서, 교차 격자 패턴(150)은 텍스타일 패터닝된 하드마스크 층(140)에 실질적으로 직교하여 형성되고, 그에 의해 제1 하드마스크 재료(141) 및 제2 하드마스크 재료(142) 각각의 실질적으로 정사각형 영역들을 노출시킨다. 실시예에 따르면, 교차 격자 패턴은 피치를 절반으로 나누는 동작 또는 피치를 4분의 1로 나누는 동작으로 형성될 수 있다. 예를 들어, 희생 교차 격자 패턴(150)은 제1 및 제2 하드마스크 재료(141, 142)와 실질적으로 동일한 피치를 가질 수 있다. 본 발명의 실시예들은 후속 처리 동작들을 위한 에칭 마스크로서 기능하기 위해 제1 및 제2 하드마스크 재료(141, 142) 둘 다에 대해 에칭 선택성이 있는 재료로 형성된 교차 격자 패턴(150)을 포함한다. 예를 들어, 희생 교차 격자 패턴(150)은 탄소 하드마스크 재료일 수 있다.
이제 도 1c를 참조하면, 본 발명의 실시예에 따라, 제1 및 제2 하드마스크 재료(141, 142)의 일부분들이 제거되고, 제3 하드마스크 재료(143) 및 제4 하드마스크 재료(144)로 각각 대체된 후의 상호접속 층(100)의 사시도가 도시되어 있다. 실시예에서, 제1 에칭 동작은 제1 하드마스크 재료(141)의 노출된 부분들을 선택적으로 제거할 수 있고, 제1 하드마스크 재료(141)의 제거에 의해 발생된 개구들을 제3 하드마스크 재료(143)로 채우는 퇴적 프로세스가 그에 후속할 수 있다. 예를 들어, 에칭 프로세스는 습식 또는 건식 에칭 프로세스일 수 있고, 퇴적 프로세스는 물리적 기상 증착(PVD: physical vapor deposition), 화학적 기상 증착(CVD: chemical vapor deposition), 원자 층 퇴적(ALD: atomic layer deposition), 또는 그와 유사한 것과 같은 임의의 적절한 프로세스일 수 있다. 다음으로, 제2 하드마스크 재료(142)의 두께와 실질적으로 유사한 제3 하드마스크 재료(143)의 두께를 제공하기 위해, 제3 하드마스크 재료(143)의 오버버든(overburden)이 (예를 들어, 에칭 프로세스로) 리세스될 수 있다. 그 후에, 제2 에칭 동작은 제2 하드마스크 재료(141)의 노출된 부분들을 선택적으로 제거하기 위해 이용될 수 있고, 제2 하드마스크 재료(142)의 제거에 의해 발생된 개구들을 제4 하드마스크 재료(144)로 채우는 퇴적 프로세스가 그에 후속할 수 있다. 예를 들어, 에칭 프로세스는 습식 또는 건식 에칭 프로세스일 수 있고, 퇴적 프로세스는 PVD, CVD, ALD 또는 그와 유사한 것과 같은 임의의 적절한 프로세스일 수 있다. 다음으로, 제3 하드마스크 재료(143)의 두께와 실질적으로 유사한 제4 하드마스크 재료(144)의 두께를 제공하기 위해, 제4 하드마스크 재료(144)의 오버버든이 (예를 들어, 에칭 프로세스로) 리세스될 수 있다. 따라서, 본 발명의 실시예들은 실질적으로 동일한 두께를 갖는 4개의 상이한 하드마스크 재료(141-144)로 구성되는 텍스타일 패터닝된 하드마스크 층(140)을 포함한다.
이제 도 1d를 참조하면, 본 발명의 실시예에 따라, 희생 교차 격자 패턴(150)이 제거된 후의 상호접속 층(100)의 사시도가 도시되어 있다. 실시예에서, 희생 교차 격자 패턴(150)은 에칭 프로세스, 또는 연마 동작으로 제거될 수 있다. 도시된 바와 같이, 결과적인 텍스타일 패터닝된 하드마스크 층(140)은 이제 서로에 대해 각각 에칭 선택성이 있는 4개의 하드마스크 재료(141-144)를 포함한다. 도시된 실시예의 텍스타일 패턴은 체크 패턴이다. 그와 같이, 각각의 하드마스크 재료의 4개의 경계는 그것이 에칭 선택성을 갖는 하드마스크 재료에 인접하다. 예를 들어, 제1 하드마스크 재료(141)은 2개의 대향하는 에지 상에서 제3 하드마스크 재료(143)와 접하고, 나머지 에지들에서는 제2 하드마스크 재료(142)와 접한다.
본 발명의 추가의 실시예에 따르면, 텍스타일 패터닝된 하드마스크 층의 형성은 제1 및 제2 하드마스크 재료 위에 바이모달 에치스톱 층(bimodal etchstop layer)을 형성하는 것을 더 포함할 수 있다. 그러한 실시예들은 희생 교차 격자 패턴과 제1 및 제2 하드마스크 층 사이의 에칭 선택성이 감소되는 것을 허용한다. 그러한 실시예에 따른 텍스타일 패터닝된 하드마스크 층의 형성은 도 2a - 도 2e에 도시되어 있다.
이제 도 2a를 참조하면, 본 발명의 실시예에 따라, 상호접속 층(200)의 사시도가 도시되어 있다. 바이모달 에치스톱 층(251)이 제1 하드마스크 재료(241) 및 제2 하드마스크 재료(242)의 표면 위에 형성된다는 점을 제외하면, 상호접속 층(200)은 도 1a에 도시된 상호접속 층(100)과 실질적으로 유사하다. 실시예에 따르면, 바이모달 에치스톱 층(251)은 건식 에칭 화학물질에 노출된 후에 습식 에칭 화학물질로 제거가능한 재료이다. 실시예에서, 바이모달 에치스톱 층(251)은 금속 산화물 재료일 수 있다. 예를 들어, 알루미늄 산화물은 바이모달 에치스톱 층(251)을 위해 이용될 수 있는 하나의 재료이다.
이제 도 2b를 참조하면, 본 발명의 실시예에 따라, 희생 교차 격자 패턴(250)의 형성이 형성된 후의 상호접속 층(200)의 사시도가 도시되어 있다. 희생 교차 격자 패턴(250)의 형성은 도 2b에서 희생 교차 격자 패턴(150)이 형성되는 것과 실질적으로 동일한 방식으로 형성될 수 있다. 희생 교차 격자 패턴(250)의 형성 동안, 제1 및 제2 하드마스크 재료(141, 142)는 바이모달 에치스톱 층(251)에 의해 에칭 제거로부터 보호된다. 예를 들어, 희생 교차 격자 패턴(250)은 건식 에칭 프로세스(예를 들어, 산소 플라즈마를 이용한 애싱 프로세스)로 패터닝될 수 있다. 건식 에칭 프로세스는 바이모달 에치스톱 층(251)을 제거하지 않는다. 따라서, 제1 및 제2 하드마스크 재료(241, 242)는 바이모달 에치스톱 층(251)에 의해 보호되어 남아있고, 희생 교차 격자 패턴(250)을 패터닝하기 위해 이용되는 에칭 프로세스에 의해 제거되지 않게 보호된다. 더욱이, 희생 교차 격자 패턴의 패터닝에서 이용되는 플라즈마에의 노출은 바이모달 에치스톱 층(251)이 습식 에칭 화학물질을 이용한 제거에 민감해지게 한다.
이제 도 2c를 참조하면, 본 발명의 실시예에 따라, 바이모달 에치스톱 층(251)이 제거된 후의 상호접속 층(200)의 사시도가 도시되어 있다. 실시예에 따르면, 바이모달 에치스톱 층(251)은 습식 에칭 화학물질로 제거될 수 있다. 그러한 실시예들에서, 제1 및 제2 하드마스크 재료(241, 242)는 바이모달 에치스톱 층(251)을 제거하기 위해 이용되는 습식 에칭 화학물질에 의해서는 실질적으로 에칭되지 않는다. 그와 같이, 희생 교차 격자 패턴(250)과 제1 및 제2 하드마스크 재료(241, 242) 사이의 제한된 에칭 선택성으로도, 제1 및 제2 하드마스크 재료(241, 242)의 일부분들이 희생 교차 격자 패턴(250) 사이에 노출될 수 있다.
이제 도 2d를 참조하면, 본 발명의 실시예에 따라, 제1 및 제2 하드마스크 재료(241, 242)의 노출된 부분들이 제3 하드마스크 재료(243) 및 제4 하드마스크 재료(244)로 각각 대체된 후의 상호접속 층(200)의 사시도가 도시되어 있다. 제1 및 제2 하드마스크 재료(241, 242)의 대체는 도 1c에 대하여 설명된 것과 실질적으로 동일한 방식으로 수행될 수 있다. 예를 들어, 제1 에칭 동작은 제1 하드마스크 재료(241)의 노출된 부분들을 선택적으로 제거할 수 있고, 제1 하드마스크 재료(241)의 제거에 의해 발생된 개구들을 제3 하드마스크 재료(243)로 채우는 퇴적 프로세스가 그에 후속할 수 있다. 다음으로, 제3 하드마스크 재료(243)는 제2 하드마스크 재료(242)와 실질적으로 동일한 두께이도록 리세스될 수 있다. 그 후에, 제2 에칭 동작은 제2 하드마스크 재료(241)의 노출된 부분들을 선택적으로 제거하기 위해 이용될 수 있고, 제2 하드마스크 재료(242)의 제거에 의해 발생된 개구들을 제4 하드마스크 재료(244)로 채우는 퇴적 프로세스가 그에 후속할 수 있다. 다음으로, 제4 하드마스크 재료(244)는 제3 하드마스크 재료(243)와 실질적으로 동일한 두께이도록 리세스될 수 있다. 따라서, 본 발명의 실시예들은 실질적으로 동일한 두께를 갖는 4개의 상이한 하드마스크 재료(241-244)로 구성되는 텍스타일 패터닝된 하드마스크 층(240)을 포함한다.
이제 도 2e를 참조하면, 실시예에 따라, 희생 교차 격자 층(250) 및 바이모달 에치스톱 층(251)이 제거된 후의 상호접속 층(200)의 사시도가 도시되어 있다. 본 발명의 실시예들은 희생 교차 격자 층(250) 및 바이모달 에치스톱 층(251)을 제거하기 위해 2-부분 에칭 프로세스를 포함할 수 있다. 실시예에 따르면, 희생 교차 격자 층(250)은 산소 플라즈마를 포함하는 에싱 프로세스로 우선 제거될 수 있다. 그와 같이, 바이모달 에치스톱 층(251)은 바이모달 에치스톱 층(251)이 습식 에칭 화학물질을 이용한 제거에 민감해지게 하는 플라즈마에 노출된다. 그 후에, 바이모달 에치스톱 층(251)의 나머지 부분들을 제거하기 위해, 습식 에칭 화학물질을 이용하는 에칭 프로세스가 이용될 수 있다. 따라서, 도 1d에 관하여 설명된 상호접속 층(100)과 실질적으로 유사한 텍스타일 패터닝된 하드마스크 층(240)을 갖는 상호접속 구조물(200)이 형성된다.
위에서 설명된 것들과 같은 텍스타일 패터닝된 하드마스크 층을 포함하는 본 발명의 실시예들은 상호접속 층 내에 형성되는 다양한 피쳐들의 자기 정렬에 대하여 실질적인 혜택을 허용한다. 자기 정렬로 인해, 위에서 설명된 것들과 같은 포토레지스트 재료들 및 포토리소그래피 장비의 한계들은 엄격한 피치의 피쳐들 및 작은 임계 치수들(예를 들어, 70nm 미만의 피치들 및 35nm 미만의 임계 치수들)의 형성을 방해하지 않는다. 예를 들어, 하나의 층을 다른 층에 정렬하기 위해 리소그래피 도구들을 이용하는 것은 본질적으로 에지 배치 에러(edge placement error)를 포함한다. 그와 같이, 본 발명의 실시예들은 공지된 리소그래피 처리 동작들로 현재 달성가능한 피치들 및 임계 치수 한계들보다 작은 피치들 및 임계 치수들을 갖는 상호접속 라인들 및 비아들을 신뢰가능하게 패터닝할 수 있다. 예를 들어, 본 발명의 실시예들에 따라 텍스타일 패터닝된 하드마스크 층들과 함께 비아들 및 플러그들을 감산적으로 패터닝하는 것은 비아들 및 플러그들이 아래의 상호접속 라인들과 자기 정렬되는 것을 허용한다. 추가로, 본 발명의 실시예들에 따라 텍스타일 패터닝된 하드마스크 층으로 비아들 및 플러그들을 감산적으로 패터닝하는 것은, 비아들 및 플러그들이 서로 자기 정렬되는 것을 허용한다. 더욱이, 주어진 상호접속 층의 비아들 및 플러그들이 패터닝되고 난 후, 본 발명의 실시예들은 후속하여 형성되는 상호접속 층을 이전의 상호접속 층과 자기 정렬하기 위해, 텍스타일 패터닝된 하드마스크 층을 이용한다.
본 발명의 실시예들에 따르면, 텍스타일 패터닝된 하드마스크 층으로 상호접속 라인에 자기 정렬되는, 감산적으로 패터닝된 비아들 및 플러그들을 형성하는 프로세스가 도 3a - 도 3i에 관하여 설명된다.
이제 도 3a를 참조하면, 본 발명의 실시예에 따라 텍스타일 패터닝된 하드마스크 층(340)을 포함하는 상호접속 층(300)의 사시도가 도시되어 있다. 도시된 바와 같이, 상호접속 층(300)은 교대하는 패턴으로 형성된 전도성 라인들(320) 및 ILD 재료(310)를 포함한다. 실시예에 따르면, ILD 재료(310)는 로우 k 또는 울트라 로우 k 유전체 재료일 수 있다. 예를 들어, ILD 재료(310)는 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 실리콘 질화물, 또는 그와 유사한 것을 포함할 수 있다. 예를 들어, 전도성 라인들은 Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W, 또는 그와 유사한 것과 같은 전도성 재료들을 포함할 수 있다. 도시된 바와 같이, 전도성 라인들(320)은 상호접속 라인 부분(322), 및 상호접속 라인 부분(322) 위에 형성된 비아 부분(321)을 포함할 수 있다. 그와 같이, 전도성 라인들 각각은 임의의 위치에서 비아(321)를 형성하기 위한 잠재력을 가질 수 있다. 이것은 감산적 패터닝이 비아들(321)을 형성하는 것을 허용한다. 비아들(321)이 감산적으로 패터닝될 것이므로, 비아들은 상호접속 라인들(322) 위에 자기 정렬될 것이다. 도시된 바와 같이, 상호접속 라인 부분(321)은 전도성 라인들(320)의 전체 두께의 대략 절반이고, 비아 부분(321)은 전도성 라인들(320)의 두께의 나머지를 형성한다. 그러나, 본 발명의 실시예들은 그러한 구성들에 한정되지 않는다. 예를 들어, 비아 부분(322)의 두께는 구체적인 설계 제약들에 따라 증가되거나 감소될 수 있다. 실시예에 따르면, 전도성 라인들(320) 및 ILD 재료(310)의 형성은 피치를 절반으로 나누는 동작 또는 피치를 4분의 1로 나누는 동작을 포함할 수 있다. 예를 들어, 피치를 절반으로 나누는 동작 또는 피치를 4분의 1로 나누는 동작은 스페이서 에칭 동작들로 형성될 수 있다. 실시예에서, 상호접속 층(300)은 다른 상호접속 층 위에 형성될 수 있다. 추가의 실시예들은 반도체 재료 위에 제1 상호접속 층으로서 상호접속 층(300)을 형성하는 것을 포함할 수 있고, 그 위에는 하나 이상의 트랜지스터 또는 다른 디바이스가 형성된다.
도 3a의 상호접속 층은 또한 전도성 라인들(320) 및 ILD 재료(310)의 최상부면들 위에 형성된 텍스타일 패턴 하드마스크 층(340)을 포함한다. 본 발명의 실시예에 따르면, 텍스타일 패터닝된 하드마스크 층(340)은 도 1d에 관하여 위에서 설명된 텍스타일 패터닝된 하드마스크 층과 실질적으로 유사하다. 따라서, 본 발명의 실시예들은 서로에 대해 각각 에칭 선택성이 있는 4개의 하드마스크 재료(341-344)를 포함하는 텍스타일 패터닝된 하드마스크 층(340)을 포함한다. 도시된 실시예의 텍스타일 패턴은 체크 패턴이다. 그와 같이, 각각의 하드마스크 재료의 4개의 경계는 그것이 에칭 선택성을 갖는 하드마스크 재료에 인접한다. 예를 들어, 제1 하드마스크 재료(341)은 2개의 대향하는 에지 상에서 제3 하드마스크 재료(343)와 접하고, 나머지 에지들에서는 제2 하드마스크 재료(342)와 접한다.
이제 도 3b를 참조하면, 본 발명의 실시예에 따라, 제1 하드마스크 재료(341)가 제거된 후의 상호접속 층(300)의 사시도가 도시되어 있다. 실시예에서, 제1 하드마스크 재료(341)는 제1 하드마스크 재료(341)만을 선택적으로 제거하는 에칭 프로세스로 제거된다. 따라서, 에칭 프로세스는 나머지 하드마스크 재료들(342-344)을 실질적으로 동일한 두께로 남겨둔다. 제1 하드마스크 재료(341)의 제거는 텍스타일 패터닝된 하드마스크 층(340)을 통해 제1 개구들(361)을 생성한다. 도시된 바와 같이, 제1 개구들(361)은 전도성 라인들(320) 위에 자기 정렬된다. 따라서, 전도성 라인들(320)의 측벽들과 정렬되는 측벽들(370)을 갖는 에치 마스크가 형성된다.
이제 도 3c를 참조하면, 본 발명의 실시예에 따라, 포토레지스트 재료(380)가 제1 개구들(361) 각각의 내부로 퇴적되고 패터닝된 후의 상호접속 층(300)의 사시도가 도시되어 있다. 실시예에 따르면, 포토레지스트 재료(380)는 임의의 적절한 포토레지스트 재료일 수 있다. 예를 들어, 포토레지스트 재료는 포지티브 또는 네거티브 포토레지스트 재료일 수 있다. 본 발명의 실시예들은 화학적으로 증폭되는 포토레지스트(CAR: chemically amplified photoresist) 재료를 포함할 수 있다. 실시예에서, 포토레지스트 재료(380)는 상호접속 층(300)에 스핀온될 수 있다. 포토레지스트 재료(380)가 퇴적된 후에, 포토레지스트 재료는 플러그 개구(361P)가 요구되는 선택된 개구들(361)을 노출시키도록 패터닝될 수 있다. 도 3c에는 단일 플러그 개구가 도시되어 있지만, 본 발명의 실시예들에 따라 하나보다 많은 플러그 개구가 형성될 수 있음을 알아야 한다. 더욱이, 도 3c에는 도시되어 있지 않지만, 본 발명의 실시예들은 전도성 라인들(320)의 노출된 부분들을 리세스하기 위해, 포토레지스트 재료(380)의 퇴적 이전에, 금속 리세스 동작을 더 포함할 수 있다. 이와 같은 금속 리세스 동작은, 전도성 라인들(320)의 최상부면이 후속하여 형성되는 상호접속 층 내의 상호접속 라인들에 접촉하고, 전도성 피쳐들 사이에 원하지 않는 단락을 발생시킬 가능성을 감소시킬 수 있다.
포토레지스트 재료(380)를 제1 개구들(361) 내로 퇴적하는 것은 몇가지 이점을 갖는다. 첫번째로, 측벽들(370)은 포토레지스트 재료(380)의 라인 폭 거칠기(line width roughness)를 제어할 필요성을 감소시킨다. 예를 들어, 포토레지스트 재료가 (예를 들어, 포토레지스트 패터닝 동작으로) 개구(361)로부터 제거되고 나면, 텍스타일 패터닝된 하드마스크 층(340)의 측벽들(370)은 포토레지스트 재료(380)의 나머지 부분들을 대신하여 에치 마스크의 역할을 한다. 추가로, 개구들(361) 각각은 텍스타일 패터닝된 하드마스크(340)의 나머지 부분들에 의해 서로로부터 이격된다는 점을 알아야 한다. 그와 같이, 포토레지스트 재료를 패터닝하기 위해 이용되는 포토마스크(도시되지 않음) 내의 개구들은 패터닝이 요구되는 개구(361)와 완벽하게 정렬될 필요가 없다. 그러므로, 포토마스크와 상호접속 층(300) 사이의 오버레이에서의 오차 범위(margin of error)가 증가된다. 예를 들어, 오버레이에서의 오차 범위는 텍스타일 패터닝된 하드마스크 층이 이용되지 않을 때 비아들 및 플러그들을 형성하는 포토리소그래피 동작들에 대하여 2배 이상의 크기를 가질 수 있다.
이제 도 3d를 참조하면, 본 발명의 실시예에 따라, 플러그 개구(361P) 아래의 전도성 라인(320)의 부분이 제거된 후의 상호접속 층(300)의 사시도가 도시되어 있다. 실시예에서, 전도성 라인(320)의 일부분은 에칭 프로세스로 제거될 수 있다. 예를 들어, 에칭 프로세스는 텍스타일 패터닝된 하드마스크 층(340) 내의 나머지 하드마스크 재료들에 대해 선택성이 있으며 전도성 라인(320)을 형성하는 재료를 제거하는 데에 적합한 습식 또는 건식 에칭 프로세스일 수 있다. 도 3d에 도시된 바와 같이, 플러그 개구(361P)는 텍스타일 패터닝된 하드마스크 층(340) 및 패터닝되지 않은 포토레지스트 재료(380)에 의해 커버된 전도성 라인(320)의 나머지 부분들과 실질적으로 정렬된다. 따라서, 본 발명의 실시예들은 플러그 개구가 전도성 라인(320)과 오정렬되는 경우에 발생할 수 있었던 상호접속 라인들 사이의 단락의 위험을 감소시킨다.
이제 도 3e를 참조하면, 본 발명의 실시예에 따라, 포토레지스트 재료(380)가 제거되고 플러그(355)가 플러그 개구(361P) 내에 퇴적된 후의 상호접속 층(300)의 사시도가 도시되어 있다. 실시예에 따르면, 플러그(355)는 적합한 로우 k 또는 울트라 로우 k 유전체 재료일 수 있다. 도시된 실시예에서, 플러그(355)는 텍스타일 패터닝된 하드마스크 층(340) 내의 제2 유전체 재료(342)를 형성하기 위해 이용된 것과 동일한 유전체 재료로 형성될 수 있다. 실시예에서, 플러그(355)를 형성하기 위해 이용되는 퇴적 프로세스는 블랭킷 퇴적 프로세스이고, 따라서 제2 유전체 재료(342)는 또한 개구들(361) 각각의 내부에 퇴적될 수 있다. 본 발명의 실시예들은 제2 유전체 재료(342)의 최상부면이 텍스타일 패터닝된 하드마스크 층(340)의 최상부면과 실질적으로 평면을 이루도록, 제2 유전체 재료(342)의 퇴적으로부터의 오버버든을 리세스하는 것을 포함한다. 도시된 바와 같이, 제2 유전체 재료(342)의 블랭킷 퇴적은 제2 유전체 재료(342)의 행들이 텍스타일 패터닝된 하드마스크 층(340) 내에 재형성되는 것을 허용한다.
이제 도 3f를 참조하면, 본 발명의 실시예에 따라, 제3 유전체 재료(343)가 텍스타일 패터닝된 하드마스크 층(340)으로부터 제거된 후의 상호접속 층(300)의 사시도가 도시되어 있다. 실시예에서, 제3 하드마스크 재료(343)는 제3 하드마스크 재료(343)를 선택적으로 제거하는 한편, 텍스타일 패터닝된 하드마스크 층(340)의 나머지 부분들은 남겨두는 에칭 프로세스로 제거될 수 있다. 예를 들어, 에칭 프로세스는 습식 또는 건식 에칭 프로세스일 수 있다. 따라서, 제2 개구들(362)은 텍스타일 패터닝된 하드마스크 층(340)을 통해 형성될 수 있다. 위에서 설명된 개구들(361)과 마찬가지로, 제2 개구들은 전도성 라인(320)의 측벽들과 정렬되는 측벽들(370)에 의해 정의될 수 있다.
이제 도 3g를 참조하면, 본 발명의 실시예에 따라, 포토레지스트 재료(380)가 제2 개구들(362) 각각의 내부로 퇴적되고, 포토레지스트 재료(380)를 제거하기 위해 선택된 제2 개구들(362)이 패터닝된 후의 상호접속 층(300)을 보여주는 사시도, 및 사시도의 라인 A-A'를 따른 단면도가 도시되어 있다. 실시예에 따르면, 포토레지스트 재료(380)는 위에서 설명된 것들과 같은 임의의 적절한 포토레지스트 재료일 수 있다. 포토레지스트 재료(380)는 상호접속 층(300)에 스핀온될 수 있다. 포토레지스트 재료(380)가 퇴적된 후에, 포토레지스트 재료는 비아 개구(362O)가 요구되는 선택된 제2 개구들(362)을 노출시키도록 패터닝될 수 있다. 도 3g에는 단일 비아 개구가 도시되어 있지만, 본 발명의 실시예들에 따라 하나보다 많은 비아 개구가 형성될 수 있음을 알아야 한다. 더욱이, 도 3g에는 도시되어 있지 않지만, 본 발명의 실시예들은 전도성 라인들(320)의 노출된 부분들을 리세스하기 위해, 포토레지스트 재료(380)의 퇴적 이전에, 금속 리세스 동작을 더 포함할 수 있다. 이와 같은 금속 리세스 동작은 전도성 라인들(320)의 최상부면이 후속하여 형성되는 상호접속 층 내의 후속 상호접속 라인들에 접촉하고, 전도성 피쳐들 사이에 원하지 않는 단락을 발생시킬 가능성을 감소시킬 수 있다.
라인 A-A'을 따른 단면도에 도시된 바와 같이, 전도성 라인(320)은 전도성 라인(320)의 전체 길이를 따라 상호접속 라인 부분(322) 및 비아 부분(321)을 포함한다. 따라서, 비아(321)는 전도성 라인(320)을 따라 임의의 원하는 위치에 형성될 수 있다. 비아들(321)은 비아(321)가 요구되는 곳이라면 어디든, 전도성 라인(320)의 부분들을 커버함으로써 형성된다. 예를 들어, 비아 개구(362O)는 비아 부분(321)이 제거될 것이 요구되는 곳에 형성된다. 최종 디바이스 내에 남아있을 것이 요구되는 비아들(321)을 정의하기 위해 비아 부분들(321)을 제거하는 이러한 프로세스는 본 명세서에서 감산적 비아 패터닝이라고 지칭될 수 있다.
이제 도 3h를 참조하면, 본 발명의 실시예에 따라, 전도성 라인(320)의 비아 부분(321)이 개구(362O) 내에서 제거된 후의 상호접속 층(300)을 보여주는 사시도, 및 사시도의 라인 A-A'를 따른 단면도가 도시되어 있다. 실시예에 따르면, 전도성 라인은 습식 또는 건식 에칭 프로세스로 에칭될 수 있다. 개구(362O) 내의 비아 부분(321)의 제거에 후속하여, 포토레지스트 재료가 (예를 들어, 애싱 프로세스로) 제거될 수 있고, 제4 유전체 재료(344)가 (예를 들어, 습식 또는 건식 에칭 프로세스로) 제거될 수 있다.
이제 도 3i을 참조하면, 개구(362O)가 유전체 재료(311)로 채워진 후의 상호접속 층(300)을 보여주는 사시도, 및 사시도의 라인 A-A'를 따른 단면도가 도시되어 있다. 예를 들어, 유전체 재료(311)는 ILD(310) 재료를 형성하기 위해 이용되는 것과 동일한 유전체 재료일 수 있다. 다음으로, 실시예에 따라, 유전체 충전 재료(311)의 최상부면이 이웃하는 전도성 라인들(320)과 실질적으로 동일 평면에 있도록, 유전체 재료(311)의 임의의 오버버든이 리세스될 수 있다. 도시된 바와 같이, 실시예에 따라, 제2 유전체 재료(342)의 라인들은 상호접속 층(300)의 부분들 위로 연장될 수 있고, 마감된 미세전자 디바이스 내에서 관찰가능할 수 있다. 그러한 실시예들은 몇가지 이유로 인해 이로울 수 있다. 첫번째로, 제2 유전체 재료(342)는 후속하여 형성된 상호접속 층 내의 상호접속 라인들 사이의 단락 여유범위(shorting margins)를 증가시킬 수 있다. 추가로, 제2 유전체 재료(342)는 후속하여 형성된 상호접속 층들을 정렬하는 것을 허용하는 템플릿(template)으로서 기능할 수 있다. 이러한 혜택들 각각의 예가 아래에 더 상세하게 설명될 것이다.
본 발명의 추가의 실시예에 따르면, [플러그들(355)의 형성 또는 비아들(321)의 정의 중 어느 하나를 위한) 전도성 라인들을 통한 에칭의 각각의 반복 후에, 텍스타일 패터닝된 하드마스크 층은 4-재료 체크형 하드마스크 층으로 복귀될 수 있다. 그러한 실시예는 도 4a - 도 4b에 관련하여 설명된다.
이제 도 4a를 참조하면, 본 발명의 실시예에 따라, 플러그 개구(461P) 아래의 전도성 라인(420)의 부분이 제거된 후의 상호접속 층(400)의 사시도가 도시되어 있다. 도 4a에 도시된 상호접속 층(400)은 도 3d에 도시된 상호접속 구조물(300)과 실질적으로 동일한 방식으로 형성될 수 있다. 이제 도 4b를 참조하면, 본 발명의 실시예에 따라, 플러그(455)가 형성된 후의 상호접속 층(400)의 사시도가 도시되어 있다. 도 3e에서 형성된 플러그(355)와는 달리, 도 4b의 플러그(455)는 제1 유전체 재료(441)로 형성된다. 추가로, 포토레지스트 재료(480)가 제거될 때 형성되는 제1 개구들은 플러그(455)의 형성 동안 제1 유전체 재료(441)로 다시 채워진다. 그러므로, 텍스타일 패터닝된 하드마스크 층(440)은 4-재료 체크 패턴으로 복귀된다. 따라서, 자기 정렬식 감산적 패터닝은 원하는 위치들에 플러그들 및 비아들을 형성하는 데에 필요한 횟수만큼 여러 번 반복될 수 있다.
도 3i에 관하여 위에서 설명된 바와 같이, 본 발명의 실시예들은 다음 상호접속 층 내에 형성된 상호접속 라인들의 단락 여유범위를 증가시키기 위해, 유전체 라인들 및 전도성 라인들 위로 연장되는 제2 유전체 재료의 부분들을 더 이용할 수 있다. 그러한 실시예는 도 5a - 도 5d에 관련하여 설명된다.
이제 도 5a를 참조하면, 본 발명의 실시예에 따라, 상호접속 층(500)의 사시도가 도시되어 있다. 도시된 바와 같이, 상호접속 층(500)은 플러그(555)를 포함한다. 추가로, 도 5b는 비아들(521)이 유전체 충전 재료(511)에 의해 분리되는 것을 보여주는, 도 5a의 라인 B-B'를 따른 단면도를 도시한다. 비아들(521)을 정의하는 유전체 충전 재료(511) 및 플러그(555)는 도 3a - 도 3i에 관하여 위에서 설명된 것들과 유사한 처리 동작들로 형성될 수 있다. 도 5a 및 도 5b에 도시된 바와 같이, 제2 유전체 재료(542)는 유전체 라인들(510) 및 전도성 라인들(520)의 최상부면들 위로 연장된다.
이제 도 5c를 참조하면, 본 발명의 실시예에 따라, 후속 전도성 층(528)의 퇴적 이후의 상호접속 층(500)의 라인 B-B'를 따른 단면도가 도시되어 있다. 예를 들어, 후속 전도성 층(528)은 금속 재료(예를 들어, Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W, 또는 그와 유사한 것), 또는 반도체 재료(예를 들어, 실리콘, 도핑된 실리콘, 또는 그와 유사한 것)일 수 있다. 후속 전도성 층(528)에서의 감산적 패터닝을 허용하기 위해, 본 발명의 실시예들은 후속 상호접속 라인들(525) 및 후속 비아들(524) 둘 다를 형성하는 데에 적합한 두께 T를 갖도록 후속 전도성 층(528)을 퇴적하는 것을 포함한다. 예를 들어, 두께 T는 상호접속 라인들(522) 사이의 피치와 거의 동일한 값일 수 있지만, 실시예들은 그러한 구성들로 한정되지 않는다. 예를 들어, 두께 T는 상호접속 라인들 사이의 피치보다 크거나 그러한 피치보다 작을 수 있다.
이제 도 5d를 참조하면, 본 발명의 실시예에 따라, 개별 전도성 라인들(523)을 형성하기 위해 후속 전도성 층(528)이 패터닝된 후의 상호접속 층(500)의 라인 B-B'를 따른 단면도가 도시되어 있다. 본 발명의 실시예들에 따르면, 전도성 라인들(523)은 비아들(521)로부터 오정렬될 수 있다. 그러나, 제2 유전체 재료(542)는 단락 여유범위 M을 증가시키므로, 아래의 회로에 대한 단락의 위험이 최소화된다. 따라서, 후속 층이 오정렬될 때조차도, 제2 유전체 재료(542)의 존재가 상호접속 층들 사이의 단락의 가능성을 감소시킨다.
도 3i에 관하여 위에서 설명된 바와 같이, 본 발명의 실시예들은 유전체 라인들 및 전도성 라인들 위로 연장되는 제2 유전체 재료의 부분들을, 후속하여 형성된 상호접속 층을 자기 정렬하기 위한 템플릿으로서 더 이용할 수 있다. 그러한 실시예는 도 6a - 도 6b에 관련하여 설명된다.
이제 도 6a를 참조하면, 본 발명의 실시예에 따라, 상호접속 층(600)의 단면도가 도시되어 있다. 제2 유전체 재료(642) 위에 연장 층(extension layer)(639)이 형성된다는 점을 제외하면, 상호접속 층(600)은 도 5b에 도시된 상호접속 층(500)과 실질적으로 유사하다. 실시예에 따르면, 연장 층(639)은 제2 유전체 재료(642)의 토포그래피[즉, 제2 유전체 재료(642)의 높이와 전도성 라인들(320)의 높이 사이의 차이]를 이용하는 선택적 성장 프로세스로, 또는 층들을 형성하는 재료들의 차이를 이용하는 지향성 자기 조립(DSA: directed self-assembly) 프로세스로, 제2 유전체 재료(642) 위에 선택적으로 형성된다. 예를 들어, DSA 프로세스들은 폴리스티렌-b-폴리메틸메타크릴레이트(PS-b-PMMA: polystyrene-b-polymethylmethacrylate)와 같은 2블록 코폴리머(diblock copolymer)로 구현될 수 있다. 추가의 실시예들은 호모폴리머들(homopolymers)의 자기 분리 조합들(self-segregating combinations)을 이용할 수 있다. 실시예들은 또한 DSA 프로세스들을 안내하기 위해 재료들 중 하나에 선택적으로 앵커링되는(anchored) 폴리머 브러쉬들을 이용할 수 있다. 실시예에 따르면, 연장 층(639)은 다음 층 비아들(625), 다음 층 상호접속 라인들(624), 및 다음 층 하드마스크(641)를 형성하기에 충분한 두께의 후속 전도성 라인(623)의 퇴적을 허용하는 두께 T를 갖는다.
이제 도 6b를 참조하면, 다음 층 전도성 라인들(623) 및 다음 층 하드마스크(645)가 형성된 후의 상호접속 층(600)의 단면도가 도시되어 있다. 실시예에 따르면, 다음 층 전도성 라인들(623)은 금속(예를 들어, Ag, Au, Co, Cu, Mo, Ni, NiSi, Pt, Ru, TiN, W, 또는 그와 유사한 것), 또는 반도체 재료(예를 들어, 실리콘, 도핑된 실리콘, 또는 그와 유사한 것)의 블랭킷 퇴적 프로세스로 형성될 수 있다. 블랭킷 퇴적 후에, 다음 층 전도성 라인들(623)이 리세스될 수 있고, 다음 층 하드마스크(641)가 퇴적될 수 있고 연장 층(639)의 최상부면과 평면을 이룰 수 있다. 실시예에서, 다음으로, 연장 층(639) 및 다음 층 하드마스크(641)는 위에서 설명된 것들과 같이 4개의 하드마스크 재료를 갖는 텍스타일 패터닝된 하드마스크를 형성하기 위해 더 패터닝될 수 있다. 실시예에서, 연장 층(639)은 또한 에칭으로 제거될 수 있고, 텍스타일 패터닝된 하드마스크를 형성하는 데에 유용할 수 있는 상이한 유전체 재료로 대체될 수 있다.
도 6b에 도시된 바와 같이, 다음 층 전도성 라인들은 하부 상호접속 층의 비아들(621)과 자기 정렬된다. 도시된 바와 같이, 다음 층 전도성 라인들(623)의 측벽들은 비아들(621)의 측벽들과 정렬된다. 따라서, 상호접속 층들 사이의 오버레이 에러가 감소되거나 제거될 수 있고, 상호접속 층 스택(즉, BEOL 스택)의 제조는 포토리소그래피 장비의 한계에 의존하지 않는다.
도 7은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(700)를 도시한다. 인터포저(700)는 제1 기판(702)을 제2 기판(704)에 브리징하기 위해 이용되는 중간 기판이다. 제1 기판(702)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(704)은 예를 들어 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(700)의 목적은 접속부를 더 넓은 피치로 확산시키는 것, 또는 접속부를 상이한 접속부로 다시 라우팅하는 것이다. 예를 들어, 인터포저(700)는 집적 회로 다이를 볼 그리드 어레이(BGA: ball grid array)(706)에 연결할 수 있고, 볼 그리드 어레이는 후속하여 제2 기판(704)에 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 기판(702/704)은 인터포저(700)의 대향 면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판(702/704)은 인터포저(700)의 동일 면에 부착된다. 그리고, 또 다른 실시예들에서, 3개 이상의 기판이 인터포저(700)에 의해 상호접속된다.
인터포저(700)는 에폭시 레진, 유리섬유 강화 에폭시 레진, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 다른 구현들에서, 인터포저는 실리콘, 게르마늄, 및 다른 Ⅲ-Ⅴ 족 및 Ⅳ족 재료와 같이, 반도체 기판 내에서의 사용을 위해 위에서 설명된 것과 동일한 재료들을 포함할 수 있는 다른 강성 또는 가요성 재료로 형성될 수 있다.
인터포저는 관통 실리콘 비아들(TSV: through-silicon via)(712)을 포함하지만 그에 한정되지는 않는 비아들(710), 및 금속 상호접속부들(708)을 포함할 수 있다. 인터포저(700)는 수동 및 능동 디바이스 둘 다를 포함하는 내장된 디바이스들(714)을 더 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변환기들(transformers), 센서들, 및 정전 방전(ESD: electrostatic discharge) 디바이스들을 포함하지만, 그에 한정되지는 않는다. 무선 주파수(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들이 또한 인터포저(700) 상에 형성될 수 있다.
본 발명의 실시예들에 따르면, 텍스타일 패터닝된 하드마스크로 형성된, 감산적으로 패터닝된 자기 정렬된 상호접속 플러그들 및 비아들을 포함하는 장치들, 또는 본 명세서에 개시된 디바이스들을 형성하기 위한 프로세스들은 인터포저(700)의 제조에서 이용될 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(800)를 도시한다. 컴퓨팅 디바이스(800)는 다수의 컴포넌트를 포함할 수 있다. 일 실시예에서, 이러한 컴포넌트들은 하나 이상의 마더보드에 부착된다. 다른 실시예에서, 이러한 컴포넌트들은 마더보드가 아니라 단일 SoC(system-on-a-chip) 다이 상에 제조된다. 컴퓨팅 디바이스(800) 내의 컴포넌트들은 집적 회로 다이(802), 및 적어도 하나의 통신 칩(808)을 포함하지만, 그에 한정되지 않는다. 일부 구현들에서, 통신 칩(808)은 집적 회로 다이(802)의 일부로서 제조된다. 집적 회로 다이(802)는 CPU(804)는 물론, 종종 캐시 메모리로서 이용되며 내장된 DRAM(eDRAM: embedded DRAM), 또는 스핀 전달 토크 메모리[STTM: spin-transfer torque memory) 또는 STTM-RAM]와 같은 기술들에 의해 제공될 수 있는 온-다이 메모리(806)를 포함할 수 있다.
컴퓨팅 디바이스(800)는 마더보드에 전기적 및 물리적으로 연결될 수도 있고 연결되지 않을 수도 있는, 또는 SoC 다이 내에 제조될 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(810)(예를 들어, DRAM), 비휘발성 메모리(812)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(814)(GPU), 디지털 신호 프로세서(816), 크립토 프로세서(crypto processor)(842)(하드웨어 내에서 암호 알고리즘을 실행하는 특수한 프로세서), 칩셋(820), 안테나(822), 디스플레이 또는 터치스크린 디스플레이(824), 터치스크린 제어기(826), 배터리(828) 또는 다른 전원, 전력 증폭기(도시되지 않음), GPS(global positioning system) 디바이스(828), 나침반(compass)(830), 모션 코프로세서 또는 센서들(832)(가속도계, 자이로스코프 및 나침반을 포함할 수 있음), 스피커(834), 카메라(836), 사용자 입력 디바이스들(838)(예를 들어, 키보드, 마우스, 스타일러스, 및 터치패드), 및 대용량 저장 디바이스(840)[예를 들어, 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등]를 포함하지만, 그에 한정되지는 않는다.
통신 칩(808)은 컴퓨팅 디바이스(800)로의, 그리고 컴퓨팅 디바이스로부터의 데이터 전달을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그것의 파생어들은 비-고체 매체(non-solid medium)를 통한 변조된 전자기 복사의 이용을 통해 데이터 통신을 할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 이용될 수 있다. 그 용어가 관련 디바이스들이 어떠한 배선도 포함하지 않음을 암시하지는 않지만, 일부 실시예에서는 그렇지 않을 수도 있다. 통신 칩(808)은 Wi-Fi[IEEE 802.11 군(family)], WiMAX(IEEE 802.16 군), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들(derivatives)과, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 그에 한정되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩(808)을 포함할 수 있다. 예를 들어, 제1 통신 칩(808)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고, 제2 통신 칩(808)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
본 발명의 실시예에 따르면, 컴퓨팅 디바이스(800)의 프로세서(804)는 텍스타일 패터닝된 하드마스크 층(textile patterned hardmask layer)을 이용하는 감산적 패터닝 동작(subtractive patterning operation)으로 형성되는 상호접속 구조물 내에 형성되는 하나 이상의 자기 정렬된 상호접속 라인들, 비아들, 또는 플러그들에 연결되는 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스, 또는 디바이스의 임의의 부분을 지칭할 수 있다.
통신 칩(808)은 본 발명의 실시예에 따라, 텍스타일 패터닝된 하드마스크 층을 이용하는 감산적 패터닝 동작으로 형성된 상호접속 구조물 내에 형성되는 하나 이상의 자기 정렬된 상호접속 라인들, 비아들, 또는 플러그들에 연결되는 트랜지스터들과 같은 하나 이상의 디바이스를 또한 포함할 수 있다.
추가의 실시예들에서, 컴퓨팅 디바이스(800) 내에 하우징되는 다른 컴포넌트는 본 발명의 실시예에 따라, 텍스타일 패터닝된 하드마스크 층을 이용하는 감산적 패터닝 동작으로 형성되는 상호접속 구조물 내에 형성되는 하나 이상의 자기 정렬된 상호접속 라인들, 비아들, 또는 플러그들에 연결되는 트랜지스터들과 같은 하나 이상의 디바이스를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(800)는 랩탑 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명된 것을 포함하여, 본 발명의 예시된 구현들에 대한 위의 설명은 본 발명을 완전하게 설명하거나, 본 발명을 개시된 형태 그대로만 한정하도록 의도된 것이 아니다. 본 발명의 구체적인 구현들 및 본 발명의 예들이 예시를 목적으로 본 명세서에 설명되지만, 관련 기술분야의 통상의 기술자들이 알아차릴 듯이, 본 발명의 범위 내에서 다양한 등가의 수정들이 가능하다.
위의 상세한 설명을 고려하여, 본 발명에 대한 이러한 수정들이 이루어질 수 있다. 이하의 청구항들에서 이용되는 용어들은 본 발명을 명세서 및 청구항들에 개시된 구체적인 구현들로 한정하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 전적으로 이하의 청구항들에 의해 결정되어야 하며, 그것은 청구항 해석에 대해 확립된 원칙에 따라 해석되어야 한다.
본 발명의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하는 방법으로서, 상호접속 층의 최상부면 위에 제1 하드마스크 재료 및 제2 하드마스크 재료를 교대하는 패턴으로 형성하는 단계 - 제1 하드마스크 재료 및 제2 하드마스크 재료는 서로에 대해 에칭 선택성을 가짐 - ; 제1 하드마스크 재료 및 제2 하드마스크 재료 위에 희생 교차 격자를 형성하는 단계; 제1 개구들을 형성하기 위해, 희생 교차 격자에 의해 커버되지 않은 제1 하드마스크 재료의 부분들을 통해 에칭하는 단계; 제1 개구들 내에 제3 하드마스크 재료를 배치하는 단계 - 제3 하드마스크 재료는 제1 하드마스크 재료 및 제2 하드마스크 재료에 대해 에칭 선택성을 가짐 - ; 제2 개구들을 형성하기 위해, 희생 교차 격자에 의해 커버되지 않은 제2 하드마스크 재료의 부분들을 통해 에칭하는 단계; 제2 개구들 내에 제4 하드마스크 재료를 배치하는 단계 - 제4 하드마스크 재료는 제1 하드마스크 재료, 제2 하드마스크 재료, 및 제3 하드마스크 재료에 대해 에칭 선택성을 가짐 - ; 및 희생 교차 격자를 제거하는 단계를 포함하는 방법을 포함한다.
추가의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하기 위한 방법으로서, 희생 교차 격자를 형성하는 단계 전에, 제1 하드마스크 재료 및 제2 하드마스크 재료 위에 바이모달 에치스톱 층을 형성하는 단계를 더 포함하고, 바이모달 에치스톱 층은 건식 에칭 화학물질에 노출된 후에 습식 에칭 화학물질로 제거가능한 방법을 포함한다.
추가의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하기 위한 방법으로서, 희생 교차 격자를 형성하는 단계는, 바이모달 에치스톱 층의 최상부면 위에 희생 마스크 층을 퇴적하는 단계; 희생 교차 격자를 형성하기 위해, 희생 마스크 층을 건식 에칭 프로세스로 패터닝하는 단계; 및 바이모달 에치스톱 층을 습식 에칭 화학물질로 제거하는 단계를 포함하는 방법을 포함한다.
추가의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하기 위한 방법으로서, 제1, 제2, 제3 및 제4 하드마스크 재료는 SiOXCYNZ 재료들, SiOXCY 재료들, 금속 산화물 재료들, 및 금속 질화물 재료들의 그룹으로부터 선택된 각각의 상이한 재료들인 방법을 포함한다.
추가의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하기 위한 방법으로서, 희생 교차 격자는 제1 하드마스크 재료 및 제2 하드마스크 재료에 대해 에칭 선택성이 있는 재료로 형성되는 방법을 포함한다.
추가의 실시예들은 텍스타일 패터닝된 하드마스크를 형성하기 위한 방법으로서, 희생 교차 격자는 탄소 하드마스크 재료인 방법을 포함한다.
본 발명의 실시예들은 상호접속 구조물로서, 층간 유전체(ILD) 재료; ILD 재료에 인접하여 형성된 상호접속 라인; 및 상호접속 라인의 최상부면 위에 형성된 하나 이상의 비아를 포함하고, 비아의 측벽은 상호접속 라인의 측벽과 정렬되고, 비아에 의해 커버되지 않은 상호접속 라인의 최상부면의 부분들은 유전체 충전 재료에 의해 커버되는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, ILD 재료의 최상부면 위에 형성된 하나 이상의 유전체 라인을 더 포함하고, 유전체 라인들은 상호접속 라인이 연장되는 방향에 직교하는 방향으로 연장되는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 복수의 유전체 라인 중의 하나의 유전체 라인이 유전체 충전 재료의 최상부면 위를 지나가는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 제1 유전체 라인은 제1 비아의 제1 측벽과 정렬되는 측벽을 포함하고, 제2 유전체 라인은 제1 비아의 제1 측벽에 반대되는 제1 비아의 제2 측벽과 정렬되는 측벽을 포함하는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 제1 유전체 라인의 최상부면 및 제2 유전체 라인의 최상부면 위에 형성된 연장 층을 더 포함하는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 제1 비아 위에, 그리고 제1 유전체 라인과 제2 유전체 라인 사이에 형성된 제2 상호접속 라인을 더 포함하는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 연장 층은 지향성 자기 조립(DSA) 프로세스로 형성되는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 연장 층은 2블록 코폴리머의 한 블록인 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 부분적으로는 유전체 라인들 중 하나의 유전체 라인 위에, 그리고 부분적으로는 제1 비아 위에 형성된 제2 상호접속 라인을 더 포함하는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 유전체 라인들 중 제1 유전체 라인은 유전체 충전 재료 위에 형성되고, 제2 상호접속 라인은 부분적으로는 제1 유전체 라인 위에, 그리고 부분적으로는 ILD 재료 위에 형성되는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 상호접속 라인에 인접한 유전체 플러그를 더 포함하고, 상호접속 라인의 측벽은 유전체 플러그의 측벽과 정렬되는 상호접속 구조물을 포함한다.
추가의 실시예들은 상호접속 구조물로서, 유전체 충전 재료는 ILD 재료와 동일한 재료인 상호접속 구조물을 포함한다.
본 발명의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 제1 에칭 프로세스로 제1 하드마스크 재료를 제거함으로써, 상호접속 층 위에 형성되고 체크 패턴으로 배열된 4개의 하드마스크 재료를 포함하는 하드마스크 층 내에, 제1 마스크 개구들을 형성하는 단계; 제1 마스크 개구들 내에 포토레지스트 재료를 퇴적하는 단계; 상호접속 층 내의 전도성 라인의 최상부면을 노출시키기 위해, 개구들 중 하나 이상의 개구로부터의 포토레지스트 재료를 포토레지스트 패터닝 프로세스로 제거하는 단계 - 전도성 라인은 상호접속 라인 부분 위에 형성된 비아 부분을 포함함 - ; 노출된 비아 부분을 에칭 프로세스로 제거하는 단계; 및 전도성 라인의 제거된 부분을 대체하기 위해, 유전체 충전 재료를 개구 내로 퇴적하는 단계를 포함하는 방법을 포함한다.
추가의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 하드마스크 층의 제1 하드마스크 재료 및 제3 하드마스크 재료는 전도성 라인의 최상부면을 따라 교대하는 패턴으로 형성되고, 하드마스크 층의 제2 하드마스크 재료 및 제4 하드마스크 재료는 상호접속 층 내에 형성된 층간 유전체(ILD) 재료의 최상부면을 따라 교대하는 패턴으로 형성되는 방법을 포함한다.
추가의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 유전체 충전 재료의 제1 측벽은 전도성 라인의 제1 측벽과 정렬되고, 유전체 충전 재료의 제2 측벽은 전도성 라인의 제2 측벽과 정렬되는 방법을 포함한다.
추가의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 제1, 제2, 제3, 및 제4 하드마스크 재료는 서로에 대해 에칭 선택성을 갖는 방법을 포함한다.
추가의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 제1, 제2, 제3 및 제4 하드마스크 재료는 SiOXCYNZ 재료들, SiOXCY 재료들, 금속 산화물 재료들, 및 금속 질화물 재료들의 그룹으로부터 선택된 각각의 상이한 재료들인 방법을 포함한다.
추가의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 제거된 비아 부분 아래의 상호접속 라인의 부분을 제거하는 단계를 더 포함하고, 유전체 충전 재료는 전도성 라인과 완전하게 교차하는 플러그를 형성하는 방법을 포함한다.
추가의 실시예들은 상호접속 층 내에 자기 정렬된 피쳐들을 형성하는 방법으로서, 유전체 충전 재료는 제1 유전체 재료와 동일한 재료인 방법을 포함한다.

Claims (25)

  1. 텍스타일 패터닝된 하드마스크(textile patterned hardmask)를 형성하는 방법으로서,
    상호접속 층의 최상부면 위에 제1 하드마스크 재료 및 제2 하드마스크 재료를 교대하는 패턴(alternating pattern)으로 형성하는 단계 - 상기 제1 하드마스크 재료 및 상기 제2 하드마스크 재료는 서로에 대해 에칭 선택성을 가짐 - ;
    상기 제1 하드마스크 재료 및 상기 제2 하드마스크 재료 위에 희생 교차 격자(sacrificial cross-grating)를 형성하는 단계;
    제1 개구들을 형성하기 위해, 상기 희생 교차 격자에 의해 커버되지 않은 상기 제1 하드마스크 재료의 부분들을 통해 에칭하는 단계;
    상기 제1 개구들 내에 제3 하드마스크 재료를 배치하는 단계 - 상기 제3 하드마스크 재료는 상기 제1 하드마스크 재료 및 상기 제2 하드마스크 재료에 대해 에칭 선택성을 가짐 - ;
    제2 개구들을 형성하기 위해, 상기 희생 교차 격자에 의해 커버되지 않은 상기 제2 하드마스크 재료의 부분들을 통해 에칭하는 단계;
    상기 제2 개구들 내에 제4 하드마스크 재료를 배치하는 단계 - 상기 제4 하드마스크 재료는 상기 제1 하드마스크 재료, 상기 제2 하드마스크 재료, 및 상기 제3 하드마스크 재료에 대해 에칭 선택성을 가짐 - ; 및
    상기 희생 교차 격자를 제거하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 희생 교차 격자를 형성하는 단계 전에, 상기 제1 하드마스크 재료 및 상기 제2 하드마스크 재료 위에 바이모달 에치스톱 층(bimodal etchstop layer)을 형성하는 단계를 더 포함하고, 상기 바이모달 에치스톱 층은 건식 에칭 화학물질에 노출된 후에 습식 에칭 화학물질로 제거가능한, 방법.
  3. 제2항에 있어서, 상기 희생 교차 격자를 형성하는 단계는,
    상기 바이모달 에치스톱 층의 상기 최상부면 위에 희생 마스크 층을 퇴적하는 단계;
    상기 희생 교차 격자를 형성하기 위해, 상기 희생 마스크 층을 건식 에칭 프로세스로 패터닝하는 단계; 및
    상기 바이모달 에치스톱 층을 습식 에칭 화학물질로 제거하는 단계
    를 포함하는, 방법.
  4. 제1항에 있어서, 상기 제1 하드마스크 재료, 상기 제2 하드마스크 재료, 상기 제3 하드마스크 재료 및 상기 제4 하드마스크 재료는 SiOxCyNz 재료들, SiOXCY 재료들, 금속 산화물 재료들, 및 금속 질화물 재료들의 그룹으로부터 선택된 각각의 상이한 재료들인, 방법.
  5. 제1항에 있어서, 상기 희생 교차 격자는 상기 제1 하드마스크 재료 및 상기 제2 하드마스크 재료에 대해 에칭 선택성이 있는 재료로 형성되는, 방법.
  6. 제5항에 있어서, 상기 희생 교차 격자는 탄소 하드마스크 재료인, 방법.
  7. 상호접속 구조물로서,
    층간 유전체(ILD: interlayer dielectric) 재료;
    상기 ILD 재료에 인접하여 형성된 상호접속 라인; 및
    상기 상호접속 라인의 최상부면 위에 형성된 하나 이상의 비아
    를 포함하고, 상기 비아의 측벽은 상기 상호접속 라인의 측벽과 정렬되고, 비아에 의해 커버되지 않은 상기 상호접속 라인의 상기 최상부면의 부분들은 유전체 충전 재료(dielectric fill material)에 의해 커버되는, 상호접속 구조물.
  8. 제7항에 있어서, 상기 ILD 재료의 최상부면 위에 형성된 하나 이상의 유전체 라인을 더 포함하고, 상기 유전체 라인들은 상기 상호접속 라인이 연장되는 방향에 직교하는 방향으로 연장되는, 상호접속 구조물.
  9. 제8항에 있어서, 상기 복수의 유전체 라인 중의 하나의 유전체 라인은 상기 유전체 충전 재료의 최상부면 위를 지나가는, 상호접속 구조물.
  10. 제9항에 있어서, 제1 유전체 라인은 제1 비아의 제1 측벽과 정렬되는 측벽을 포함하고, 제2 유전체 라인은 상기 제1 비아의 상기 제1 측벽에 반대되는 상기 제1 비아의 제2 측벽과 정렬되는 측벽을 포함하는, 상호접속 구조물.
  11. 제10항에 있어서, 상기 제1 유전체 라인의 최상부면 및 상기 제2 유전체 라인의 최상부면 위에 형성된 연장 층(extension layer)을 더 포함하는, 상호접속 구조물.
  12. 제11항에 있어서, 상기 제1 비아 위에, 그리고 상기 제1 유전체 라인과 상기 제2 유전체 라인 사이에 형성된 제2 상호접속 라인을 더 포함하는, 상호접속 구조물.
  13. 제11항에 있어서, 상기 연장 층은 지향성 자기 조립(DSA: directed self-assembly) 프로세스로 형성되는, 상호접속 구조물.
  14. 제13항에 있어서, 상기 연장 층은 2블록 코폴리머(diblock copolymer)의 한 블록인, 상호접속 구조물.
  15. 제10항에 있어서, 부분적으로는 상기 유전체 라인들 중 하나의 유전체 라인 위에, 그리고 부분적으로는 상기 제1 비아 위에 형성된 제2 상호접속 라인을 더 포함하는, 상호접속 구조물.
  16. 제10항에 있어서, 상기 유전체 라인들 중 제1 유전체 라인은 상기 유전체 충전 재료 위에 형성되고, 제2 상호접속 라인은 부분적으로는 상기 제1 유전체 라인 위에, 그리고 부분적으로는 상기 ILD 재료 위에 형성되는, 상호접속 구조물.
  17. 제7항에 있어서, 상기 상호접속 라인에 인접한 유전체 플러그를 더 포함하고, 상기 상호접속 라인의 측벽은 상기 유전체 플러그의 측벽과 정렬되는, 상호접속 구조물.
  18. 제7항에 있어서, 상기 유전체 충전 재료는 상기 ILD 재료와 동일한 재료인, 상호접속 구조물.
  19. 상호접속 층 내에 자기 정렬된 피쳐들(self-aligned features)을 형성하는 방법으로서,
    제1 에칭 프로세스로 제1 하드마스크 재료를 제거함으로써, 상기 상호접속 층 위에 형성되고 체크 패턴(checkered pattern)으로 배열된 4개의 하드마스크 재료를 포함하는 하드마스크 층 내에, 제1 마스크 개구들을 형성하는 단계;
    상기 제1 마스크 개구들 내에 포토레지스트 재료를 퇴적하는 단계;
    상기 상호접속 층 내의 전도성 라인의 최상부면을 노출시키기 위해, 상기 개구들 중 하나 이상의 개구로부터의 상기 포토레지스트 재료를 포토레지스트 패터닝 프로세스로 제거하는 단계 - 상기 전도성 라인은 상호접속 라인 부분 위에 형성된 비아 부분을 포함함 - ;
    노출된 비아 부분을 에칭 프로세스로 제거하는 단계; 및
    상기 전도성 라인의 제거된 부분을 대체하기 위해, 유전체 충전 재료를 상기 개구 내로 퇴적하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 하드마스크 층의 상기 제1 하드마스크 재료 및 제3 하드마스크 재료는 상기 전도성 라인의 상기 최상부면을 따라 교대하는 패턴으로 형성되고, 상기 하드마스크 층의 제2 하드마스크 재료 및 제4 하드마스크 재료는 상기 상호접속 층 내에 형성된 층간 유전체(ILD) 재료의 최상부면을 따라 교대하는 패턴으로 형성되는, 방법.
  21. 제20항에 있어서, 상기 유전체 충전 재료의 제1 측벽은 상기 전도성 라인의 제1 측벽과 정렬되고, 상기 유전체 충전 재료의 제2 측벽은 상기 전도성 라인의 제2 측벽과 정렬되는, 방법.
  22. 제20항에 있어서, 상기 제1 하드마스크 재료, 상기 제2 하드마스크 재료, 상기 제3 하드마스크 재료 및 상기 제4 하드마스크 재료는 서로에 대해 에칭 선택성을 갖는, 방법.
  23. 제22항에 있어서, 상기 제1 하드마스크 재료, 상기 제2 하드마스크 재료, 상기 제3 하드마스크 재료 및 상기 제4 하드마스크 재료는 SiOxCyNz 재료들, SiOXCY 재료들, 금속 산화물 재료들, 및 금속 질화물 재료들의 그룹으로부터 선택된 각각의 상이한 재료들인, 방법.
  24. 제19항에 있어서,
    제거된 비아 부분 아래의 상기 상호접속 라인 부분을 제거하는 단계를 더 포함하고, 상기 유전체 충전 재료는 상기 전도성 라인과 완전하게 교차하는 플러그를 형성하는, 방법.
  25. 제19항에 있어서, 상기 유전체 충전 재료는 상기 제1 유전체 재료와 동일한 재료인, 방법.
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