KR20180003363A - Organic light emitting display device - Google Patents

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Abstract

The present invention provides an organic light emitting display device in which a display uniformity problem is reduced. The organic light emitting display device comprises: a first power line supplying a power to a pixel driving transistor; a first planarization layer planarizing an upper part of the first power line; a second power line on the first planarization layer, and connected to the first power line; and a second planarization layer planarizing the upper part of the first power line.

Description

유기발광 표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an organic light-

본 명세서는 유기발광 표시장치에 관한 것이다.The present invention relates to an organic light emitting display.

다양한 정보를 화면으로 구현해 주는 영상표시장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 유기 발광 소자의 발광량을 제어하여 영상을 표시하는 유기발광 표시장치 등이 각광받고 있다.The image display device that realizes various information on the screen is a core technology of the information communication age and it is becoming thinner, lighter, more portable and higher performance. Accordingly, an organic light emitting display device for displaying an image by controlling the amount of light emitted from the organic light emitting device has attracted attention.

유기발광 소자는 전극 사이의 얇은 발광층을 이용한 자발광 소자로 박막화가 가능하다는 장점이 있다. 일반적인 유기발광 표시장치는 기판에 픽셀 구동 회로와 유기발광소자가 형성된 구조를 갖고, 유기발광소자에서 방출된 빛이 기판 또는 배리어층을 통과하면서 화상을 표시하게 된다.The organic light emitting device is advantageous in that it can be made thin as a self-luminous device using a thin light emitting layer between electrodes. A general organic light emitting display has a structure in which a pixel driving circuit and an organic light emitting element are formed on a substrate, and light emitted from the organic light emitting element passes through a substrate or a barrier layer to display an image.

유기발광 표시장치는 별도의 광원장치 없이 구현되기 때문에, 플렉서블(flexible) 표시장치로 구현되기에 용이하다. 이때, 플라스틱, 박막 금속(metal foil) 등의 플렉서블 재료가 유기발광 표시장치의 기판으로 사용될 수 있다.Since the organic light emitting display device is implemented without a separate light source device, it is easy to be implemented as a flexible display device. At this time, flexible materials such as plastic, metal foil and the like can be used as substrates of organic light emitting display devices.

유기발광 표시장치가 데이터를 시각적으로 표시하기 위해서는 신호를 인가받아야 하며, 이 신호의 전압 혹은 전류의 세기에 따라 시각적 표시의 다양성을 확보할 수 있다. 이를 위해 표시장치는 각 픽셀에 신호를 인가하는 제어부를 구비할 수 있다. In order for an organic light emitting display to visually display data, a signal must be applied, and a variety of visual display can be ensured according to the voltage or current intensity of the signal. To this end, the display device may include a control unit for applying a signal to each pixel.

그런데, 제어부와 픽셀 사이의 거리가 길어지면 이 둘 사이의 신호를 전달하는 도선의 길이가 길어짐으로 인하여 저항이 증가하고 전압이 하강(drop)하는 문제가 발생한다. 이에, 제어부에서 생성된 신호가 픽셀의 위치에 영향받지 않고 일정하게 각 픽셀에 인가되는 것이 필요하다.However, when the distance between the control unit and the pixel becomes longer, the length of the conductive line for transmitting the signal between the control unit and the pixel increases, resulting in an increase in resistance and a drop in voltage. Accordingly, it is necessary that the signal generated by the control unit is applied to each pixel uniformly without being affected by the position of the pixel.

본 명세서는 유기발광 표시장치 및 상기의 유기발광 표시장치에 적용되는 전압 강하 억제 구조를 제안하는 것을 목적으로 한다. 본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to propose a voltage drop suppressing structure applied to an organic light emitting display device and an organic light emitting display device. The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

본 명세서의 일 실시예에 따라 유기발광 표시장치가 제공된다. 상기 유기발광 표시장치는, 픽셀 구동 트랜지스터에 전원을 공급하는 제1 전원 라인; 상기 제1 전원 라인의 상부를 평탄화하는 제1 평탄화 층; 상기 제1 평탄화 층 상에 있고, 상기 제1 전원 라인과 연결된 제2 전원 라인; 상기 제1 전원 라인의 상부를 평탄화하는 제2 평탄화 층을 포함할 수 있다.According to an embodiment of the present invention, an organic light emitting display is provided. The organic light emitting display includes a first power line supplying power to the pixel driving transistor; A first planarization layer for planarizing an upper portion of the first power supply line; A second power line on the first planarization layer and connected to the first power line; And a second planarization layer for planarizing an upper portion of the first power supply line.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 명세서의 실시예들은, 표시 균일도 문제가 개선된 유기발광 표시장치를 제공할 수 있다. 더 구체적으로, 본 명세서의 실시예들은, 픽셀 구동 회로에 공급되는 전압이 강하되는 현상에 기인 표시 불균일 문제가 해소된 유기발광 표시장치 제공할 수 있다. 이에 따라 본 명세서의 실시예에 따른 유기발광 표시장치는 높은 해상도를 가지면서 표시 균일도가 향상될 수 있다. 본 명세서의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Embodiments of the present invention can provide an organic light emitting display in which the display uniformity problem is improved. More specifically, the embodiments of the present invention can provide an organic light emitting display in which the display non-uniformity problem due to the phenomenon that the voltage supplied to the pixel driving circuit is lowered is eliminated. Accordingly, the organic light emitting display according to the embodiment of the present invention can improve display uniformity with high resolution. The effects according to the embodiments of the present invention are not limited by the contents exemplified above, and more various effects are included in the specification.

도 1은 본 명세서의 실시예에 따른 유기발광 표시장치를 나타낸 평면도이다.
도 2는 본 명세서의 실시예에 따른 유기발광 표시장치의 표시 영역에 배치된 서브픽셀을 나타낸 평면도이다.
도 3은 본 명세서의 일 실시예에 따른 유기발광 표시장치의 표시 영역 중 일부를 나타낸 단면도이다.
도 4는 전압강하 보상구조를 포함한 픽셀의 일 예를 나타낸 평면도이다.
도 5는 본 명세서의 실시예에 따른 유기발광 표시장치의 픽셀을 간략히 나타낸 평면도이다.
도 6은 도 5의 일부 영역을 나타낸 단면도이다.
도 7은 본 명세서의 일 실시예에 따른 유기발광 표시장치의 비표시 영역 중 일부를 확대한 도면이다.1 is a plan view showing an organic light emitting display according to an embodiment of the present invention.
2 is a plan view showing subpixels arranged in a display region of an OLED display according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a portion of a display region of an OLED display according to an embodiment of the present invention.
4 is a plan view showing an example of a pixel including a voltage drop compensation structure.
5 is a plan view schematically illustrating pixels of an organic light emitting display according to an embodiment of the present invention.
6 is a cross-sectional view showing a partial region of FIG.
7 is an enlarged view of a part of a non-display region of the OLED display according to an embodiment of the present invention.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Brief Description of the Drawings The advantages and features of the present disclosure, and how to accomplish them, will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.The shapes, sizes, ratios, angles, numbers and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Where the terms "comprises", "having", "done", and the like are used in this specification, other portions may be added unless "only" is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise. In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions. An element or layer is referred to as being another element or layer "on ", including both intervening layers or other elements directly on or in between. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다. 이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.The sizes and thicknesses of the individual components shown in the figures are shown for convenience of explanation and the present invention is not necessarily limited to the size and thickness of the components shown. Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 명세서의 실시예에 따른 유기발광 표시장치를 나타낸 평면도이다.1 is a plan view showing an organic light emitting display according to an embodiment of the present invention.

도 1을 참조하면, 상기 유기발광 표시장치(100)는 적어도 하나의 표시 영역(active area, A/A)을 포함하고, 상기 표시 영역에는 픽셀(pixel)들의 어레이(array)가 배치된다. 하나 이상의 비표시 영역(inactive area, I/A)이 상기 표시 영역의 주위에 배치될 수 있다. 즉, 상기 비표시 영역은, 표시 영역의 하나 이상의 측면에 인접할 수 있다. 도 1에서, 상기 비표시 영역은 사각형 형태의 표시 영역을 둘러싸고 있다. 그러나, 표시 영역의 형태 및 표시 영역에 인접한 비표시 영역의 형태/배치는 도 1에 도시된 예에 한정되지 않는다. 상기 표시 영역 및 상기 비표시 영역은, 상기 표시장치(100)를 탑재한 전자장치의 디자인에 적합한 형태일 수 있다. 상기 표시 영역의 예시적 형태는 오각형, 육각형, 원형, 타원형 등이다.Referring to FIG. 1, the OLED display 100 includes at least one active area (A / A), and an array of pixels is disposed in the display area. At least one non-display area (I / A) may be disposed around the display area. That is, the non-display area may be adjacent to one or more sides of the display area. In Fig. 1, the non-display area surrounds a display area of a rectangular shape. However, the shape of the display region and the shape / arrangement of the non-display region adjacent to the display region are not limited to the example shown in Fig. The display area and the non-display area may be in a form suitable for the design of the electronic device on which the display device 100 is mounted. Illustrative forms of the display area are pentagonal, hexagonal, circular, oval, and the like.

상기 표시 영역(A/A) 내의 각 픽셀은 픽셀구동회로와 연관될 수 있다. 상기 픽셀구동회로는, 하나 이상의 스위칭 트랜지스터 및 하나 이상의 구동 트랜지스터를 포함할 수 있다. 각 픽셀구동회로는, 상기 비표시 영역에 위치한 제어 회로(180)와 통신하기 위해 신호 라인(게이트 라인, 데이터 라인 등)과 전기적으로 연결될 수 있다.Each pixel in the display area A / A may be associated with a pixel driving circuit. The pixel driving circuit may include one or more switching transistors and one or more driving transistors. Each pixel driving circuit may be electrically connected to a signal line (a gate line, a data line, and the like) to communicate with the control circuit 180 located in the non-display area.

상기 제어 회로(게이트 드라이버, 데이터 드라이버 등)는 상기 비표시 영역(I/A)에 TFT(thin film transistor)로 구현될 수 있다. 또한, 몇몇 제어 회로들은, 분리된 인쇄 회로 기판에 탑재되고, FPCB(flexible printed circuit board), COF(chip-on-film), TCP(tape-carrier-package) 등과 같은 회로 필름을 통하여 상기 비표시 영역에 배치된 연결 인터페이스(패드, 범프, 핀 등)와 결합될 수 있다. 상기 인쇄 회로(COF, PCB 등)는 상기 표시장치(100)의 뒤편에 위치될 수 있다.The control circuit (gate driver, data driver, etc.) may be implemented as a thin film transistor (TFT) in the non-display area I / A. In addition, some control circuits are mounted on a separate printed circuit board and are electrically connected to each other through a circuit film such as a flexible printed circuit board (FPCB), a chip-on-film (COF), a tape- (Pads, bumps, pins, etc.) disposed in the area. The printed circuit (COF, PCB, etc.) may be located behind the display device 100.

전원 공급부(190)는 각 픽셀의 구동에 필요한 전원(전압, 전류)를 공급한다. 상기 전원은 표시 영역 및/또는 비표시 영역에 배치된 배선들을 통해 각 픽셀로 공급된다. 상기 전원 공급부(190)는 전압 강하를 최소화하는 구조 및/또는 기능을 구비할 수 있다.The power supply unit 190 supplies power (voltage, current) necessary for driving each pixel. The power source is supplied to each pixel through wirings arranged in a display area and / or a non-display area. The power supply unit 190 may have a structure and / or a function for minimizing a voltage drop.

상기 유기발광 표시장치(100)는, 다양한 신호를 생성하거나 표시 영역내의 픽셀을 구동하기 위한, 다양한 부가 요소들 포함할 수 있다. 상기 픽셀을 구동하기 위한 부가 요소는 인버터 회로, 멀티플렉서, 정전기 방전(electro static discharge) 회로 등을 포함할 수 있다. 상기 유기발광 표시장치(100)는 픽셀 구동 이외의 기능과 연관된 부가 요소도 포함할 수 있다. 예를 들어, 상기 유기발광 표시장치(100)는 터치 감지 기능, 사용자 인증 기능(예: 지문 인식), 멀티 레벨 압력 감지 기능, 촉각 피드백(tactile feedback) 기능 등을 제공하는 부가 요소들을 포함할 수 있다. 상기 언급된 부가 요소들은 상기 비표시 영역 및/또는 상기 연결 인터페이스와 연결된 외부 회로에 위치할 수 있다.The organic light emitting display 100 may include various additional components for generating various signals or driving pixels in the display area. The additional element for driving the pixel may include an inverter circuit, a multiplexer, an electrostatic discharge circuit, and the like. The OLED display 100 may also include additional components associated with functions other than pixel driving. For example, the organic light emitting diode display 100 may include additional elements for providing a touch sensing function, a user authentication function (e.g., fingerprint recognition), a multi-level pressure sensing function, a tactile feedback function, have. The above-mentioned additional elements may be located in the non-display area and / or an external circuit connected to the connection interface.

본 명세서에 따른 유기발광 표시장치는, 박막 트랜지스터 및 유기발광소자가 배열된 기판(101), 봉지 층(120), 배리어 필름(140) 등을 포함할 수 있다.The organic light emitting display according to the present invention may include a substrate 101 on which a thin film transistor and an organic light emitting diode are arranged, an encapsulation layer 120, a barrier film 140, and the like.

기판(101)은 유기발광 표시장치(100)의 다양한 구성요소들을 지지한다. 기판(101)은 투명한 절연 물질, 예를 들어 유리, 플라스틱 등과 같은 절연 물질로 형성될 수 있다. 기판(어레이 기판)은, 그 위에 형성된 소자 및 기능 층, 예를 들어 스위칭 TFT, 스위칭 TFT와 연결된 구동 TFT, 구동 TFT와 연결된 유기발광소자, 보호막 등을 포함하는 개념으로 지칭되기도 한다.The substrate 101 supports the various components of the organic light emitting diode display 100. The substrate 101 may be formed of a transparent insulating material, for example, an insulating material such as glass, plastic, or the like. The substrate (array substrate) may also be referred to as a concept including an element and a functional layer formed thereon, for example, a switching TFT, a driving TFT connected to the switching TFT, an organic light emitting element connected to the driving TFT,

유기발광소자는 기판(101) 상에 배치된다. 유기발광소자는 애노드, 애노드 상에 형성된 유기발광층 및 유기발광층 상에 형성된 캐소드를 포함한다. 상기 유기발광소자는 하나의 빛을 발광하는 단일 발광층 구조로 구성될 수도 있고, 복수 개의 발광층으로 구성되어 백색 광을 발광하는 구조로 구성될 수도 있다. 유기발광소자가 백색 광을 발광하는 경우, 컬러 필터가 더 구비될 수도 있다. 유기발광소자는 표시 영역에 대응하도록 기판(101)의 중앙 부분에 형성될 수 있다.The organic light emitting element is disposed on the substrate 101. The organic light emitting device includes an anode, an organic light emitting layer formed on the anode, and a cathode formed on the organic light emitting layer. The organic light emitting device may have a single light emitting layer structure that emits one light, or may include a plurality of light emitting layers to emit white light. When the organic light emitting element emits white light, a color filter may further be provided. The organic light emitting element may be formed at the central portion of the substrate 101 to correspond to the display area.

봉지 층(120)이 유기발광소자를 덮을 수 있다. 상기 봉지 층(encapsulation layer)은 유기발광소자를 외부의 수분 또는 산소로부터 보호한다. 배리어 필름(barrier film)은 봉지 층 상에 위치한다.The sealing layer 120 may cover the organic light emitting element. The encapsulation layer protects the organic light emitting device from external moisture or oxygen. A barrier film is placed on the encapsulating layer.

도 2는 본 명세서의 실시예에 따른 유기발광 표시장치의 표시 영역에 배치된 서브픽셀을 나타낸 평면도이다.2 is a plan view showing subpixels arranged in a display region of an OLED display according to an embodiment of the present invention.

상기 유기발광 표시장치(100)은 복수의 픽셀로 구성되며, 한 개의 픽셀은 복수의 서브픽셀을 포함할 수 있다. 이때, 서브픽셀은 한가지 색을 표현하기 위한 최소 단위이다.The OLED display 100 may include a plurality of pixels, and one pixel may include a plurality of subpixels. At this time, the subpixel is a minimum unit for expressing one color.

한 개의 서브픽셀은 복수의 트랜지스터와 캐패시터 및 복수의 배선을 포함할 수 있다. 도 2에 도시된 서브픽셀은 두 개의 트랜지스터와 한 개의 캐패시터(2T1C)로 이루어진 서브픽셀이지만, 이에 한정되지 않고 4T1C, 7T1C, 6T2C 등을 적용한 서브픽셀로 구현될 수도 있다. 또한, 서브픽셀은 상부발광(top-emission) 방식의 유기발광 표시장치(100)에 적합하도록 구현될 수 있다. One subpixel may include a plurality of transistors, a capacitor, and a plurality of wirings. The subpixel shown in FIG. 2 is a subpixel composed of two transistors and one capacitor 2T1C, but it is not limited thereto and may be implemented as a subpixel using 4T1C, 7T1C, 6T2C, and the like. In addition, the sub-pixel may be implemented to be suitable for the organic light emitting display 100 of the top emission type.

상기 복수의 배선은 게이트 라인(171), 데이터 라인(181) 및 전원 라인(191)을 포함한다. 또한, 상기 복수의 트랜지스터는 스위칭 트랜지스터와 구동 트랜지스터를 포함한다.The plurality of wirings includes a gate line 171, a data line 181, and a power source line 191. In addition, the plurality of transistors include a switching transistor and a driving transistor.

스위칭 트랜지스터(switching transistor)는 게이트 라인(171)으로부터 입력되는 게이트 신호를 받는 게이트 전극, 액티브층(102S), 데이터 라인(181)으로부터 데이터 신호를 입력받는 소스 전극, 드레인 전극(108S)을 포함한다. The switching transistor includes a gate electrode receiving a gate signal input from the gate line 171, an active layer 102S, and a source electrode and a drain electrode 108S receiving a data signal from the data line 181 .

구동 트랜지스터(driving transistor)는 스위칭 트랜지스터의 드레인 전극(108S)과 제1 컨택홀(C1)을 통해 연결된 게이트 전극(104D), 액티브층(102D), 액티브층(102D)과 제2 컨택홀(C2)을 통해 연결된 드레인 전극(108D), 액티브층(102D)과 제3 컨택홀(C3)을 통해 연결된 소스 전극(106D)을 포함할 수 있다. 이때, 드레인 전극(108D)은 제4 컨택홀(C4)을 통해 애노드(112)과 연결되고, 소스 전극(106D)은 제5 컨택홀(C5)을 통해 전원 라인(191)과 연결될 수 있다.The driving transistor includes a gate electrode 104D connected to the drain electrode 108S of the switching transistor through the first contact hole C1, an active layer 102D, an active layer 102D and a second contact hole C2 A source electrode 106D connected to the active layer 102D through the third contact hole C3, and a source electrode 106D connected to the third contact hole C3. At this time, the drain electrode 108D may be connected to the anode 112 through the fourth contact hole C4, and the source electrode 106D may be connected to the power line 191 through the fifth contact hole C5.

캐패시터의 일 전극은 전원 라인(191)의 일부로 형성되고, 캐패시터의 다른 전극은 구동트랜지스터의 게이트 전극(104D)이 확장되어 캐패시터의 일 전극과 오버랩하여 배치되며, 스위칭 트랜지스터의 드레인 전극(108S)과 연결될 수 있다. One electrode of the capacitor is formed as a part of the power supply line 191. The other electrode of the capacitor is disposed such that the gate electrode 104D of the driving transistor is extended to overlap with one electrode of the capacitor, Can be connected.

이때, 전원 라인(191)은 스위칭 트랜지스터의 드레인 전극(108S), 게이트전극 및 액티브층(102S)의 일부와 오버랩되고, 구동트랜지스터의 소스 전극(106D), 게이트 전극(104D) 및 액티브층(102D)의 일부와 오버랩될 수 있다. 전원 라인(191)을 다른 구동소자들과 겹쳐 배치함으로써, 서브픽셀내에 전원 라인(191)을 위한 공간을 줄일 수 있어 픽셀의 고정세화가 가능하다.At this time, the power supply line 191 overlaps with the drain electrode 108S of the switching transistor, the gate electrode and a part of the active layer 102S, and the source electrode 106D, the gate electrode 104D and the active layer 102D May overlap with some of them. By disposing the power supply line 191 in overlapping with other driving elements, the space for the power supply line 191 in the subpixel can be reduced, and the pixel can be finer in quality.

전원 라인(191)의 폭은 전원 라인(191)의 저항값에 따라 변경될 수 있기 때문에 전원 라인(191)과 오버랩되는 구동소자의 영역도 변경될 수 있으며, 전원 라인(191)과 오버랩되는 구동소자의 영역은 서브픽셀 내에 배치되는 구동소자의 위치에 따라서도 변경될 수 있다.Since the width of the power supply line 191 can be changed according to the resistance value of the power supply line 191, the area of the driving element overlapping with the power supply line 191 can be changed, The area of the element can also be changed depending on the position of the driving element disposed in the sub-pixel.

모든 픽셀에 동일한 전압을 인가해야 하는 전원 라인(191)의 저항이 높을 경우, 유기발광 표시장치(100)의 안쪽으로 향할수록 전압 강하가 발생하여 유기발광 표시장치(100)의 휘도 불균형이 나타날 수 있기 때문에 그 저항을 줄일 수 있도록 전원 라인(191)이 설계된다. When the resistance of the power supply line 191 to which the same voltage is applied to all the pixels is high, a voltage drop occurs toward the inside of the organic light emitting display 100, and the luminance unevenness of the organic light emitting display 100 may appear The power supply line 191 is designed so as to reduce the resistance thereof.

일 예로, 전원 라인(191)의 저항을 줄이기 위해 전원 라인(191)의 폭을 데이터 라인(181)의 폭보다 넓게 하거나 저항이 낮은 금속을 사용하여 전원 라인(191)을 형성할 수 있다. 또는 전원 라인(191)의 폭과 전원 라인(191)을 형성하는 금속의 종류를 적절히 사용하여 전원 라인(191)의 저항을 줄일 수 있다. For example, in order to reduce the resistance of the power source line 191, the width of the power source line 191 may be wider than the width of the data line 181, or the power source line 191 may be formed using a metal having a low resistance. Alternatively, the width of the power supply line 191 and the type of the metal forming the power supply line 191 may be suitably used to reduce the resistance of the power supply line 191.

또는, 보조 전원 라인을 전원 라인에 추가하여, 보상 전압을 공급하거나. 또는 병렬 전원 연결 효과를 발생시켜 전원 라인의 저항을 낮추는 방법도 사용될 수 있다. Alternatively, a supplemental power line may be added to the power line to provide a compensating voltage. Alternatively, a method of lowering the resistance of the power line by generating a parallel power connection effect may also be used.

도 3은 본 명세서의 일 실시예에 따른 유기발광 표시장치의 표시 영역 중 일부를 나타낸 단면도이다.3 is a cross-sectional view illustrating a portion of a display region of an OLED display according to an embodiment of the present invention.

도 3의 유기발광 표시장치는, 평탄화 층이 2개로 구성되고, 보조 전원 라인이 구비되며, 전원 라인이 복수의 층에 배치된 예시적 구조를 갖는다.The OLED display of FIG. 3 has an exemplary structure in which two planarization layers are provided, an auxiliary power supply line is provided, and power supply lines are arranged in a plurality of layers.

도 3을 참조하면, 기판(101) 상에 박막트랜지스터(102, 104, 106, 108), 유기발광소자(112, 114, 116) 및 각종 기능 층(layer)이 위치하고 있다. Referring to FIG. 3, thin film transistors 102, 104, 106 and 108, organic light emitting elements 112, 114 and 116 and various functional layers are disposed on a substrate 101.

기판(또는 어레이 기판)은 유리 또는 플라스틱 기판일 수 있다. 플라스틱 기판인 경우, 폴리이미드 계열 또는 폴리 카보네이트 계열 물질이 사용되어 가요성(flexibility)를 가질 수 있다. 특히, 폴리이미드는 고온의 공정에 적용될 수 있고, 코팅이 가능한 재료이기에 플라스틱 기판으로 많이 사용된다.The substrate (or array substrate) may be a glass or plastic substrate. In the case of a plastic substrate, a polyimide-based material or a polycarbonate-based material may be used to have flexibility. In particular, polyimide can be applied to high-temperature processes and is widely used as a plastic substrate because it is a material that can be coated.

버퍼 층(130)은 기판(101) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 박막트랜지스터를 보호하기 위한 기능 층이다. 상기 버퍼 층(buffer layer)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있다. 상기 버퍼 층(130)은 멀티 버퍼(multi buffer, 131) 및/또는 액티브 버퍼(active buffer, 132)를 포함할 수 있다. 상기 멀티 버퍼(131)는 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 교대로 적층되어 이루어질 수 있으며, 기판(101)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킬 수 있다. 상기 액티브 버퍼(132)는 트랜지스터의 반도체 층(102)을 보호하며, 기판(101)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행한다. 상기 액티브 버퍼(132)는 비정질 실리콘(a-Si) 등으로 형성될 수 있다.The buffer layer 130 is a functional layer for protecting the thin film transistor from impurities such as alkali ions or the like flowing out from the substrate 101 or the lower layers. The buffer layer may be formed of silicon oxide (SiOx), silicon nitride (SiNx), or a multilayer thereof. The buffer layer 130 may include a multi-buffer 131 and / or an active buffer 132. The multi-buffer 131 may be formed by alternately stacking silicon nitride (SiNx) and silicon oxide (SiOx), and may delay diffusion of moisture and / or oxygen impregnated into the substrate 101. The active buffer 132 protects the semiconductor layer 102 of the transistor and functions to block various kinds of defects introduced from the substrate 101. The active buffer 132 may be formed of amorphous silicon (a-Si) or the like.

박막트랜지스터는 반도체 층(102D), 게이트 절연막(103), 게이트 전극(104D), 층간 절연막(105), 소스 및 드레인 전극(106D, 108D)이 순차적으로 배치된 형태일 수 있다. 상기 박막트랜지스터(TFT)는 P형 TFT 또는 N형 TFT일 수 있다. 상기 P형(P-type) TFT는, 전류 흐름이 정공(hole)의 이동에 의해 이루어지도록 채널(channel)의 이온(ion)이 붕소(boron) 등의 3족 원소로 도핑(doping)된 TFT이며, PMOS로 호칭되기도 한다. 상기 N형(N-type) TFT는, 전류 흐름이 전자(electron)의 이동에 의해 이루어지도록 채널(channel)의 이온(ion)이 인(phosphorus) 등의 5족 원소로 도핑(doping)된 TFT이며, NMOS로 호칭되기도 한다. 반도체 층(102)은 상기 버퍼 층(130) 상에 위치한다. 반도체 층(102)은 폴리 실리콘(p-Si)으로 만들어질 수 있으며, 이 경우 소정의 영역이 불순물로 도핑될 수도 있다. 또한, 반도체 층(102D)은 아몰포스 실리콘(a-Si)으로 만들어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질로 만들어질 수도 있다. 나아가 반도체 층(102)은 산화물(oxide)로 만들어질 수도 있다. 게이트 절연막(103)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등과 같은 절연성 무기물로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 게이트 전극(104D)은 다양한 도전성 물질, 예컨대, 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 금(Au) 또는 이들의 합금 등으로 형성될 수 있다.The thin film transistor may be in the form of a semiconductor layer 102D, a gate insulating film 103, a gate electrode 104D, an interlayer insulating film 105, and source and drain electrodes 106D and 108D sequentially arranged. The thin film transistor (TFT) may be a P-type TFT or an N-type TFT. The P-type TFT is a TFT in which an ion of a channel is doped with a Group III element such as boron so that a current flow is caused by the movement of a hole, And may be referred to as PMOS. The N-type TFT is a TFT in which an ion of a channel is doped with a Group 5 element such as phosphorus so that a current flow is caused by electron movement. And may be referred to as NMOS. The semiconductor layer 102 is located on the buffer layer 130. The semiconductor layer 102 may be made of polysilicon (p-Si), in which case a predetermined region may be doped with an impurity. Further, the semiconductor layer 102D may be made of amorphous silicon (a-Si), or may be made of various organic semiconductor materials such as pentacene. Further, the semiconductor layer 102 may be made of oxide. The gate insulating film 103 may be formed of an insulating inorganic material such as silicon oxide (SiOx) or silicon nitride (SiNx), or may be formed of an insulating organic material or the like. The gate electrode 104D may be formed of various conductive materials such as Mg, Al, Ni, Cr, Mo, W, Au, Or the like.

제1 층간 절연막(105-1)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있다. 층간 절연막(105-1. 105-2)과 게이트 절연막(103)의 선택적 제거로 소스 및 드레인 영역이 노출되는 컨택 홀(contact hole)이 형성될 수 있다.The first interlayer insulating film 105-1 may be formed of an insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx), or may be formed of an insulating organic material or the like. A contact hole through which the source and drain regions are exposed may be formed by selective removal of the interlayer insulating films 105-1 and 105-2 and the gate insulating film 103. [

소스 및 드레인 전극(106D, 108D)은 층간 절연막(105) 상에 전극용 물질로 단일층 또는 다층의 형상으로 형성된다.The source and drain electrodes 106D and 108D are formed on the interlayer insulating film 105 in the form of a single layer or a multi-layered structure as an electrode material.

데이터 라인(181)은, 서브픽셀이 표시해야 하는 데이터 값을 전달한다. 데이터 라인(181)은 드레인 전극(108D) 및 소스 전극(106D)과 동일 층에 배치될 수 있다. 또는 드레인 전극(108D) 및 소스 전극(106D)과 다른 층(예: 제1 평탄화 층) 상에 배치될 수도 있다.The data line 181 carries data values to be displayed by the sub-pixels. The data line 181 may be disposed on the same layer as the drain electrode 108D and the source electrode 106D. Or the drain electrode 108D and the source electrode 106D and another layer (e.g., the first planarization layer).

보조 전원 라인(195)은 전압 강하를 보상하기 위해 배치되며, 제1 전원 라인(191-1)에 연결된다. 이때 보조 전원 라인(195)은 제1 전원 라인(191-1)은 제1 층간 절연막(105-1) 상에 배치될 수 있다.The auxiliary power line 195 is arranged to compensate for the voltage drop and is connected to the first power line 191-1. At this time, the first power supply line 191-1 may be disposed on the first interlayer insulating film 105-1.

제2 층간 절연막(105-2)은 보조 전원 라인(195)의 상부에 위치한다. The second interlayer insulating film 105-2 is located on the upper portion of the auxiliary power line 195. [

제1 전원 라인(191-1)은 제2 층간 절연막(105-2) 위에 배치된다. 이때 제1 전원 라인(191-1)은 소스 전극(106D) 및 드레인 전극(108D)을 배치하는 공정에서 같이 형성될 수 있다. 제1 전원 라인(191-1)은 픽셀 회로에 필요한 전원(예: VDD)를 전달한다. 예를 들어 상기 제1 전원 라인(191-1)은 구동 트랜지스터의 소스 전극에 연결되어 전압을 공급할 수 있다.The first power supply line 191-1 is disposed on the second interlayer insulating film 105-2. At this time, the first power source line 191-1 may be formed in the process of disposing the source electrode 106D and the drain electrode 108D. The first power supply line 191-1 carries the necessary power (e.g., V DD ) for the pixel circuit. For example, the first power supply line 191-1 may be connected to the source electrode of the driving transistor to supply a voltage.

제1 평탄화 층(107-1)이 박막트랜지스터, 데이터 라인(181), 제1 전원 라인(191-1) 상에 위치할 수 있다. 평탄화 층(107)은 박막트랜지스터 등을 보호하고 그 상부를 평탄화한다. 평탄화 층(107)은 다양한 형태로 구성될 수 있으며, 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지 중 하나 이상으로 형성될 수 있으나, 이에 제한되지 않는다.The first planarization layer 107-1 may be positioned on the thin film transistor, the data line 181, and the first power source line 191-1. The planarization layer 107 protects the thin film transistor and the like and flattens the upper portion thereof. The planarization layer 107 may be formed in various shapes and may be formed of various materials such as an acrylic resin, an epoxy resin, a phenol resin, a polyamide resin, a polyimide resin, an unsaturated polyester resin, a polyphenylene resin, a polyphenylene sulfide resin But it is not limited thereto.

제2 전원 라인(191-2)은 제1 평탄화 층(107-1) 상부에 배치될 수 있다. 상기 제2 전원 라인(191-2)은 제1 전원 라인(191-2)과 연결되어 전압 강하를 최소화하는 역할을 한다. 제2 전원 라인(191-2)의 구조 및 배치에 대해서는 도 5 내지 7에서 더 상세히 설명한다.The second power supply line 191-2 may be disposed above the first planarization layer 107-1. The second power line 191-2 is connected to the first power line 191-2 to minimize a voltage drop. The structure and arrangement of the second power supply line 191-2 will be described in more detail in Figs.

상기 제1/제2 전원 라인(191-1, 191-2)은 데이터 라인(181)과 동일한 재료 또는 저항이 더 낮은 금속 재료로 이루어질 수 있다.The first / second power source lines 191-1 and 191-2 may be made of the same material as the data line 181 or a metal material having a lower resistance.

제2 평탄화 층(107-2)이 제2 전원 라인(191-2) 및 제2 소스 전극(108-2) 상부를 평탄화한다.The second planarization layer 107-2 flattens the portions of the second power source line 191-2 and the second source electrode 108-2.

하부보호금속(109)은 트랜지스터의 하부에 형성되어, 외부로부터 유입되는 수분으로부터 상기 트랜지스터의 소자 특성(예: 문턱 전압 등)이 변동되는 것을 억제한다. 이로써 상기 하부보호금속(BSM: Bottom Shield Metal)은 픽셀 간 휘도 불균형(얼룩, 잔상으로 나타남)을 방지할 수 있다. 또한, 상기 하부보호금속(109)은, 플렉서블 유기발광 표시장치의 제조 공정(예: 유리기판을 떼어내는 과정)에서, 트랜지스터가 물리적으로 손상되는 것을 최소화할 수도 있다.The lower protective metal 109 is formed under the transistor so as to suppress variations in the device characteristics (e.g., threshold voltage and the like) of the transistor from moisture introduced from the outside. As a result, the bottom shield metal (BSM) can prevent the unevenness of the luminance between pixels (unevenness and residual image). Further, the lower protective metal 109 may minimize the physical damage of the transistor in the manufacturing process of the flexible organic light emitting display device (e.g., the process of removing the glass substrate).

폴리이미드(PI)는 WVTR(water vapor transmission rate)이 수~수십g/m224hr 수준으로 흡습성이 높은 편이다. 따라서 기판(101)으로 폴리이미드(PI)가 사용되면, 기판을 통해 유입되는 수분(H2O)이 많을 수 있다. 이때 H2O의 H+ 및 OH- 이온이 TFT 쪽으로 확산된다. 확산된 상기 이온들은 이동성 전하(mobile charge)로 작용하여 TFT 구동에 영향을 주며(예: Vth 변동), 이에 따라 TFT 소자 성능이 열화된다. 버퍼 층(130)은 WVTR이 수X10-3g/m224hr 수준으로 상기 이온의 확산을 막는 데 효과적이지 않기 때문에, TFT의 하부(예: 반도체 층의 하부)에 하부보호금속(109)을 패터닝(patterning)하여 수분 및/또는 그 이온을 차단한다. Polyimide (PI) is highly hygroscopic at water vapor transmission rate (WVTR) of several tens g / m 2 24 hr. Therefore, when polyimide (PI) is used as the substrate 101, there may be a large amount of water (H 2 O) flowing through the substrate. At this time, the H + and OH - ions of H 2 O are diffused toward the TFT. The diffused ions act as a mobile charge to affect the TFT driving (e.g., Vth fluctuation), thereby deteriorating the TFT device performance. The lower protective metal 109 on (lower part of the semiconductor layer for example) due to the buffer layer 130 may not be the WVTR X10 -3 g / m 2 24hr level to be effective in preventing the diffusion of the ion, the lower portion of the TFT And patterning to block moisture and / or ions thereof.

본 명세서의 실시예에 따른 플렉서블 유기발광 표시장치는, 하부보호금속(109)이 모든 트랜지스터의 반도체 층 하부에 위치할 수도 있고, 필요에 따라 특정 트랜지스터(예: 구동 트랜지스터)의 반도체 층 하부에만 위치할 수도 있다.In the flexible organic light emitting display according to the embodiment of the present invention, the lower protective metal 109 may be located below the semiconductor layer of all the transistors, and may be located only below the semiconductor layer of a specific transistor You may.

유기발광소자는 제1 전극(112), 유기발광 층(114), 제2 전극(116)이 순차적으로 배치된 형태일 수 있다. 즉, 유기발광소자는 평탄화 층(107) 상에 형성된 제1 전극(112), 제1 전극(112) 상에 위치한 유기발광 층(114) 및 유기발광 층(114) 상에 위치한 제2 전극(116)으로 구성될 수 있다.The organic light emitting device may have a structure in which a first electrode 112, an organic light emitting layer 114, and a second electrode 116 are sequentially arranged. That is, the organic light emitting device includes a first electrode 112 formed on the planarization layer 107, an organic light emitting layer 114 disposed on the first electrode 112, and a second electrode (not shown) disposed on the organic light emitting layer 114 116).

제1 전극(112)은 컨택 홀을 통해 구동 박막트랜지스터의 드레인 전극(108D)과 전기적으로 연결된다. 유기발광 표시장치(100)가 상부 발광(top emission) 방식인 경우, 이러한 제1 전극(112)은 반사율이 높은 불투명한 도전 물질로 만들어질 수 있다. 예를 들면, 제1 전극(112)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 등으로 형성될 수 있다.The first electrode 112 is electrically connected to the drain electrode 108D of the driving thin film transistor through the contact hole. When the organic light emitting display 100 is a top emission type, the first electrode 112 may be made of an opaque conductive material having high reflectance. For example, the first electrode 112 may be formed of silver (Ag), aluminum (Al), gold (Au), molybdenum (Mo), tungsten (W), chromium (Cr) .

뱅크(110)는 발광 영역을 제외한 나머지 영역에 형성된다. 이에 따라, 뱅크(110)는 발광 영역과 대응되는 제1 전극(112)을 노출시키는 뱅크 홀을 가진다. 뱅크(110)는 실리콘 질화막(SiNx), 실리콘 산화막(SiOx)와 같은 무기 절연 물질 또는 BCB, 아크릴계 수지 또는 이미드계 수지와 같은 유기 절연물질로 만들어질 수 있다.The bank 110 is formed in the remaining region except for the light emitting region. Accordingly, the bank 110 has a bank hole for exposing the first electrode 112 corresponding to the light emitting region. The bank 110 may be made of an inorganic insulating material such as a silicon nitride film (SiNx), a silicon oxide film (SiOx), or an organic insulating material such as BCB, acrylic resin or imide resin.

유기발광 층(114)이 뱅크(110)에 의해 노출된 제1 전극(112) 상에 위치한다. 유기발광 층(114)은 발광층, 전자주입층, 전자수송층, 정공수송층, 정공주입층 등을 포함할 수 있다.The organic light emitting layer 114 is positioned on the first electrode 112 exposed by the bank 110. [ The organic light emitting layer 114 may include a light emitting layer, an electron injection layer, an electron transport layer, a hole transport layer, a hole injection layer, and the like.

제2 전극(116)이 유기발광층(114) 상에 위치한다. 유기발광 표시장치(100)가 상부 발광(top emission) 방식인 경우, 제2 전극(116)은 인듐 틴 옥사이드(Indium Tin Oxide; ITO) 또는 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 등과 같은 투명한 도전 물질로 형성됨으로써 유기발광 층(114)에서 생성된 광을 제2 전극(116) 상부로 방출시킨다.And the second electrode 116 is located on the organic light emitting layer 114. When the OLED display 100 is a top emission type, the second electrode 116 may be a transparent conductive layer such as indium tin oxide (ITO) or indium zinc oxide (IZO) Thereby emitting the light generated in the organic light emitting layer 114 to the upper portion of the second electrode 116.

보호 층(118)과 봉지 층(120)이 제2 전극(116) 상에 위치한다. 상기 보호 층(118)과 봉지 층(120)은, 발광 재료와 전극 재료의 산화를 방지하기 위하여, 외부로부터의 산소 및 수분 침투를 막는다. 유기발광소자가 수분이나 산소에 노출되면, 발광 영역이 축소되는 화소 수축(pixel shrinkage) 현상이 나타나거나, 발광 영역 내 흑점(dark spot)이 생길 수 있다. 상기 보호 층(passivation layer) 및/또는 상기 봉지 층(encapsulation layer)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기막은 무기막의 표면을 평탄화하는 역할을 한다. 봉지 층을 여러 겹의 박막 층으로 형성하는 이유는, 단일 층에 비해 수분이나 산소의 이동 경로를 길고 복잡하게 하여, 유기발광소자까지 수분/산소의 침투를 어렵게 만들려는 것이다.The protective layer 118 and the encapsulation layer 120 are located on the second electrode 116. The protective layer 118 and the sealing layer 120 prevent oxygen and moisture penetration from the outside in order to prevent oxidation of the light emitting material and the electrode material. When the organic light emitting device is exposed to moisture or oxygen, a pixel shrinkage phenomenon in which the light emitting region is reduced or a dark spot in the light emitting region may occur. The passivation layer and / or the encapsulation layer may be composed of an inorganic film made of glass, metal, aluminum oxide (AlOx), or silicon (Si) material, or alternatively, It may be a laminated structure. The inorganic film serves to block penetration of moisture or oxygen, and the organic film serves to flatten the surface of the inorganic film. The reason why the encapsulation layer is formed of a plurality of thin film layers is to make the movement path of water or oxygen longer and more complicated than in the case of a single layer so as to make penetration of moisture / oxygen into the organic light emitting element difficult.

배리어 필름(140)이 봉지 층(120) 상에 위치하여 유기발광소자를 포함하는 기판(101) 전체를 봉지한다. 배리어 필름(140)은 위상차 필름 또는 광등방성 필름일 수 있다. 배리어 필름이 광등방성 성질을 가지면, 배리어 필름에 입사된 입사된 광을 위상지연 없이 그대로 투과시킨다. 또한, 배리어 필름 상부 또는 하부면에는 유기막 또는 무기막이 더 위치할 수 있다. 배리어 필름 상부 또는 하부면에 형성되는 유기막 또는 무기막은 외부의 수분이나 산소의 침투를 차단하는 역할을 한다. The barrier film 140 is positioned on the sealing layer 120 to encapsulate the entire substrate 101 including the organic light emitting device. The barrier film 140 may be a phase difference film or an optically isotropic film. When the barrier film has optically isotropic properties, the incident light incident on the barrier film is transmitted without phase delay. Further, an organic film or an inorganic film may be further disposed on the upper or lower surface of the barrier film. The organic film or the inorganic film formed on the upper or lower surface of the barrier film serves to prevent penetration of moisture or oxygen from the outside.

접착 층이 배리어 필름(140)과 봉지 층(120) 사이에 위치할 수 있다. 접착 층은 봉지 층(120)과 배리어 필름(140)을 접착시킨다. 접착 층은 열 경화형 또는 자연 경화형의 접착제일 수 있다. 예를 들어, 접착 층은 B-PSA(Barrier pressure sensitive adhesive)와 같은 물질로 구성될 수 있다.An adhesive layer may be positioned between the barrier film 140 and the encapsulating layer 120. The adhesive layer bonds the sealing layer 120 and the barrier film 140 together. The adhesive layer may be a thermosetting or natural curing adhesive. For example, the adhesive layer may be made of a material such as B-PSA (Barrier pressure sensitive adhesive).

배리어 필름(140) 상에 터치 패널(필름), 편광 필름, 상면 커버 등이 더 위치할 수도 있다.A touch panel (film), a polarizing film, a top cover, and the like may be further disposed on the barrier film 140.

도 4는 전압강하 보상구조를 포함한 픽셀의 일 예를 나타낸 평면도이다.4 is a plan view showing an example of a pixel including a voltage drop compensation structure.

도 4에 도시된 픽셀(P)은, 복수 개의 서브픽셀(R, G, B)을 포함할 수 있다. 그리고 상기 서브픽셀 각각은 전원 라인(191)의 연장 방향(제1 방향)과 다른 방향(제2 방향)으로 연장하는 보조 전원 라인(171)을 포함하고 있다. 상기 보조 전원 라인(171)은 전원 라인(191)과 함께 그물(mesh) 구조를 형성한다. The pixel P shown in FIG. 4 may include a plurality of sub-pixels R, G, Each of the subpixels includes an auxiliary power line 171 extending in a direction (second direction) different from the extension direction (first direction) of the power source line 191. The auxiliary power line 171 forms a mesh structure together with the power line 191.

상기 보조 전원 라인(171)은, 상기 전원 라인(191)과 달리 각 서브픽셀의 회로들을 거치지 않아 상대적으로 저항이 작다. 따라서 상기 보조 전원 라인(171)이 전원 라인(191)과 서브픽셀 영역(예: A1 영역)에서 연결되면, 전원 라인(191)의 저항이 작아진다. 이에 따라 각 서브픽셀에서의 전압 강하가 저감되고 그 변동이 최소화된다. Unlike the power supply line 191, the sub power supply line 171 does not pass through the sub-pixel circuits and thus has a relatively small resistance. Therefore, when the auxiliary power line 171 is connected to the power line 191 in the sub-pixel region (for example, the A1 region), the resistance of the power line 191 is reduced. As a result, the voltage drop in each sub-pixel is reduced and the fluctuation is minimized.

그러나, 이와 같은 그물 구조에서도 전압 강하가 완전히 사라지지는 않아, 추가적인 보상이 필요하다. 이에 본 발명의 발명자들은 전압 강하를 억제할 수 있는 추가적인 해결안을 도출하였다. 도 5 내지 도 7은 본 명세서의 실시예에 따른 전압 강하 억제 구조를 설명하는 도면이다.However, even in such a net structure, the voltage drop does not completely disappear and additional compensation is required. Accordingly, the inventors of the present invention have derived additional solutions capable of suppressing the voltage drop. 5 to 7 are views for explaining a voltage drop suppressing structure according to an embodiment of the present invention.

도 5는 본 명세서의 실시예에 따른 유기발광 표시장치의 픽셀을 간략히 나타낸 평면도이고, 도 6은 도 5의 A2 영역의 단면도이며, 도 7은 상기 유기발광 표시장치의 비표시 영역 중 일부를 확대한 도면이다.FIG. 5 is a plan view schematically illustrating pixels of an organic light emitting display according to an embodiment of the present invention, FIG. 6 is a cross-sectional view of the region A2 of FIG. 5, Fig.

도 5 내지 도 7의 각 구성요소는, 도 1 내지 도 3에서 설명된 것과 실질적으로 동일하므로, 중복된 설명은 생략한다.5 to 7 are substantially the same as those described with reference to Figs. 1 to 3, and duplicate descriptions are omitted.

상기 유기발광 표시장치는, 픽셀 구동 트랜지스터에 전원을 공급하는 제1 전원 라인(191-1); 상기 제1 전원 라인(91-1)의 상부를 평탄화하는 제1 평탄화 층(107-1); 상기 제1 평탄화 층(107-1) 상에 있고, 상기 제1 전원 라인(191-1)과 연결된 제2 전원 라인(191-2); 상기 제2 전원 라인(191-2)의 상부를 평탄화하는 제2 평탄화 층(107-2)을 포함할 수 있다. The OLED display includes a first power line 191-1 for supplying power to a pixel driving transistor; A first planarization layer 107-1 for planarizing an upper portion of the first power line 91-1; A second power line 191-2 on the first planarization layer 107-1 and connected to the first power line 191-1; And a second planarization layer 107-2 for planarizing an upper portion of the second power source line 191-2.

본 실시예에서 평탄화 층이 2개인 것은, 표시장치가 고해상도로 진화함에 따라 각종 신호 배선이 증가하게 된 것에 기인한다. 이에 모든 배선을 최소 간격을 확보하면서 같은 층에 배치할 수 없어, 추가 층(layer)을 만든 것이다. 이러한 추가 층으로 인해 배선 배치에 여유가 생겼으므로, 새로운 층(제2 평탄화 층)에 전원 라인을 추가하여, 전압 강하를 최소화하는 메쉬 구조를 더 만들 수 있다.The reason why the planarization layer is two in the present embodiment is attributed to the increase of various signal wirings as the display device evolves to a high resolution. Thus, all the wiring can not be placed on the same layer while ensuring the minimum spacing, which makes the additional layer. Because of this extra layer, there is room in wiring arrangement, so that a power line can be added to the new layer (second planarization layer) to further create a mesh structure that minimizes the voltage drop.

상기 제2 전원 라인(191-2)은, 상기 제1 전원 라인(191-1)에 병렬로 연결되어 상기 픽셀 구동 트랜지스터에 연결된 전원 라인(191) 전체의 저항을 줄임으로써, 상기 픽셀 구동 트랜지스터로 공급되는 전압의 강하를 억제한다. The second power supply line 191-2 is connected in parallel to the first power supply line 191-1 to reduce the resistance of the entire power supply line 191 connected to the pixel driving transistor, Thereby suppressing the drop of the supplied voltage.

즉, 최상단 픽셀부터 최하단 픽셀까지 지나가면서 전원 라인에는 매우 큰 누적 저항(R1)이 생기는데, 그에 비해 픽셀 회로(트랜지스터, 다이오드 등)와 만나지 않는 제2 전원라인(191-2)은 그 저항(R2) 상대적으로 매우 작다(R2<<R1). 둘 이상의 저항, 즉, 제1 전원 라인(191-1)과 제2 전원 라인(191-2)이 병렬로 연결되면, 전원라인의 전체 저항(Rt)은, 저항의 병렬 연결 원리(Rt=(R1*R2)/(R1+R2))에 따라, 큰 저항(R1) 보다도 감소한다. 이에 따라 전원 라인의 저항으로 인한 전압 손실이 작아질 수 있다. 즉 제2 전원 라인(191-2)의 추가는 서브픽셀에서의 전압 강하를 줄이는데 기여한다. 또한, 상기 제1 전원 라인(191-1)과 연결된 보조 전원 라인(195)도 서브픽셀에서의 전압 강하 억제에 기여할 수 있다. 이때 상기 보조 전원 라인(195)은 상기 제1 전원 라인(191-1)의 연장 방향과 다른 방향(예: 수직한 방향)으로 연장된다. 또한 상기 보조 전원 라인(195)은 상기 픽셀 구동 트랜지스터의 게이트 전극과 동일한 층에 배치될 수 있다.That is, a very large cumulative resistance R1 is generated in the power supply line while passing from the uppermost pixel to the lowermost pixel, whereas the second power supply line 191-2, which does not meet the pixel circuit (transistor, diode, etc.) ) Is relatively small (R2 << R1). If the first power supply line 191-1 and the second power supply line 191-2 are connected in parallel, the total resistance Rt of the power supply line becomes equal to the resistance of the parallel connection principle (Rt = ( R1 * R2) / (R1 + R2)). Accordingly, the voltage loss due to the resistance of the power supply line can be reduced. That is, the addition of the second power supply line 191-2 contributes to reducing the voltage drop in the subpixel. Also, the auxiliary power line 195 connected to the first power line 191-1 may contribute to suppressing the voltage drop in the sub-pixel. At this time, the auxiliary power line 195 extends in a direction different from the extending direction of the first power line 191-1 (for example, a vertical direction). The auxiliary power line 195 may be disposed on the same layer as the gate electrode of the pixel driving transistor.

이때, 상기 제1 전원 라인(191-1)과 상기 제2 전원 라인(191-2)은, 비표시 영역에서 서로 연결되고 표시 영역(픽셀 내)에서는 서로 연결되지 않게 배치될 수 있다. 이는, 픽셀 영역에는 다수의 소자/부품이 위치하기 때문에, 별개 층에 있는 제1 전원 라인(191-1)과 제2 전원 라인(191-2)을 연결하는 것이 어렵기 때문이다. 따라서 도 7과 같이, 상대적으로 공간 여유가 많은 비표시 영역에서 제1 전원 라인(191-1)과 제2 전원 라인(191-2)이 연결될 수 있다. At this time, the first power source line 191-1 and the second power source line 191-2 may be connected to each other in the non-display region and not to be connected to each other in the display region (pixel). This is because it is difficult to connect the first power supply line 191-1 and the second power supply line 191-2 in the separate layer because a plurality of elements / components are located in the pixel region. Therefore, as shown in FIG. 7, the first power line 191-1 and the second power line 191-2 can be connected in a non-display area having a relatively large space margin.

상기 제1 전원 라인(191-1)과 상기 제2 전원 라인(191-2)은, 도 6과 같이 전부 또는 일부가 상하로 중첩될 수 있다. 그러나, 상기 제1 전원 라인(191-1)과 상기 제2 전원 라인(191-2)은, 도 6과는 달리 상하로 중첩되지 않을 수도 있다. 또한 상기 제1 전원 라인(191-1)과 상기 제2 전원 라인(191-2)은, 폭이 같을 수도 있고 다를 수도 있다. 상기 제2 전원 라인(191-2)은 상기 제1 전원 라인(191-1)과 같은 방향으로 연장될 수 있다. 그러나, 상기 제2 전원 라인(191-2)은 상기 제1 전원 라인(191-1)과 다른 방향, 예컨대 수직 방향으로 연장될 수도 있다. The first power supply line 191-1 and the second power supply line 191-2 may be overlapped with each other in whole or in part as shown in FIG. However, the first power supply line 191-1 and the second power supply line 191-2 may not overlap vertically, unlike FIG. The first power line 191-1 and the second power line 191-2 may have the same width or different widths. The second power line 191-2 may extend in the same direction as the first power line 191-1. However, the second power line 191-2 may extend in a direction different from the first power line 191-1, for example, in the vertical direction.

상기 제1 전원 라인(191-1)은 픽셀 구동 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 배치될 수 있다. 또한 상기 제1 전원 라인은 데이터 라인과 동일한 층에 배치될 수 있다.The first power source line 191-1 may be disposed on the same layer as the source electrode and the drain electrode of the pixel driving transistor. The first power supply line may be disposed on the same layer as the data line.

한편, 도 6에서 유기발광 다이오드는 제2 평탄화 층(107-2) 상에 배치될 수 있다. 그리고 상기 픽셀 구동 트랜지스터의 하부에 보호 금속(190)이 배치될 수도 있다.In FIG. 6, the organic light emitting diode may be disposed on the second planarization layer 107-2. A protective metal 190 may be disposed under the pixel driving transistor.

상기 유기발광 표시장치의 픽셀(P)은, 복수 개의 서브픽셀(R, G, B)을 포함할 수 있다. 그리고 상기 서브픽셀은 구동 소자에 전원을 공급하는 제1 전원 라인(191-1)을 갖는다. 또한 상기 서브픽셀은 상기 서브픽셀 영역의 내부에서 제1 전원 라인(191-1)과 연결된 보조 전원 라인(195) 및 상기 픽셀 영역의 외부(비표시 영역)에서 제1 전원 라인(191-1)과 연결된 제2 전원 라인(191-2)을 구비한다. The pixel P of the OLED display device may include a plurality of sub-pixels R, G, The sub-pixel has a first power line 191-1 for supplying power to the driving element. In addition, the sub-pixel includes an auxiliary power line 195 connected to the first power line 191-1 and a first power line 191-1 in the outside (non-display area) of the pixel region, And a second power supply line 191-2 connected to the second power supply line 191-2.

이와 같이, 본 명세서의 실시예에 따른 픽셀은 2개의 평탄화 층을 가진 구조에, 제2 전극 라인을 더 구비하여 전압 강하를 보상한다.As described above, the pixel according to the embodiment of the present invention further includes a second electrode line in the structure having two planarization layers to compensate the voltage drop.

이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 그 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양하게 연동 및 구동될 수 있으며, 각 실시예들이 서로에 대하여 독립적으로 실시되거나 연관 관계로 함께 실시될 수도 있다.While the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments, and various modifications may be made without departing from the scope of the present invention. Therefore, the embodiments disclosed herein are for the purpose of describing rather than limiting the technical spirit of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, and may be technically variously interlocked and driven by one of ordinary skill in the art and that each embodiment may be implemented independently of one another, .

본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

Claims (11)

픽셀 구동 트랜지스터에 전원을 공급하는 제1 전원 라인;
상기 제1 전원 라인의 상부를 평탄화하는 제1 평탄화 층;
상기 제1 평탄화 층 상에 있고, 상기 제1 전원 라인과 연결된 제2 전원 라인;
상기 제2 전원 라인의 상부를 평탄화하는 제2 평탄화 층;을 포함하는 유기발광 표시장치. A first power supply line for supplying power to the pixel driving transistor;
A first planarization layer for planarizing an upper portion of the first power supply line;
A second power line on the first planarization layer and connected to the first power line;
And a second planarization layer for planarizing an upper portion of the second power supply line. 제1 항에 있어서,
상기 제1 전원 라인과 상기 제2 전원 라인은, 비표시 영역에서 서로 연결되고 표시 영역에서는 서로 연결되지 않는 유기발광 표시장치.The method according to claim 1,
Wherein the first power supply line and the second power supply line are connected to each other in a non-display area and are not connected to each other in a display area. 제1 항에 있어서,
상기 제2 전원 라인은, 상기 제1 전원 라인에 병렬로 연결되어 상기 픽셀 구동 트랜지스터에 연결된 전원 라인 전체의 저항을 줄임으로써, 상기 픽셀 구동 트랜지스터로 공급되는 전압의 강하를 억제하는 유기발광 표시장치.The method according to claim 1,
Wherein the second power supply line is connected in parallel to the first power supply line to reduce the resistance of the entire power supply line connected to the pixel driving transistor, thereby suppressing a voltage drop to the pixel driving transistor. 제1 항에 있어서,
상기 제1 전원 라인은, 상기 픽셀 구동 트랜지스터의 소스 전극 및 드레인 전극과 동일한 층에 배치된 유기발광 표시장치.The method according to claim 1,
Wherein the first power supply line is disposed in the same layer as the source electrode and the drain electrode of the pixel driving transistor. 제1 항에 있어서,
상기 제1 전원 라인과 동일한 층에 배치된 데이터 라인을 더 포함하는 유기발광 표시장치.The method according to claim 1,
And a data line disposed in the same layer as the first power line. 제1 항에 있어서,
상기 제2 평탄화 층 상에 배치된 유기발광 다이오드를 더 포함하는 유기발광 표시장치.The method according to claim 1,
And an organic light emitting diode disposed on the second planarization layer. 제1 항에 있어서,
상기 제1 전원 라인과 연결된 보조 전원 라인을 더 포함하는 유기발광 표시장치.The method according to claim 1,
And an auxiliary power line connected to the first power line. 제7 항에 있어서,
상기 보조 전원 라인은, 상기 제1 전원 라인의 연장 방향과 수직한 방향으로 연장된 유기발광 표시장치.8. The method of claim 7,
Wherein the auxiliary power line extends in a direction perpendicular to an extending direction of the first power line. 제7 항에 있어서,
보조 전원 라인은 상기 픽셀 구동 트랜지스터의 게이트 전극과 동일한 층에 배치된 유기발광 표시장치.8. The method of claim 7,
And the auxiliary power line is disposed in the same layer as the gate electrode of the pixel driving transistor. 제1 항에 있어서,
상기 픽셀 구동 트랜지스터의 하부에 배치된 보호 금속을 더 포함하는 유기발광 표시장치.The method according to claim 1,
And a protective metal disposed under the pixel driving transistor. 구동 소자에 전원을 공급하는 제1 전원 라인을 포함하는 유기발광 표시장치의 서브픽셀로서,
상기 서브픽셀 영역의 내부에서 제1 전원 라인과 연결된 보조 전원 라인 및
상기 서브픽셀 영역의 외부에서 제1 전원 라인과 연결된 제2 전원 라인을 구비한 서브픽셀.A subpixel of an organic light emitting display device including a first power supply line for supplying power to a driving element,
An auxiliary power line connected to the first power line in the sub pixel region,
And a second power line connected to the first power line outside the sub-pixel region.
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