KR20170140162A

KR20170140162A - 이미지 인식 가속기, 단말 기기 및 이미지 인식 방법

Info

Publication number: KR20170140162A
Application number: KR1020177024724A
Authority: KR
Inventors: 하오 유; 유하오 왕; 레이빈 니; 웨이 양; 쥔펑 자오; 시하이 샤오
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드; 난양 테크놀러지컬 유니버시티
Priority date: 2015-03-06
Filing date: 2016-02-22
Publication date: 2017-12-20
Also published as: EP3244345A1; CN107851175A; CN107851175B; US10346701B2; KR102057471B1; EP3244345B1; US20180012095A1; WO2016141803A1; CN105989352B; SG11201706525RA; CN105989352A; JP2018508904A; JP6399534B2; EP3244345A4; BR112017018752A2

Abstract

본 출원 이미지 인식 가속기, 단말 기기 및 이미지 인식 방법을 개시한다. 상기 이미지 인식 가속기는 차원 축소 처리 모듈, NVM 및 이미지 매칭 모듈을 포함한다. 상기 이미지 인식 가속기의 이미지 인식 프로세스 동안에, 상기 차원 축소 처리 모듈은 먼저 특정한 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소한다. 상기 NVM은, 특정한 제1 전류 I에 따라 상기 NVM 의 제1 저장 영역에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 기록하고, 특정한 제2 전류에 따라 NVM의 제2 저장 영역에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 기록한다. 상기 제1 전류는 상기 제2 전류보다 낮다. 이렇게 하여, 상기 이미지 매칭 모듈은 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정할 수 있다. 본 발명의 실시예에서 제공되는 이미지 인식 가속기는 단말 기기의 시스템 전력 소비를 줄이면서 이미 인식의 정확성을 보장할 수 있다.

Description

이미지 인식 가속기, 단말 기기 및 이미지 인식 방법

본 발명은 컴퓨터 기술 분야에 관한 것으로, 특히 이미지 인식 가속기, 단말 기기 및 이미지 인식 방법에 관한 것이다.

이미지 인식 기술은 인공 지능의 중요한 분야이다. 이미지 인식이란 컴퓨터를 사용하여 이미지를 처리하고 분석하여, 다른 타깃(target)과 대상(object)을 인식하는 기술을 말한다. 최근에는 소셜 네트워크의 인기와 더불어, 이동 기기에서의 실시간 이미지 데이터 분석에 대한 요구가 증가하고 있다. 그러나 이미지 데이터 분석의 구현을 위해서는 비교적 많은 양의 시스템 자원이 소비되기 때문에, 이동 기기의 제한된 배터리 수명이 이동 기기에 대한 이미지 데이터 분석의 적용을 제한한다.

이미지 데이터 분석 프로세스 동안의 시스템 전력 소비를 줄이기 위해, 종래기술에서의 이미지 데이터 처리 방법은 이미지 데이터를 정적 랜덤 액세스 메모리(Static Random-Access Memory, SRAM)에 기록하는 데 사용되는 기록 전류를 낮추는 방식으로 시스템 전력 소비를 감소시킨다, 그러나, SRAM에 저장된 데이터의 오류율은 기록 전류가 감소함에 따라 증가한다. 오류로부터 복구하기 위해서는, 복원된 이미지 데이터에 기초하여 이미지 인식이 수행될 수 있도록, 저장된 이미지 데이터를 복구하기 위해 볼록 최적화(convex optimization) 처리와 같은 방식을 더 필요로 한다. 이렇게 하여, 데이터가 기록될 때의 시스템 전력 소비는 어느 정도 감소하지만, 이미지 복구 프로세스 동안에 CPU의 계산 복잡도가 높으며, 이는 상당한 양의 시스템 자원을 낭비한다. 또한, SRAM에 저장된 데이터를 보호하기 위해, SRAM은 전원 온 상태(power-on state)이어야 한다. 따라서, SRAM은 또한 정적 전력 소비를 갖는다. 전술한 이미지 데이터 처리 방식에서, 데이터를 보호하기 위해 SRAM에 요구되는 정적 전력 소비는 여전히 없앨 수 없다. 결과적으로, 일반적으로, 기존의 이미지 데이터 처리 방식이 이미지 데이터를 처리하는 데 사용될 때, 시스템 전력 소비는 여전히 비교적 높다.

본 발명의 실시예는 단말 기기의 시스템 전력 소비를 줄이면서 이미지 인식의 정확성을 보장할 수 있는 이미지 인식 가속기, 단말 기기 및 이미지 인식 방법을 제공한다.

제1 측면에 따르면, 본 발명의 일 실시예는 이미지 인식을 위한 단말 기기에 적용되는 이미지 인식 가속기를 제공하며, 상기 이미지 인식 가속기는,

특정한 차원 축소 파라미터(dimensionality-reduction parameter) γ에 따라 제1 이미지 데이터의 차원을 축소하도록 구성된 차원 축소 처리 모듈 - 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함함 -;

특정한 제1 전류 I에 따라 비휘발성 메모리(non-volatile memory, NVM)의 제1 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장하도록 구성된 상기 비휘발성 메모리(NVM) - 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, ω는 특정한 폭 파라미터이고, 상기 제1 전류 I는 상기 제2 전류 I_s보다 낮고, 상기 차원 축소 파라미터 γ, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;

상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성된 이미지 매칭 모듈을 포함한다.

제1 측면을 참조하여, 제1 측면의 제1 가능한 구현 방식에서, 상기 이미지 인식 가속기는, 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하도록 구성된 파라미터 조정 모듈을 더 포함하며, 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다르고;

상기 차원 축소 처리 모듈은 추가로, 조정된 차원 축소 파라미터 γ'에 따라 제2 이미지 데이터의 차원을 축소하도록 구성되고;

상기 비휘발성 메모리(NVM)는 추가로, 조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하도록 구성되며, 여기서 ω'는 조정된 폭 파라미터이고, I'는 I_s보다 낮으며;

상기 이미지 매칭 모듈은 추가로, 상기 NVM에 저장된 이미지 라이브러리가 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성된다.

제1 측면 또는 제1 측면의 제1 가능한 구현 방식을 참조하여, 제1 측면의 제2 가능한 구현 방식에서, 상기 차원 축소 처리 모듈은 구체적으로,

상기 제1 이미지 데이터와 특정한 2진 행렬의 곱에 따라, 차원 축소가 수행된 상기 제1 이미지 데이터를 취득하도록 구성되며, 상기 제1 이미지 데이터는 k행 m열의 행렬이고, 상기 2진 행렬은 m행 n열의 행렬이고, 차원 축소가 수행된 상기 제1 이미지 데이터는 k행 n열의 행렬이며, 여기서 k, m 및 n은 양의 정수이고, m의 값은 n의 값보다 크고, n의 값은 상기 특정한 차원 축소 파라미터 γ에 따라 결정되며, γ=n/m이다.

제1 측면 또는 제1 측면의 제2 가능한 구현 방식을 참조하여, 제1 측면의 제3 가능한 구현 방식에서, 상기 파라미터 조정 모듈은 구체적으로,

상기 계산된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차가 미리 설정된 임계치보다 크면, 상기 시스템 전력 소비 E를 감소시키기 위해 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률을 개별적으로 취득하며 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례함 -;

상기 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치가 상기 미리 설정된 임계치보다 크지 않을 때 취득할 수 있는 가장 낮은 시스템 전력 소비 E'를 결정하고;

상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 차원 축소 파라미터 γ, 상기 폭 파라미터 ω 및 상기 제1 전류 I를, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω' 및 상기 조정된 제1 전류 I'로 각각 선택하도록 구성된다.

제2 측면에 따르면, 본 발명의 실시예는 단말 기기를 제공하며, 상기 단말 기기는 CPU 및 이미지 인식 가속기를 포함하고;

상기 CPU는 인식될 제1 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;

상기 이미지 인식 가속기는, 특정한 차원 축소 파라미터 γ에 따라 상기 제1 이미지 데이터의 차원을 축소하고 - 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함함 -;

특정한 제1 전류 I에 따라 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장하고 - 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, ω는 특정한 폭 파라미터이고, I는 I_s보다 낮고, 상기 차원 축소 파라미터 γ, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;

상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성된다.

제2 측면을 참조하여, 제2 측면의 제1 가능한 구현 방식에서, 상기 이미지 인식 가속기는 추가로, 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하도록 구성되며, 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다르고;

상기 CPU는 추가로, 제2 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;

상기 이미지 인식 가속기는 추가로,

조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하고;

조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하고 - 여기서 ω'는 조정된 폭 파라미터이고, I'는 I_s보다 낮음 -;

상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성된다.

제2 측면을 참조하여, 제2 측면의 제2 가능한 구현 방식에서, 상기 CPU는 추가로, 미리 설정된 통계 수집 기간 내에 상기 이미지 인식 가속기에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 계산된 이미지 인식 성공률을 취득하고; 상기 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 큰지를 결정하도록 구성되고;

상기 이미지 인식 가속기는 추가로, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하도록 구성되며, 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다르고;

상기 이미지 인식 가속기는 추가로, 조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하고;

제2 측면을 참조하여, 제2 측면의 제3 가능한 구현 방식에서, 상기 CPU는 추가로,

미리 설정된 통계 수집 기간 내에 상기 이미지 인식 가속기에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 상기 계산된 이미지 인식 성공률을 취득하고;

상기 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하고 - 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다름 -;

제2 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;

상기 이미지 인식 가속기는 추가로,

제2 측면 또는 제2 측면의 제1 내지 제3 가능한 구현 방식 중 어느 하나를 참조하여, 제2 측면의 제4 가능한 구현 방식에서, 상기 이미지 인식 가속기는 구체적으로,

제2 측면의 제1 또는 제2 가능한 구현 방식을 참조하여, 제2 측면의 제5 가능한 구현 방식에서, 상기 이미지 인식 가속기는 구체적으로,

상기 단말 기기의 상기 시스템 전력 소비 E를 감소시키기 위해 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 조정된 이미지 인식 성공률을 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례함 -;

상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터 γ, 상기 폭 파라미터 ω 및 상기 제1 전류 I의 값을, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω' 및 상기 조정된 제1 전류 I'로 각각 선택하도록 구성된다.

제2 측면의 제3 가능한 구현 방식을 참조하여, 제2 측면의 제6 가능한 구현 방식에서, 상기 CPU는 구체적으로,

상기 단말 기기의 상기 시스템 전력 소비 E를 감소시키기 위해 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 조정된 이미지 인식 성공률을 개별적으로 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례함 -;

상기 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치가 상기 미리 설정된 임계치보다 크지 않을 때 취득 가능한, 상기 단말 기기의 가장 낮은 시스템 전력 소비 E'를 결정하고,

상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류를 I, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω' 및 상기 조정된 제1 전류 I'로 각각 선택하도록 구성된다.

제3 측면에 따르면, 본 발명의 실시예는 단말 기기에 적용되는 이미지 인식 방법을 제공하며, 상기 이미지 인식 방법은 상기 단말 기기 내의 이미지 인식 가속기에 의해 실행되고, 상기 이미지 인식 방법은,

특정한 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소하는 단계 - 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함함 -;

특정한 제1 전류 I에 따라 상기 이미지 인식 가속기 내의 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장하는 단계 - 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, ω는 특정한 폭 파라미터이고, I는 I_s보다 낮고, 상기 차원 축소 파라미터 γ, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -; 및

상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하는 단계를 포함한다.

제3 측면을 참조하여, 제3 측면의 제1 가능한 구현 방식에서, 상기 이미지 인식 방법은,

계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 큰 것으로 결정하는 단계;

상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하는 단계 - 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다름 -;

조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하는 단계;

조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하는 단계 - 여기서 ω'는 조정된 폭 파라미터이고, I'는 I_s보다 낮음 -; 및

상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하는 단계를 더 포함한다.

제3 측면 또는 제3 측면의 제1 가능한 구현 방식을 참조하여, 제3 측면의 제2 가능한 구현 방식에서,

특정한 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소하는 단계는,

상기 제1 이미지 데이터와 특정한 2진 행렬의 곱에 따라, 차원 축소가 수행된 상기 제1 이미지 데이터를 취득하는 단계를 포함하며,

상기 제1 이미지 데이터는 k행 m열의 행렬이고, 상기 2진 행렬은 m행 n열의 행렬이고, 차원 축소가 수행된 상기 제1 이미지 데이터는 k행 n열의 행렬이며, 여기서 k, m 및 n은 양의 정수이고, m의 값은 n의 값보다 크고, n의 값은 상기 특정한 차원 축소 파라미터 γ에 따라 결정되며, γ=n/m이다.

제3 측면 또는 제3 측면의 제1 또는 제2 가능한 구현 방식 중 어느 하나를 팜조하여, 제3 측면의 제3 가능한 구현 방식에서,

상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하는 것은,

상기 단말 기기의 상기 시스템 전력 소비를 감소시키기 위해 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 조정된 이미지 인식 성공률을 개별적으로 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례함 -;

상기 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치가 상기 미리 설정된 임계치보다 크지 않을 때 취득 가능한, 상기 단말 기기의 가장 낮은 전력 소비 E'를 결정하고;

상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 차원 축소 파라미터 γ, 상기 폭 파라미터 ω 및 상기 제1 전류 I의 값을, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω', 및 상기 조정된 제1 전류 I'로 각각 선택하는 것을 포함한다.

제4 측면에 따르면, 본 발명의 실시예는 프로그램 코드를 저장하는, 컴퓨터로 판독할 수 있는 저장 매체를 포함하는, 컴퓨터 프로그램 제품을 제공하며, 상기 프로그램 코드에 포함된 명령어는 전술한 제3 측면에서의 방법을 실행하는 데 사용된다.

제5 측면에 따르면, 본 출원은 이미지 인식을 위한 단말 기기에 적용되는 다른 이미지 인식 가속기를 제공한다. 이 이미지 인식 가속기는 차원 축소 처리 모듈, 비휘발성 메모리(NVM) 및 이미지 매칭 모듈을 포함한다. 상기 차원 축소 처리 모듈은, 차원 축소 파라미터 γ를 수신하고, 상기 수신된 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소하도록 구성되며, 상기 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함하고, 상기 차원 축소 파라미터 γ은 상기 제1 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득된다. 상기 비휘발성 메모리(NVM)는 폭 파라미터 ω 및 제1 전류 I를 수신하고, 상기 수신된 폭 파라미터 ω에 따라 저장 비트 수량 S를 취득하고, 상기 특정한 제1 제1 전력 I에 따라 NVM의 제1 저장 영역에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 S개의 하위 비트를 저장하고, 특정한 제2 전류 I_s에 따라 NVM의 제2 저장 영역에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 (N-S)개의 상위 비트를 저장하도록 구성되며, 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, 상기 제1 전류 I는 상기 제2 전류 I_s보다 낮고, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 상기 시스템 전력 소비 및 상기 단말 기기의 상기 특정한 제1 이미지 인식 성공률에 따라 취득된다. 상기 이미지 매칭 모듈은 상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성된다.

제5 측면을 참조하여, 가능한 구형 방식에서, 상기 이미지 인식 가속기는 파라미터 조정 모듈을 더 포함한다. 상기 파라미터 조정 모듈은, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 특정한 제1 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류 중 적어도 하나의 값을 조정하여, 조정된 차원 축소 파라미터 γ, 또는 조정된 폭 파라미터 ω, 또는 조정된 제1 전류 I를 취득하고; 상기 조정된 차원 축소 파라미터 γ를 상기 차원 축소 처리 모듈에 전송하고; 상기 조정된 폭 파라미터 ω 및 상기 조정된 제1 전류 I를 NVM에 전송하도록 구성된다.

제5 측면 및 가능한 구현 방식을 참조하여, 다른 가능한 구현 방식에서, 상기 파라미터 조정 모듈은 구체적으로, 상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 개별적으로 취득하고 - 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -; 각각의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차의 절대치는 상기 미리 설정된 임계치보다 크지 않음 -; 상기 가장 낮은 시스템 전력 소비를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류의 값을, 상기 조정된 차원 축소 파라미터 γ, 상기 조정된 폭 파라미터 ω 및 상기 조정된 제1 전류 I로 각각 선택하고; 상기 조정된 차원 축소 파라미터 γ를 상기 차원 축소 처리 모듈에 전송하고; 상기 조정된 폭 파라미터 ω 및 상기 조정된 제1 전류 I를 상기 NVM에 전송하도록 구성된다.

제5 측면 및 가능한 구현 방식을 참조하여, 다른 가능한 구현 방식에서, 상기 차원 축소 처리 모듈은 구체적으로, 상기 제1 이미지 데이터와 특정한 2진 행렬의 곱에 따라, 차원 축소가 수행된 상기 제1 이미지 데이터를 취득하도록 구성되며, 상기 제1 이미지 데이터는 k행 m열의 행렬이고, 상기 2진 행렬은 m행 n열의 행렬이고, 차원 축소가 수행된 상기 제1 이미지 데이터는 k행 n열의 행렬이며, 여기서 k, m 및 n은 양의 정수이고, m의 값은 n의 값보다 크고, n의 값은 상기 특정한 차원 축소 파라미터 γ에 따라 결정되며, γ=n/m이다.

본 발명의 실시예에 따르면, 이미지 인식을 위한 단말 기기에 적용되는 이미지 인식 가속기는 차원 축소 처리 모듈, NVM 및 이미지 매칭 모듈을 포함한다. 이미지 인식 가속기로 제1 이미지 데이터를 인식하는 프로세스 동안에, 차원 축소 처리 모듈은 먼저, 특정한 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소한다. NVM은, 특정한 제1 전류 I에 따라 NVM 의 제1 저장 영역에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 NVM의 제2 저장 영역에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장한다. 제1 전류는 제2 전류보다 낮다. 이와 같이, 제1 이미지 데이터에 대한 이미지 인식 결과를 취득하기 위해, 매칭 모듈은 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정할 수 있다. 특정한 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I는 모두 단말 기기의 시스템 전력 소비에 따라 취득되므로, 제1 저장 영역에 저장될 수치의 하위 비트의 저장 프로세스에서 발생하는 오차가 제1 이미지 데이터에 대한 인식 성공률에 비교적 적은 영향을 미치는 것을 보장할 수 있다. 본 발명의 실시예에 따른 이미지 인식 가속기는 단말 기기의 시스템 전력 소비를 줄이면서 이미 인식의 정확성을 보장할 수 있으며, 이미지 데이터의 인식 속도를 향상시킬 수 있다.

본 발명의 실시예 또는 종래기술에서의 기술적 방안을 더 명확하게 설명하기 위해, 이하에서는 실시예의 설명에 필요한 첨부도면을 간략하게 설명한다. 명백히, 이하의 설명에서의 첨부도면은 단지 본 발명의 일부 실시예를 보여줄 뿐이다.
도 1은 본 발명의 일 실시예에 따른 단말 기기의 개략 구성도이다.
도 2는 본 발명의 일 실시예에 따른 다른 단말 기기의 개략 구성도이다.
도 3은 본 발명의 일 실시예에 따른 이미지 인식 가속기의 개략 구성도이다.
도 4는 본 발명의 일 실시예에 따른 이미지 인식 방법의 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 차원 축소 처리 모듈의 개략 구성도이다.
도 6은 본 발명의 일 실시예에 따른 NVM의 개략 하드웨어 구성도이다.
도 7은 본 발명의 일 실시예에 따른 다른 이미지 인식 가속기의 개략 구성도이다.
도 8은 본 발명의 일 실시예에 따른 다른 이미지 인식 방법의 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 파라미터 조정 방법의 흐름도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 파라미터 조정 프로세스 동안에 기록되는 파라미터의 개략도이다.
도 11은 본 발명의 일 실시예에 따른 또 다른 단말 기기의 개략 구성도이다.
도 12는 본 발명의 일 실시예에 따른 또 다른 단말 기기의 개략 구성도이다.
도 13은 본 발명의 일 실시예에 따른 이미지 인식 방법의 시그널링도이다.

본 발명이 속하는 기술분야의 통상의 지식을 가진자(이하, 당업자라고 함)가 본 발명을 더 잘 이해할 수 있도록, 이하에서는 본 발명의 실시예에서의 첨부도면을 참조하여 본 발명의 실시예에서의 기술적 방안을 명확하고 완전하게 설명한다. 명백히, 설명되는 실시예는 본 발명의 실시예의 전부가 아니라 일부일 뿐이다.

본 발명의 실시예는 시스템의 전력 소비를 감소시키면서도 이미지 인식의 정확성을 보장할 수 있는 이미지 인식 가속기를 제공한다. 도 1은 본 발명의 실시예에 따른 단말 기기의 개략 구성도이다. 도 1에 도시된 단말 기기(100)에서, 중앙 처리 유닛(Central Processing Unit, CPU)(10)은 버스(15)를 사용하여 이미지 인식 가속기(20)와 직접 데이터를 교환한다. 버스(15)는 PCI, PCIE, 또는 가속형 그래픽 포트(accelerated graphics port, AGP) 버스와 같은 시스템 버스일 수 있으며 본 발명의 본 실시예에서는 버스(15)의 유형을 한정하지 않는다. 유의해야 할 것은, 도 1에 도시하는 단말 기기(100)는 컴퓨터, 휴대 전화, 또는 이동 단말기와 같은 단말 기기 일 수 있으며, 단말 기기가 이미지 인식의 구현을 필요로 하는 단말 기기라면 여기서는 이에 한정되지 않는다는 것이다.

도 1에 도시된 바와 같이, CPU(10)는 단말 기기(100)의 계산 코어(Core) 및 제어 코어(Control Unit)이다. CPU(10)는 초대규모 집적회로일 수 있다. 운영체제 및 다른 소프트웨어 프로그램이 CPU(10)상에 설치되어, CPU(10)가 메모리 및 캐시와 같은 저장 공간에 액세스할 수 있게 한다. CPU(10)는 본 발명의 실시예에서의 프로세서의 일례에 불과한 것으로 이해될 수 있다. CPU(10) 외에, 프로세서가 본 발명의 본 실시예를 구현하도록 구성된 다른 주문형 반도체(Application Specific Integrated Circuit, ASIC) 또는 하나 이상의 집적회로의 대안일 수 있다.

이미지 인식 가속기(20)는 하드웨어 가속기(Hardware accelerator)의 한 가지 유형이다. 본 발명의 본 실시예에서, 이미지 인식 가속기(20)는 비휘발성 메모리(Non-Volatile Memory, NVM) 기반의 하드웨어 가속기이다. 하드웨어 가속 기술은 하드웨어 모듈을 사용하여 소프트웨어 알고리즘을 대체함으로써, 컴퓨터 시스템의 처리 속도를 증가시키기 위해 하드웨어의 고유한 고속 특성을 최대한 활용한다. 종래의 이미지 데이터 처리 방법에서, 메모리는 이미지 데이터를 저장하기 위해서만 사용되는 반면, 이미지 데이터의 모든 처리 및 분석은 CPU에 의해 완료된다. 따라서, CPU의 처리 속도와 메모리의 송신 대역폭이 이미지 인식 기술의 발전에 병목이 되고 있다. 본 발명의 본 실시예에서는, 간단한 논리 처리 회로가 메모리에 추가하여, 전용 이미지 인식 가속기가 이미지 데이터 처리를 구현하는 데 사용될 수 있도록 한다. 도 1에 도시된 단말 기기(100)에서, CPU(10)는 인식될(인식 대상) 이미지 데이터를 이미지 인식 가속기(20)에 보내고 이미지 인식 가속기(20)에 의해 취득된 인식 결과를 수신하면 된다. 이렇게 하여, CPU(10)의 부하는 감소되고, 단말 기기의 이미지 인식 속도가 향상된다. 또한, 도 1에 도시된 시스템 구성에서, CPU(10)와 이미지 인식 가속기(20) 사이에서 송신되는 데이터의 양이 감소되므로, 메모리의 송신 대역폭에 의해 이미지 인식 속도가 제한되는 문제점을 해결할 수 있다.

실제 어플리케이션에서, 이미지 인식 가속기(20)는 CPU(10)하고만 데이터를 교환하는 것이 아니다. 도 2는 본 발명의 일 실시예에 따른 다른 단말 기기의 개략 구성도이다. 도 2에 도시된 단말 기기(100)는 CPU(10), 이미지 인식 가속기(20) 및 이미지 데이터 수집기(30)를 포함할 수 있다. CPU(10) 및 이미지 데이터 수집기(30)는 모두 이미지 인식 가속기(20)에 연결된다. 이미지 데이터 수집기(30)는 이미지 데이터 정보를 수집하고, 수집된 이미지 데이터 정보를 이미지 인식을 수행하기 위해 이미지 인식 가속기(20)에 전송한다. 당업자라면 이미지 데이터 수집기(30)가 사람 또는 물체의 이미지를 수집할 수 있음을 알 수 있을 것이며, 여기서 이미지 정보에 구체적인 제한은 부과되지 않는다. 이미지 정보를 수집한 후에, 이미지 데이터 수집기(30)는 수집된 이미지 정보를 이미지 데이터로 변환할 수 있다. 실제 애플리케이션에서, 이미지 데이터 수집기는 사진 촬영(photo shooting) 또는 비디오 촬영(video shooting) 기능을 갖는 구성요소를 포함할 수 있다. 예를 들어, 이미지 데이터 수집기는 이동 전화의 카메라일 수 있다. 이미지 인식 가속기(20)는 이미지 데이터 수집기(30)에 의해 전송되는 이미지 데이터 정보 및 저장된 이미지 데이터 정보를 인식하고 인식 결과를 CPU(10)에 전송하도록 구성된다. 도 2에 도시된 CPU(10) 및 이미지 인식 가속기(20)의 기능 및 구현 방식에 대해서는, 도 1에서의 설명을 참조할 수 있다는 것을 알 수 있다. 여기서 다시 세부사항을 설명하지 않는다.

이상은 본 발명의 실시예에서 제공된 단말 기기(100)의 두 개의 개략적인 구성과, 이미지 인식 가속기(20)의 두 개의 애플리케이션 시나리오를 설명한 것뿐이라는 것을 이해할 수 있을 것이다. 다른 시나리오에서는, 이와는 달리, 이미지 인식 가속기(20)는 CPU(10)에 의해 전송되는 이미지 데이터 정보를 수신하고 이미지 인식을 수행한 다음, 이미지 인식 결과를 다른 구성요소 또는 기기에 전송할 수 있다. 또 다른 시나리오에서는, 이와는 달리, 이미지 인식 가속기(20)는 다른 구성요소(예: 도 2의 이미지 데이터 수집기(30))에 의해 전송되는 이미지 데이터 정보를 수신하고 이미지 인식 결과를 구성요소에 피드백할 수 있다. 이미지 인식 가속기(20)와 통신하는 구성요소는 여기서 한정되지 않는다. 이하에 본 발명의 실시예에 제공되는 이미지 인식 가속기(20)의 구체적인 구성 및 작동 프로세스를 상세하게 설명한다.

도 3은 본 발명의 실시예에 따른 이미지 인식 가속기(20)의 개략 구성도이다. 도 3은 이미지 인식 가속기(20)의 구성에 대한 비교적 상세한 설명을 제공한다. 도 3에 도시된 바와 같이, 본 발명의 본 실시예에서, 이미지 인식 가속기(20)는 차원 축소 처리 모듈(205), 비휘발성 메모리(NVM)(210) 및 이미지 매칭 모듈(215)을 포함할 수 있다. 유의해야 할 것은, 차원 축소 처리 모듈(205)과 이미지 매칭 모듈(215)은 모두 논리회로의 형태일 수 있거나, 또는 집적회로의 형태일 수 있다는 것이다. 실제 애플리케이션에서, 이미지 인식 가속기(20)는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 또는 기판(board)일 수 있다. 본 발명의 본 실시예에서는, 이미지 인식 가속기(20)의 구체적인 형태를 한정하지 않는다. 이미지 인식 가속기(20) 내의 구성 요소의 작동 원리를 명확하게 설명하기 위해, 이하에서는 도 4에 도시된 이미지 인식 방법의 흐름도를 참조하여, 도 3에 도시된 이미지 인식 가속기(20)의 구성요소들의 구조 및 작동 프로세스를 상세하게 설명한다. 이하의 실시예에서는, 이미지 인식 가속기(20)가 제1 이미지 데이터를 처리하는 예를 설명을 위해 사용한다.

차원 축소 처리 모듈(205)은 특정한 차원 축소 파라미터 γ에 따라 이미지 데이터의 차원를 감소시키도록 구성된다. 구체적으로는, 도 4를 참조하면, 단계 400에서, 차원 축소 처리 모듈(205)은 특정한 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소할 수 있다. 당업자라면, 이미지 데이터가 화소(pixel)의 수치로 표현되는 그레이스케일(grayscale) 값의 세트임을 알 수 있을 것이다. 일반적으로, 이미지 데이터는 이미지의 각 화소에 대한 정보를 순차적으로 추출하여 얻은 이산 어레이(discrete array)이며, 이산 어레이는 연속적인 이미지를 나타낼 수 있다. 예를 들어, 제1 이미지 데이터는 k행 m열의 행렬로 표현될 수 있으며, 행렬의 각 수치는 제1 이미지 데이터의 화소의 그레이스케일 값을 나타내는 데 사용된다. 다시 말해, 제1 이미지 데이터는 제1 이미지의 화소의 수치로 표현되는 그레이스케일 값의 세트이다. 본 발명의 본 실시예에서는, 이미지 인식 속도를 높이기 위해, 차원 축소 처리 모듈(205)은 제1 이미지 데이터의 차원을 축소하기 위해 희소 표현 기반 랜덤 매핑 방식(sparse-representation-based random mapping manner)을 사용할 수 있다. 본 발명의 본 실시예에서의 차원 축소 처리 모듈(205)에 의해 구현되는 압축 알고리즘은, 희소 표현 기반의 랜덤 매핑 알고리즘이 구현될 수 있다면 제한이 없다.

실제 애플리케이션에서, 차원 축소 처리 모듈(205)은 행렬 곱셈기를 사용하여 구현될 수 있다. 구체적으로, 차원 축소 처리 모듈(205)은 제1 이미지 데이터의 차원를 축소하는 목적을 달성하기 위해, 행렬 곱셈기를 사용하여 제1 이미지 데이터와 특정한 저차원(low-dimensional) 2진 행렬을 곱할 수 있다. 2진 행렬이란 모든 수치가 0 또는 1로 표현되는 행렬을 말한다. 2진 행렬을 사용하여 차원 축소를 구현하는 목적은 차원 축소 프로세스 동안의 계산 복잡도를 감소시키는 것이다. 본 발명의 본 실시예에서, 특정한 저차원 2진 행렬은 베르누이 행렬일 수 있다. 그러나 희소 표현 방식으로 차원 축소의 목적을 달성할 수 있는 2진 행렬이면, 본 발명의 실시예에서는 2진 행렬의 구체적인 형태를 한정하지 않는다. 예를 들어, 제1 이미지 데이터는 k행 m열의 행렬 X이고, 특정한 2진 행렬은 m행 n열의 베르누이 행렬 Z이며, 여기서 k, m 및 n은 모두 양의 정수이고, m은 n보다 크다. 행렬 곱셈기는 제1 이미지 데이터와 특정한 베르누이 행렬 Z를 곱하여 k행 n열의 행렬 Y를 취득하며, 행렬 Y는 차원 축소가 수행된 제1 이미지 데이터이다. 다시 말해, 행렬 X의 차원을 축소하는 것은 실제로 행렬 X의 열의 수량을 줄이기 위한 것이다. 실제 애플리케이션에서, n의 값은 m의 값 및 특정한 차원 축소 파라미터 γ에 따라 결정될 수 있고, 여기서 감축 파라미터 γ는 제1 이미지 데이터의 차원에 대한, 차원 축소가 수행된 제1 이미지 데이터의 차원의 비율, 즉 γ=n/m이고, n=m*γ이다. 또한, 차원 축소 파라미터 γ는 차원 축소율(dimensionality-reduction ratio)이라고도 할 수 있다.

당업자라면, 곱셈기(multiplier)는 서로 관련 없는 두 개의 아날로그 신호 또는 두 개의 디지털 신호를 곱하는 기능을 구현하는 데 사용되는 전자 부품이라는 것을 알 수 있다. 곱셈기는 두 개의 2진수를 곱할 수 있다. 행렬 곱셈기는 복수의 곱셈기와 덧셈기로 구성되며 행렬을 곱하는 데 사용되는 구성요소이다. 행렬 곱셈기에서, 곱셈기 또는 덧셈기의 다른 열의 계산은 무관하며, 병렬 계산을 구현할 수 있다. 따라서, 행렬의 차원은 행렬 곱셈기 내의 곱셈기 및 덧셈기의 열의 수량을 증가시키거나 감소시킴으로써 조정될 수 있다. 설명을 용이하게 하기 위해, 본 발명의 본 실시예에서는, 곱셈기와 덧셈기로 구성되고 행렬에 대한 곱셈 연산을 수행하는 데 사용되는 회로를 곱셈기-누산기(accumulator)라고도 한다.

본 발명의 본 실시예에서, 차원 축소 처리 모듈(205)은 이미지 데이터의 차원을 축소하는 목적을 달성하기 위해, 행렬 곱셈기 내의 곱셈기-누산기의 일부 열을 디스에이블할 수 있다. 구체적으로, 차원 축소 처리 모듈(205) 내의 곱셈기-누산기의 일부 열의 전원은 턴오프하여 곱셈기-누산기의 열을 디스에이블할 수 있다. 도 5는 본 발명의 일 실시예에 따른 차원 축소 처리 모듈(205)의 개략 구성도이다. 도 5에 도시된 바와 같이, 차원 축소 모듈(205)은 m열의 곱셈기-누산기를 포함한다. 이러한 곱셈기-누산기 열의 연산은 서로 독립적이다. 곱셈기-누산기의 열 각각에 대해, 독립적인 스위치를 사용하여 이 곱셈기-누적기 열의 작동 여부를 제어한다. 예를 들어, 스위치(S1)는 제1열(1^st-column)의 곱셈기-누산기를 제어하도록 구성되고, 스위치(S2)는 제2열(2^nd-column)의 곱셈기-누산기를 제어하도록 구성된다. 유사하게, 스위치(Sm)는 제m열(m^th-column)의 곱셈기-누산기를 제어하도록 구성된다. 당업자라면, 전계효과 트랜지스터 또는 스위치 회로를 사용하여 스위치를 구현할 수 있음을 알 수 있다. 예를 들어, 스위치는 접합 전계효과 트랜지스터(junction field effect transistor, JFET) 또는 금속 산화물 반도체 전계효과 트랜지스터 (metal-oxide semiconductor FET, MOS-FET)일 수 있다. 여기서는 스위치의 구현 방식을 한정하지 않는다.

예를 들어, 본 발명의 본 실시예에서, 차원 축소 처리 모듈(205)은 CPU(10) 또는 이미지 데이터 수집기(30)에 의해 전송되는 제1 이미지 데이터 X를 수신할 수 있으며, 여기서 X는 k행 m열의 행렬이다. 특정한 베르누이 행렬 Z는 m행 n열의 행렬이라고 가정한다. 그러면, m열의 곱셈기-누적기가 차원 축소 처리 모듈(205) 내에 구성될 수 있다. 하나의 사이클 내에, 제1 이미지 데이터의 수치는 행렬 곱셈기 내의 곱셈기-누산기의 m열 모두에 전송될 수 있다. 행렬 곱셈기-누산기 내의 곱셈기-누산기의 각 열은 수신된 수치 및 차원 축소 처리 모듈(205)에 저장된 베르누이 행렬 Z의 하나의 행의 하나의 수치 대해 곱셈 연산을 수행하여, 계산 결과를 출력할 수 있다. 다시 말해, 하나의 사이클 내에, 곱셈기-누산기의 각 열은 행렬 X의 하나의 수치와 행렬 Z의 하나의 수치에 대한 계산 결과를 출력할 수 있다. 즉, 하나의 사이클 내에, 곱셈기-누산기의 m열은 행렬 X 내의 수치 및 행렬 Z의 하나의 행의 수치에 대한 계산 결과를 취득할 수 있다. 이 방식에 따르면, m*k 사이클 후에, 행렬 X와 베르누이 행렬 Z 내의 k열의 수치에 대한 계산 결과를 취득할 수 있다. 차원 축소 처리 모듈(205)은, 제1 이미지 데이터의 차원을 축소하는 프로세스 동안에, 제1 이미지 데이터에 차원 축소 조작을 구현하기 위해, 특정한 차원 축소 파라미터 γ 및 제1 이미지 데이터 내의 m의 값에 따라 n의 값을 취득하고, 취득된 n의 값에 따라, (m-n)개의 열에 대한 곱셈기-누산기를 제어하는 행렬 곱셈기 내의 스위치를 턴오프한다. 예를 들어, 도 5에 도시된 바와 같이, 행렬 곱셈기 내의 곱셈기-누산기의 제(n+1)열 ∼ 제m열이 계산 프로세스 동안에 계산을 수행하지 않도록, 곱셈기-누적기의 제(n+1)열 ∼ 제m열을 제어하는 행렬 곱셈기의 스위치를 턴오프한다. 전술한 방식에 따르면, 차원 축소 처리 모듈(205)은 행렬 X와 행렬 Z에 대해 곱셈 연산을 수행하여, 차원 축소가 수행된 제1 이미지 데이터를 취득할 수 있으며, 여기서 차원 축소가 적용된 제1 이미지 데이터는 k행 n열의 행렬 Y로 표현된다.

비휘발성 메모리(NVM)(210)는 이미지 라이브러리에 인식될 이미지 데이터 및 미리 설정된 이미지 데이터를 저장하도록 구성된다. 구체적으로는, 도 4에 도시된 바와 같이, 단계 410에서, NVM(210)은 특정한 제1 전류 I에 따라 이미지 인식 가속기(20) 내의 NVM(210)의 제1 저장 영역(2104)에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 NVM(210)의 제2 저장 영역(2106)에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장할 수 있다. 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I는 단말 기기의 시스템 전력 소비 및 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득된다.

본 발명의 본 실시예에서, NVM(210)은 신세대 비휘발성 메모리이다. NVM(210)의 액세스 속도는 종래의 휘발성 메모리(예: 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM))의 액세스 속도와 동일하다. 또한, NVM(210)은 반도체 제품의 신뢰성과 비교적 긴 서비스 수명을 가지며, 바이트(Byte) 단위로 주소지정(addressing)을 구현하고 비트 단위로 데이터를 저장 매체에 기록할 수 있다. 따라서, NVM(210)은 메모리 버스 상에 장착되어, CPU(10)에 의한 직접 액세스를 위한 메모리로서 사용될 수 있다. 유의해야 할 것은, 종래의 휘발성 메모리와 달리, NVM(210)은 비휘발성(Non-volatile)이라는 것이다. 단말 기기(100)의 전원이 턴오프된 후에도, NVM(210)의 정보는 여전히 존재한다. 본 발명의 본 실시예에서, NVM(210)은 상변화 메모리(Phase Change Memory, PCM), 저항성 랜덤 액세스 메모리(RRAM), 자기 랜덤 액세스 메모리(Magnetic Random Access Memory, MRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory, FRAM) 등을 대표하는 차세대 비휘발성 메모리(NVM)를 포함할 수 있다. 구체적으로, 스핀 전달 토크 자기 램 (spin-transfer-torque magnetic RAM, STT-MRAM)은 비교적 긴 수명과 비교적 낮은 전력 소비를 가지며, STT-MRAM의 기록 성공률은 기록 전류와 비교적 밀접한 관계가 있다. 따라서, 본 발명의 본 실시예에서, NVM(210)은 STT-MRAM일 수 있다.

NVM(210)은 NVM 제어기(2102), 제1 저장 영역(2104) 및 제2 저장 영역(2106)을 포함할 수 있다. NVM 제어기(2102)는 제1 저장 영역(2104) 및 제2 저장 영역(2106)을 액세스하도록 구성된다. 예를 들어, NVM 제어기(2102)는 제1 저장 영역(2104) 및 제2 저장 영역(2106)에 데이터를 기록할 수 있거나, 또는 NVM 제어기(2102)는 제1 저장 영역(2104) 및 제2 저장 영역(2106)으로부터 데이터를 판독할 수 있다. 실제 애플리케이션에서, NVM 제어기(2102)는 프로세서, 주문형 반도체(Application Specific Integrated Circuit, ASIC), 또는 본 발명의 본 실시예를 구현하도록 구성된 하나 이상의 집적회로를 포함할 수있다. NVM 제어기(2102)는 캐시(cache), 통신 인터페이스 등을 더 포함할 수 있다. 여기서는 NVM 제어기(2012)의 구체적인 구성을 한정하지 않는다.

제1 저장 영역(2104) 및 제2 저장 영역(2106)은 복수의 저장 유닛으로 구성된 저장 영역일 수 있다. 본 발명의 본 실시예에서, 저장 유닛은 데이터를 저장하기 위한 최소 저장 매체 유닛을 지칭하며, 각각의 저장 유닛은 1비트(bit)의 데이터를 저장하도록 구성된다. 예를 들어, 저장 유닛은 위상 저장 유닛, 자기 저장 유닛, 저항성 저장 유닛 등과 같은 비휘발성 저장 유닛을 포함할 수 있다. 본 발명의 실시예에서는, NVM(210)은 STT-MRAM이 일례로서 사용되는 것이다. 제1 저장 영역(2104) 및 제2 저장 영역(2106)은 복수의 자기 저장 유닛으로 구성된 저장 어레이일 수 있다. 당업자라면 각각의 자기 저장 유닛이 2개의 자성층(magnetic layer) 및 하나의 터널층(tunnel layer)을 포함한다는 것을 알 수 있다. 하나의 자성층의 전자기 방향은 고정되어 있으며, 다른 자성층의 전자기 방향은 외부의 전자기장을 이용하여 변화될 수 있다. 2개의 자성층의 방향이 일치할 때, 자기 저장 유닛은 데이터 "0"을 나타내는 데 사용되는 낮은 저항을 갖는다. 2개의 자성층의 방향이 반대일 때, 자기 저장 유닛은 데이터 "1"을 나타내는 데 사용되는 높은 저항을 갖는다. 일반적으로, 당업자는 외부 전자기장을 이용하여 전자기 방향을 변경할 수 있는 자성층을 자유층(free layer)이라고 한다. 본 발명의 본 실시예에서, 자유층의 자기 방향은 자기 저장 유닛을 통해 흐르는 스핀 분극 전류(spin polarization current)에 의해 변경될 수 있다. 유의해야 할 것은, 본 발명의 본 실시예에서, 제1 저장 영역(2104) 및 제2 저장 영역(2106)은 반드시 연속적인 주소 공간일 필요는 없다는 것이다. 또한, NVM(210)은, 제1 저장 영역(2104) 및 제2 저장 영역(2106) 외에, 다른 데이터를 저장하기 위한 저장 공간(도시되지 않음)을 포함할 수 있으며, 여기서는 이를 한정하지 않는다.

당업자라면, 종래의 메모리와 비교하여, 비휘발성 메모리는 기본적으로 정적 전력 소비는 없지만 더 높은 에너지 오버헤드(이는 동적 전력 소비라고도 함)가 비휘발성 메모리의 판독 및 기록 작업으로 인해 발생한다는 것을 알 수 있다. 정적 전력 소비는 판독 작업 또는 기록 작업이 비휘발성 메모리상에서 수행되지 않는 기간 동안에 야기된 에너지 오버헤드를 지칭한다. 단말 기기의 시스템 전력 소비를 줄이기 위한 목적은 NVM의 동적 전력 소비를 감소시킴으로써 달성될 수 있다. 구체적으로, NVM의 동적 전력 소비는 기록 프로세스 동안 기록 전류의 크기를 제어함으로써 제어될 수 있다. 그러나 당업자라면, 자기 저장 유닛에 데이터를 기록하는 프로세스 동안에, 자기 저장 유닛의 저항 상태 간의 전환을 보장하기 위해, 기록 전류의 세기가 임계 전류를 초과할 필요가 있다는 것을 알 수 있다. 따라서, 기록 성공률은 기록 전류의 크기와도 밀접하게 관련된다. 본 발명의 구현 프로세스 동안, 발명자는, 어떤 이미지 및 비디오 애플리케이션 등의 경우, 저장 프로세스 동안 데이터의 하위 비트에서 발생하는 에러가 인식 성공률에 비교적 적은 영향을 미친다는 것을 발견하였다. 본 발명의 본 실시예에서는, 이미지 데이터 인식 성공률에 영향을 미치지 않고 기록 전력 소비를 줄이기 위해, NVM(210)은 서로 다른 기록 전류를 결합하는 저장하는 방식으로 이미지 데이터를 저장한다. 이 방식에 따르면, NVM 제어기(2102)는, 차원 축소 처리 모듈에 의해 차원 축소 처리가 수행된 제1 이미지 데이터의 각 수치의 하위 비트와 상위 비트를, 기록전류를 제어함으로써, 제1 저장 영역(2104) 및 제2 저장 영역(2106)에 각각 기록할 수 있다. 구체적으로, 본 발명의 본 실시예에서, 제1 저장 영역(2104)의 기록 전류 I는 제2 저장 영역(2106)의 기록 전류 I_s보다 낮다. 예를 들어, 제1 저장 영역(2104)의 기록 전류는 제1 전류 I일 수 있고, 제2 저장 영역(2106)의 기록 전류 I_s는 2I일 수 있다. 당업자라면, NVM 제어기(2102)가 기록 전압을 제어함으로써 기록 전류의 크기를 제어할 수 있다는 것을 알 수 있다.

도 6은 본 발명의 일 실시예에 따른 NVM(210)의 하드웨어 구성의 개략도이다. 도 6에 도시된 바와 같이, 제1 저장 영역(2104)과 제2 저장 영역(2106)은 복수의 자기 저장 유닛(610)으로 구성된 저장 어레이이다. NVM 제어기(2102)는 제1 전압 V을 제어하여 제1 전류 I를 제어하고, NVM 제어 유닛(2102)은 제2 전압 Vs를 제어하여 제2 전류 I_s를 제어할 수 있다. 동일한 열의 자기 저장 유닛(610)은 하나의 멀티플렉서(multiplexer, MUX)(605)에 연결될 수 있다. NVM 제어기(2102)는, 제1 전류 I에 따라 NVM의 제1 저장 영역(2104)에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 기록하거나, 제2 전류 I_s에 따라 NVM의 제2 저장 영역(2106)에, 각 수치의 (N-ω)개의 상위 비트를 기록하도록 선택하는 목적을 달성하기 위해, 제어 신호를 사용하여 멀티플렉서(605)가 제1 전압 V를 출력할 것인지 또는 제2 Vs를 출력할 것인지를 제어할 수 있다. N은 각 수치에 의해 점유되는 비트의 수량이고, ω는 특정한 폭 파라미터이다. 예를 들어, 인식될 이미지 데이터의 수치가 64비트이면, 수치 중의 하위 16비트를 제1 전류 I에 따라 제1 기억 영역(2104)에 기록하고, 수치 중의 상위 48비트를 제2 전류 I_s에 따라 제2 저장 영역(2106)에 기록할 수 있다. 설명의 편의상, 본 발명의 본 실시예에서, ω는 폭 파라미터라고 한다. 실제 애플리케이션에서, ω의 값과 제1 전류 I의 값은 모두 단말 기기(100)의 시스템 전력 소비와 단말 기기(100)의 특정한 이미지 인식 성공률에 따라 결정될 필요가 있다. 인식할 이미지 데이터의 유형이 다른 경우, 다른 이미지 인식 성공률이 요구될 수 있고, 특정한 폭 파라미터 ω의 값과 제1 전류 I도 또한 다른 것으로 이해될 수 있으며, 여기서 폭 파라미터 ω와는 양의 정수이다.

도 6은 이미지 인식 가속기(20) 내의 NVM(210)이 이미지 데이터를 상이한 영역에 저장하는 방법을 설명하기 위해 NVM(210)의 구성의 일부분에 대한 개략도를 제공함을 알 수 있을 것이다. 실제 애플리케이션에서, 멀티플렉서(MUX)(605)는 자기 저장 유닛(610)에 직접 연결되지 않을 수도 있지만, 대신에, MUX(605)는 STT-MRAM 내의 기록 장치(도 6에 도시되지 않음)를 사용하여 자기 저장 유닛(610)에 데이터를 기록할 수 있다. 여기서, 실제 애플리케이션에서, 이와는 달리, MUX(605)는 자기 저장 유닛(610)의 복수의 열에 대해 구성될 수 있거나, 또는 MUX(605)는 또한 자기 저장 유닛(610)의 하나 이상의 행을 위해 구성될 수 있다. MUX(605)의 수량과, MUX (605)와 자기 저장 유닛(610) 사이의 연결 관계는, 이미지 데이터의 수치의 다른 부분이 다른 전류에 따라 다른 자기 기억 유닛(610)에 각각 기록될 수 있는 한 여기서 한정되지 않는다.

이미지 매칭 모듈(215)은, NVM에 저장된 이미지 라이브러리가 차원 축소가 수행된 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하고, 매칭 결과를 출력하도록 구성된다. 구체적으로는, 도 4를 참조하면, 단계 410에서, 이미지 매칭 모듈(215)이 NVM(210)에 저장된 이미지 라이브러리가, 차원 축소가 수행된 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하므로, 차원 축소가 수행된 제1 이미지 데이터와 NVM(210)에 저장된 이미지 라이브러리 내의 이미지 데이터의 매칭 결과를 취득할 수 있다. 예를 들어, 이미지 매칭 모듈(215)은 제1 저장 영역(2104) 및 제2 저장 영역(2106)으로부터, 차원 축소 후에 취득되는 제1 이미지 데이터를 판독하고, 차원 축소가 수행된 제1 이미지 데이터와 NVM(210)에 저장된 이미지 라이브러리 내의 이미지 데이터 간의 매칭을 직접 수행하여, 제1 이미지 데이터가 성공적으로 인식될 수 있는지를 결정할 수 있다. 이미지 인식을 위해서는, NVM(210)이 적어도 하나의 이미지 데이터를 포함하는 이미지 라이브러리를 미리 저장할 필요가 있음을 알 수 있다. 본 발명의 본 실시예에서, 이미지 매칭 모듈(215)은 논리 회로 또는 ASIC 칩일 수 있다. 예를 들어, 이미지 매칭 모듈(215)은 매칭 추종(Matching Pursuits, MP) 알고리즘에 따라, 논리 회로 또는 ASIC 칩을 사용하여, 차원 축소가 수행된 제1 이미지 데이터와 이미지 라이브러리 내의 이미지 데이터에 대해 계산을 수행하여, NVM에 저장된 이미지 라이브러리가 차원 축소가 수행된 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하여, 매칭 결과를 취득한다. 이와는 달리 이미지 라이브러리 내의 이미지 데이터는 NVM(210)에 저장되고 제1 이미지 데이터와 동일한 처리를 받은 이미지 데이터일 수 있음을 이해할 수 있을 것이다.

유의해야 할 것은, 본 발명의 본 실시예에서 이미지 매칭 모듈(215)의 구체적인 구현 형태는 이미지 데이터 매칭 프로세스가 구현될 수 있다면 제한되지 않는다는 것이다. 또한, 본 발명의 실시예에서는 구체적인 매칭 알고리즘도 제한되지 않는다. 실제 애플리케이션에서는, 직교 매칭 추종(Orthogonal Matching Pursuit, OMP) 알고리즘이 사용될 수 있거나, 또는 다른 매칭 알고리즘이 사용될 수 있다. 여기서 이미지 매칭 모듈(215)에 의해 사용되는 매핑 알고리즘에 대해 제한은 없다. 실제 애플리케이션에서, 매칭 결과를 취득한 후에, 매칭 모듈(215)은 매칭 결과를 CPU에 회신하거나 매칭 결과를 다른 데이터 처리 모듈로 전송할 수 있다. 여기서는 이에 대해 제한하지 않는다.

본 발명의 본 실시예에서, NVM(210)은 상이한 전류에 따라, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 상이한 부분을, 제1 기억 영역(2104) 및 제2 기억 영역(2104)에 각각 기록하고, 제1 전류 I는 제2 전류 I_s보다 낮다. 따라서, 제1 전류 I에 따라 제1 기록 영역(2104)에 데이터가 저장될 때 도입되는 시스템 전력 소비가, 제2 전류 I_s에 따라 제2 기록 영역(2106)에 데이터를 저장할 때 도입되는 시스템 전력 소비보다 낮다. 당업자라면, 일반적으로 기록 전류가 낮을수록 저장된 데이터에 에러가 발생할 가능성이 더 높다는 것을 알 수 있다. 또는, 다시 말해, 기록 전류가 감소함에 따라 이미지 데이터 인식 성공률이 감소한다. 따라서, 종래 기술에서는, 이미지 인식을 수행하기 전에 저장된 데이터를 볼록 최적화와 같은 복구 방식으로 복구하는 것이 일반적이다. 본 발명의 본 실시예에서는, 단말 기기(100)의 시스템 전력 소비 및 단말 기기(100)의 특정한 제 1 이미지 인식 성공률에 따라, 특정한 폭 파라미터 ω 및 제 1 전류 I가 취득되므로, 제1 기억 영역(2104)에 저장될 수치의 하위 비트의 저장 프로세스에서 발생하는 에러가 인식 성공률에 미치는 영향은 비교적 적다. 따라서, 이미지 매칭 모듈(215)에 의해 이미지 데이터를 매칭하는 프로세스 동안에, 이미지 데이터를 매칭 전에 복원할 필요는 없고, 대신에, 매칭은, 차원 축소가 수행된 제1 이미지 데이터와, NVM(210)에 저장된 이미지 데이터와 이미지 라이브러리 내의 이미지 데이터 사이에 직접 수행될 수 있다. 본 발명의 본 실시예에서 제공되는 이러한 이미지 인식 방식은 시스템 전력 소비를 줄이면서 특정한 이미지 인식 성공률을 보장할 수 있어, 저장된 이미지 데이터의 정확성을 보장할 수 있다.

단말 기기(100)가 시스템 전력 소비를 줄이면서 이미지 데이터의 상이한 유형의 인식 요건을 충족하고 특정한 이미지 인식 성공률을 보장할 수 있도록 하기 위해, 통계 수집 모듈(225) 및 파라미터 조정 모듈(220)이 본 발명의 실시예에서 제공되는 이미지 인식 가속기(20)에 추가로 구성될 수 있다. 도 7에 도시된 바와 같이, 도 7은 본 발명의 일 실시예에 따른 다른 이미지 인식 가속기(20)의 개략 구성도이다. 도 7에 도시된 바와 같이, 도 3에 도시된 구조에 기초하여, 파라미터 조정 모듈(220)은 차원 축소 모듈(205) 및 NVM(210) 양쪽에 연결된다. 통계 수집 모듈(225)은 이미지 매칭 모듈(215)과 파라미터 조정 모듈(220) 양쪽에 연결된다. 이하에, 도 8에 도시된 다른 이미지 인식 방법을 참조하여, 도 7에 도시된 이미지 인식 가속기(20)의 구성요소의 구조 및 작동 원리를 상세하게 설명한다.

통계 수집 모듈(225)은 미리 설정된 통계 수집 기간 내에 이미지 매칭 모듈(215)에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 계산된 이미지 인식 성공률을 취득하도록 구성된다. 이 경우, 파라미터 조정 모듈(220)은 통계 수집 모듈(225)에 의해 계산된 이미지 인식 성공률 및 특정한 제2 이미지 인식 성공률에 따라, 이미지 인식 파라미터를 조정할 필요가 있는지를 결정할 수 있다. 구체적으로는, 도 8에 도시된 바와 같이, 단계 800에서, 통계 수집 모듈(225)은 미리 설정된 통계 수집 기간 내에 이미지 매칭 모듈(215)에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 계산된 이미지 인식 성공률을 취득할 수 있다. 통계 수집 모듈(225)에 의해 취득되는 이미지 인식 성공률은 복수의 이미지 데이터에 대한 인식 결과에 따라 취득된다는 것을 알 수 있다. 실제 애플리케이션에서, 통계 수집 모듈(225)은 카운터와 같은 구성요소일 수 있다. 여기서는 통계 수집 모듈(225)의 구체적인 구현 형태는 한정하지 않는다.

도 7은 통계 수집 모듈(225)의 구성을 예시할 뿐이라는 것을 알 수 있을 것이다. 실제 애플리케이션에서는, 이와는 달리 통계 수집 모듈(225)은 단말 기기(100)에 독립적으로 구성될 수 있거나, 또는 통계 수집 모듈(225)은 CPU(10)에 구성될 수 있거나, 또는 통계 수집 모듈(225)은 매칭 모듈(215)에 연결된 다른 기기에 구성된다. 본 발명의 본 실시예에서는 통계 수집 모듈(225)이 구성되는 구체적인 위치를 한정하지 않는다.

파라미터 조정 모듈(220)은, 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 단말 기기의 시스템 전력 소비 및 제2 이미지 인식 성공률에 따라, 차원 축소 파라미터 γ, 또는 폭 파라미터 ω, 또는 제1 전류 I 중 적어도 하나를 조정하도록 구성된다. 설명의 편의를 위해, 본 발명의 본 실시예에서는, 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I를 일괄하여 이미지 인식 파라미터라고 할 수 있다. 구체적으로, 파라미터 조정 모듈(220)은 통계 수집 모듈(225)에 의해 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치에 따라, 이미지 인식 파라미터를 조정할 필요가 있는지를 결정할 수 있다. 제2 이미지 인식 성공률은 새로 특정된 이미지 인식 성공률이고, 제2 이미지 인식 성공률은 전술한 제1 이미지 인식 성공률과 다르다. 이해할 수 있는 것은, 제2 이미지 인식 성공률은 미리 CPU(10)로부터 취득될 수 있다는 것이다. 도 8을 참조하면, 단계 805에서, 파라미터 조정 모듈(220)이 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 큰 것으로 결정하면, 파라미터 조정 모듈9220)은, 단게 810에서, 단말 기기의 시스템 전력 소비 및 제2 이미지 인식 성공률에 따라, 차원 축소 파라미터 γ, 또는 폭 파라미터 ω, 또는 제1 전류 I 중 적어도 하나를 조정할 수 있다.

파라미터 조정 모듈(200)이 구체적으로 이미지 인식 파라미터를 조정하는 방법을 명확하게 설명하기 위해, 이하에, 도 9에 도시된 파라미터 조정 방법의 흐름도를 참조하여, 어떻게 파라미터 조정 모듈(220)이 시스템 전력 소비와 이미지 인식 성공률을 균형을 이뤄 적절한 이미지 인식 파라미터를 취득하는지를 설명한다. 도 9는 본 발명의 일 실시예에 따른 파라미터 조정 방법의 흐름도이다. 본 발명의 본 실시예에서는, 이미지 인식 성공률을 제1 이미지 인식 성공률에서 제2 이미지 인식 성공률로 조정될 필요가 있는 예를 설명에 사용한다. 도 9에 도시된 바와 같이, 파라미터 조정 방법은 다음 단계를 포함할 수 있다.

단계 900에서, 파라미터 조정 모듈(220)은 단말 기기의 시스템 전력 소비 E를 줄이기 위해, 차원 축소 파라미터 γ, 또는 폭 파라미터 ω, 또는 제1 전류 I의 값을 점진적으로 개별적으로 조정하여, 통계 수집 모듈(225)을 사용하여 조정된 이미지 인식 성공률을 취득한다. 이상으로부터, 제1 전류 I의 값이 작을수록 단말 기기(100)가 이미지 데이터를 저장할 때 도입되는 시스템 전력이 더 낮고, 결과적으로 단말 기기(100)의 더 낮은 시스템 전력 소비를 나타낸다는 것을 알 수 있다. 폭 파라미터 ω의 값이 증가함에 따라, 제1 전류 I에 따라 제1 저장 영역(2104)에 저장되는 데이터가 증가하므로, 단말 기기(100)의 시스템 전력 소비는 더 낮다. 차원 축소 파라미터 γ의 값이 작을수록 차원 축소가 수행된 이미지 데이터의 데이터량이 더 적고 또한 단말 기기(100)의 심스템 전력 소비가 더 낮다는 것을 나타낸다. 단말 기기의 시스템 전력 소비 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례하고, 여기서 I_s는 특정한 표준 전류이거나, 또는 가드 전류(guard current)로 지칭될 수 있다. I_s에 따라 NVM(210)에 데이터가 기록될 때, 이미지 데이터의 정확성이 보장될 수 있다. 일반적으로, I_s의 값은 NVM(210)의 물리 파라미터에 다라 취득될 수 있으며; NVM(210)을 사용하는 프로세스 동안에, NVM(210)의 I_s는 변경되지 않는다. 상이한 기술로 제조된 NVM(210)은 상이한 물리 파라미터를 가지므로, I_s도 또한 달라질 수 있다는 것을 알 수 있다. 제2 이미지 데이터는 제2 이미지의 화소의 수치로 표현되는 그레이스케일 값의 세트이며, 제2 이미지 데이터는 복수의 수치를 포함할 수 있다. 실제 애플리케이션에서, 이미지 인식 파라미터를 조정하는 프로세스에서, 파라미터 조정 모듈(220)은 폭 파라미터 ω의 값을 점진적으로 증가시키거나, 차원 축소 파라미터 γ를 점진적으로 감소시키거나, 제1 전류 I의 값을 점진적으로 감소시키는 방식으로 단말 기기(100)의 시스템 전력 소비 E를 줄일 수 있다. 파라미터 조정 모듈(220)은 조정 프로세스 동안에 파라미터의 값, 시스템 전력 소비 및 취득된 이미지 인식 성공률을 기록할 수 있다. 기록 형식은 도 10a에 도시된 표 형식일 수 있거나, 도 10b에 도시된 그래프 형식일 수 있거나, 또는 다른 기록 형식일 수 있다. 도 10b는 어떻게 ω 및 I의 조정이 이미지 인식 성공률의 값을 어떻게 변화시키는지의 기록하는 데 사용되는 그래픽 형식의 예시일 뿐이다. 그래픽 형식으로 기록하는 것이 표 형식으로 기록하는 것보다 더 직관적이라는 것을 알 수 있다. 본 발명의 본 실시예에서, 이미지 인식 성공률은 서비스 품질 (quality of service, QoS)이라고도 한다. 이미지 인식 성공률은, 복수의 이미지 데이터의 인식에 한정된 이미지 인식 파라미터를 사용하는 실험으로부터 취득될 수 있다. 시스템 전력 소비는 공식 γ((N-ω)*I_s ² + ω*I)에 따른 계산에 의해 취득될 수 있다. 시스템 전력 소비의 값은 추정된 값일 수 있음을 이해할 수 있다. 구체적으로, 파라미터 조정 프로세스 동안에, 차원 축소 파라미터 γ, 폭 파라미터 ω, 또는 제1 전류 I의 값이 일단 조정된 후, 도 3에 도시된 이미지 인식 가속기를 사용하여 복수의 실험 데이터를 인식할 수 있으므로, 차원 축소 파라미터 γ, 폭 파라미터 ω, 또는 제1 전류 I의 조정된 값에 따라 복수의 실험 데이터를 인식할 수 있는 인식 성공률을 취득하고, γ((N-ω)*I_s ² + ω*I)에 따른 계산에 의해, 각 파라미터 조정으로 인한 시스템 전력 소비를 취득하고, 최종적으로 도 10a에 도시된 복수 그룹의 파라미터 값과 대응하는 시스템 전력 소비 및 이미지 인식 성공률을 취득한다. 본 발명의 본 실시예에서, 실험 데이터는 또한 이미지 데이터라는 것을 이해할 수 있다. 예를 들어, 조정 프로세스 동안에, 조정된 파라미터는 도 10a에서 γ3, ω3 및 I3이다. 파라미터 조정 모듈(220)은 차원 축소 파라미터, 폭 파라미터, 또는 제1 전류의 값을 제1 그룹의 파라미터 값: γ3, ω3 및 I3으로 조정한 후, 파라미터 조정 모듈(220)은 식 γ((N-ω)*I_s ²+ω*I)에 따른 계산에 의해, 제1 그룹의 파라미터 값에 대응하는 시스템 전력 소비 E5을 취득할 수 있다. 또한, 파라미터 조정 모듈(220)은 조정된 파라미터 값 γ3을 차원 축소 처리 모듈(205)에 전송하고, ω3 및 I3을 NVM(210)에 전송할 수 있다. 차원 축소 처리 모듈(205), NVM (210) 및 이미지 인식 모듈은 각각 도 4에 도시된 방법을 이용하여 조정된 파라미터 값 γ3, ω3, 및 I3에 따라 실험 데이터를 개별적으로 인식하여, 대응하는 시스템 전력 소비 및 대응하는 이미지 인식 성공률을 취득한다. 구체적으로, 차원 축소 처리 모듈(205)은 수신된 차원 축소 파라미터 값 γ3에 따라 실험 데이터에 대해 차원 축소 처리를 수행한다. NVM(210)은, I3에 따라 제1 저장 영역(2104)에 차원 축소가 수행된 실험 데이터의 ω3개의 하위 비트를 저장하고, I_s에 따라 제2 저장 영역(2106)에 차원 축소가 수행된 실험 데이터의 (N-ω3)개의 상위 비트를 저장한다. 이미지 매칭 모듈(215)은, 제1 기억 영역(2104) 및 제2 기억 영역(2106)으로부터 각각, 차원 축소가 수행된 실험 데이터를 판독하고, NVM(210)에 저장된 이미지 라이브러리 내의 이미지 데이터와 차원 축소가 수행된 실험 데이터 사이의 매칭을 직접 수행하여, 이미지 실험 데이터가 성공적으로 인식될 수 있는지를 결정할 수 있다. 이렇게 하여, γ3, ω3 및 I3에 따라 복수의 실험 데이터를 인식한 후에, 파라미터 값의 그룹에 대응하는 이미지 인식 성공률 QoS 5를 취득할 수 있다. QoS 5가 제2 이미지 인식 성공률의 요건을 충족하지 못하면, 차원 축소 파라미터 γ, 폭 파라미터 ω, 또는 제1 전류 I의 값을 계속 조정한 후, 도 4에 도시된 방법을 사용하여 조정된 파라 미터 값에 따라 실험 데이터를 인식한다. 이렇게 하여, 파라미터 조정 프로세스 동안에, 각각의 파라미터 값 조정으로 인한 이미지 인식 성공율 및 시스템 전력 소비를 취득할 수 있다. 예를 들어, 도 10a에 도시된, 복수 그룹의 파라미터 값과 대응하는 시스템 전력 소비와 이미지 인식 성공률이 이러한 방식으로 취득될 수 있다.

실제 애플리케이션에서, 폭 파라미터 ω의 값은 양의 정수이다. 따라서, 조정 프로세스 동안에, 조정의 편의를 위해, 폭 파라미터 ω의 값을 먼저 조정한 다음, 폭 파라미터 ω의 조정된 값에 기초하여 γ 또는 I 중 적어도 하나의 값을 조정할 수 있으므로, 조정된 파라미터 값에 따라 실험 데이터를 인식한 후, 특정한 이미지 인식 성공률(예: 제2 이미지 인식 성공률)의 요건을 충족시킬 수 있다. 본 발명의 본 실시예에서, 파라미터 값을 조정하는 구체적인 시퀀스는 제한되지 않는다. 파라미터 조정 프로세스 동안에, 파라미터 값을 조정한 후, 이미지 인식 성공률을 취득하기 위해, 조정된 파라미터 값을 미리 설정된 수량의 실험 데이터를 인식하는 데 사용할 수 있다. 본 발명의 본 실시예에서, 파라미터 조정 프로세스 동안에 복수의 실험 데이터를 인식하는 인식 성공률은 조정된 인식 성공률이라고 할 수 있다. 본 발명의 본 실시예에서, 실험 라이브러리는 미리 설정될 수 있으며, 실험 라이브러리는 실험 목적을 위한 이미지 데이터를 저장하며, 이는 파라미터 조정 프로세스 동안에 실험 데이터로 사용된다는 것을 알 수 있다. 유의해야 할 것은, 본 발명의 본 실시예에서, 도 10a에 도시된 표의 헤더 부분(도 10a의 첫 번째 행)에서 ω, γ, I, E, 및 QoS는 파라미터를 나타내는 데 사용되는 한편, 표의 첫 번째 행 외의 다른 부분에서 ω, γ, I, γ1, ω1, I2, E1, QoS 1 등은 모두 구체적인 파라미터 값을 나타내는 데 사용된다는 것이다. 본 발명의 본 실시예에서, 다른 부분의 ω, γ, I, γ', ω' 및 I'는 모두 특정 파라미터 값을 나타내는 데 사용된다. 다시 말해, 본 발명의 본 실시예에서, 달리 명시되지 않는 한, ω와 ω'는 모두 폭 파라미터의 값을 나타내는 데 사용되고, γ과 γ'는 모두 차원 축소 파라미터의 값을 나타내는 데 사용되며, I와 I'는 모두 제1 전류의 값을 나타내는 데 사용된다.

단계 905에서, 파라미터 조정 모듈(905)은 조정된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크지 않을 때 취득 가능한, 단말 기기의 가장 낮은 시스템 전력 소비 E'를 결정한다. 단계 900에 도시된 파라미터 조정 프로세스 동안에, 조정된 파라미터에 대응하는 복수의 이미지 인식 성공률 및 복수의 시스템 전력 소비를 취득할 수 있음을 이해할 수 있을 것이다. 당업자라면, 차원 축소 파라미터 γ의 값이 작을수록, 차원 축소가 수행된 이미지 데이터의 데이터량이 더 적고, 오류 가능성이 더 낮다는 것을 알 수 있다. 그러나 차원 축소가 수행된 이미지 데이터의 각 수치에 더 많은 양의 정보가 포함된다. 따라서, 실제의 애플리케이션에서는, 이미지 인식 성공률이 더 높으면서 차원 축소 파라미터 γ가 감소하는 경우가 있을 수 있다. 이 경우, 차원 감축 파라미터 γ와 이미지 인식 성공률 사이의 절충을 고려할 필요가 있다.

본 발명의 본 실시예에서는, 특정한 제2 이미지 인식 성공률과의 차의 절대치가 미리 설정된 임계치보다 크지 않은 모든 이미지 인식 성공률이, 제2 이미지 인식 성공률의 요건을 충족시키는 이미지 인식 성공률로서 사용된다. 예를 들어, 제2 이미지 인식 성공률이 90%이고 미리 설정된 임계치가 2%이면, 88%에서 92%까지의 모든 이미지 인식 성공률이 제2 이미지 인식 성공률의 요건을 충족시키는 이미지 인식 성공률로 간주될 수 있다. 이 단계에서, 기록된 복수의 이미지 인식 성공률 중에서 제2 이미지 인식 성공률의 요건을 충족하는 하나 이상의 이미지 인식 성공률을 결정할 수 있고, 하나 이상의 이미지 인식 성공률에 대응하는 하나 이상의 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비 E'를 결정할 수 있다.

단계 910에서, 파라미터 조정 모듈(220)은 가장 낮은 시스템 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I를, 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'로 각각 선택한다. 단계 905에서 결정된 가장 낮은 시스템 전력 소비 E'에 대응하는, 제2 이미지 인식 성공률의 요건을 충족시키는 복수의 이미지 인식 성공률이 존재할 수 있음을 이해할 수 있을 것이다. 따라서, 단계 910에서, 파라미터 조정 모듈(220)은 가장 낮은 시스템 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I를, 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'로 선택할 수 있다. 예를 들어, 첫 번째 경우에, 폭 파라미터 ω는 1비트씩 증가하며, 취득된 이미지 인식 성공률은 88%이고, 시스템 전력 소비 E'는 10W이다. 두 번째 경우에, 차원 축소 파라미터 γ는 0.5씩 감소하며, 취득된 이미지 인식 성공률은 90%이고, 시스템 전력 소비 E'는 역시 10W이다. 세 번째 경우에, 전류 I는 500㎂씩 감소하며, 취득된 이미지 인식 성공률은 92%이고, 시스템 전력 소비 E'는 역시 10W이다. 따라서, 세 번째 경우의 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I를 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'로 사용할 수 있다.

본 발명의 본 실시예에서는, 파라미터 조정 모듈(220)에 의해 이미지 인식 파라미터를 조정하는 프로세스에 대한 간단한 예를 제공할 뿐임을 이해할 수 있을 것이다. 실제 애플리케이션에서, 전술 한 세 개의 파라미터는 또한 결합 방식으로 조정될 수 있다. 예를 들어, 폭 파라미터 ω는 1비트 만큼 증가할 수 있고, 동시에 차원 축소 파라미터 γ는 0.5 만큼 감소될 수 있다. 전술한 세 개의 이미지 인식 파라미터 중 적어도 하나의 파라미터가 조정된다면, 본 발명의 본 실시예에서는 구체적인 조정 형태를 한정하지 않는다. 실제 애플리케이션에서, 파라미터 조정 모듈(220)은 그리디 알고리즘(greedy algorithm)에 따라 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제 1 전류 I'를 결정할 수 있다.

유의해야 할 것은, 실제 애플리케이션에서, 통계 수집 모듈(225)은 대안으로 단말 기기치 (100)의 CPU(10) 내에 위치할 수 있다는 것이다. 이 경우, 파라미터 조정 모듈(220)은 CPU(10)의 명령에 따라 이미지 인식 파라미터를 조정할 수 있다. 도 11에 도시된 바와 같이, 도 11은 본 발명의 일 실시예에 따른 또 다른 단말 기기의 개략 구성도이다. 도 11에 도시된 구성에서, 통계 수집 모듈(225)(도 11에는 도시되지 않음)이 CPU(10) 내에 위치될 수 있고, CPU(10)는 미리 설정된 통계 수집 기간 내에 이미지 매칭 모듈(215)에 의해 전송되는 매칭 결과에 따라, 이미지 인식 가속기(20)의 이미지 인식 성공률을 계산할 수 있다. 계산된 이미지 인식 성공률과 제2 이미지 인식 성공률의 차가 미리 설정된 임계치보다 크면, CPU(10)는 파라미터 조정 모듈(220)에 파라미터 조정 명령을 전송하여, 파라미터 조정 모듈(220)에 이미지 인식 파라미터를 조정하도록 명령할 수 있다. 파라미터 조정 명령은 제2 이미지 인식 성공률을 포함한다. 다시 말해, 도 11에 도시된 구성에서, CPU(10) 및 파라미터 조정 모듈(220)은 이미지 인식 파라미터를 조정하는 기능을 공동으로 구현한다. 구체적으로, CPU(10)는 도 8에 도시된 단계 800 ∼ 805의 동작을 실행하여, 단계 810에서의 동작을 수행하도록 파라미터 조정 모듈(220)에 명령할 수 있다.

다른 경우에, 이미지 인식 파라미터를 조정하는 기능은 대안으로 단말 기기(100)의 CPU(10)에 의해 구현될 수도 있다. 도 12에 도시된 바와 같이, 도 12는 본 발명의 일 실시예에 따른 또 다른 단말 기기의 개략 구성도이다. 도 11에 기초하여, 도 12에는 파라미터 조정 모듈(220)이 존재하지 않는다. 도 11에서의 파라미터 조정 모듈(220)의 기능은 대신에 CPU(10)에 의해 구현된다. 구체적으로는, 도 12에 도시된 단말 기기(100)의 개략 구성도에서, 이미지 매칭 모듈(215)은 매칭 결과를 CPU(10)에 피드백할 수 있고, CPU(10)는 매칭 결과에 따라, 이미지 인식 가속기(20)가 미리 설정된 통계 수집 내에 이미지 데이터를 인식하는 이미지 인식 성공률을 계산할 수 있다. CPU(10)가, 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차가 미리 설정된 임계치보다 크다고 결정하는 경우, CPU(10)는 단말기 시스템 전력 소비 및 제2 이미지 인식 성공률에 따라, 파라미터: 차원 축소 파라미터 γ, 또는 폭 파라미터 ω, 또는 제1 전류 I 중 적어도 하나를 조정하고, 조정된 차원 축소 파라미터 γ'를 차원 축소 처리 모듈(205)에 전송하고, 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 NVM(210)에 전송한다. 다시 말해, 도 12에 도시된 구성에서, CPU(10)는 도 8에 도시된 단계 800 ∼ 810의 방법을 실행할 수있다. 구성요소의 구체적인 기능에 대해서는, 전술한 실시 예에서의 관련 설명을 참조할 수 있다. 여기서는 세부사항을 다시 설명하지 않는다. 도 12에 도시된 구성에서, 이미지 인식 파라미터를 조정할 때, CPU(10)는 명령 형식을 사용하여 조정된 차원 축소 파라미터 γ'를 이미지 인식 가속기(20) 내의 차원 축소 처리 모듈(205)에 전송하고, 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 이미지 인식 가속기(20) 내의 NVM(210)에 전송하여, 차원 축소 처리 모듈(205) 및 NVM(210)이 조정된 이미지 인식 파라미터에 따라 이미지 데이터를 인식하도록 제어한다.

당업자라면, 전술한 실시예에서, 이미지 인식 성공률이 제1 이미지 인식 성공률에서 제2 이미지 인식 성공률로 조정되는 예를 사용하여, 본 발명의 본 실시예에 따른 이미지 인식 가속기가 파라미터 조정을 구현하는 프로세스를 설명하였다는 것을 알 수 있다. 그러나 전술한 예는 만족스러운 이미지 인식 파라미터(차원 축소 파라미터, 폭 파라미터, 및 제 1 전류를 포함함)의 값을 취득하기 위해 이미지 인식 가속기에 의해 구현될 수 있는 파라미터 조정 기능의 일례에 지나지 않는다. 본 발명의 본 실시예에서, 제1 이미지 데이터를 인식하는 데 사용되는 차원 축소 파라미터 γ, 폭 파라미터 ω, 및 제1 전류 I는 또한 전술한 파라미터 조정 방식에 따른 조정에 의해 취득될 수 있다. 다시 말해, 전술한 파라미터 조정 방법은 시스템 전력 소비 및 이미지 인식 성공률에 대한 요건을 충족시키는 이미지 인식 파라미터 값을 얻기 위해 파라미터 값을 조정하는 방법을 설명한다. 실제 어플리케이션에서, 파라미터 조정이 요구될 때마다, 전술한 파라미터 조정 방법으로 요건을 충족시키는 파라미터 값을 취득할 수 있다.

조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 취득한 후에, 이미지 인식 가속기(20)는 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'에 따라, 후속하여 인식될 필요가 있는 제2 이미지 데이터에 대한 이미지 인식을 수행한다. 구체적으로는, 도 8에 도시된 바와 같이, 단계 815에서, 차원 축소 처리 모듈(205)은 조정된 차원 축소 파라미터 γ에 따라 제2 이미지 데이터의 차원을 축소할 수 있다. 단계 820에서, NVM(210)은, 조정된 제1 전류 I'에 따라 NVM(210)의 제1 저장 영역에, 차원 축소가 수행된 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 제2 전류 I_s에 따라 NVM(210)의 제2 저장 영역에, 차원 축소가 수행된 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하며, I'는 I_s보다 낮다. 단계 825에서, 이미지 매칭 모듈(215)은 NVM(210)에 저장된 이미지 라이브러리가, 차원 축소가 수행된 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정할 수 있다. 구체적으로, 이미지 매칭 모듈(215)은 차원 축소가 수행된 제2 이미지 데이터와 NVM(210)에 저장된 이미지 라이브러리의 이미지 데이터를 비교하여, 차원 축소가 이루어진 제2 이미지 데이터의 매칭 결과 및 NVM(210)에 저장된 이미지 라이브리 내의 이미지 데이터를 취득할 수 있다. 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'에 따라 이미지 인식 가속기가 제2 이미지 데이터에 대해 이미지 인식을 수행하는 프로세스는, 차원 축소 파라미터 γ, 폭 파라미터 ω 및 제1 전류 I에 따라 제1 이미지 데이터에 대해 이미지 인식을 수행하는 전술한 프로세스와 유사하다는 것을 알 수 있을 것이다. 상세한 설명에 대해서는, 전술한 설명을 참조할 수 있다. 여기서는 세부 사항을 다시 설명하지 않는다.

본 발명의 본 실시예서의 파라미터 조정 방법에서는, 파라미터 조정이 필요한 경우에만 파라미터 조정이 트리거된다는 것을 알 수 있을 것이다. 다시 말해, 이미지 인식 가속기는, 이미지 인식 파라미터의 값을 조정할 필요가 있는 경우, 인식될 이미지 데이터(서비스 데이터라고도 함)의 수신 정지를 트리거하고, 도 9에 도시 된 방식으로, 파라미터 값을 조정하고 실험 데이터를 인식하여, 요건을 충족시키는 이미지 인식 파라미터 값을 취득할 수 있다. 이미지 인식 요건을 충족시키는 파라미터 값을 취득한 후, 그 요건을 충족시키는 파라미터 값을 차원 축소 처리 모듈(205) 및 NVM (210)에 전송하여, 차원 축소 처리 모듈(205), NVM (210) 및 이미지 매칭 모듈(215)이 조정에 의해 취득된 이미지 인식 파라미터 값에 따라 인식될 이미지 데이터(예: 제1 이미지 데이터 및 제2 이미지 데이터)에 대한 이미지 인식을 수행할 수 있도록 한다.

본 발명의 실시예에 제공되는 이미지 인식 가속기(20)가 이미지 데이터를 어떻게 인식하는지를 명확히 설명하기 위해, 이하에, 도 13에 도시된 이미지 인식 방법의 시그널링도를 참조하여, 도 7에 도시된 이미지 인식 가속기(20)의 작동 프로세스에 대해 간단히 설명한다. 본 발명의 본 실시예에서, 제1 이미지 데이터를 인식하는 예를 여전히 설명을 위해 사용한다. 도 13에 도시된 바와 같이, 차원 축소 처리 모듈(205)은 CPU(10)에 의해 전송되는 인식될 제1 이미지 데이터(1300)를 수신한 후, 차원 축소 처리 모듈(205)은 파라미터 조정 모듈(220)에 의해 특정된 차원 축소 파라미터 γ에 따라 제1 이미지 데이터(1300)의 차원을 축소할 수 있다. 차원 축소 처리 모듈(205)은 베르누이 행렬을 사용하여 제1 이미지 데이터(1300)의 차원을 축소하여, 희소 표현 기반 랜덤 매핑 방식으로 제1 이미지 데이터(1300)의 차원을 축소할 수 있다. NVM(210)은, 파라미터 조정 모듈(220)에 의해 특정된 폭 파라미터 ω 및 제1 전류 I에 따라 차원 축소가 수행된 제1 이미지 데이터(1305)를 수신 한 후, 제1 전류 I에 따라 제1 저장 영역(2104)에, 차원 축소가 수행된 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 제2 전류 I_s에 따라 제2 저장 영역(2106)에, 차원 축소가 수행된 제 1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장할 수 있다. 이미지 매칭 모듈(215)은 NVM(210)에 저장된 이미지 라이브러리에 기초하여, 차원 축소가 수행된 제 1 이미지 데이터(1305)를 인식하고, NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하고, 매칭 결과를 출력한다. 설명의 편의를 위해, 도 13에서, 이미지 라이브러리 내의 이미지 데이터와 차원 축소가 행해진 제1 이미지 데이터(1305)를 일괄하여 비교될 이미지 데이터(1310)라고 한다. 한편, 통계 수집 모듈(225)은 통계 기간 내에 이미지 매칭 모듈(215)의 이미지 매칭 결과에 대한 통계를 수집하여, 이미지 인식 성공률(1320)을 취득할 수 있다. 이렇게 하여, 파라미터 조정 모듈(220)은, 통계 수집 모듈(225)에 의해 취득되는 이미지 인식 성공률(1320) 및 특정한 제2 이미지 인식 성공률에 따라, 이미지 인식 파라미터가 조정될 필요가 있는지를 결정할 수 있다. 파라미터 조정 모듈(220)이 이미지 인식 파라미터가 조정될 필요가 있는 것으로 결정하는 경우, 파라미터 조정 모듈(220)은 도 9에 도시된 방법을 사용하여 이미지 인식 파라미터를 조정하고, 조정된 차원 축소 파라미터 γ'를 차원 축소 모듈(205)에 출력하고, 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 NVM(210)에 출력할 수 있다. 따라서, 차원 축소 처리 모듈(205), NVM(210) 및 이미지 매칭 모듈(215)은 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'에 따라 후속하는 제2 이미지 데이터를 인식할 수 있다.

도 13은 단지 본 발명의 본 실시예에서 제공되는 단말 기기(100)의 시그널링도일 뿐임을 알 수 있을 것이다. 다른 실시예에서 제공된 이미지 인식 가속기(20) 또는 단말 기기(100)의 작동 프로세스에 대해서는 도 13에서의 설명을 참조할 수 있다. 여기서는 세부사항을 다시 설명하지 않는다.

본 발명의 본 실시예에서 제공되는 단말 기기에서는, 이미지 인식 가속기가 이미지 인식을 수행하여, CPU의 데이터 처리량을 감소시키고 CPU와 메모리 사이에 교환되는 데이터를 감소시킨다. 이렇게 하여, CPU 부하를 감소시킬 수 있고, 이미지 데이터 인식 시의 메모리 대역폭 제한을 경감할 수 있고, 이미지 데이터의 인식 속도를 향상시킬 수 있다. 또한, 본 발명의 본 실시예에서 제공되는 단말 기기에서, 이미지 인식 가속기는 희소 표현 기반 랜덤 매핑 방식으로 인식될 이미지 데이터의 차원을 감소시킬 수 있고, 서로 다른 전류에 따라 이미지 인식 가속기 내의 NVM의 서로 다른 저장 영역에, 차원 축소가 수행된 이미지 데이터를 기록할 수 있다. 특정한 차원 축소 파라미터 γ, 특정한 폭 파라미터 ω 및 특정한 제1 전류 I는 모두 단말 기기의 시스템 전력 소비 및 단말 기기의 특정한 이미지 인식 성공률에 따라 취득된다. 따라서, 단말 기기의 시스템 전력 소비를 감소시키면서 이미지 인식의 정확성을 확보할 수 있다.

본 발명의 일 실시예는 또한, 프로그램 코드를 저장하는 컴퓨터로 판독 가능한 저장 매체를 포함하는, 데이터를 처리하기 위한 컴퓨터 프로그램 제품을 제공하며, 여기서 프로그램 코드에 포함된 명령어는 전술한 방법 실시예 중 어느 하나에서의 방법 프로시져(9method procedure)를 실행하는 데 사용된다. 당업자라면, 전술한 저장 매체로는, 예를 들어 USB 플래시 드라이브, 탈착 가능한 하드 디스크, 자기 디스크, 광 디스크, RAM(Random-Access Memory), SSD(Solid State Disk), 또는 비휘발성 메모리와 같은, 프로그램 코드 저정할 수 있는, 기계로 판독할 수 있는 비일시적인 매체(non-transitory machine-readable medium)를 포함할 수 있다는 것을 알 수 있다.

유의해야 할 것은, 본 출원의 실시예는 단지 예시에 불과하다는 것이다. 당업자는, 설명의 편의 및 간결성을 위해, 전술한 실시예들에서, 실시예들은 상이한 강조점을 가지며, 일 실시예에서 상세하게 설명되지 않은 부분에 대해서는, 다른 실시예에서의 관련 설명을 참조할 수 있음을 분명히 알 수 있다. 본 발명의 실시예, 청구범위 및 첨부된 도면에 개시된 특징은 독립적으로 존재할 수도 있고, 또는 조합으로 존재할 수도 있다. 본 발명의 실시예에서 하드웨어 형태로 기술된 특징은 소프트웨어에 의해 실행될 수 있으며, 그 반대로도 또한 가능하며, 본 출원에서는 이를 한정하지 않는다.

Claims

이미지 인식을 위한 단말 기기에 적용되는 이미지 인식 가속기로서,
차원 축소 파라미터(dimensionality-reduction parameter) γ를 수신하고, 상기 수신된 차원 축소 파라미터 γ에 따라 제1 이미지 데이터의 차원을 축소하도록 구성된 차원 축소 처리 모듈 - 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함하고, 상기 차원 축소 파라미터 γ는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;
폭 파라미터 ω 및 제1 전류 I를 수신하고, 상기 특정한 제1 전류 I에 따라 비휘발성 메모리(non-volatile memory, NVM)의 제1 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장하도록 구성된 상기 비휘발성 메모리(NVM) - 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, 상기 제1 전류 I는 상기 제2 전류 I_s보다 낮고, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성된 이미지 매칭 모듈
을 포함하는 이미지 인식 가속기.
제1항에 있어서,
상기 단말 기기의 상기 시스템 전력 소비 및 상기 특정한 제1 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류 중 적어도 하나의 값을 조정하여, 조정된 차원 축소 파라미터 γ, 조정된 폭 파라미터 ω 및 조정된 제1 전류 I를 취득하고; 상기 조정된 차원 축소 파라미터 γ을 상기 차원 축소 처리 모듈에 전송하고; 상기 조정된 폭 파라미터 ω 및 상기 조정된 제1 전류 I를 상기 NVM에 전송하도록 구성된 파라미터 조정 모듈을 더 포함하는 이미지 인식 가속기.
제2항에 있어서,
상기 파라미터 조정 모듈은 구체적으로,
상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 개별적으로 취득하고 - 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -;
각각의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차의 절대치는 상기 미리 설정된 임계치보다 크지 않음 -;
상기 가장 낮은 시스템 전력 소비를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류의 값을, 상기 조정된 차원 축소 파라미터 γ, 상기 조정된 폭 파라미터 ω, 및 상기 조정된 제1 전류 I로 각각 선택하고; 상기 조정된 차원 축소 파라미터 γ를 상기 차원 축소 처리 모듈에 전송하고; 상기 조정된 폭 파라미터 ω 및 상기 조정된 제1 전류 I를 상기 NVM에 전송하도록 구성되는, 이미지 인식 가속기.
제1항에 있어서,
상기 파라미터 조정 모듈은 추가로, 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하여, 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 취득하도록 구성되며, 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다르고;
상기 차원 축소 처리 모듈은 추가로, 상기 조정된 차원 축소 파라미터 γ'에 따라 제2 이미지 데이터의 차원을 축소하도록 구성되고;
상기 비휘발성 메모리(NVM)는 추가로, 상기 조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하도록 구성되며, 여기서 ω'는 상기 조정된 폭 파라미터이고, I'는 I_s보다 낮으며;
상기 이미지 매칭 모듈은 추가로, 상기 NVM에 저장된 이미지 라이브러리가 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성되는, 이미지 인식 가속기.
제1항 내지 제4항 중 어느 한 항에 있어서,
미리 설정된 통계 수집 기간 내에 상기 이미지 매칭 모듈에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 상기 계산된 이미지 인식 성공률을 취득하도록 구성된 통계 수집 모듈을 더 포함하는 이미지 인식 가속기.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 차원 축소 처리 모듈은 구체적으로,
상기 제1 이미지 데이터와 특정한 2진 행렬의 곱에 따라, 차원 축소가 수행된 상기 제1 이미지 데이터를 취득하도록 구성되며, 상기 제1 이미지 데이터는 k행 m열의 행렬이고, 상기 2진 행렬은 m행 n열의 행렬이고, 차원 축소가 수행된 상기 제1 이미지 데이터는 k행 n열의 행렬이며, 여기서 k, m 및 n은 양의 정수이고, m의 값은 n의 값보다 크고, n의 값은 상기 특정한 차원 축소 파라미터 γ에 따라 결정되며, γ=n/m인, 이미지 인식 가속기.
제2항 또는 제3항에 있어서,
상기 파라미터 조정 모듈은 구체적으로,
계산된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차가 미리 설정된 임계치보다 크면, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례하고, 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -;
각각의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비 E'를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치는 미리 설정된 임계치보다 크지 않음 -;
상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류의 값을, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω', 및 상기 조정된 제1 전류 I'로 각각 선택하고; 상기 조정된 차원 축소 파라미터 γ'를 상기 차원 축소 처리 모듈에 전송하고; 상기 조정된 폭 파라미터 ω' 및 상기 조정된 제1 전류 I'를 상기 NVM에 전송하도록 구성되는, 이미지 인식 가속기.
제6항에 있어서,
상기 2진 행렬은 베르누이 매핑 행렬(Bernoulli mapping matrix)을 포함하는, 이미지 인식 가속기.
CPU 및 이미지 인식 가속기를 포함하는 단말 기기로서,
상기 CPU는 인식될 제1 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;
상기 이미지 인식 가속기는,
차원 축소 파라미터 γ에 따라 상기 제1 이미지 데이터의 차원을 축소하고 - 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함하고, 상기 차원 축소 파라미터 γ는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;
제1 전류 I에 따라 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장하고 - 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, ω는 폭 파라미터이고, I는 I_s보다 낮고, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성되는,
단말 기기.
제9항에 있어서,
상기 이미지 인식 가속기는 추가로,
상기 단말 기기의 특정한 제1 이미지 인식 성공률 및 시스템 전력 소비에 따라, 상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류 중 적어도 하나의 값을 조정하여, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I를 취득하도록 구성되는, 단말 기기.
제10항에 있어서,
상기 이미지 인식 가속기는 구체적으로,
상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 개별적으로 취득하고 - 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -;
각각의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차의 절대치는 상기 미리 설정된 임계치보다 크지 않음 -;
상기 가장 낮은 시스템 전력 소비를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류의 값을, 상기 차원 축소 파라미터 γ, 상기 폭 파라미터 ω, 및 상기 제1 전류 I로 각각 선택하도록 구성되는, 단말 기기.
제9항에 있어서,
상기 이미지 인식 가속기는 추가로, 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하여, 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 취득하도록 구성되며, 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다르고;
상기 CPU는 추가로, 제2 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;
상기 이미지 인식 가속기는 추가로,
상기 조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하고;
상기 조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하고 - 여기서 ω'는 상기 조정된 폭 파라미터이고, I'는 I_s보다 낮음 -;
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성되는, 단말 기기.
제9항에 있어서,
상기 CPU는 추가로,
미리 설정된 통계 수집 기간 내에 상기 이미지 인식 가속기에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 상기 계산된 이미지 인식 성공률을 취득하고;
상기 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 큰지를 결정하도록 구성되고;
상기 이미지 인식 가속기는 추가로, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나의 값을 조정하여, 조정된 차원 축소 파라미터 γ', 또는 조정된 폭 파라미터 ω', 또는 조정된 제1 전류 I'를 취득하도록 구성되며, 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다르고;
상기 CPU는 추가로 제2 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;
상기 이미지 인식 가속기는 추가로,
상기 조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하고;
상기 조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하고 - 여기서 ω'는 상기 조정된 폭 파라미터이고, I'는 I_s보다 낮음 -;
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성되는, 단말 기기.
제9항에 있어서,
상기 CPU는 추가로,
미리 설정된 통계 수집 기간 내에 상기 이미지 인식 가속기에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 상기 계산된 이미지 인식 성공률을 취득하고;
상기 계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 크면, 상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하여, 조정된 차원 축소 파라미터 γ', 또는 조정된 폭 파라미터 ω', 또는 조정된 제1 전류 I'를 취득하고 - 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다름 -;
제2 이미지 데이터를 상기 이미지 인식 가속기에 전송하도록 구성되고;
상기 이미지 인식 가속기는 추가로,
상기 조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하고;
상기 조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하고 - 여기서 ω'는 상기 조정된 폭 파라미터이고, I'는 I_s보다 낮음 -;
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하도록 구성되는, 단말 기기.
제9항 내지 제14항 중 어느 한 항에 있어서,
상기 이미지 인식 가속기는 구체적으로,
상기 제1 이미지 데이터와 특정한 2진 행렬의 곱에 따라, 차원 축소가 수행된 상기 제1 이미지 데이터를 취득하도록 구성되며, 상기 제1 이미지 데이터는 k행 m열의 행렬이고, 상기 2진 행렬은 m행 n열의 행렬이고, 차원 축소가 수행된 상기 제1 이미지 데이터는 k행 n열의 행렬이며, 여기서 k, m 및 n은 양의 정수이고, m의 값은 n의 값보다 크고, n의 값은 상기 특정한 차원 축소 파라미터 γ에 따라 결정되며, γ=n/m인, 단말 기기.
제10항 또는 제13항에 있어서,
상기 이미지 인식 가속기는 구체적으로,
상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례하고, 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -;
각각의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비 E'를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치는 미리 설정된 임계치보다 크지 않음 -;
상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류 I의 값을, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω', 및 상기 조정된 제1 전류 I'로 각각 선택하도록 구성되는, 단말 기기.
제14항에 있어서,
상기 CPU는 구체적으로,
상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 각각 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례하고, 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -;
조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비 E'를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치는 미리 설정된 임계치보다 크지 않음 -;
상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 차원 축소 파라미터, 폭 파라미터 및 제1 전류를, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω', 및 상기 조정된 제1 전류 I'로 각각 선택하도록 구성되는, 단말 기기.
제15항에 있어서,
상기 2진 행렬은 베르누이 매핑 행렬을 포함하는, 이미지 인식 가속기.
단말 기기에 적용되며, 상기 단말 기기 내의 이미지 인식 가속기에 의해 실행되는 이미지 인식 방법으로서,
차원 축소 파라미터 γ에 따라 상기 제1 이미지 데이터의 차원을 축소하는 단계 - 차원 축소가 수행된 상기 제1 이미지 데이터는 복수의 수치를 포함하고, 상기 차원 축소 파라미터 γ는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -;
특정한 제1 전류 I에 따라 상기 이미지 인식 가속기 내의 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 ω개의 하위 비트를 저장하고, 특정한 제2 전류 I_S에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제1 이미지 데이터의 각 수치의 (N-ω)개의 상위 비트를 저장하는 단계 - 여기서 N은 각 수치에 의해 점유되는 비트의 수량이고, ω는 폭 파라미터이고, I는 I_s보다 낮고, 상기 폭 파라미터 ω 및 상기 제1 전류 I는 상기 단말 기기의 시스템 전력 소비 및 상기 단말 기기의 특정한 제1 이미지 인식 성공률에 따라 취득됨 -; 및
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제1 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하는 단계
를 포함하는 이미지 인식 방법.
제19항에 있어서,
상기 단말 기기의 상기 시스템 전력 소비 및 상기 특정한 제1 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류 중 적어도 하나의 값을 조정하여, 조정된 차원 축소 파라미터 γ, 또는 조정된 폭 파라미터 ω, 또는 조정된 제1 전류 I를 취득하는 단계를 더 포함하는 이미지 인식 방법.
제20항에 있어서,
상기 단말 기기의 상기 시스템 전력 소비 및 상기 특정한 제1 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류 중 적어도 하나의 값을 조정하여, 조정된 차원 축소 파라미터 γ, 또는 조정된 폭 파라미터 ω, 또는 조정된 제1 전류 I를 취득하는 단계는 구체적으로,
상기 차원 축소 파라미터, 또는 상기 폭 파라미터, 또는 상기 제1 전류의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 개별적으로 취득하는 단계 - 각각의 조정된 이미지 인식 성공률은 하나의 조정된 시스템 전력 소비에 대응함 -;
각각의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비를 선택하는 단계 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제1 이미지 인식 성공률의 차의 절대치는 상기 미리 설정된 임계치보다 크지 않음 -; 및
상기 가장 낮은 시스템 전력 소비를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류의 값을, 상기 조정된 차원 축소 파라미터 γ, 상기 조정된 폭 파라미터 ω 및 상기 조정된 제1 전류 I로 각각 선택하는 단계를 포함하는, 이미지 인식 방법.
제19항에 있어서,
계산된 이미지 인식 성공률과 특정한 제2 이미지 인식 성공률의 차의 절대치가 미리 설정된 임계치보다 큰 것으로 결정하는 단계;
상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하여, 조정된 차원 축소 파라미터 γ', 조정된 폭 파라미터 ω' 및 조정된 제1 전류 I'를 취득하는 단계 - 상기 제2 이미지 인식 성공률은 상기 제1 이미지 인식 성공률과 다름 -;
상기 조정된 차원 축소 파라미터 γ'에 따라 상기 제2 이미지 데이터의 차원을 축소하는 단계;
상기 조정된 제1 전류 I'에 따라 상기 NVM의 제1 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 ω'개의 하위 비트를 저장하고, 상기 제2 전류 I_s에 따라 상기 NVM의 제2 저장 영역에, 차원 축소가 수행된 상기 제2 이미지 데이터의 각 수치의 (N-ω')개의 상위 비트를 저장하는 단계 - 여기서 ω'는 상기 조정된 폭 파라미터이고, I'는 I_s보다 낮음 -; 및
상기 NVM에 저장된 이미지 라이브러리가, 차원 축소가 수행된 상기 제2 이미지 데이터와 매칭되는 이미지 데이터를 포함하는지를 결정하는 단계를 더 포함하는 이미지 인식 방법.
제19항 내지 제22항 중 어느 한 항에 있어서,
미리 설정된 통계 수집 기간 내에 상기 이미지 매칭 모듈에 의해 출력되는 매칭 결과에 대한 통계를 수집하여, 상기 계산된 이미지 인식 성공률을 취득하는 단계를 더 포함하는 이미지 인식 방법.
제19항 내지 제23항 중 어느 한 항에 있어서,
상기 차원 축소 파라미터 γ에 따라 상기 제1 이미지 데이터의 차원을 축소하는 단계는,
상기 제1 이미지 데이터와 특정한 2진 행렬의 곱에 따라, 차원 축소가 수행된 상기 제1 이미지 데이터를 취득하는 단계 - 상기 제1 이미지 데이터는 k행 m열의 행렬이고, 상기 2진 행렬은 m행 n열의 행렬이고, 차원 축소가 수행된 상기 제1 이미지 데이터는 k행 n열의 행렬이며, 여기서 k, m 및 n은 양의 정수이고, m의 값은 n의 값보다 크고, n의 값은 상기 특정한 차원 축소 파라미터 γ에 따라 결정되며, γ=n/m인, 이미지 인식 방법.
제20항 내지 제24항 중 어느 한 항에 있어서,
상기 단말 기기의 상기 시스템 전력 소비 및 상기 제2 이미지 인식 성공률에 따라, 상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I 중 적어도 하나를 조정하는 것은,
상기 차원 축소 파라미터 γ, 또는 상기 폭 파라미터 ω, 또는 상기 제1 전류 I의 값을 개별적으로 조정하여, 복수의 조정된 이미지 인식 성공률 및 복수의 조정된 시스템 전력 소비를 취득하고 - 여기서 E의 값은 γ((N-ω)*I_s ²+ω*I)의 값에 비례함 -;
각각의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차를 결정하고, 하나 이상의 조정된 이미지 인식 성공률에 대응하는 하나 이상의 조정된 시스템 전력 소비 중에서 가장 낮은 시스템 전력 소비를 선택하고 - 상기 하나 이상의 조정된 이미지 인식 성공률과 상기 제2 이미지 인식 성공률의 차의 절대치는 미리 설정된 임계치보다 크지 않음 -;
상기 가장 낮은 전력 소비 E'를 충족시키면서 가장 높은 이미지 인식 성공률을 보이는 상기 차원 축소 파라미터, 상기 폭 파라미터 및 상기 제1 전류의 값을, 상기 조정된 차원 축소 파라미터 γ', 상기 조정된 폭 파라미터 ω', 및 상기 조정된 제1 전류 I'로 각각 선택하는 것을 포함하는, 이미지 인식 방법.
제24항에 있어서,
상기 2진 행렬은 베르누이 매핑 행렬을 포함하는, 이미지 인식 방법.