KR20170139883A - 칩 패키지 및 칩 패키지 제조방법 - Google Patents

칩 패키지 및 칩 패키지 제조방법 Download PDF

Info

Publication number
KR20170139883A
KR20170139883A KR1020160072417A KR20160072417A KR20170139883A KR 20170139883 A KR20170139883 A KR 20170139883A KR 1020160072417 A KR1020160072417 A KR 1020160072417A KR 20160072417 A KR20160072417 A KR 20160072417A KR 20170139883 A KR20170139883 A KR 20170139883A
Authority
KR
South Korea
Prior art keywords
pad
conductive layer
insulating layer
layer
forming
Prior art date
Application number
KR1020160072417A
Other languages
English (en)
Other versions
KR101815963B1 (ko
Inventor
안범모
박승호
송태환
Original Assignee
(주)포인트엔지니어링
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)포인트엔지니어링 filed Critical (주)포인트엔지니어링
Priority to KR1020160072417A priority Critical patent/KR101815963B1/ko
Publication of KR20170139883A publication Critical patent/KR20170139883A/ko
Application granted granted Critical
Publication of KR101815963B1 publication Critical patent/KR101815963B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)

Abstract

본 발명은 칩 패키지 및 칩 패키지 제조방법에 관한 것으로써, 특히, 전도층에 형성되는 제3패드와, 상기 제3패드와 상기 전도층 사이에 배치되는 제2절연층을 포함하며, 상기 제3패드는 제1패드와 제2패드 사이에 배치되어, 호환성이 있어서 기존 PCB에도 적용될 수 있는 칩 패키지 및 칩 패키지 제조방법에 관한 것이다.

Description

칩 패키지 및 칩 패키지 제조방법{Chip package and manufacturing method of chip package}
본 발명은 칩 패키지 및 칩 패키지 제조방법에 관한 것으로써, 특히, 전도층에 형성되는 제3패드와, 상기 제3패드와 상기 전도층 사이에 배치되는 제2절연층을 포함하며, 상기 제3패드는 제1패드와 제2패드 사이에 배치되는 칩 패키지 및 칩 패키지 제조방법에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하다.
이러한 기술의 발달로 디스플레이 소자뿐만 아니라 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL : Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
백라이트 유닛이나 조명 장치 등에 발광소자가 사용될 때, 발광소자가 실장된 발광소자 패키지가 회로기판 위에 접촉하여 배치될 수 있다. 그리고, 회로기판과 발광소자 패키지의 전기적 접촉을 위하여 회로기판의 도전성 패드와 발광소자 패키지의 패드가 전기적으로 연결된다.
도 1은 종래의 회로기판의 도전성 패드를 나타낸 도면이다.
회로기판(1)의 도전성 패드는 +극과 -극이 각각 한개씩 구비되도록 2개의 패드로 구비되거나, -극 또는 +극이 두개씩 구비되도록 3개의 패드가 구비될 수 있다. 즉, 도 1의 (a)에 도시된 바와 같이, 3개의 패드가 구비된 회로기판의 제1패드(2)는 -극, 제2패드(3)는 +극, 제3패드(4)는 +극이 되거나, 도 1의 (b)에 도시된 바와 같이, 제1패드(2)는 -극, 제2패드(3')는 -극, 제3패드(4)는 +극이 될 수 있다. 이와 같이 가운데에 배치되는 제2패드(3,3')의 전극은 회로기판(1)에 따라 +극이 될 수도 있고, -극이 될 수도 있다.
종래의 금속 소재 기판이 구비된 칩 패키지는 세라믹 소재의 기판이 구비된 칩 패키지를 사용하던 기존의 회로기판(1)에 대해 호환성을 갖지 못해서 기존 제품에는 적용하지 못하는 문제점이 있었다.
한국공개특허공보 제2013-0013507호
본 발명은 전술한 문제를 해결하기 위하여 안출된 것으로, 호환성이 있어서 기존 PCB에도 적용될 수 있는 칩 패키지 및 칩 패키지 제조방법을 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 칩 패키지는, 적어도 제1전도층과 제2전도층을 포함하는 전도층과, 상기 제1전도층과 상기 제2전도층 사이에 배치되어 상기 제1전도층과 상기 제2전도층을 전기적으로 분리시키는 제1절연층이 구비되는 기판과, 상기 제1전도층에 전기적으로 연결되는 제1패드와, 상기 제2전도층에 전기적으로 연결되는 제2패드와, 상기 전도층에 형성되는 제3패드와, 상기 제3패드와 상기 전도층 사이에 배치되는 제2절연층을 포함하며, 상기 제3패드는 상기 제1패드와 상기 제2패드 사이에 배치되는 것을 특징으로 한다.
상기 제3패드와 상기 제2절연층 사이에는 금속 페이스트가 배치될 수 있다.
상기 제1패드와 상기 제2패드 중 적어도 하나와 상기 전도층 사이에도 상기 제2절연층이 형성되고, 상기 제2절연층에는 상기 전도층과 상기 제1패드와 상기 제2패드 중 하나를 연결하는 접합부가 형성될 수 있다.
상기 접합부는 상기 전도층의 일부에도 형성될 수 있다.
상기 제1패드와 상기 제3패드 또는 상기 제2패드와 상기 제3패드 사이에는 상기 기판을 보호하는 보호층이 형성될 수 있다.
상기 금속 페이스트에는 인접한 칩 패키지의 상기 금속 페이스트에 접촉되는 연결전극이 적어도 두 개 형성될 수 있다.
전술한 목적을 달성하기 위한 본 발명의 칩 패키지 제조방법은, 적어도 제1전도층과 제2전도층을 포함하는 전도층과, 상기 제1전도층과 상기 제2전도층 사이에 배치되어 상기 제1전도층과 상기 제2전도층을 전기적으로 분리시키는 제1절연층이 구비되는 기판의 일부에 제2절연층을 형성하는 제2절연층 형성단계와, 상기 제2절연층에 제3패드를 형성하고, 상기 제1전도층에 전기적으로 연결되는 제1패드와, 상기 제2전도층에 전기적으로 연결되는 제2패드를 형성하는 패드 형성단계를 포함하며, 상기 패드 형성단계에서 상기 제3패드는 상기 제1패드와 상기 제2패드 사이에 배치되는 것을 특징으로 한다.
상기 제2절연층 형성단계는, 상기 전도층을 양극 산화처리하여 상기 제2절연층을 형성할 수 있다.
상기 제2절연층 형성단계 이전에, 상기 전도층의 일부 표면에 보호층을 형성하는 보호층 형성단계를 더 포함할 수 있다.
상기 제2절연층 형성단계 이후에, 상기 보호층의 적어도 일부를 에칭하는 보호층 에칭단계를 포함할 수 있다.
전술한 목적을 달성하기 위한 본 발명의 칩 패키지 제조방법은, 적어도 제1전도층과 제2전도층을 포함하는 전도층과, 상기 제1전도층과 상기 제2전도층 사이에 배치되어 상기 제1전도층과 상기 제2전도층을 전기적으로 분리시키는 제1절연층이 구비되는 기판의 적어도 일부에 제2절연층을 형성하는 제2절연층 형성단계와, 상기 제2절연층에 삽입부를 형성하는 단계와, 상기 제2절연층에 제3패드를 형성하고, 상기 제1전도층에 전기적으로 연결되는 제1패드와, 상기 제2전도층에 전기적으로 연결되는 제2패드를 형성하는 패드 형성단계를 포함하며, 상기 패드 형성단계에서 상기 제3패드는 상기 제1패드와 상기 제2패드 사이에 배치되며, 상기 제1패드와 상기 제2패드 중 적어도 하나는 상기 삽입부에 삽입되는 접합부를 통해 상기 전도층에 전기적으로 연결되는 것을 특징으로 하는 칩 패키지 제조방법.
상기 삽입부는 상기 전도층 일부에도 형성될 수 있다.
상기 패드 형성단계 이전에, 상기 제2절연층에 금속 페이스트를 형성하는 단계를 더 포함할 수 있다.
상기 패드 형성단계에서, 상기 금속 페이스트와 인접한 칩 패키지의 상기 금속 페이스트를 접촉시켜서 여러개의 칩 패키지의 상기 금속 페이스트에 전원을 인가하여 상기 패드를 형성할 수 있다.
이상에서 설명한 바와 같은 본 발명의 칩 패키지 및 칩 패키지 제조방법에 따르면, 다음과 같은 효과가 있다.
전도층에 형성되는 제3패드와, 상기 제3패드와 상기 전도층 사이에 배치되는 제2절연층을 포함하며, 상기 제3패드는 제1패드와 제2패드 사이에 배치되어, 호환성이 있어서 기존 PCB에도 적용될 수 있다.
상기 제3패드와 상기 제2절연층 사이에는 금속 페이스트가 배치되어, 상기 제3패드를 전기도금을 통해 단순한 공정으로 형성할 수 있다.
상기 제1패드와 상기 제2패드 중 적어도 하나와 상기 전도층 사이에도 상기 제2절연층이 형성되고, 상기 제2절연층에는 상기 전도층과 상기 제1패드와 상기 제2패드 중 하나를 연결하는 접합부가 형성되어, 제조 공정이 단순해진다.
상기 접합부는 상기 전도층의 일부에도 형성되어, 상기 제1패드 또는 상기 제2패드와 상기 전도층 사이의 접합력도 향상된다.
상기 제1패드와 상기 제3패드 또는 상기 제2패드와 상기 제3패드 사이에는 상기 기판을 보호하는 보호층이 형성되어, 기판에서 노출되는 부분이 효과적으로 보호될 수 있다.
상기 금속 페이스트에는 인접한 칩 패키지의 상기 금속 페이스트에 접촉되는 연결전극이 적어도 두 개 형성되어, 상기 연결전극은 여러개의 상기 금속 페이스트 끼리 도금을 위한 연결 역할을 하여 도금을 통해 여러개의 칩 패키지의 상기 제3패드를 동시에 형성할 수 있게 된다.
상기 전도층을 양극 산화처리하여 상기 제2절연층을 형성하여, 매우 낮은 두께로 제2절연층을 형성할 수 있고, 상기 제2절연층의 두께를 용이하게 조절할 수 있으며, 방열성 및 절연성을 확보할 수 있다.
도 1은 종래의 회로기판의 패드가 나타난 평면도.
도 2는 본 발명의 제1실시예에 따른 칩 패키지 단면도.
도 3은 본 발명의 제1실시예에 따른 칩 패키지 제조방법 플로우 차트.
도 4는 본 발명의 제2실시예에 따른 칩 패키지 단면도.
도 5는 본 발명의 제2실시예에 따른 칩 패키지 제조방법 플로우 차트.
도 6은 본 발명의 제3실시예에 따른 칩 패키지 단면도.
도 7은 본 발명의 제3실시예에 따른 칩 패키지 저면도.(패드 형성 전)
도 8은 본 발명의 제3실시예에 따른 칩 패키지 저면도.
이하, 본 발명의 바람직한 일실시예를 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
참고적으로, 이하에서 설명될 본 발명의 구성들 중 종래기술과 동일한 구성에 대해서는 전술한 종래기술을 참조하기로 하고 별도의 상세한 설명은 생략한다.
<제1 실시예>
도 2에 도시된 바와 같이, 본 실시예의 칩 패키지는, 적어도 제1전도층(111)과 제2전도층(112)을 포함하는 전도층(110)과, 상기 제1전도층(111)과 상기 제2전도층(112) 사이에 배치되어 상기 제1전도층(111)과 상기 제2전도층(112)을 전기적으로 분리시키는 제1절연층(120)이 구비되는 기판(100)과, 상기 제1전도층(111)에 전기적으로 연결되는 제1패드(410)와, 상기 제2전도층(112)에 전기적으로 연결되는 제2패드(420)와, 상기 전도층(110)에 형성되는 제3패드(430)와, 상기 제3패드(430)와 상기 전도층(110) 사이에 배치되는 제2절연층(200)을 포함하며, 상기 제3패드(430)는 상기 제1패드(410)와 상기 제2패드(420) 사이에 배치되는 것을 특징으로 한다.
기판(100)은 적어도 제1전도층(111)과 제2전도층(112)을 포함하는 전도층(110)과, 상기 제1전도층(111)과 상기 제2전도층(112) 사이에 배치되어 상기 제1전도층(111)과 상기 제2전도층(112)을 전기적으로 분리시키는 제1절연층(120)이 구비된다.
기판(100)은 판형상의 전도층(110)과 판형상의 제1절연층(120)이 교호로 접합되어 형성된다. 기판(100)은 전도층(110)과 제1절연층(120)이 좌우방향으로 적층되어 형성된다. 본 실시예에서는, 제1전도층(111), 제1절연층(120), 제2전도층(112)이 좌측에서 우측으로 순서대로 배치된다. 금속소재로 된 전도층(110)의 좌우 폭은 제1절연층(120)의 좌우폭보다 넓게 형성되어, 열방출이 더욱 효과적으로 될 수 있다.
따라서, 제1절연층(120)은 수직하게 배치되고, 제1절연층(120)의 전단과 후단과 상단과 하단은 기판(100)의 전면과 후면과 상면과 하면을 통해 노출된다.
전도층(110)은 제1절연층(120)의 일측에 배치되는 제1전도층(111)과, 제1절연층(120)의 타측에 배치되는 제2전도층(112)을 포함한다. 제1절연층(120)에 의해 분리되는 제1전도층(111)과 제2전도층(112)에는 각각 다른 전극이 인가된다.
전도층(110)은 알루미늄과 같은 금속 소재로 형성되며, 도전성 물질로 형성되어, 실장되는 칩(500)에 전극을 인가한다.
제1절연층(120)은 합성수지 재질의 절연 필름으로 구비될 수 있다. 이러한, 제1절연층(120)은 전도층(110)에 접착제 등을 통해 접착된다. 접합력을 증진시키기 위해 합성수지 재질의 접합 필름을 개재시킨 상태에서 접합할 수도 있다. 이때 접합력을 더욱 증진시키기 위해 상온상압보다 높은 온도와 압력의 유지가 가능한 고온고압실에서 접합 공정을 수행할 수도 있을 것이며, 이외에도 접합면에 기계적 또는 화학적 방법으로 거칠기를 부여한 후에 접합 공정을 수행할 수도 있을 것이다. 예를 들어, 본 실시예에서와 같이 전도층(110)이 알루미늄 재질로 이루어진 경우에 접합력을 증진시키기 위해 제1절연층(120)의 접합 공전 전에 각각의 접합면을 아노다이징 처리할 수도 있으며, 이렇게 아노다이징 처리된 표면에 상기한 거칠기를 부여할 수도 있다.
기판(100)의 상면에는 아래로 오목하게 캐비티(102)가 형성된다. 즉, 캐비티(102)는 상부가 개방되도록 형성된다. 캐비티(102)는 제1전도층(111)과, 제1절연층(120)과 제2전도층(112)에 형성된다. 이러한 캐비티(102) 내부에 칩(500)이 실장된다. 캐비티(102)를 형성하는 측벽은 경사지고, 캐비티(102)를 형성하는 바닥은 평평하게 형성된다. 캐비티(102)의 수평 단면적이 아래로 향할수록 작아지도록 상기 측벽은 경사지게 형성된다.
또한, 전도층(110)에서 캐비티(102) 내부에는 도금층(140)이 형성된다. 도금층(140)은 반사율 향상과 본딩성 향상을 위해 은(Ag) 또는 금(Au)으로 형성된다. 또한, 하지도금으로 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W) 등의 조합으로 형성될 수 있다.
칩(500)의 하부는 제2전도층(112) 위에 형성된 도금층(140)에 본딩되고, 칩(500)의 상부에 연결된 와이어는 제1전도층(111) 위에 형성된 도금층(140)에 본딩된다.
봉지부재(600)는 캐비티(102) 내에서 실장된 칩(500)을 봉지하기 위한 구성으로서, 캐비티(102)를 덮는 형태로 형성된다. 이 때 봉지부재(600)는 글라스나 쿼츠 또는 실리콘으로 형성될 수 있다.
기판(100)의 하면은 평평하게 형성된다.
기판(100)의 하면에는 패드(400)가 형성된다. 즉, 패드(400)는 기판(100)에서 칩(500)이 실장되는 면의 반대면에 형성된다. 따라서, 기판(100)의 양측 및 전후방은 노출된다.
패드(400)는 상기 제1절연층(120)의 일측에 배치되는 상기 전도층(110)에 전기적으로 연결되는 제1패드(410)와, 상기 제1절연층(120)의 타측에 배치되는 상기 전도층(110)에 전기적으로 연결되는 제2패드(420)와, 상기 전도층(110)에 형성되는 제3패드(430)를 포함한다.
제1패드(410)와 제2패드(420)와 제3패드(430)는 좌우방향으로 서로 이격되게 배치된다.
제1패드(410)는 제1전도층(111)에 전기적으로 연결되고, 제2패드(420)는 제2전도층(112)에 전기적으로 연결된다.
제1패드(410)는 제1전도층(111)의 하부에 배치되고, 제2패드(420)는 제2전도층(112)의 하부에 배치된다.
제3패드(430)는 제1패드(410)와 제2패드(420) 사이에 배치된다.
제3패드(430)는 제2전도층(112)의 하부에 배치된다.
제2절연층(200)은 수평하게 배치되며, 제3패드(430)와 제2전도층(112) 사이에 배치된다. 제2절연층(200)은 알루미늄 소재의 전도층(110)을 양극 산화 처리하여 양극 산화 알루미늄(AAO)으로 형성되거나, 접합성 있는 절연물질로 형성된다.
제3패드(430)와 제2절연층(200) 사이에는 금속 페이스트(300)가 배치된다. 즉, 제2전도층(112) 하부에 제2절연층(200)이 배치되고, 제2절연층(200) 하부에 금속 페이스트(300)가 배치되며, 금속 페이스트(300) 하부에 제3패드(430)가 배치된다.
제1,2패드(410, 420)와 기판(100) 사이에도 금속 페이스트(300)가 배치된다.
제1,2,3패드(410,420,430)는 도금층(140)과 동일한 소재로 형성된다. 즉, 제1,2,3패드(410,420,430)는 본딩성 향상을 위해 은(Ag) 또는 금(Au)으로 형성된다. 또한, 하지도금으로 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W) 등의 조합으로 형성될 수 있다.
제1,2,3패드(410,420,430)의 하단의 높이는 동일 또는 유사하도록 형성된다.
이와 같이 제1,2,3패드(410,420,430)가 형성되면, 회로기판의 패드가 -,+(2패드)일 경우 제1,2패드(410, 420)가 회로기판의 2개의 패드에 각각 연결되어 사용가능하게 되고, 회로기판의 패드가 -,+,+(3패드)일 경우 제1,3,2패드(410, 430, 420)가 회로기판의 3개의 패드에 각각 연결되어 사용가능하게 되며, 회로기판의 패드가 -,-,+(3패드)일 경우 제1,3,2패드(410, 430, 420)가 회로기판의 3개의 패드에 각각 연결되어 사용가능하게 된다. 이와 같이 가운데에 배치되는 제3패드(430)가 절연되므로 회로기판의 가운데 패드에 어떠한 전극이 인가되더라도 적용할 수 있게 되어, 본 실시예의 칩 패키지는 호환성이 있어서 기존 PCB에도 적용될 수 있다.
제1패드(410)와 제3패드(430) 사이와 제3패드(430)와 제2패드(420) 사이에는 기판(100)을 보호하는 보호층(150)이 형성된다.
보호층(150)은 기판(100) 상면에서 봉지부재(600)에 의해 덮이지 않은 부분에도 형성된다.
즉, 보호층(150)은 기판(100)의 상면과 하면에서 노출되는 부분에 형성된다.
보호층(150)은 SR(Solder Resist) 또는 포토 레지스트로 형성된다.
나아가, 본 실시예의 칩 패키지가 가시광 영역의 LED 패키지에 적용되는 경우 기판(100)의 상면에 있는 보호층(150)은 화이트 컬러의 SR(Solder Resist)로 형성될 수 있다.
이하, 제1실시예에 따른 칩 패키지 제조방법을 설명한다.
본 실시예의 칩 패키지 제조방법은, 적어도 제1전도층(111)과 제2전도층(112)을 포함하는 전도층(110)과, 상기 제1전도층(111)과 상기 제2전도층(112) 사이에 배치되어 상기 제1전도층(111)과 상기 제2전도층(112)을 전기적으로 분리시키는 제1절연층(120)이 구비되는 기판(100)의 일부에 제2절연층(200)을 형성하는 제2절연층 형성단계와, 상기 제2절연층(200)에 제3패드(430)를 형성하고, 상기 제1전도층(111)에 전기적으로 연결되는 제1패드(410)와, 상기 제2전도층(112)에 전기적으로 연결되는 제2패드(420)를 형성하는 패드 형성단계를 포함하며, 상기 패드 형성단계에서 상기 제3패드(430)는 상기 제1패드(410)와 상기 제2패드(420) 사이에 배치되는 것을 특징으로 한다.
기판(100)은 판형상의 전도층(110)과 판형상의 제1절연층(120)이 교호로 접합되어 형성된다. 기판(100)은 전도층(110)과 제1절연층(120)이 좌우방향으로 적층되어 형성된다. 즉, 기판(100)은 제1전도층(111)과, 제1절연층(120)과, 제2전도층(112)이 좌측에서 우측으로 순서대로 배치된다.
기판(100) 상부에는 캐비티(102)가 형성되고, 기판(100) 하면은 평명하게 형성된다.
보호층 형성단계에서는, 기판(100) 상면에서 캐비티(102) 둘레 및 기판(100) 하면 양측에는 보호층(150)이 형성된다. 이와 같이 본 실시예에 따른 보호층(150)은 기판(100)의 전도층(110)의 하부 표면 전체에 형성되지 않고 일부(양측)에만 형성된다.
보호층(150)은 SR(Solder Resist) 또는 포토 레지스트를 선택적으로 도포하여 형성한다.
상기 제2절연층 형성단계는, 알루미늄 소재의 상기 전도층(110)의 노출된 부분을 양극 산화처리하여 상기 제2절연층(200)을 양극 산화 알루미늄(AAO)으로 형성한다. 이와 같이 양근 산화처리를 통해 제2절연층(200)을 형성할 경우에는 매우 얇은 두께로 제2절연층(200)을 형성할 수 있으며, 제2절연층(200)의 두께를 조절할 수 있고, 방열성 및 절연성을 확보할 수 있다.
이와 다르게, 상기 제2절연층은 접합성 있는 절연물질을 도포하여 형성할 수도 있다.
제2절연층(200)은 전도층(110)의 하면 중에 보호층(150)이 형성되지 않은 부분(가운데)에 형성된다. 제2절연층(200)은 제2전도층(112)의 하면에 형성된다.
이어서, 보호층(150)의 적어도 일부를 에칭하는 보호층 에칭단계를 포함할 수 있다.
상기 보호층 에칭단계는 레이저를 이용하여 이하 서술되는 제1,2패드(410, 420)가 형성될 부위에 패턴(151)을 형성한다.
이하 서술되는 패턴(151)은 제1패드(410)와 제2패드(420)가 제1전도층(111)과 제2전도층(112)의 하부에 각각 배치되고, 제1,2,3패드(410, 420, 430) 사이가 이격되도록 형성된다.
이와 같이 레이저를 이용하여 에칭하면 마스크가 필요하지 않고 공정이 단순해지며 패턴(151) 형상의 정밀도가 향상된다. 또한, 이와 같이 레이저를 통해 에칭할 경우 기판(100)에도 요철(미도시)이 형성되어 이하 서술되는 금속 페이스트(300)와 기판(100)과의 접착력이 더욱 향상된다.
상기 패드 형성단계 이전에, 상기 제2절연층(200)에 금속 페이스트(300)를 형성하는 단계를 더 포함할 수 있다.
제2절연층(200)의 하면 및 기판(100)의 하면 중에서 패턴(151)을 통해 노출되는 부분에 금속 페이스트(300)를 스크린 프린팅 방법으로 도포한 후에 열경화시킨다.
상기 패드 형성단계는 금속 페이스트(300)의 하부에 제1,2,3패드(410, 420, 430)를 도금을 통해 형성한다.
이와 같이 패드(400)를 형성할 때 기판(100)의 캐비티(102) 내에서 도금이 필요한 곳을 노출시켜서 상하부가 동시에 도금되도록 할 수 있다. 이로 인해, 상기 패드 형성단계를 통해 캐비티(102) 내에 도금층(140)이 동시에 형성될 수 있다.
이와 같이 패드(400)를 형성하면, 제3패드(430)는 제2절연층(200) 하부에 형성되고, 제1패드(410)는 제1절연층(120)의 일측에 배치되는 제1전도층(111)에 전기적으로 연결되며, 제2패드(420)는 제1절연층(120)의 타측에 배치되는 제2전도층(112)에 전기적으로 연결된다.
상기 제3패드(430)는 상기 제1패드(410)와 상기 제2패드(420) 사이에 배치된다.
전술한 바와 다르게, 칩 패키지는 금속 페이스트를 포함하지 않고, 제3패드를 무전해 도금 등을 통해 형성할 수도 있다.
<제2 실시예>
본 발명의 제2실시예에 따른 칩 패키지를 설명함에 있어서, 제1실시예에 따른 칩 패키지와 동일 또는 유사한 구성에 대해서는 동일한 부호를 사용하고, 상세한 설명 및 도시를 생략하기로 한다.
도 4에 도시된 바와 같이, 본 실시예의 칩 패키지는, 상기 제1패드(410)와 상기 제2패드(420) 중 적어도 하나와 상기 전도층(110) 사이에도 상기 제2절연층(200')이 형성되고, 상기 제2절연층(200')에는 상기 전도층(110)과 상기 제1패드(410)와 상기 제2패드(420) 중 하나를 연결하는 접합부(310)가 형성되는 것을 특징으로 한다.
본 실시예에서는 제1,2패드(410, 420)와 전도층(110) 사이에도 제2절연층(200')이 형성된다. 제1,2패드(410, 420)와 전도층(110) 사이의 제2절연층(200')은 제3패드(430)와 전도층(110) 사이의 제2절연층(200')과 일체로 형성된다.
제2절연층(200')의 양측에는 접합부(310)가 관통되어 형성된다. 좌측에 배치되는 접합부(310)는 제1패드(410)와 제1전도층(111')을 전기적으로 연결하고, 우측에 배치되는 접합부(310)는 제2패드(420)와 제2전도층(112')을 전기적으로 연결한다.
접합부(310)는 제1,2전도층(111', 112')의 하부의 일부에도 형성된다.
접합부(310)는 제2절연층(200')의 하부에 형성되는 금속 페이스트(300)에 일체로 형성된다. 접합부(310)는 금속 페이스트(300)와 동일한 재질로 형성된다.
금속 페이스트(300)는 서로 이격되도록 3개가 형성된다.
금속 페이스트(300)의 하부에는 제1,2,3패드(410, 420, 430)가 각각 형성된다.
제2절연층(200')은 기판(100')의 상면에서 노출되는 부분에도 형성된다. 이와 같이 기판(100')의 상면에 형성된 상부 제2절연층(201)은 기판(100')을 보호하는 보호층 역할을 한다.
이하, 제2실시예에 따른 칩 패키지 제조방법을 설명한다.
도 5에 도시된 바와 같이, 본 실시예의 칩 패키지 제조방법은, 적어도 제1전도층(111')과 제2전도층(112')을 포함하는 전도층(110')과, 상기 제1전도층(111')과 상기 제2전도층(112') 사이에 배치되어 상기 제1전도층(111')과 상기 제2전도층(112')을 전기적으로 분리시키는 제1절연층(120)이 구비되는 기판(100')의 적어도 일부에 제2절연층(200')을 형성하는 제2절연층 형성단계와, 상기 제2절연층(200')에 삽입부(103)를 형성하는 단계와, 상기 제2절연층(200')에 제3패드(430)를 형성하고, 상기 제1전도층(111')에 전기적으로 연결되는 제1패드(410)와, 상기 제2전도층(112')에 전기적으로 연결되는 제2패드(420)를 형성하는 패드 형성단계를 포함하며, 상기 패드 형성단계에서 상기 제3패드(430)는 상기 제1패드(410)와 상기 제2패드(420) 사이에 배치되며, 상기 제1패드(410)와 상기 제2패드(420) 중 적어도 하나는 상기 삽입부(103)에 삽입되는 상기 접합부(310)를 통해 상기 전도층(110')에 전기적으로 연결되는 것을 특징으로 한다.
기판(100')은 판형상의 전도층(110')과 판형상의 제1절연층(120)이 교호로 접합되어 형성된다. 기판(100')은 전도층(110')과 제1절연층(120)이 좌우방향으로 적층되어 형성된다. 즉, 기판(100')은 제1전도층(111')과, 제1절연층(120)과, 제2전도층(112')이 좌측에서 우측으로 순서대로 배치된다.
기판(100') 상부에는 칩(500)이 실장되는 캐비티(102)가 형성되고, 기판(100) 하면은 평명하게 형성된다.
기판(100')의 하면 전체에 제2절연층(200')을 코팅한다.
나아가, 기판(100')에서 캐비티(102) 둘레의 상면에도 제2절연층(200')을 코팅한다. 이와 같이 기판(100') 상면에 형성된 상부 제2절연층(201)은 기판(100')을 보호하는 보호층 역할을 한다.
제2절연층(200')의 양측(제1전도층 및 제2전도층의 하부)에 드릴링(drilling)을 통해 삽입부(103)를 형성한다.
삽입부(103)는 제1전도층(111') 및 제2전도층(112')의 하부 일부에도 형성된다. 따라서, 삽입부(103)는 제2절연층(200')을 관통하여 제1,2전도층(111', 112')의 하부까지 형성된다.
상기 패드 형성단계 이전에, 제2절연층(200')의 하부에 금속 페이스트(300')를 형성하는 단계를 더 포함한다. 이때, 삽입부(103)에도 금속 페이스트(300')가 채워져서 삽입부(103)에 삽입되는 접합부(310)가 금속 페이스트(300')에 일체로 형성된다.
제1패드(410)와 제2패드(420)는 접합부(310)를 통해 제1,2전도층(111', 112')에 전기적으로 연결된다.
제2절연층(200')의 하부에는 3개의 금속 페이스트(300')가 좌우방향으로 이격되게 형성된다.
3개의 금속 페이스트(300')의 하부에는 각각 패드(400)가 형성된다.
패드(400)는 도금을 통해 형성되며, 패드(400) 형성시 제1실시예에서와 같이 캐비티(102) 내부에 도금층(140)도 동시에 형성될 수 있다.
<제3 실시예>
본 발명의 제3실시예에 따른 칩 패키지를 설명함에 있어서, 제1,2실시예에 따른 칩 패키지와 동일 또는 유사한 구성에 대해서는 동일한 부호를 사용하고, 상세한 설명 및 도시를 생략하기로 한다.
도 6은 제3실시예에 따른 칩 패키지의 단면도이다.
도 7에 도시된 바와 같이, 본 실시예의 칩 패키지는, 상기 금속 페이스트(300'')에는 인접한 칩 패키지의 상기 금속 페이스트(300'')에 접촉되는 연결전극(301)이 적어도 두 개 형성되는 것을 특징으로 한다.
본 실시예의 칩 패키지는 도 6에 도시된 바와 같이, 기판(100)을 포함하며, 기판(100) 하부에 금속 페이스트(300'')가 배치되며, 금속 페이스트(300'') 하부에 제1,2,3패드(410', 430', 430')가 형성된다.
제3패드(430')의 상부에 배치되는 금속 페이스트(300c)와 상기 기판(100)의 하면 사이에는 제2절연층(200'')이 배치된다. 또한, 제2절연층(200'')은 제1,2패드(410', 420')의 상부에 배치되는 금속 페이스트(300a,300b)의 둘레(전후방과 좌우)를 둘러싼다.
제2절연층(200'')은 PSR(Photo Solder Resist)로 패터닝하는 공정을 통해 형성될 수 있다. 즉, 제2절연층(200'')은 포토 솔더 레지스트 패턴으로 형성된다.
나아가, 제2절연층(200'')은 기판(100)의 하면에서 노출된 부분에 형성되어 기판(100)을 보호하는 역할도 한다. 또한, 기판(100)의 상면에서 노출된 부분에도 보호층이 형성되어 기판(100) 상면도 보호되도록 할 수 있다.
본 실시예에서는 각각의 금속 페이스트(300a, 300b, 300c) 및 제1,2,3패드(410',420',430')가 기판(100) 또는 제2절연층(200'')의 가장자리(전후단 및 좌우 끝단)로부터 내측으로 이격되도록 작게 형성된다.
중간에 배치되는 금속 페이스트(300c)의 전방과 후방 중간 부분에는 연결전극(301)이 전방과 후방으로 각각 돌출되게 형성된다. 따라서, 연결전극(301)은 금속 페이스트(300c)에 적어도 두개 형성된다. 즉, 연결전극(301)은 제2절연층(200'')에 의해 기판(100)의 전도층과 전기적으로 분리되는 금속 페이스트(300c)에 형성된다.
연결전극(301)의 전후단의 위치는 제2절연층(200'') 또는 기판(100)의 전도층의 전단 또는 후단의 위치와 동일 또는 유사하게 형성된다.
이로 인해, 칩 패키지 제조시, 패드를 형성할 때 금속 페이스트(300c)의 연결전극(301)과 인접한 칩 패키지의 금속 페이스트(300c)의 연결전극(301)을 접촉시켜서 여러개의 칩 패키지의 금속 페이스트(300c)에 동시에 전원을 인가할 수 있어서, 도금으로 여러개의 칩 패키지의 제3패드(430')를 동시에 형성할 수 있게 된다. 이와 같이 패드를 형성한 후에는 도 7에 도시된 절취선을 따라 절단하여 각각의 칩 패키지를 사용한다.
제1,2,3패드(410',420',430')는 금속 페이스트(300a, 300b, 300c)의 형상에 대응되도록 형성된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당기술분야의 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
** 도면의 주요 부분에 대한 부호의 설명 **
100 : 기판 102 : 캐비티
110 : 전도층 111 : 제1전도층
112 : 제2전도층 120 : 제1절연층
140 : 도금층 150 : 보호층
200 : 제2절연층 300 : 금속 페이스트
310 : 접합부
400 : 패드 410 : 제1패드
420 : 제2패드 430 : 제3패드
500 : 칩 600 : 봉지부재

Claims (14)

  1. 적어도 제1전도층과 제2전도층을 포함하는 전도층과, 상기 제1전도층과 상기 제2전도층 사이에 배치되어 상기 제1전도층과 상기 제2전도층을 전기적으로 분리시키는 제1절연층이 구비되는 기판;
    상기 제1전도층에 전기적으로 연결되는 제1패드;
    상기 제2전도층에 전기적으로 연결되는 제2패드;
    상기 전도층에 형성되는 제3패드;
    상기 제3패드와 상기 전도층 사이에 배치되는 제2절연층을 포함하며,
    상기 제3패드는 상기 제1패드와 상기 제2패드 사이에 배치되는 것을 특징으로 하는 칩 패키지.
  2. 제 1항에 있어서,
    상기 제3패드와 상기 제2절연층 사이에는 금속 페이스트가 배치되는 것을 특징으로 하는 칩 패키지.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1패드와 상기 제2패드 중 적어도 하나와 상기 전도층 사이에도 상기 제2절연층이 형성되고,
    상기 제2절연층에는 상기 전도층과 상기 제1패드와 상기 제2패드 중 하나를 연결하는 접합부가 형성되는 것을 특징으로 하는 칩 패키지.
  4. 제 3항에 있어서,
    상기 접합부는 상기 전도층의 일부에도 형성되는 것을 특징으로 하는 칩 패키지.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제1패드와 상기 제3패드 또는 상기 제2패드와 상기 제3패드 사이에는 상기 기판을 보호하는 보호층이 형성되는 것을 특징으로 하는 칩 패키지.
  6. 제 2항에 있어서,
    상기 금속 페이스트에는 인접한 칩 패키지의 상기 금속 페이스트에 접촉되는 연결전극이 적어도 두 개 형성되는 것을 특징으로 하는 칩 패키지.
  7. 적어도 제1전도층과 제2전도층을 포함하는 전도층과, 상기 제1전도층과 상기 제2전도층 사이에 배치되어 상기 제1전도층과 상기 제2전도층을 전기적으로 분리시키는 제1절연층이 구비되는 기판의 일부에 제2절연층을 형성하는 제2절연층 형성단계;
    상기 제2절연층에 제3패드를 형성하고, 상기 제1전도층에 전기적으로 연결되는 제1패드와, 상기 제2전도층에 전기적으로 연결되는 제2패드를 형성하는 패드 형성단계를 포함하며,
    상기 패드 형성단계에서 상기 제3패드는 상기 제1패드와 상기 제2패드 사이에 배치되는 것을 특징으로 하는 칩 패키지 제조방법.
  8. 제 7항에 있어서,
    상기 제2절연층 형성단계는, 상기 전도층을 양극 산화처리하여 상기 제2절연층을 형성하는 것을 특징으로 하는 칩 패키지 제조방법.
  9. 제 8항에 있어서,
    상기 제2절연층 형성단계 이전에, 상기 전도층의 일부 표면에 보호층을 형성하는 보호층 형성단계를 더 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  10. 제 9항에 있어서,
    상기 제2절연층 형성단계 이후에,
    상기 보호층의 적어도 일부를 에칭하는 보호층 에칭단계를 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  11. 적어도 제1전도층과 제2전도층을 포함하는 전도층과, 상기 제1전도층과 상기 제2전도층 사이에 배치되어 상기 제1전도층과 상기 제2전도층을 전기적으로 분리시키는 제1절연층이 구비되는 기판의 적어도 일부에 제2절연층을 형성하는 제2절연층 형성단계;
    상기 제2절연층에 삽입부를 형성하는 단계;
    상기 제2절연층에 제3패드를 형성하고, 상기 제1전도층에 전기적으로 연결되는 제1패드와, 상기 제2전도층에 전기적으로 연결되는 제2패드를 형성하는 패드 형성단계를 포함하며,
    상기 패드 형성단계에서 상기 제3패드는 상기 제1패드와 상기 제2패드 사이에 배치되며,
    상기 제1패드와 상기 제2패드 중 적어도 하나는 상기 삽입부에 삽입되는 접합부를 통해 상기 전도층에 전기적으로 연결되는 것을 특징으로 하는 칩 패키지 제조방법.
  12. 제 11항에 있어서,
    상기 삽입부는 상기 전도층 일부에도 형성되는 것을 특징으로 하는 칩 패키지 제조방법.
  13. 제 7항 또는 제 11항에 있어서,
    상기 패드 형성단계 이전에,
    상기 제2절연층에 금속 페이스트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 패키지 제조방법.
  14. 제 13항에 있어서,
    상기 패드 형성단계에서, 상기 금속 페이스트와 인접한 칩 패키지의 상기 금속 페이스트를 접촉시켜서 여러개의 칩 패키지의 상기 금속 페이스트에 전원을 인가하여 상기 패드를 형성하는 것을 특징으로 하는 칩 패키지 제조방법.
KR1020160072417A 2016-06-10 2016-06-10 칩 패키지 및 칩 패키지 제조방법 KR101815963B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160072417A KR101815963B1 (ko) 2016-06-10 2016-06-10 칩 패키지 및 칩 패키지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160072417A KR101815963B1 (ko) 2016-06-10 2016-06-10 칩 패키지 및 칩 패키지 제조방법

Publications (2)

Publication Number Publication Date
KR20170139883A true KR20170139883A (ko) 2017-12-20
KR101815963B1 KR101815963B1 (ko) 2018-01-11

Family

ID=60931625

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160072417A KR101815963B1 (ko) 2016-06-10 2016-06-10 칩 패키지 및 칩 패키지 제조방법

Country Status (1)

Country Link
KR (1) KR101815963B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109378379A (zh) * 2018-10-17 2019-02-22 厦门乾照光电股份有限公司 一种封装组件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109378379A (zh) * 2018-10-17 2019-02-22 厦门乾照光电股份有限公司 一种封装组件

Also Published As

Publication number Publication date
KR101815963B1 (ko) 2018-01-11

Similar Documents

Publication Publication Date Title
TWI535077B (zh) 發光單元及其發光模組
JP5782332B2 (ja) 発光素子
US7683539B2 (en) Light emitting device package and method for manufacturing the same
US9847463B2 (en) Method of manufacturing light emitting device including metal patterns and cut-out section
EP2385549B1 (en) Chip package, package module, and illumination apparatus including chip package module
CN102160197B (zh) 光电元件封装基座
JP4935514B2 (ja) 発光装置
US20110101392A1 (en) Package substrate for optical element and method of manufacturing the same
US20170250333A1 (en) Substrate for Optical Device
CN102723423B (zh) 大功率白光led器件无金线双面出光的封装方法及封装结构
KR101179579B1 (ko) 엘이디 조명 모듈 및 그의 제조 방법
KR100699161B1 (ko) 발광 소자 패키지 및 그의 제조 방법
EP2478750B1 (en) Light-source module and light-emitting device
KR101719692B1 (ko) 인쇄 회로 기판과 이의 제조방법 및 이를 이용한 ｌｅｄ 모듈과 ｌｅｄ 램프
KR100646094B1 (ko) 표면 실장형 발광 소자 패키지 및 그의 제조 방법
KR101815963B1 (ko) 칩 패키지 및 칩 패키지 제조방법
KR20080070280A (ko) 인쇄회로기판, 이를 포함하는 발광 장치 및 그 제조 방법
CN108538997A (zh) 表面贴装型支架和多芯片光电器件
KR101161408B1 (ko) 발광 다이오드 패키지 및 그의 제조 방법
KR100650263B1 (ko) 발광 소자 패키지 및 그의 제조 방법
KR20150042954A (ko) 측면발광 발광 장치 및 그 제조 방법
TW201123412A (en) A light emission module with high-efficiency light emission and high-efficiency heat dissipation and applications thereof
JP5556369B2 (ja) 発光装置及びそれを用いた表示装置
KR101931318B1 (ko) 칩 패키지
JP2016018990A (ja) パッケージ構造及びその製法並びに搭載部材

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant