KR20170124047A - 발광소자 및 이를 포함하는 표시장치 - Google Patents

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KR20170124047A KR1020160053610A KR20160053610A KR20170124047A KR 20170124047 A KR20170124047 A KR 20170124047A KR 1020160053610 A KR1020160053610 A KR 1020160053610A KR 20160053610 A KR20160053610 A KR 20160053610A KR 20170124047 A KR20170124047 A KR 20170124047A
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정병학
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엘지이노텍 주식회사
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Abstract

실시 예는, 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광 구조물; 상기 제1도전형 반도체층상에 배치되는 절연층; 상기 절연층을 관통하여 상기 제1도전형 반도체층과 전기적으로 연결되는 제1전극; 상기 절연층을 관통하여 상기 제2도전형 반도체층과 전기적으로 연결되는 제2전극; 상기 제1도전형 반도체층과 제1전극 사이에 배치되는 제1오믹전극; 및 상기 제2도전형 반도체층과 제2전극 사이에 배치되는 제2오믹전극을 포함하고, 상기 활성층은 적색 파장대의 광을 방출하고, 상기 발광 구조물은 사각 형상의 상부면을 갖고, 상기 제1오믹전극은 상기 발광 구조물의 상부면의 가장자리에 배치되는 발광소자 및 이를 포함하는 표시장치를 개시한다.

Description

발광소자 및 이를 포함하는 표시장치{LIGHT EMITTING DEVICE AND DISPLAY DEVICE HAVING THEREOF}
실시 예는 발광소자 및 이를 포함하는 표시장치에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
AlGaInP를 갖는 발광 다이오드는 GaAs 기판을 성장기판으로 사용하나, 플립칩 타입으로 제작하기 위해서는 광 흡수를 방지하기 위해 GaAs 기판을 제거할 필요가 있다. 그러나, GaAs 기판은 기존의 LLO(Laser Lift-Off) 공정으로 제거하기 어려운 문제가 있다. 따라서, AlGaInP를 갖는 발광 다이오드는 대부분 수직형 타입으로 제작되고 있다.
실시 예는 플립칩 타입의 적색 발광소자를 제공한다.
또한, 광 추출 효율이 우수한 발광소자를 제공한다.
또한, 전류 분산 효과가 우수한 발광소자를 제공한다.
또한, 오믹 컨택이 우수한 발광소자를 제공한다.
본 발명의 일 실시 예에 따른 발광소자는, 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광 구조물; 상기 제1도전형 반도체층상에 배치되는 절연층; 상기 절연층을 관통하여 상기 제1도전형 반도체층과 전기적으로 연결되는 제1전극; 상기 절연층을 관통하여 상기 제2도전형 반도체층과 전기적으로 연결되는 제2전극; 상기 제1도전형 반도체층과 제1전극 사이에 배치되는 제1오믹전극; 및 상기 제2도전형 반도체층과 제2전극 사이에 배치되는 제2오믹전극을 포함하고, 상기 활성층은 적색 파장대의 광을 방출하고, 상기 발광 구조물은 사각 형상의 상부면을 갖고, 상기 제1오믹전극은 상기 발광 구조물의 상부면의 가장자리에 배치된다.
실시 예에 따르면, 적색 발광소자를 플립칩 형태로 구현할 수 있다.
또한, 광 추출 효율이 우수한 발광 소자를 제작할 수 있다.
또한, 오믹 컨택이 우수한 발광소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1실시 예에 따른 발광소자의 개념도이고,
도 2는 도 1의 평면도이고,
도 3a는 본 발명의 제1실시 예에 따른 발광소자의 제1변형예이고,
도 3b는 도 3a의 B-B방향 단면도이고,
도 3c는 본 발명의 제1실시 예에 따른 발광소자의 제2변형예이고,
도 3d는 본 발명의 제1실시 예에 따른 발광소자의 제3변형예이고,
도 3e는 도 3d의 평면도이고,
도 3f는 본 발명의 제1실시 예에 따른 발광소자의 제4변형예이고,
도 4는 도 1의 발광 구조물의 개념도이고,
도 5는 도 4의 변형예이고,
도 6은 본 발명의 제2실시 예에 따른 발광소자의 개념도이고,
도 7은 도 6의 평면도이고,
도 8은 본 발명의 제3실시 예에 따른 발광소자의 개념도이고,
도 9는 제2오믹층과 제2오믹전극의 오믹 컨택을 보여주는 도면이고,
도 10 내지 도 16은 본 발명의 일 실시 예에 따른 발광소자 제조방법을 설명하기 위한 도면이고,
도 17은 본 발명의 일 실시 예에 따른 표시장치의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 제1실시 예에 따른 발광소자의 개념도이고, 도 2는 도 1의 평면도이고, 도 3은 도 2의 변형예이다.
도 1을 참고하면, 발광소자(100A)는 발광 구조물(P1), 발광 구조물(P1)의 타 측에 배치되는 절연층(190), 절연층(190)을 관통하여 제1도전형 반도체층(120)과 전기적으로 연결되는 제1전극(182), 및 제2도전형 반도체층(140)과 전기적으로 연결되는 제2전극(181)을 포함한다.
발광 구조물(P1)은 제1도전형 반도체층(120), 활성층(130), 및 제2도전형 반도체층(140)을 포함한다. 발광 구조물(P1)의 파장 종류는 특별히 한정하지 않는다. 이하에서는 발광 구조물(P1)에서 출사되는 광은 적색 파장대의 광으로 설명한다.
제1도전형 반도체층(120)상에는 제1반사층(151)이 배치될 수 있다. 제1반사층(151)은 Si, Ti, Mg, Al, Zn, In, Sn, C가 포함된 화합물, 혼합물, 산화물 및 질화물 중에 선택된 적어도 어느 하나로 이루어진 ODR(Omni-directional reflector)층일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1반사층(151)은 다양한 재질의 절연층 또는 반사층이 모두 적용될 수 있다. 제1반사층(151)은 ITO(indium tin oxide)일 수도 있다.
복수 개의 제1오믹전극(170)은 제1반사층(151)을 관통하여 제1도전형 반도체층(120)과 접촉할 수 있다. 제1도전형 반도체층(120)의 제1오믹층(121)은 에너지 밴드갭이 낮은 GaAs 조성을 가질 수 있다. 따라서, 제1도전형 반도체층(120)과 제1오믹전극(170)의 접촉 저항을 줄일 수 있다. 제1오믹층(121)은 적색 파장대의 광을 흡수하므로 제1오믹전극(170)이 형성된 영역 이외의 영역은 제거할 수 있다. 제1오믹층(121)의 면적은 제2도전형 반도체층의 전체 면적의 2% 내지 7%일 수 있다.
제1반사층(151)상에는 투명 전극층(152)이 배치될 수 있다. 투명 전극층(152)은 외부로부터 주입된 전류가 수평적으로 골고루 퍼질 수 있도록 우수한 전기 전도성을 갖는 물질로 형성될 수 있다.
투명 전극층(152)은 투명 전도성 산화막(Tranparent Conductive Oxide; TCO)으로 형성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다.
제2반사층(153)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf 등과 같이 반사율이 높은 물질로 형성되거나, 상기 반사율이 높은 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 투명 전도성 물질이 혼합되어 형성될 수 있다.
절연층(190)은 발광 구조물(P1)상에 배치될 수 있다. 절연층(190)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다. 절연층(190)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 절연층(190)은 고굴절률층과 저굴절률층이 교번하여 적층된 DBR 구조일 수 있다.
절연층(190)은 발광 구조물(P1)에 형성된 홈(H1)의 측벽에 형성되어 제2전극(181)과 활성층(130)을 전기적으로 절연시킬 수 있다.
제2오믹전극(160)은 제2도전형 반도체층(140)과 접촉할 수 있다. 제2오믹전극(160)과 접촉하는 제2도전형 반도체층(140)은 GaP 조성을 가질 수 있다. 따라서, GaP의 에너지 밴드갭이 상대적으로 낮으므로 제2도전형 반도체층(140)과 제2오믹전극(160)의 접촉 저항은 낮아질 수 있다. 제2오믹전극(160)과 제1도전형 반도체층(20) 사이의 두께(d1)는 150nm 내지 4250nm일 수 있다.
제1오믹전극(170)과 제2오믹전극(160)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
광학층(112)은 발광 구조물(P1)의 일 측에 형성되어 제2오믹전극(160)을 덮고, 투광 기판(111)과 발광 구조물(P1)을 접착시킬 수 있다. 광학층(112)은 PC(Polycarbonates), PMMA(Poly-methyl-methacrylate)와 같은 레진일 수 있으며, OCA(optical clear adhesive)일 수도 있다. 광학층(112)은 가시광을 투과시키는 재질이면 특별히 제한되지 않는다.
투광 기판(111)은 절연성 기판일 수 있다. 투광 기판(111)은 사파이어(Al2O3), SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 가시광을 투과시키는 재질이면 특별히 한정하지는 않는다.
투광 기판(111)의 두께는 100um 내지 1000um일 수 있다. 따라서, 투광 기판(111)의 측면으로도 광이 출사되어 광 추출 효율이 향상될 수 있다. 투광 기판(111)에는 복수의 요철부가 형성될 수도 있다. 요철부는 광 추출 효율을 개선할 수 있다.
도 2를 참고하면, 실시 예에 따른 발광소자는 평면상에서 4개의 측면(S1, S2, S3, S4)이 동일한 정사각형 형상일 수 있다. 제1전극(182)과 제2전극(181)은 평면상 직사각형 형상을 갖고 서로 이격 배치될 수 있다.
복수 개의 제2오믹전극(160)은 제2전극(181)상에 배치된 패드전극(161)과 패드전극(161)에서 제1전극(182)을 향해 연장되는 서브전극(162)을 포함할 수 있다.
제1오믹전극(170)과 제2오믹전극(160)은 평면상에서 오버랩되지 않을 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제1오믹전극(170)과 제2오믹전극(160)은 평면상에서 오버랩 될 수도 있다.
도 3a는 본 발명의 제1실시 예에 따른 발광소자의 제1변형예이고, 도 3b는 도 3a의 B-B방향 단면도이고, 도 3c는 본 발명의 제1실시 예에 따른 발광소자의 제2변형예이고, 도 3d는 본 발명의 제1실시 예에 따른 발광소자의 제3변형예이고, 도 3e는 도 3d의 평면도이고, 도 3f는 본 발명의 제1실시 예에 따른 발광소자의 제4변형예이다.
제2오믹전극의 형상은 다양하게 변형될 수 있다. 도 3a 및 도 3b를 참고하면, 제2오믹전극(160)은 제2전극(181)상에 복수 개 배치되는 패드전극(161) 및 패드전극(161)과 전기적으로 연결된 서브전극(162)을 포함한다.
최외측에 배치된 서브전극(162)은 제1전극(182)를 향해 연장되는 제1영역(162a) 및 제1전극(182)의 측면을 따라 절곡된 제2영역(162b, 162c)을 포함할 수 있다. 즉, 평면상에서 서브전극(162)은 제1전극(182)과 오버랩되지 않는다. 따라서, 외부 충격 등에 의해 절연층(190)에 크랙이 발생하여도 제1전극(182)과 제2오믹전극(160)이 쇼트되는 문제가 발생하지 않는다.
평면도 상에서 발광 구조물은 직사각형 형상을 갖고, 제1전극(182)은 4개의 측면을 포함하는 사각 형상을 가질 수 있다. 제1전극(182)은 서로 마주보는 제1면(182a)과 제2면(182b), 및 제1면(182a)과 제2면(182b)을 연결하고 서로 마주보는 제3면(182c)과 제4면(182d)을 포함한다.
서브전극(162)의 제1영역(162a)은 제1면(182a)을 향해 연장된다. 제2영역(162b, 162c)은 제1면(182a)을 따라 절곡되고, 제3면(182c)과 발광소자의 테두리(111) 사이, 또는 제4면(182d)과 발광소자의 테두리(111) 사이로 연장될 수 있다.
서브전극(162)은 제3면(182c) 또는 제4면(182d)을 따라 절곡되어 제2면(182b)을 감싸는 제3영역(162d)을 더 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 도 3c와 같이 서브전극(162)은 제3영역 없이 전극의 양측면(182c, 182d)을 따라 절곡된 형상일 수도 있다.
도 3d 및 도 3e를 참고하면, 제2오믹전극(160)은 제2도전형 반도체층(130)의 가장자리에 배치될 수 있다. 이때, 제2전극(181)과 제2오믹전극(160) 사이에는 도전성 반사층(164)이 배치될 수 있다. 도전성 반사층(164)은 제2오믹전극(160)과 전기적으로 연결될 수 있다.
제2도전형 반도체층(130)은 AlGaInP 조성을 갖고, 상대적으로 Al 조성이 낮으므로 저저항층으로 기능할 수 있다. 따라서, 제2오믹전극(160)이 제2도전형 반도체층(130)의 외곽에만 배치된 경우에도 전류 분산 효과가 충분할 수 있다.
도 3f를 참고하면, 제2오믹전극(160)은 복수 개의 전극(160a)으로 분할될 수 있다. 복수 개의 전극(160a)은 각각 도전성 반사층(164)과 전기적으로 연결되므로 전류 주입이 가능해진다. 이 경우 제2도전형 반도체층(130)과의 접촉 면적이 더 작아질 수도 있다.
평면상에서 제2오믹전극(160)의 면적은 제2도전형 반도체층(130)의 전체 면적의 0.1% 내지 10%일 수 있다. 전체 면적의 0.1% 미만인 경우에는 주입되는 전류를 반도체층(130)에 균일하게 분산시키기 어렵고, 10%를 초과하는 경우 도전성 반사층의 면적이 감소하여 광 출력이 감소하는 문제가 있다.
도 4는 도 1의 발광 구조물의 개념도이고, 도 5는 도 4의 변형예이다.
도 4를 참고하면, 발광 구조물(P1)은 제1도전형 반도체층(120), 활성층(130), 제2도전형 반도체층(140)을 포함할 수 있다.
제1도전형 반도체층(120)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다.
제1도전형 반도체층(120)은 예컨대, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제1도전형 반도체층(120)은 예를 들어 AlGaInP, AlInP, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP 중에서 적어도 하나를 포함할 수 있다.
제1도전형 반도체층(120)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 제1도전형 반도체층(120)은 단층 또는 다층으로 배치될 수 있다.
실시 예에 따른 제1도전형 반도체층(120)은 제1클래드층(123), 제1전류확산층(122), 및 복수 개의 제1오믹층(121)을 포함할 수 있다.
제1클래드층(123)은 n형 캐리어 주입층일 수 있으며, AlInP를 포함할 수 있다. Al의 농도는 0.2 내지 0.7일 수 있다. 제1클래드층(123)의 두께는 300nm 내지 700nm일 수 있다. 제1클래드층(123)은 Al의 농도가 상대적으로 높아 적색 파장대의 광에 대한 투과율이 가장 높은 층일 수 있다. 도펀트의 도핑 농도는 4.0×1017/cm3내지 6.0×1017/cm3일 수 있다.
제1전류확산층(122)은 전극을 통해 주입된 전류를 확산시키는 역할을 수행한다. 제1전류확산층(122)은 제1클래드층(123)에 비해 에너지 밴드갭이 작고 제1오믹층(121)에 비해서는 에너지 밴드갭이 클 수 있다.
제1전류확산층(122)은 AlGaInP를 포함할 수 있다. Al의 농도가 높아질수록 투과율은 높아지나 저항도 높아질 수 있다. 제1전류확산층(122)은 제1클래드층(123)에 비해 Al의 농도가 낮아 저저항층의 역할을 수행할 수 있다. 도펀트의 도핑 농도는 0.8.0×1018/cm3내지 1.2×1018/cm3일 수 있다.
제1전류확산층(122)의 두께는 2500nm 내지 3000nm일 수 있다. 제1전류확산층(122)의 표면에는 요철이 형성되어 광 추출 효율을 높일 수 있다. 요철은 드라이 에칭에 의해 형성될 수 있다.
제1오믹층(121)은 Ga(갈륨)와 As(비소)를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 제1오믹층(121)의 두께는 약 20nm 내지 80nm일 수 있다. 제1오믹층(121)은 제1전류확산층(122)에 비해 에너지 밴드갭이 작으므로 전극과 오믹 컨택이 용이해질 수 있다. 예시적으로 제1오믹층(121)은 에너지 밴드갭이 1.4eV일 수 있다.
제1오믹층(121)은 도펀트의 도핑 농도가 4.0×1018/cm3내지 6.0×1019/cm3로 제1도전형 반도체층(120)내에서 가장 높을 수 있다. 따라서, 오믹 전극과의 접촉 저항을 낮출 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 제1도전형 반도체층(120)의 구조는 다양하게 변형될 수 있다. 예시적으로, 제1도전형 반도체층(120)은 제1클래드층(123)과 제1전류확산층(122)을 포함할 수 있고, 제1오믹층(121)과 제1클래드층(123)을 포함할 수도 있다.
활성층(130)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다.
활성층(130)은 제1도전형 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(140)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(130)의 형성 물질에 따른 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
활성층(130)은 화합물 반도체로 구현될 수 있다. 활성층(130)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
활성층(130)은 교대로 배치된 복수의 우물층(131)과 복수의 장벽층(132)을 포함하며, 우물층(131)/장벽층(132)의 페어는 2~30주기로 형성될 수 있다. 우물층(131)/장벽층(132)의 주기는 예를 들어, AlInGaP/AlInGaP, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, 또는 InP/GaAs의 페어 중 적어도 하나를 포함한다.
우물층(131)은 InxAlyGa1-x-yP (0<x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 장벽층(132)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
우물층(131)의 두께는 약 5nm 내지 10nm일 수 있고, 장벽층(132)의 두께는 10 내지 20nm일 수 있다.
활성층(130)은 제1도전형 반도체층(120) 및 제2도전형 반도체층(140)에 인접 배치된 최외각 장벽층(133a, 133b)을 포함할 수 있다. 최외각 장벽층(133a, 133b)은 (Al0.1Ga0.9)0.5In0.5P의 조성을 가질 수 있고, 두께는 40nm 내지 60nm일 수 있다.
제2도전형 반도체층(140)은 예컨대, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제2도전형 반도체층(140)은 예를 들어 AlInP, GaP, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaAs, GaAsP, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg와 같은 p형 도펀트가 도핑된 p형 반도체층이 될 수 있다.
제2도전형 반도체층(140)은 단층 또는 다층으로 배치될 수 있다. 제2도전형 반도체층(140)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다.
제2도전형 반도체층(140)은 제2클래드층(142), 제2전류확산층(148), 및 제2오믹층(149)을 포함할 수 있다.
제2클래드층(142)은 P형 캐리어 주입층일 수 있으며, AlInP를 포함할 수 있다. Al의 농도는 0.2 내지 0.7일 수 있다. 제2클래드층(142)의 두께는 300nm 내지 700nm일 수 있다. 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다.
제2전류확산층(148)은 전극을 통해 주입된 전류를 확산시키는 역할을 수행한다. 제2전류확산층(148)은 제2클래드층(142)에 비해 에너지 밴드갭이 작고 제2오믹층(149)에 비해서는 에너지 밴드갭이 클 수 있다. 제2전류확산층(148)은 GaP를 포함할 수 있다.
제2전류확산층(148)의 두께는 3000nm 내지 4000nm일 수 있다. 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다.
제2오믹층(149)은 GaP를 포함할 수 있으며, 카본이 도핑될 수 있다. 제2오믹층(149)의 두께는 약 150nm 내지 250nm일 수 있다. 카본의 도핑 농도는 5.0×1019/cm3내지 2.0×1020/cm3일 수 있다. 카본의 도핑 농도가 5.0×1019/cm3 내지 2.0×1020/cm3인 경우 금속 또는 ITO와의 오믹 컨택이 개선될 수 있다. 카본의 농도는 활성층(130)과 멀어질수록 높아질 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 카본이 도핑되지 않을 수도 있다.
제2전류확산층(148)의 두께는 3000nm 내지 4000nm이고 제2오믹층(149)의 두께는 150nm 내지 250nm이므로 제2오믹전극(160)과 광학층(112) 사이에 잔존하는 제2도전형 반도체층(140)의 두께(d1)는 150nm 내지 4250nm일 수 있다. 잔존하는 제2도전형 반도체층(140)의 두께(d1)가 250nm이하인 경우에는 제2오믹층(149)과 접촉하여 접촉 저항이 더 낮아질 수 있다.
도 5를 참고하면, 제2클래드층(142)과 제2전류확산층(148) 사이에는 복수 개의 버퍼층이 배치될 수 있다.
제1버퍼층(143)의 두께는 150nm 내지 250nm이고, 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다. 제2버퍼층(144)의 두께는 10nm 내지 15nm이고, 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다.
제1버퍼층(143)과 제2버퍼층(144)은 Al의 농도를 점차 줄여가면서 AlInP와 GaP 사이의 에너지 밴드갭 차이를 완화시킬 수 있다.
제3버퍼층(145)의 두께는 20nm 내지 40nm이고, 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다. 제3버퍼층(145)은 AlGaP와 GaP 사이의 결정 격자 차이에 의한 응력을 완화시킬 수 있다.
제1버퍼층(143)의 Al 농도는 80% 내지 90%이고, 제2버퍼층(144)의 Al 농도는 20% 내지 50%이고, 제3버퍼층(145)의 Al 농도는 0% 내지 10%일 수 있다.
제2확산 방지층(147)은 도핑 농도가 2.0×1017/cm3내지 3.0×1017/cm3로 저농도로 제작되어 마그네슘과 같은 도펀트가 확산되는 것을 방지할 수 있다. 제2확산 방지층(147)의 두께는 150nm 내지 250nm일 수 있다.
활성층(130)과 제2도전형 반도체층(140)의 사이에도 제1확산 방지층(141)이 배치될 수 있다. 제1확산 방지층(141)은 제2도전형 반도체층(140)의 도펀트가 활성층(130)으로 확산되는 것을 방지할 수 있다. 제1확산 방지층(141)의 조성은 AlInP일 수 있고, 두께는 200nm 내지 300nm일 수 있다.
도 6은 본 발명의 제2실시 예에 따른 발광소자의 개념도이고, 도 7은 도 6의 평면도이고, 도 8은 본 발명의 제3실시 예에 따른 발광소자의 개념도이고, 도 9는 제2오믹층과 ITO층의 오믹 접촉을 보여주는 도면이다.
도 6 및 도 7을 참고하면, 실시 예에 따른 발광소자(100B)는 제1전극(182)이 중앙에 배치되고, 제2전극(181)은 발광소자의 가장자리에 배치될 수 있다.
제1전극(182)은 다각 형상 또는 원 형상일 수 있고, 제2전극(181)은 가장자리에 배치되어 제1전극(182)을 둘러싸는 형상일 수 있다.
발광 구조물(P1)은 가장자리가 식각되어 제2도전형 반도체층(140)의 일부가 잔존할 수 있다. 제2오믹전극(160)은 잔존하는 제2도전형 반도체층(140)상에 배치될 수 있다. 도시되지는 않았으나 제2오믹전극(160)은 중심을 향해 연장되는 복수 개의 가지 전극을 더 포함할 수 있다.
본 실시 예에서는 도 4에서 설명한 발광 구조물의 구조가 그대로 적용될 수 있다. 전술한 바와 같이 제2전류확산층의 두께는 3000nm 내지 4000nm이고 제2오믹층의 두께는 150nm 내지 250nm이므로, 제2오믹전극(160)과 광학층(112) 사이에 잔존하는 제2도전형 반도체층(140)의 두께는 150nm 내지 4250nm일 수 있다.
잔존하는 제2도전형 반도체층(140)의 두께가 250nm이하인 경우에는 제2오믹층과 접촉하여 접촉 저항이 더 낮아질 수 있다. 제2오믹층은 GaP를 포함할 수 있으며, 카본이 5.0×1019/cm3 내지 2.0×1020/cm3 도핑될 수 있다.
도 8 및 도 9를 참고하면, 실시 예에 따른 발광소자(100C)는 제2오믹전극(163)을 발광 구조물(163) 상에 전체적으로 형성할 수 있다. 제2오믹전극(163)은 투명 전도성 산화막일 수 있다.
투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다.
제2오믹층(149)은 GaP를 포함할 수 있으며, 카본이 5.0×1019/cm3 내지 2.0×1020/cm3 도핑될 수 있다. 따라서, 제2오믹층(149)과 제2오믹전극(163)은 접촉 저항이 낮아진다.
제2전극(181)은 발광 구조물(P1)을 관통하여 그 위에 형성된 제2오믹전극(163)과 전기적으로 연결될 수 있다.
실시 예에 따르면, 발광 구조물 상에 투명 오믹전극을 형성하므로 전류 분산이 용이하면서도 광 흡수를 최소화할 수 있다.
도 10 내지 도 16은 본 발명의 일 실시 예에 따른 발광소자 제조방법을 설명하기 위한 도면이다.
도 10 및 도 11을 참고하면, 성장 기판(10) 상에 식각 방지층(20)을 형성하고 그 위에 발광 구조물(P1) 및 제1오믹전극(170)을 성장시킬 수 있다.
성장 기판(10)은 GaAs 기판일 수 있다. 기판의 두께는 0.5 내지 0.8mm일 수 있다. 성장 기판(10)의 오프 앵글(평탄면을 기준으로 웨이퍼 잉곳을 자른 각도)은 15도일 수 있다. 오프 앵글이 15도인 경우에는 에피 성장 속도가 빨라질 수 있다.
이후, 성장 기판(10)을 예열하고 응력완화층(11, 12)을 형성한다. 응력완화층(11, 12)은 GaAs의 조성을 갖고, 두께는 200nm 내지 400nm일 수 있다. 필요에 따라 n형 도펀트를 도핑할 수 있다.
이후, 식각 방지층(20)을 형성할 수 있다. 식각 방지층(20)은 GaInP의 조성을 가질 수 있고, 필요에 따라 n 도펀트를 도핑할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 P계열의 다양한 반도체층(예: InP 등)을 식각 방지층으로 이용할 수 있다. 식각 방지층(20)은 약 100nm 내지 200nm의 두께로 형성할 수 있다.
제1오믹층(121)은 GaAs를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다. 제1오믹층(121)의 두께는 약 20nm 내지 50nm일 수 있다. 제1오믹층(121)은 제1전류확산층(122)에 비해 에너지 밴드갭이 작아 오믹 컨택이 용이해질 수 있다. 예시적으로, 제1오믹층(121)은 에너지 밴드갭이 1.4eV일 수 있다.
제1전류확산층(122)은 전극을 통해 주입된 전류를 확산시키는 역할을 수행한다. 제1전류확산층(122)은 제1클래드층(123)에 비해 에너지 밴드갭이 작고 제1오믹층(121)에 비해서는 에너지 밴드갭이 클 수 있다. 제1전류확산층(122)은 AlGaInP를 포함할 수 있다.
제1전류확산층(122)의 두께는 2500nm 내지 3000nm로 제작할 수 있다. 제1전류확산층(122)의 표면에는 요철을 형성하여 광 추출 효율을 높일 수 있다. 요철은 드라이 에칭에 의해 형성할 수 있다.
제1클래드층(123)은 n형 캐리어 주입층일 수 있으며, AlInP를 포함할 수 있다. Al의 농도는 0.2 내지 0.7일 수 있다. 제1클래드층(123)의 두께는 300nm 내지 700nm일 수 있다.
활성층(130)은 복수의 우물층(131)과 복수의 장벽층(132)을 교대로 형성할 수 있다. 각 층의 개수는 20쌍일 수 있으나 반드시 이에 한정되는 것은 아니다.
우물층(131)의 두께는 약 5nm 내지 10nm일 수 있고, 장벽층(132)의 두께는 10 내지 20nm일 수 있다.
활성층(130)은 제1도전형 반도체층(120) 및 제2도전형 반도체층(140)에 인접 배치된 최외각 장벽층(133a, 133b)을 포함할 수 있다.
활성층(130)과 제2도전형 반도체층(140)의 사이에는 확산 방지층(141)을 형성할 수 있다. 확산 방지층(141)은 제2도전형 반도체층(140)의 도펀트가 활성층(130)으로 확산되는 것을 방지할 수 있다. 확산 방지층(141)의 조성은 AlInP일 수 있고, 두께는 200nm 내지 300nm일 수 있다.
제2도전형 반도체층(140)은 예컨대, InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성할 수 있다.
제2클래드층(142)은 P형 캐리어 주입층일 수 있으며, AlInP를 포함할 수 있다. Al의 농도는 0.2 내지 0.7일 수 있다. 제2클래드층(142)의 두께는 300nm 내지 700nm일 수 있다. 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다.
제2전류확산층(148)은 전극을 통해 주입된 전류를 확산시키는 역할을 수행한다. 제2전류확산층(148)은 제2클래드층(142)에 비해 에너지 밴드갭이 작고 제2오믹층(149)에 비해서는 에너지 밴드갭이 클 수 있다. 제2전류확산층(148)은 GaP를 포함할 수 있다.
제2전류확산층(148)의 두께는 3000nm 내지 4000nm일 수 있다. 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다.
제2오믹층(149)은 GaP를 포함할 수 있으며, 카본이 도핑될 수 있다. 제2오믹층(149)의 두께는 약 150nm 내지 250nm일 수 있다. 카본의 도핑 농도는 5.0×1019/cm3내지 2.0×1020/cm3일 수 있다. 카본의 도핑 농도가 5.0×1019/cm3 내지 2.0×1020/cm3인 경우 높아져 금속 또는 투명전극(예: ITO)과 오믹 컨택이 개선될 수 있다.
제2클래드층(142)과 제2전류확산층(148) 사이에는 복수 개의 버퍼층이 배치될 수 있다. 제1버퍼층(143)의 두께는 150nm 내지 250nm이고, 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다. 제2버퍼층(144)의 두께는 10nm 내지 15nm이고, 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다. 제1버퍼층(143)과 제2버퍼층(144)은 AlInP와 GaP 사이의 에너지 밴드갭 차이를 완화시킬 수 있다.
제3버퍼층(145)의 두께는 20nm 내지 40nm이고, 도펀트의 도핑 농도는 1.0×1018/cm3내지 2.0×1018/cm3일 수 있다. 제3버퍼층(145)은 AlGaP와 GaP 사이의 결정 격자 차이에 의한 응력을 완화시킬 수 있다.
제4버퍼층(146)은 GaP 조성을 갖고, 성장 속도 및 성장 온도를 조절하여 제2전류확산층(148)의 막질을 개선할 수 있다.
확산 방지층(147)은 도핑 농도가 2.0×1017/cm3내지 3.0×1017/cm3로 저농도로 제작되어 마그네슘과 같은 도펀트가 확산되는 것을 방지할 수 있다. 확산 방지층(147)의 두께는 150nm 내지 250nm일 수 있다.
도 12를 참고하면, 제2오믹전극(160) 상에 광학층(112)과 투광 기판(111)을 형성할 수 있다. 구체적으로 PC, PMMA, 실리콘과 같은 레진을 발광 구조물(P1)상에 도포한 후, 그 위에 투광 기판(111)을 덮고 경화시킬 수 있다.
도 13을 참고하면, 성장 기판(10)을 제거할 수 있다. 성장 기판(10)은 ? 에칭(Wet-etching) 방법을 이용하여 제거할 수 있다. 에칭 용액은 GaAs를 선택적으로 제거할 수 있는 다양한 에칭 용액이 선택될 수 있다. 예시적으로 에칭 용액은 암모니아 용액일 수 있다.
에칭 용액은 GaAs는 제거할 수 있으나 GaInP는 에칭시키지 않는다. 따라서, 에칭 용액을 이용하여 성장 기판(10)을 선택적으로 제거할 수 있다. 이후, 식각 방지층(20)을 제거할 수 있다. 식각 방지층(20)을 제거하는 방법은 특별히 제한되지 않는다. 예시적으로 폴리싱을 이용하여 식각 방지층(20)을 제거할 수 있다.
이후, 성장 기판(10)이 제거되어 노출된 제1도전형 반도체층(120)의 제1오믹층(121)상에 복수 개의 제1오믹전극(170)을 형성한다. 이후, 제1오믹전극(170)이 형성되지 않은 재1오믹층(121)은 제거할 수 있다.
도 14를 참고하면, 제1도전형 반도체층(120)상에 제1반사층(151), 투명전극층(152)를 형성하고, 그 위에 제2반사층(153)을 형성한다.
도 15를 참고하면, 제1도전형 반도체층(120) 및 활성층(130)을 식각하여 관통홀을 형성하여 제2도전형 반도체층을 노출시킨다. 이후, 절연층(190)을 전체적으로 형성한다.
도 16을 참고하면, 제1오믹전극(170)을 통해 제1전극(182)과 제1도전형 반도체층(120)을 전기적으로 연결하고, 제2오믹전극(160)을 통해 제2전극(181)을 제2도전형 반도체층(140)과 전기적으로 연결할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 표시장치의 개념도이다.
도 17을 참고하면, 표시장치는 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 어레이 기판(200), 및 픽셀영역(P)에 각각 배치되는 발광소자 패키지(60)를 포함하는 패널(40), 공통배선(241)에 구동신호를 인가하는 제1드라이버(32), 구동배선(242)에 구동신호를 인가하는 제2드라이버(31), 및 제1드라이버(20)와 제2드라이버(31)를 제어하는 컨트롤러(50)를 포함할 수 있다.
어레이 기판(200)은 발광소자 패키지(60)가 실장되는 회로기판일 수 있다. 어레이 기판(200)은 단층 또는 다층의 리지드(rigid) 기판이거나 연성 기판일 수 있다. 어레이 기판(200)에는 공통배선(241)과 구동배선(242)이 형성될 수 있다.
픽셀영역(P)은 복수 개의 공통배선(241)과 구동배선(242)이 교차하는 영역으로 정의할 수 있으며, 픽셀영역(P)은 RGB 서브 픽셀을 포함하는 개념일 수 있다. 픽셀영역(P)에는 제1 내지 제3발광소자(100-1, 100-2, 100-3)가 배치된 발광소자 패키지(60)가 실장되어 RGB 서브 픽셀 역할을 수행할 수 있다. 이하에서는 3개의 발광소자가 RGB 서브 픽셀로 기능하는 것으로 설명하나, 필요에 따라 발광소자의 개수는 조절될 수 있다.
제1발광소자(100-1)는 청색 파장대의 광을 출력하는 제1서브픽셀의 역할을 수행할 수 있다. 제2발광소자(100-2)는 녹색 파장대의 광을 출력하는 제2서브픽셀의 역할을 수행할 수 있다. 제3발광소자(100-3)는 적색 파장대의 광을 출력하는 제3서브픽셀의 역할을 수행할 수 있다. 제1 내지 제3발광소자(100A 내지 100C)는 모두 플립칩 타입일 수 있다.
공통배선(241)은 제1방향(X방향)으로 배치된 복수 개의 픽셀영역(P)에 배치된 발광소자들과 전기적으로 연결될 수 있다.
공통배선(241)과 발광소자들(100A, 100B, 100C)의 전기적 연결 방법은 제한되지 않는다. 예시적으로, 관통전극을 이용하거나 기판의 리드전극을 이용하여 공통배선(241)과 발광소자를 전기적으로 연결할 수도 있다.
제1 내지 제3구동배선(243, 244, 245)은 제2방향(Y방향)으로 배치된 복수 개의 픽셀영역(P)에 배치된 발광소자들과 전기적으로 연결될 수 있다.
제1구동배선(243)은 제1발광소자(100-1)와 전기적으로 연결되고, 제2구동배선(244)은 제2발광소자(100-2)와 전기적으로 연결되고, 제3구동배선은 제3발광소자(100-3)와 전기적으로 연결될 수 있다.
구동배선(242)과 발광소자들(100A, 100B, 100C)의 전기적 연결 방법은 제한되지 않는다. 예시적으로, 관통전극을 이용하거나 기판의 리드전극을 이용하여 구동배선(242)과 발광소자를 전기적으로 연결할 수도 있다.
보호층(47)은 발광소자 패키지(60) 사이에 배치될 수 있다. 보호층(47)은 발광소자 패키지(60) 및 어레이 기판(200)의 회로 패턴을 보호할 수 있다.
보호층(47)은 솔더 레지스트와 같은 재질로 형성되거나 절연 재질로 형성될 수 있다. 보호층(47)은 SiO2, Si3N4, TiO2, Al2O3, 및 MgO 중 적어도 하나를 포함할 수 있다.
보호층(47)은 블랙 매트릭스 재질을 포함할 수도 있다. 보호층(47)이 블랙 매트릭스 재질인 경우, 예컨대 카본 블랙(carbon black), 그라파이트(Graphite) 또는 폴리 피롤(poly pyrrole)로 구현될 수 있다.
컨트롤러(50)는 공통배선(241)과 제1 내지 제3구동배선(243, 244, 245)에 선택적으로 전원이 인가되도록 제1, 2드라이버(20, 30)에 제어신호를 출력함으로써 하나의 픽셀(P) 내의 제1 내지 제3발광소자(100-1, 100-2, 100-3)를 개별적으로 제어할 수 있다.
표시 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 제1 내지 제3발광소자(100-1, 100-2, 100-3)는 해상도에 맞게 복수로 배열되고 연결될 수 있다.
표시 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.
실시 예는 발광소자 패키지(60)를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.
실시 예에 따른 발광소자 패키지(60)는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 발광소자 패키지는 표시 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.
이 때, 표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다.
그리고, 조명 장치는 기판과 실시 예의 발광소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
또한, 이동 단말의 카메라 플래시는 실시 예의 발광소자 패키지를 포함하는 광원 모듈을 포함할 수 있다. 전술한 바와 같이 발광소자 패키지는 카메라의 화각과 대응되는 지향각을 갖고 있으므로 광의 손실이 적은 장점이 있다.
이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.

Claims (15)

  1. 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 제1도전형 반도체층상에 배치되는 절연층;
    상기 절연층을 관통하여 상기 제1도전형 반도체층과 전기적으로 연결되는 제1전극;
    상기 절연층을 관통하여 상기 제2도전형 반도체층과 전기적으로 연결되는 제2전극;
    상기 제1도전형 반도체층과 제1전극 사이에 배치되는 제1오믹전극; 및
    상기 제2도전형 반도체층과 제2전극 사이에 배치되는 제2오믹전극을 포함하고,
    상기 활성층은 적색 파장대의 광을 방출하고,
    상기 발광 구조물은 사각 형상의 상부면을 갖고,
    상기 제1오믹전극은 상기 발광 구조물의 상부면의 가장자리에 배치되는 발광소자.
  2. 제1항에 있어서,
    상기 제2도전형 반도체층은 상기 활성층 상에 배치되는 제2클래드층, 및 상기 제2클래드층 상에 배치되는 제2전류확산층을 포함하고,
    상기 발광 구조물은 두께 방향으로 형성되어 상기 제2전류확산층을 노출시키는 홈을 포함하는 발광소자.
  3. 제1항에 있어서,
    상기 제2도전형 반도체층상에 배치되는 투광 기판을 포함하는 발광소자.
  4. 제3항에 있어서,
    상기 제2도전형 반도체층과 상기 투광 기판 사이에 배치되는 광학층을 포함하는 발광소자.
  5. 제4항에 있어서,
    상기 제2오믹전극은 상기 제2도전형 반도체층상에 배치되고,
    상기 광학층은 상기 제2오믹전극을 덮는 발광소자.
  6. 제1항에 있어서,
    상기 제1도전형 반도체층은 제1클래드층, 제1전류확산층, 및 상기 제1전류확산층과 상기 제1오믹전극 사이에 배치되는 복수 개의 제1오믹층을 포함하는 발광소자.
  7. 제6항에 있어서,
    상기 제1전류확산층은 상기 제1클래드층보다 에너지 밴드갭이 작고, 상기 제1오믹층보다 에너지 밴드갭이 큰 발광소자.
  8. 제6항에 있어서,
    상기 제1클래드층 및 제1전류확산층은 Al, In, P를 포함하는 발광소자.
  9. 제6항에 있어서,
    상기 제1오믹층은 GaAs 조성을 갖는 발광소자.
  10. 제6항에 있어서,
    상기 제1오믹층은 상기 제1도전형 반도체층 내에서 도핑 농도가 가장 높은 발광소자.
  11. 제2항에 있어서,
    상기 제2도전형 반도체층은 상기 제2클래드층, 상기 제2전류확산층, 및 상기 제2전류확산층 상에 배치되는 제2오믹층을 포함하는 발광소자.
  12. 제11항에 있어서,
    상기 제2전류확산층과 제2오믹층은 Ga, P를 포함하는 발광소자.
  13. GaAs기판 상에 식각 방지층, 제1도전형 반도체층, 활성층, 제2도전형 반도체층, 및 절연층을 차례로 형성하는 단계;
    에칭 용액을 이용하여 상기 GaAs 기판을 제거하는 단계;
    상기 식각 방지층을 제거하는 단계; 및
    상기 절연층을 관통하여 제1전극을 상기 제1도전형 반도체층과 연결하고, 상기 절연층을 관통하여 제2전극을 상기 제2도전형 반도체층과 연결하는 단계를 포함하는 발광소자 제조방법.
  14. 어레이 기판;
    상기 어레이 기판에 형성되는 공통배선;
    상기 어레이 기판에 형성되는 복수 개의 구동배선;
    상기 어레이 기판에 실장되는 복수 개의 발광소자를 포함하고,
    상기 복수 개의 발광소자 중 적어도 하나는,
    제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 제1도전형 반도체층상에 배치되는 절연층;
    상기 절연층을 관통하여 상기 제1도전형 반도체층과 전기적으로 연결되는 제1전극;
    상기 절연층을 관통하여 상기 제2도전형 반도체층과 전기적으로 연결되는 제2전극;
    상기 제1도전형 반도체층과 제1전극 사이에 배치되는 제1오믹전극; 및
    상기 제2도전형 반도체층과 제2전극 사이에 배치되는 제2오믹전극을 포함하고,
    상기 활성층은 적색 파장대의 광을 방출하고,
    상기 발광 구조물은 사각 형상의 상부면을 갖고,
    상기 제1오믹전극은 상기 발광 구조물의 상부면의 가장자리에 배치되는 패널.
  15. 제14항에 따른 패널;
    상기 공통 배선에 출력 신호를 인가하는 제1드라이버;
    상기 복수 개의 구동 배선에 출력 신호를 인가하는 제2드라이버; 및
    상기 제1드라이버와 제2드라이버를 제어하는 컨트롤러를 포함하는 표시장치.
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