KR20170121105A - Multi-layered ceramic electronic parts - Google Patents

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KR20170121105A
KR20170121105A KR1020170136032A KR20170136032A KR20170121105A KR 20170121105 A KR20170121105 A KR 20170121105A KR 1020170136032 A KR1020170136032 A KR 1020170136032A KR 20170136032 A KR20170136032 A KR 20170136032A KR 20170121105 A KR20170121105 A KR 20170121105A
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박명준
전병준
권상훈
박재영
이규하
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Abstract

The present invention relates to a multilayered ceramic electronic component and a manufacturing method thereof. The multilayered ceramic electronic component includes: a ceramic main body which includes a dielectric layer; a plurality of internal electrodes which are arranged to face each other across the dielectric layer in the ceramic main body; and an external electrode which is electrically connected with the plurality of internal electrodes. The ceramic main body includes an active layer (S) which is a capacity formation unit, and a cover layer (C) which is a capacity unformation unit, and is formed at least one side between upper and lower sides of the active layer; an average thickness (td) is equal to or less than 15 m in a cross section having a thinness direction (L-T) and a length cut in the central part of the width (W) direction of the ceramic main body of the cover layer (C); the external electrode includes conductive metal and glass; and Ls <= 10 m is satisfied when Ls is the average length of the longitudinal direction of the external electrode of the glass. The multilayered ceramic electronic component has improved reliability by preventing penetration of plating solution.

Description

적층 세라믹 전자부품{Multi-layered ceramic electronic parts}[0001] Multi-layered ceramic electronic parts [

본 발명은 도금액 침투를 방지함으로써 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic device in which reliability is improved by preventing penetration of a plating liquid.

최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다. 2. Description of the Related Art In recent years, with the trend toward miniaturization of electronic products, multilayer ceramic electronic components are also required to be miniaturized and increased in capacity.

적층 세라믹 전자 부품의 소형화 및 대용량화 요구에 맞추어 적층 세라믹 전자부품의 외부전극 역시 박층화되고 있다.To meet the demand for miniaturization and large capacity of multilayer ceramic electronic components, the external electrodes of multilayer ceramic electronic components are also thinned.

외부전극 페이스트는 주재료로서 구리(Cu)와 같은 전도성 금속을 사용하여 칩 밀폐성 및 칩과의 전기적 연결성을 보장하고, 보조재료로서 글라스를 사용하여 상기 금속의 소결 수축시 빈공간을 채워줌과 동시에 외부전극과 칩의 결합력을 부여하는 역할을 한다.The outer electrode paste uses a conductive metal such as copper (Cu) as a main material to ensure chip tightness and electrical connection with the chip, and fills the empty space when the metal is sintered and shrunk by using glass as an auxiliary material, And serves to give a bonding force between the electrode and the chip.

그러나, 외부전극 페이스트 내 글라스의 함량이 부족한 경우 칩 밀폐성에 문제가 있을 수 있으며, 이를 보완하기 위하여 과잉의 글라스를 첨가하는 경우 금속 소결 후 글라스의 표면 용출로 인하여 도금 불량의 문제가 발생하는 문제가 있다.However, when the content of the glass in the outer electrode paste is insufficient, there may be a problem in the sealing property of the chip. To overcome this problem, there is a problem in that an excessive amount of glass is added, have.

특히, 외부전극의 박층화에 따라 원하는 수준의 치밀도 구현은 어려워지며, 글라스의 고온거동 특성상 글라스의 결핍 또는 과잉으로 인한 불량 발생 가능성은 증가하게 된다.In particular, it is difficult to achieve a desired level of density due to the thinning of the external electrode, and the possibility of occurrence of defects due to deficiency or excess of the glass is increased due to the high temperature behavior of the glass.

또한, 외부전극의 형상이 불균일할 경우 두께가 얇은 부위로 도금액의 침투 위험성이 더욱 높아져서 신뢰성 확보에 문제가 발생한다.Further, when the shape of the external electrode is uneven, the risk of penetration of the plating liquid further increases to a thinner portion, thereby causing a problem in securing reliability.

일본공개특허공보 2000-077258Japanese Patent Application Laid-Open No. 2000-077258 일본공개특허공보 2005-150659Japanese Patent Application Laid-Open No. 2005-150659

본 발명은 도금액 침투를 방지함으로써 신뢰성이 개선된 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic device in which reliability is improved by preventing penetration of a plating liquid.

본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극; 및 상기 복수의 내부 전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 글라스의 상기 외부전극의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm 를 만족하는 적층 세라믹 전자부품을 제공한다.One embodiment of the present invention relates to a ceramic body including a dielectric layer; A plurality of internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer therebetween; And an outer electrode electrically connected to the plurality of internal electrodes, wherein the ceramic body has a cover layer (C), which is a capacitance ratio forming portion formed on at least one surface of an active layer, which is a capacitance forming portion, , The length of the cover layer (C) cut at the central portion in the width direction (W) of the ceramic body and the average thickness (td) in the cross section in the thickness direction LT are 15 μm or less, Metal and glass, and Ls &lt; / = 10 mu m, wherein Ls is an average length in the longitudinal direction of the external electrode of the glass.

상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족할 수 있다.The thickness of the external electrode at the center portion of the ceramic body in the thickness direction is Tc and the thickness of the external electrode at the center of the ceramic body in the thickness direction of the ceramic body is 25% , It is possible to satisfy T1 / Tc? 0.8.

상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극이 형성된 최외측 지점의 상기 외부전극의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족할 수 있다.Tc &gt; / = 0.5 where Tc is the thickness of the external electrode in the thickness-direction central region of the ceramic body, and T2 is the thickness of the external electrode at the outermost point where the plurality of internal electrodes are formed in the capacitance- Can be satisfied.

상기 글라스는 평균 입경이 2 μm 이하일 수 있다.The glass may have an average particle diameter of 2 mu m or less.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

상기 글라스는 절연성일 수 있다.The glass may be insulating.

본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극; 및 상기 복수의 내부 전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 글라스가 상기 외부전극 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족하는 적층 세라믹 전자부품을 제공한다.Another embodiment of the present invention relates to a ceramic body including a dielectric layer; A plurality of internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer therebetween; And an outer electrode electrically connected to the plurality of internal electrodes, wherein the ceramic body has a cover layer (C), which is a capacitance ratio forming portion formed on at least one surface of an active layer, which is a capacitance forming portion, , The length of the cover layer (C) cut at the central portion in the width direction (W) of the ceramic body and the average thickness (td) in the cross section in the thickness direction LT are 15 μm or less, Wherein an area of each of the regions occupied by the glass in the external electrode is denoted by A1, A2, ... An, and a value obtained by dividing the cumulative distribution of the area by 50% into D50 and 90% Is D90, 0.1? D50 / D90? 0.8 is satisfied.

상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족할 수 있다.The thickness of the external electrode at the center portion of the ceramic body in the thickness direction is Tc and the thickness of the external electrode at the center of the ceramic body in the thickness direction of the ceramic body is 25% , It is possible to satisfy T1 / Tc? 0.8.

상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극이 형성된 최외측 지점의 상기 외부전극의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족할 수 있다.Tc &gt; / = 0.5 where Tc is the thickness of the external electrode in the thickness-direction central region of the ceramic body, and T2 is the thickness of the external electrode at the outermost point where the plurality of internal electrodes are formed in the capacitance- Can be satisfied.

상기 글라스는 평균 입경이 2 μm 이하일 수 있다.The glass may have an average particle diameter of 2 mu m or less.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

상기 글라스는 절연성일 수 있다.The glass may be insulating.

본 발명의 다른 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극; 및 상기 복수의 내부 전극과 전기적으로 연결된 외부전극;을 포함하며, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 글라스의 상기 외부전극의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm 이며, 상기 글라스가 상기 외부전극 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족하는 적층 세라믹 전자부품을 제공한다.Another embodiment of the present invention relates to a ceramic body including a dielectric layer; A plurality of internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer therebetween; And an outer electrode electrically connected to the plurality of internal electrodes, wherein the ceramic body has a cover layer (C), which is a capacitance ratio forming portion formed on at least one surface of an active layer, which is a capacitance forming portion, , The length of the cover layer (C) cut at the central portion in the width direction (W) of the ceramic body and the average thickness (td) in the cross section in the thickness direction LT are 15 μm or less, Wherein Ls is an average length in the longitudinal direction of the external electrodes of the glass, Ls &amp;le; 10 mu m, and the areas of the respective regions occupied by the glass in the external electrodes are A1, A2, D50 and D90 &amp;le; 0.8, where D50 is a value at which the cumulative distribution of the area is 50% and D90 is a value at which 90% is the cumulative distribution of the area.

상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족할 수 있다.The thickness of the external electrode at the center portion of the ceramic body in the thickness direction is Tc and the thickness of the external electrode at the center of the ceramic body in the thickness direction of the ceramic body is 25% , It is possible to satisfy T1 / Tc? 0.8.

상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극이 형성된 최외측 지점의 상기 외부전극의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족할 수 있다.Tc &gt; / = 0.5 where Tc is the thickness of the external electrode in the thickness-direction central region of the ceramic body, and T2 is the thickness of the external electrode at the outermost point where the plurality of internal electrodes are formed in the capacitance- Can be satisfied.

상기 글라스는 평균 입경이 2 μm 이하일 수 있다.The glass may have an average particle diameter of 2 mu m or less.

상기 글라스는 절연성일 수 있다.The glass may be insulating.

본 발명에 따르면 도금액 침투를 방지함으로써 신뢰성이 개선된 적층 세라믹 전자부품의 구현이 가능하다.According to the present invention, it is possible to realize multilayer ceramic electronic parts whose reliability is improved by preventing penetration of the plating liquid.

도 1은 본 발명의 제1 내지 제6 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B' 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 도 2의 A 부분 확대도이다.
도 4는 본 발명의 제2 실시예에 따른 도 2의 A 부분 확대도이다.
도 5는 본 발명의 제3 실시예에 따른 도 2의 A 부분 확대도이다.
도 6은 본 발명의 제4 실시예에 따른 도 2의 A 부분 확대도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to first to sixth embodiments of the present invention.
2 is a cross-sectional view taken along line BB 'of FIG.
3 is an enlarged view of a portion A of Fig. 2 according to the first embodiment of the present invention.
4 is an enlarged view of a portion A of Fig. 2 according to a second embodiment of the present invention.
5 is an enlarged view of a portion A of FIG. 2 according to a third embodiment of the present invention.
Fig. 6 is an enlarged view of a portion A of Fig. 2 according to a fourth embodiment of the present invention.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 제1 내지 제6 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to first to sixth embodiments of the present invention.

도 2는 도 1의 B-B' 단면도이다.2 is a sectional view taken along the line B-B 'in Fig.

도 3은 본 발명의 제1 실시예에 따른 도 2의 A 부분 확대도이다.3 is an enlarged view of a portion A of Fig. 2 according to the first embodiment of the present invention.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극(21, 22); 및 상기 복수의 내부 전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 세라믹 본체(10)는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm를 만족할 수 있다.1 to 3, a multilayer ceramic electronic device according to a first embodiment of the present invention includes a ceramic body 10 including a dielectric layer 1; A plurality of internal electrodes (21, 22) arranged in the ceramic body (10) so as to face each other with the dielectric layer (1) interposed therebetween; And external electrodes (31, 32) electrically connected to the plurality of internal electrodes (21, 22), wherein the ceramic body (10) comprises at least one of an active layer, And a cover layer C which is formed on the surface of the ceramic body 10 in the width direction W of the ceramic body 10. The length of the cover layer C in the widthwise direction of the ceramic body 10 and the length The external electrodes 31 and 32 include the conductive metal 2 and the glass 3 and the average thickness td of the external electrodes 31 and 32 of the glass 3 When the average length in the direction is Ls, Ls &amp;le; 10 mu m can be satisfied.

이하에서는 본 발명의 제1 실시예에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic device according to a first embodiment of the present invention will be described, but the multilayer ceramic capacitor is not particularly limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In the multilayer ceramic capacitor according to one embodiment of the present invention, the 'longitudinal direction' is defined as 'L' direction, 'width direction' as 'W' direction, and 'thickness direction' as T direction do. Here, the 'thickness direction' can be used in the same concept as the stacking direction of the dielectric layers, that is, the 'lamination direction'.

본 발명의 제1 실시예에 따르면, 상기 유전체층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.According to the first embodiment of the present invention, the raw material for forming the dielectric layer 1 is not particularly limited as long as sufficient electrostatic capacity can be obtained, for example, it may be a barium titanate (BaTiO 3 ) powder.

상기 유전체층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.A variety of ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like may be added to the powder for forming the dielectric layer 1 according to the purpose of the present invention in a powder such as barium titanate (BaTiO 3 ).

상기 복수의 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.The material for forming the plurality of internal electrodes 21 and 22 is not particularly limited and may be one of silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper Or a conductive paste containing the above materials.

본 발명의 제1 실시예에 따른 적층 세라믹 커패시터는 상기 복수의 내부 전극(21, 22)과 전기적으로 연결된 외부전극(31, 32)을 포함할 수 있다.The multilayer ceramic capacitor according to the first embodiment of the present invention may include external electrodes 31 and 32 electrically connected to the plurality of internal electrodes 21 and 22.

본 발명의 제1 실시예에 따르면, 상기 세라믹 본체는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하일 수 있다.According to a first embodiment of the present invention, the ceramic body includes an active layer which is a capacitor forming portion and a cover layer (C) which is a capacitance ratio forming portion formed on at least one of the upper surface and the lower surface of the active layer, C may be cut at the central portion in the width W direction of the ceramic body and the average thickness td in the cross section in the thickness direction LT may be 15 占 퐉 or less.

상기 용량 형성부인 액티브층은 상기 세라믹 본체(10) 내에서 상기 복수의 내부전극(21, 22)이 적층된 영역을 의미할 수 있다.The active layer, which is the capacitance forming portion, may refer to a region where the plurality of internal electrodes 21 and 22 are stacked in the ceramic body 10.

상기 커버층(C)의 평균 두께(td)를 측정하는 방법은 도 2와 같이 적층 세라믹 커패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. The average thickness td of the cover layer C may be measured by scanning an image of the longitudinal direction of the multilayer ceramic capacitor with a scanning electron microscope (SEM) as shown in FIG.

구체적으로, 도 2와 같이 적층 세라믹 커패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 커버층(C) 영역에 대해서, 커버층 단면의 각 지점에서의 두께를 측정하여 구할 수 있다.Specifically, as shown in FIG. 2, the length and the cross-section in the direction of the thickness LT of the multilayer ceramic capacitor in the widthwise direction W were measured by scanning electron microscopy (SEM) C) region can be obtained by measuring the thickness at each point on the cross section of the cover layer.

일반적으로, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)가 15 μm 이하인 경우, 상기 적층 세라믹 커패시터에 있어서 도금액 침투의 가능성이 높아질 수 있다.Generally, when the length of the cover layer C cut at the central portion in the width direction W of the ceramic body and the average thickness td at the cross section in the thickness direction LT are 15 μm or less, the multilayer ceramic capacitor So that the possibility of penetration of the plating liquid can be increased.

그러나, 후술하는 바와 같이 본 발명의 제1 내지 제3 실시예에 따르면, 상기 커버층(C)의 평균 두께(td)가 15 μm 이하인 경우라도 도금액이 침투하지 않아 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.However, according to the first to third embodiments of the present invention, as described later, even when the average thickness td of the cover layer C is 15 탆 or less, the plating liquid does not penetrate and the multilayer ceramic electronic component Can be implemented.

반면, 상기 커버층(C)의 평균 두께(td)가 15 μm를 초과하는 경우에는 상기 커버층(C)의 평균 두께가 두꺼우므로, 도금액 침투의 문제는 발생하지 않을 수 있다.On the other hand, when the average thickness td of the cover layer C exceeds 15 μm, the average thickness of the cover layer C is large, so that the problem of the penetration of the plating liquid may not occur.

또한, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함할 수 있다.The external electrodes 31 and 32 may include a conductive metal 2 and a glass 3.

상기 도전성 금속(2)은 특별히 제한되지 않으나, 예를 들어, 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal 2 is not particularly limited and may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

상기 글라스(3)는 1종의 절연성 글라스일 수 있으나, 이에 제한되는 것은 아니다.The glass 3 may be one kind of insulating glass, but is not limited thereto.

상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm를 만족할 수 있다.Wherein the external electrodes 31 and 32 include a conductive metal 2 and a glass 3 and an average length in the longitudinal direction of the external electrodes 31 and 32 of the glass 3 is Ls, ≤ 10 μm.

상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이(Ls)는 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. The average length Ls of the external electrodes 31 and 32 of the glass 3 in the longitudinal direction is measured by scanning electron microscope (SEM) Can be scanned and measured.

구체적으로, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면 중 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이를 측정하여 구할 수 있다.2, the length and length direction LT cut at the central portion in the width W direction of the ceramic body 10 are scanned with a scanning electron microscope (SEM) The average length in the longitudinal direction of the external electrodes 31 and 32 of the glass 3 in the cross section of the external electrode with respect to the electrode area can be obtained by measuring.

상기 글라스(3)의 길이 방향의 평균 길이(Ls)는 상기 외부 전극 단면에 분포하는 글라스 각각의 길이 방향의 길이(Ls1 + Ls2 + Ls3 ... + Lsn)를 측정한 후 상기 글라스 길이의 전체 평균값으로 구할 수 있다.(Ls1 + Ls2 + Ls3 ... + Lsn) in the length direction of each of the glasses distributed on the cross section of the outer electrode is measured, and then the entire length of the glass (3) The average value can be obtained.

상기 길이 방향의 길이(Ls1 + Ls2 + Ls3 ... + Lsn)는 각각의 글라스(3) 영역 내에서 길이 방향에서의 최상점과 최하점 간의 거리로 측정할 수 있다.The lengths Ls1 + Ls2 + Ls3 ... + Lsn in the longitudinal direction can be measured by the distance between the topmost point and the lowermost point in the longitudinal direction within each glass 3 region.

상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이(Ls)가 Ls ≤ 10 μm를 만족함으로써, 도금액의 침투를 막을 수 있어, 신뢰성이 우수한 적층 세라믹 커패시터의 구현이 가능하다.When the average length Ls in the longitudinal direction of the external electrodes 31 and 32 of the glass 3 satisfies Ls &amp;le; 10 mu m, permeation of the plating liquid can be prevented, and a multilayer ceramic capacitor having excellent reliability can be realized Do.

즉, 상기 글라스의 평균 길이가 10 μm 이하가 되도록 조절함으로써, 상기 글라스가 상기 외부전극 내에서 균일하게 분포할 수 있어 외부전극의 치밀도가 개선됨으로써, 도금액의 침투를 막을 수 있다.That is, by controlling the average length of the glass to be 10 μm or less, the glass can be uniformly distributed in the external electrode, thereby improving the denseness of the external electrode, thereby preventing penetration of the plating liquid.

상기 글라스의 평균 길이가 10 μm를 초과하는 경우에는 글라스의 평균 길이가 커서 포어(pore) 발생을 야기할 수 있으며, 상기 포어(pore)로 인해 도금액이 침투할 수 있다.When the average length of the glass exceeds 10 μm, the average length of the glass is too large to cause pores, and the plating liquid can penetrate due to the pores.

본 발명의 제1 실시예에 따르면, 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이(Ls)가 Ls ≤ 10 μm를 만족하도록 하기 위하여, 상기 글라스는 평균 입경이 2 μm 이하일 수 있으나, 이에 제한되는 것은 아니다.According to the first embodiment of the present invention, in order that the average length Ls in the longitudinal direction of the external electrodes 31 and 32 of the glass 3 satisfies Ls &amp;le; 10 mu m, the glass has an average particle diameter But it is not limited thereto.

즉, 평균 입경이 2 μm 이하인 미분의 글라스를 사용함으로써, 상기 외부전극 내에서 상기 글라스의 평균 길이가 10 μm 이하가 되도록 조절할 수 있으며, 이로 인하여 외부전극의 치밀도가 우수해져서 도금액 침투를 막을 수 있다.That is, by using a differential glass having an average particle diameter of 2 μm or less, the average length of the glass in the external electrode can be controlled to be 10 μm or less. As a result, the density of the external electrode becomes excellent, have.

따라서, 상기와 같이 평균 입경이 2 μm 이하인 미분의 글라스를 사용함으로써, 상기 외부전극 내에서 상기 글라스의 평균 길이가 10 μm 이하가 되도록 조절하여 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.Thus, by using a differential glass having an average particle diameter of 2 占 퐉 or less as described above, the average length of the glass in the external electrode can be adjusted to be 10 占 퐉 or less, thereby realizing a multilayer ceramic electronic part having excellent reliability.

상기 글라스의 평균 입경이 2 μm를 초과하는 경우에는 상기 글라스의 평균 입경이 커서 외부전극 내 상기 글라스의 평균 길이가 10 μm 이하가 되도록 조절할 수 없어 포어(pore)가 생길 수 있으며, 상기 포어(pore)를 통하여 도금액이 침투할 수 있다.When the average particle diameter of the glass exceeds 2 탆, the average particle diameter of the glass is so large that the average length of the glass in the external electrode can not be controlled to be 10 탆 or less, resulting in pores, The plating liquid can penetrate through the plating liquid.

본 발명의 제1 실시예에 따르면, 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체(10)의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극(31, 32)의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족할 수 있다.According to the first embodiment of the present invention, the thickness Tc of the external electrodes 31 and 32 in the central region in the thickness direction of the ceramic body 10, the thickness Tc of the external electrodes 31 and 32 in the central region of the ceramic body 10, T1 / Tc? 0.8 can be satisfied when the thickness of the external electrodes 31, 32 at a point 25% away from the thickness direction length S is T1.

상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)라 함은 상기 세라믹 본체(10)의 두께 방향의 중앙부 지점에서 상기 세라믹 본체(10)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.The thickness Tc of the external electrodes 31 and 32 in the center region of the ceramic body 10 in the thickness direction is determined by the length of the ceramic body 10 at the center portion in the thickness direction of the ceramic body 10 The thickness of the external electrode that is encountered when the imaginary line is drawn in the direction of the line.

한편, 상기 복수의 내부전극(21, 22)이 적층되어 용량 형성에 기여하는 용량 형성부의 중앙부 영역이라 함은 상기 용량 형성부에서 상기 세라믹 본체(10)의 두께 방향의 중앙부를 의미할 수 있다.On the other hand, the central region of the capacitor forming portion in which the plurality of internal electrodes 21 and 22 are laminated and contributes to the formation of capacitors may mean a center portion in the thickness direction of the ceramic body 10 in the capacitor forming portion.

상기 용량 형성부는 상기 세라믹 본체(10) 내에서 상기 복수의 내부전극(21, 22)이 적층된 영역을 의미할 수 있다.The capacitance forming portion may refer to a region in which the plurality of internal electrodes 21 and 22 are stacked in the ceramic body 10.

상기 세라믹 본체(10)의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극(31, 32)의 두께(T1)라 함은 상기 지점에서 상기 세라믹 본체(10)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.The thickness T1 of the external electrodes 31 and 32 at 25% of the length S in the thickness direction of the ceramic body 10 refers to the thickness T1 of the ceramic body 10 in the longitudinal direction of the ceramic body 10 And may mean the thickness of the external electrode that is encountered when the line is drawn.

본 발명의 제1 실시예에 따르면, 상기 Tc 와 T1 사이에는 T1/Tc ≥ 0.8의 관계를 만족할 수 있다.According to the first embodiment of the present invention, the relationship of T1 / Tc &gt; = 0.8 can be satisfied between Tc and T1.

상기 T1/Tc의 비가 0.8 이상을 만족함으로써, 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 내부전극(21, 22)이 적층되어 용량 형성에 기여하는 용량 형성부의 중앙부 영역에서 상기 세라믹 본체(10)의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극(31, 32)의 두께(T1)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.The thickness Tc of the external electrodes 31 and 32 and the internal electrodes 21 and 22 are laminated in the central region of the ceramic body 10 in the thickness direction by satisfying the ratio T1 / Tc of 0.8 or more The variation of the thickness T1 of the external electrodes 31 and 32 at a point 25% of the length S in the thickness direction of the ceramic body 10 in the central region of the capacitance forming portion contributing to the capacity formation is reduced, .

상기 T1/Tc의 비가 0.8 미만의 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.When the ratio of T1 / Tc is less than 0.8, there is a possibility that the plating liquid may penetrate into a thin portion because the thickness deviation of the external electrode is large, and the reliability may be deteriorated.

상기 외부전극(31, 32)의 두께를 측정하는 방법은 도 2와 같이 적층 세라믹 커패시터의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. The thickness of the external electrodes 31 and 32 can be measured by scanning an image of the longitudinal direction of the multilayer ceramic capacitor with a scanning electron microscope (SEM) as shown in FIG.

구체적으로, 도 2와 같이 적층 세라믹 커패시터의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면의 각 지점에서의 두께를 측정하여 구할 수 있다.Specifically, as shown in FIG. 2, the length and the cross-section in the direction of the thickness LT of the multilayer ceramic capacitor in the width direction W direction are measured by scanning electron microscopy (SEM) Can be obtained by measuring the thickness at each point on the cross section of the external electrode.

도 4는 본 발명의 제2 실시예에 따른 도 2의 A 부분 확대도이다.4 is an enlarged view of a portion A of Fig. 2 according to a second embodiment of the present invention.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 적층 세라믹 전자부품은 상기 커버층(C)의 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm를 만족하며, 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극(21, 22)이 형성된 최외측 지점의 상기 외부전극(31, 32)의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족할 수 있다.4, the multilayer ceramic electronic device according to the second embodiment of the present invention has a length and a thickness direction LT cut along the width W of the ceramic body 10 of the cover layer C Wherein the external electrodes 31 and 32 comprise a conductive metal 2 and a glass 3 and the external electrodes 31 and 32 of the glass 3 have an average thickness td of 15 μm or less, Ls &lt; / = 10 mu m, where Ls is an average length in the longitudinal direction of the ceramic body 10, Tc is the thickness of the external electrodes 31 and 32 in the central region in the thickness direction of the ceramic body 10, T2 / Tc? 0.5 where T2 is the thickness of the external electrodes 31, 32 at the outermost points where the plurality of internal electrodes 21, 22 are formed in the forming portion.

상기 용량 형성부에서 상기 복수의 내부전극(21, 22)이 형성된 최외측 지점의 상기 외부전극(31, 32)의 두께(T2)라 함은 상기 복수의 내부전극(21, 22)이 형성된 최외측 지점에서 상기 세라믹 본체(10)의 길이 방향으로 가상의 선을 그었을 때 만나게 되는 외부전극의 두께를 의미할 수 있다.The thickness T2 of the outer electrodes 31 and 32 at the outermost points where the plurality of inner electrodes 21 and 22 are formed in the capacitance forming portion is the thickness T2 of the inner electrodes 21 and 22, And the thickness of the external electrode to be met when a virtual line is drawn in the longitudinal direction of the ceramic body 10 at the outer point.

상기 T2/Tc의 비가 0.5 이상을 만족함으로써, 상기 세라믹 본체(10)의 두께 방향 중심부 영역에서의 상기 외부전극(31, 32)의 두께(Tc)와 상기 복수의 내부전극(21, 22)이 형성된 최외측 지점의 상기 외부전극(31, 32)의 두께(T2)의 편차를 줄여서 신뢰성 저하를 방지할 수 있다.(Tc) of the external electrodes (31, 32) in the central region in the thickness direction of the ceramic body (10) and the thickness (Tc) of the internal electrodes It is possible to reduce the deviation of the thickness T2 of the external electrodes 31 and 32 at the outermost point thus formed, thereby preventing a reduction in reliability.

상기 T2/Tc의 비가 0.5 미만의 경우에는, 외부전극의 두께 편차가 크게 되므로 두께가 얇은 부분으로 도금액이 침투할 수 있어 신뢰성이 저하되는 문제가 있을 수 있다.If the ratio of T2 / Tc is less than 0.5, the thickness variation of the external electrode becomes large, so that the plating liquid can penetrate into the thinner portion and the reliability may be lowered.

그 외, 본 발명의 제2 실시예에 따른 적층 세라믹 전자부품에 관한 특징은 상술한 제1 실시예에 따른 적층 세라믹 전자부품의 특징과 동일하므로, 여기서 생략하도록 한다.In addition, the characteristics of the multilayer ceramic electronic component according to the second embodiment of the present invention are the same as those of the multilayer ceramic electronic component according to the first embodiment described above, and will not be described here.

도 5는 본 발명의 제3 실시예에 따른 도 2의 A 부분 확대도이다.5 is an enlarged view of a portion A of FIG. 2 according to a third embodiment of the present invention.

도 5를 참조하면, 본 발명의 제3 실시예에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극(21, 22); 및 상기 복수의 내부 전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 세라믹 본체(10)는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족할 수 있다.Referring to FIG. 5, a multilayer ceramic electronic device according to a third embodiment of the present invention includes a ceramic body 10 including a dielectric layer 1; A plurality of internal electrodes (21, 22) arranged in the ceramic body (10) so as to face each other with the dielectric layer (1) interposed therebetween; And external electrodes (31, 32) electrically connected to the plurality of internal electrodes (21, 22), wherein the ceramic body (10) comprises at least one of an active layer, And a cover layer C which is formed on the surface of the ceramic body 10 in the width direction W of the ceramic body 10. The length of the cover layer C in the widthwise direction of the ceramic body 10 and the length Wherein the external electrodes 31 and 32 include a conductive metal 2 and a glass 3 and the glass 3 is disposed within the external electrodes 31 and 32 D50 / D90? 0.8 where D50 is a value obtained by dividing the cumulative distribution of the area by 50% and D90 by 90% when the area occupied by each area is A1, A2, ... An, have.

본 발명의 제3 실시예에 따른 적층 세라믹 전자부품은 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족할 수 있다.In the multilayer ceramic electronic device according to the third embodiment of the present invention, when the area of each region occupied by the glass 3 in the external electrodes 31 and 32 is A1, A2, ... An, If the value obtained by dividing the cumulative distribution of the area by 50% by D50 and the value by 90% by D90 is satisfied, 0.1? D50 / D90? 0.8 can be satisfied.

상기 글라스 면적의 누적 분포는 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역을 측정하여 얻어진 상기 글라스 면적을 크기 순으로 나타내는 누적 함수로서, 분포 곡선으로 표현될 수 있다.The cumulative distribution of the glass area can be expressed by a distribution curve as an accumulated function representing the glass area obtained by measuring the respective areas occupied by the glass 3 in the external electrodes 31 and 32 in order of magnitude .

상기 글라스 면적의 누적 분포에 있어서 50%의 값은 D50으로 표현될 수 있으며, 90%인 값은 D90으로 표현될 수 있다.In the cumulative distribution of the glass area, a value of 50% can be expressed by D50, and a value of 90% can be expressed by D90.

상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적(A1, A2, ... An)은 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. The areas A1, A2, ..., An of the respective regions occupied by the glass 3 in the external electrodes 31 and 32 are measured by a scanning electron microscope (SEM) (SEM, Scanning Electron Microscope).

구체적으로, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 외부 전극 영역에 대해서, 외부 전극 단면 중 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적(A1, A2, ... An)을 측정하여 구할 수 있다.2, the length and length direction LT cut at the central portion in the width W direction of the ceramic body 10 are scanned with a scanning electron microscope (SEM) (A1, A2, ... An) of each region occupied by the glass 3 in the external electrodes 31, 32 in the cross section of the external electrode with respect to the electrode area can be obtained.

상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적(A1, A2, ... An)의 측정은 특별히 제한되지 않으나, 예를 들어, 상기 외부전극(31, 32)의 단면에서의 150 μm × 10 μm (가로×세로)의 면적 내에서 글라스가 차지하는 면적의 비율로 측정될 수 있다.The measurement of the area A1, A2, ... An of each region occupied by the glass 3 in the external electrodes 31 and 32 is not particularly limited. For example, the external electrodes 31, 32) in the area of 150 μm × 10 μm (width × length) in the cross section of the glass substrate 32.

또한, 상기와 같이 일 영역이 아니라 외부전극 전체 영역에 대하여 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적(A1, A2, ... An)을 측정하여 구할 수 있음은 물론이다.As described above, the areas (A1, A2, ... An) of the respective regions occupied by the glass 3 in the external electrodes 31 and 32 with respect to the entire region of the external electrodes other than one region are measured Of course.

상기 글라스(3) 면적의 누적 분포에 있어서, 0.1 ≤ D50/D90 ≤ 0.8의 관계를 만족하도록 상기 글라스 면적을 조절함으로써, 도금액의 침투를 막을 수 있어, 신뢰성이 우수한 적층 세라믹 커패시터의 구현이 가능하다.By controlling the glass area so as to satisfy the relation of 0.1? D50 / D90? 0.8 in the cumulative distribution of the area of the glass (3), the penetration of the plating liquid can be prevented and a multilayer ceramic capacitor having excellent reliability can be realized .

상기 글라스(3) 면적의 누적 분포에 있어서, D50/D90 값이 0.1 미만의 경우에는 글라스 면적의 누적 분포 편차가 커서 도금액 침투에 따른 신뢰성 저하의 문제가 있을 수 있다.When the D50 / D90 value is less than 0.1 in the cumulative distribution of the area of the glass (3), the cumulative distribution deviation of the glass area is large and there may be a problem of reliability lowering due to penetration of the plating liquid.

또한, 상기 글라스(3) 면적의 누적 분포에 있어서, D50/D90 값이 0.8을 초과하는 경우에는 내부전극과 외부전극의 연결성 저하에 따른 용량 접촉성 저하의 문제가 있을 수 있다.When the D50 / D90 value exceeds 0.8 in the cumulative distribution of the area of the glass (3), there may be a problem of deterioration of capacitance contactability due to deterioration of the connectivity between the internal electrode and the external electrode.

본 발명의 제3 실시예에 따른 적층 세라믹 전자부품은 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체(10)의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극(31, 32)의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족할 수 있다.The multilayer ceramic electronic device according to the third embodiment of the present invention has a thickness Tc of the external electrodes 31 and 32 in the central region of the ceramic body 10 in the thickness direction, T1 / Tc? 0.8 can be satisfied when the thickness of the external electrodes 31, 32 at a point 25% of the length S in the thickness direction of the substrate 10 is T1.

그 외, 본 발명의 제3 실시예에 따른 적층 세라믹 전자부품에 관한 특징은 상술한 제1 및 제2 실시예에 따른 적층 세라믹 전자부품의 특징과 동일하므로, 여기서 생략하도록 한다.In addition, the characteristics of the multilayer ceramic electronic component according to the third embodiment of the present invention are the same as those of the multilayer ceramic electronic component according to the first and second embodiments described above, and therefore will not be described here.

도 6은 본 발명의 제4 실시예에 따른 도 2의 A 부분 확대도이다.Fig. 6 is an enlarged view of a portion A of Fig. 2 according to a fourth embodiment of the present invention.

도 6을 참조하면, 본 발명의 제4 실시예에 따른 적층 세라믹 전자부품은 상기 커버층(C)의 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족하며, 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극(21, 22)이 형성된 최외측 지점의 상기 외부전극(31, 32)의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족할 수 있다.6, the multilayer ceramic electronic device according to the fourth embodiment of the present invention has a length that is cut at the central portion in the width direction W of the ceramic body 10 of the cover layer C, Wherein the external electrodes 31 and 32 comprise a conductive metal 2 and a glass 3 and the glass 3 is electrically connected to the external electrodes 31 and 32, D50 / D90 &lt; / = 90, where D50 is a value obtained by dividing the cumulative distribution of the area by 50% and D90 by 90% 0.8 and the thickness Tc of the external electrodes 31 and 32 in the central region in the thickness direction of the ceramic body 10 and the outermost side And T2 / Tc &gt; = 0.5 when the thickness of the external electrodes 31 and 32 at the point is T2.

본 발명의 제4 실시예에 따른 적층 세라믹 전자부품에 관한 특징은 상술한 제1 내지 제3 실시예에 따른 적층 세라믹 전자부품의 특징과 동일하므로, 여기서 생략하도록 한다.The characteristics of the multilayer ceramic electronic component according to the fourth embodiment of the present invention are the same as those of the multilayer ceramic electronic component according to the first to third embodiments described above, and therefore, will not be described here.

한편, 본 발명의 제5 실시예에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극(21, 22); 및 상기 복수의 내부 전극(21, 22)과 전기적으로 연결된 외부전극(31, 32);을 포함하며, 상기 세라믹 본체(10)는 용량 형성부인 액티브층과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm 이며, 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족할 수 있다.On the other hand, a multilayer ceramic electronic device according to a fifth embodiment of the present invention includes a ceramic body 10 including a dielectric layer 1; A plurality of internal electrodes (21, 22) arranged in the ceramic body (10) so as to face each other with the dielectric layer (1) interposed therebetween; And external electrodes (31, 32) electrically connected to the plurality of internal electrodes (21, 22), wherein the ceramic body (10) comprises at least one of an active layer, And a cover layer C which is formed on the surface of the ceramic body 10 in the width direction W of the ceramic body 10. The length of the cover layer C in the widthwise direction of the ceramic body 10 and the length The external electrodes 31 and 32 include the conductive metal 2 and the glass 3 and the average thickness td of the external electrodes 31 and 32 of the glass 3 Ls &amp;le; 10 mu m where Ls is the average length of the external electrodes 31 and 32, and the area of each region occupied by the glass 3 in the external electrodes 31 and 32 is A1, A2, ... An , A value obtained by dividing the cumulative distribution of the area by 50% by D50 and a value by 90% by D90 is 0.1? D50 / D90? 0.8.

또한, 본 발명의 제5 실시예에 따른 적층 세라믹 전자부품은 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체(10)의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극(31, 32)의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족할 수 있다.In the multilayer ceramic electronic device according to the fifth embodiment of the present invention, the thickness Tc of the external electrodes 31 and 32 in the central region in the thickness direction of the ceramic body 10, T1 / Tc? 0.8 can be satisfied when the thickness of the external electrodes 31 and 32 at a point 25% of the length S in the thickness direction of the ceramic body 10 is T1.

본 발명의 제6 실시예에 따른 적층 세라믹 전자부품은 상기 커버층(C)의 상기 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극(31, 32)은 도전성 금속(2) 및 글라스(3)를 포함하며, 상기 글라스(3)의 상기 외부전극(31, 32)의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm 이며, 상기 글라스(3)가 상기 외부전극(31, 32) 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족하며, 상기 세라믹 본체(10)의 두께 방향 중앙부 영역에서의 상기 외부전극(31, 32)의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극(21, 22)이 형성된 최외측 지점의 상기 외부전극(31, 32)의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족할 수 있다.The multilayer ceramic electronic device according to the sixth embodiment of the present invention has a length cut at the central portion in the width direction W of the ceramic body 10 of the cover layer C and an average thickness (td) of the external electrodes (31, 32) is 15 μm or less, and the external electrodes (31, 32) include a conductive metal (2) and a glass (3) And an average length Ls is Ls ≤ 10 μm and the area of each region occupied by the glass 3 in the external electrodes 31 and 32 is A1, D50 and 90% of the cumulative distribution of the area 50% are denoted by D90, 0.1? D50 / D90? 0.8, and the external electrodes 31 and 32 in the central region of the ceramic body 10 in the thickness direction, 32 is Tc and the thickness of the external electrodes 31, 32 at the outermost point where the plurality of internal electrodes 21, 22 is formed in the capacitance forming portion is T2, T2 / Tc &gt; 0.5.

본 발명의 제5 및 제6 실시예에 따른 적층 세라믹 전자부품에 관한 특징은 상술한 제1 내지 제4 실시예에 따른 적층 세라믹 전자부품의 특징과 동일하므로, 여기서 생략하도록 한다.The characteristics of the multilayer ceramic electronic component according to the fifth and sixth embodiments of the present invention are the same as those of the multilayer ceramic electronic component according to the first to fourth embodiments described above, and therefore will not be described here.

이하, 본 발명의 제1 내지 제6 실시예에 따른 적층 세라믹 전자부품의 제조방법을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a method of manufacturing the multilayer ceramic electronic device according to the first to sixth embodiments of the present invention will be described, but the multilayer ceramic capacitor will be described in detail, but the present invention is not limited thereto.

우선, 유전체층(1) 및 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극(21, 22)을 포함하는 세라믹 본체(10)를 마련할 수 있다.First, a ceramic body 10 including a dielectric layer 1 and a plurality of internal electrodes 21, 22 arranged so as to face each other with the dielectric layer 1 interposed therebetween can be provided.

상기 유전체층(1)은 티탄산바륨(BaTiO3) 등의 파우더를 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제와 배합하여 바스킷 밀(Basket Mill)을 이용하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 수 ㎛의 두께로 제조된 세라믹 그린시트로 형성할 수 있다.The dielectric layer 1 is formed by mixing a powder such as barium titanate (BaTiO 3 ) with a ceramic additive, an organic solvent, a plasticizer, a binder and a dispersing agent to form a slurry formed on a carrier film And dried to form a ceramic green sheet having a thickness of several micrometers.

그리고, 그린시트 상에 도전성 페이스트를 디스펜싱(dispensing)하고, 스퀴지(squeegee)를 일측 방향으로 진행시키면서 도전성 페이스트에 의한 내부전극 층을 형성할 수 있다. Then, the conductive paste may be dispensed on the green sheet, and the internal electrode layer may be formed of conductive paste while the squeegee is advanced in one direction.

이때, 도전성 페이스트는 은(Ag), 납(Pb), 백금(Pt) 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나의 물질로 형성되거나 적어도 2개의 물질을 혼합하여 형성될 수 있다.At this time, the conductive paste may be formed of one of noble metal materials such as silver (Ag), lead (Pb) and platinum (Pt), nickel (Ni) and copper (Cu) have.

이와 같이 내부전극 층이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 적층하여 적층체를 형성할 수 있다.After the internal electrode layer is formed as described above, the green sheet is separated from the carrier film, and then the plurality of green sheets are stacked on each other to form a laminate.

이어 그린시트 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 세라믹 본체를 제조할 수 있다.After pressing the green sheet laminate at a high temperature and a high pressure, the pressed sheet laminate is cut into a predetermined size through a cutting process to produce a ceramic body.

다음으로, 도전성 금속 및 글라스를 포함하는 외부전극 페이스트를 마련할 수 있다.Next, an external electrode paste containing a conductive metal and glass can be provided.

상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

또한, 상기 글라스는 1종의 절연성 글라스일 수 있으나, 이에 제한되는 것은 아니다.The glass may be one kind of insulating glass, but is not limited thereto.

다음으로, 상기 복수의 내부전극(21, 22)과 전기적으로 연결되도록 외부전극 페이스트를 상기 세라믹 본체(10) 상에 도포할 수 있다.Next, external electrode paste may be applied on the ceramic body 10 to be electrically connected to the plurality of internal electrodes 21 and 22.

끝으로, 상기 세라믹 본체(10)를 소성하여 외부전극(31, 32)을 형성할 수 있다.Finally, the external electrodes 31 and 32 can be formed by firing the ceramic body 10.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail by way of examples, but the present invention is not limited thereto.

본 실시예는 커버층(C)의 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td), 글라스의 외부전극의 길이 방향의 평균 길이(Ls) 및 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비에 따른 신뢰성을 시험하기 위해 수행되었다.The present embodiment shows a case in which the length of the cover layer C cut at the central portion in the width W direction of the ceramic body and the average thickness td in the cross section in the thickness direction LT and the average length in the length direction of the external electrode of the glass Ls) and the cumulative distribution of glass area 50% value (D50) and 90% value (D90).

본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.The multilayer ceramic capacitor according to this embodiment was fabricated by the following steps.

우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성하였다. First, a slurry containing a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to form a plurality of ceramic green sheets, thereby forming a dielectric layer.

다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.Next, a conductive paste for internal electrodes having an average size of nickel particles of 0.05 to 0.2 μm was prepared.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다. The internal electrode conductive paste was applied on the green sheet by a screen printing method to form internal electrodes, and then 50 layers were laminated to form a laminate.

이후 압착, 절단하여 0603 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다. Thereafter, chips of size 0603 were produced by compression and cutting, and the chips were fired at a temperature of 1050 to 1200 ° C in a reducing atmosphere of 0.1% or less of H 2 .

다음으로, 상기 외부전극을 형성하고 상기 외부전극 상에 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.Next, the external electrodes were formed, and the external electrodes were formed into a multilayer ceramic capacitor through a process such as plating.

아래의 표 1은 커버층(C)의 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)에 따른 신뢰성을 비교한 표이다.Table 1 below is a table comparing the reliability of the cover layer C with respect to the length cut at the center in the width W direction of the ceramic body and the average thickness td in the thickness direction L-T section.

글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비(D50/D90)가 본 발명의 수치 범위를 벗어나는 경우로서, D50/D90이 0.02로 제작하여 상기 시험을 수행하였다.D50 / D90 was set to 0.02 and the above test was performed when the ratio (D50 / D90) of the cumulative distribution 50% value (D50) of the glass area to the 90% value D90 (D50 / D90) deviates from the numerical value range of the present invention.

또한, 상기 신뢰성은 고온 가속 수명 테스트로 수행되었으며, 130℃, 1.5 Vr(9.45 V), 6시간의 조건하에서 불량 발생 개수로 평가하였다.The reliability was evaluated by a high temperature accelerated life test, and the number of failures was evaluated under the conditions of 130 캜, 1.5 Vr (9.45 V), and 6 hours.

시료sample 커버층의 평균 두께(td)
(μm)The average thickness (td)
(μm) 신뢰성 불량
(불량개수/전체 개수)Poor reliability
(Defective number / total number) 1One 5050 0/400/40 22 3030 0/400/40 33 1616 0/400/40 4*4* 1515 1/401/40 5*5 * 1313 2/402/40

상기 [표 1]을 참조하면, 시료 1 내지 3은 커버층의 평균 두께가 각각 50, 30 및 16 μm 인 경우로서, 커버층의 두께가 두꺼워 신뢰성 불량이 문제되지 않음을 알 수 있다.Referring to Table 1, it can be seen that the samples 1 to 3 have the average thicknesses of the cover layers of 50, 30 and 16 μm, respectively, and the thickness of the cover layer is thick, so that the reliability is not a problem.

반면, 시료 4 및 5는 커버층의 평균 두께가 15 μm 이하인 경우로서, 커버층의 두께가 얇아 본 발명의 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비(D50/D90)가 본 발명의 수치 범위를 벗어날 경우 신뢰성에 문제가 있음을 알 수 있다.On the other hand, in samples 4 and 5, the average thickness of the cover layer was 15 μm or less, and the thickness of the cover layer was thin, so that the ratio D50 of the cumulative distribution of the glass area of the present invention to the value D50 of 90% / D90) deviates from the numerical range of the present invention, there is a problem in reliability.

따라서, 후술하는 설명에 따라 본 발명의 실시예에 따른 적층 세라믹 전자부품은 커버층의 평균 두께가 15 μm 이하인 경우로서, 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비(D50/D90)가 본 발명의 수치 범위를 만족하여야만 신뢰성 향상에 효과가 있음을 알 수 있다.Therefore, the multilayer ceramic electronic device according to the embodiment of the present invention has a cover layer having an average thickness of 15 탆 or less and a 50% value (D50) and a 90% value (D90) The ratio D50 / D90 satisfies the numerical range of the present invention.

아래의 표 2는 적층 세라믹 커패시터의 글라스의 외부전극의 길이 방향의 평균 길이(Ls) 및 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비(D50/D90)에 따른 도금액 침투 여부를 비교한 표이다.Table 2 below shows the average length (Ls) in the longitudinal direction of the external electrode of the glass of the multilayer ceramic capacitor and the ratio D50 / D90 of the cumulative distribution 50% value (D50) and 90% value D90 This table compares the penetration of plating solution.

또한, 커버층의 평균 두께는 15 μm 인 조건 하에서 상기 테스트가 수행되었다.The test was also conducted under the condition that the average thickness of the cover layer was 15 mu m.

글라스의 외부전극의 길이 방향의 평균 길이(Ls)
(μm)The average length Ls of the external electrodes of the glass in the longitudinal direction
(μm) 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비율(D50/D90)The ratio (D50 / D90) of the cumulative distribution 50% value (D50) of the glass area to the 90% value (D90) 도금액 침투 여부
(침투 개수/전체 개수)Penetration of plating solution
(Infiltration / total number) 실시예1Example 1 1One 0.80.8 0/1000/100 실시예2Example 2 33 0.450.45 0/1000/100 실시예3Example 3 66 0.200.20 0/1000/100 실시예4Example 4 88 0.150.15 0/1000/100 실시예5Example 5 99 0.110.11 0/1000/100 실시예6Example 6 1010 0.10.1 0/1000/100 비교예1Comparative Example 1 1111 0.080.08 1/1001/100 비교예2Comparative Example 2 1212 0.050.05 3/1003/100 비교예3Comparative Example 3 1515 0.040.04 10/10010/100

상기[표 2]를 참조하면, 비교예 1 내지 3은 글라스의 외부전극의 길이 방향의 평균 길이(Ls) 및 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비율(D50/D90)이 본 발명의 수치 범위를 벗어나는 경우로서, 도금액 침투에 따른 신뢰성에 문제가 있음을 알 수 있다.Referring to Table 2, in Comparative Examples 1 to 3, the average length (Ls) in the longitudinal direction of the external electrodes of the glass and the ratio (D50) of the cumulative distribution 50% of the glass area (D50) to the 90% D50 / D90) deviates from the numerical range of the present invention, there is a problem in reliability due to penetration of the plating liquid.

반면, 실시예 1 내지 6은 글라스의 외부전극의 길이 방향의 평균 길이(Ls) 및 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비율(D50/D90)이 본 발명의 수치 범위를 만족하는 경우로서, 도금액 침투 불량이 없어 신뢰성 테스트에서 모두 양호한 결과를 보임을 알 수 있다.On the other hand, in Examples 1 to 6, the average length (Ls) in the longitudinal direction of the external electrode of the glass and the ratio (D50 / D90) of the cumulative distribution 50% value D50 and the 90% , It is found that there is no defective penetration of the plating liquid and all of the results are satisfactory in the reliability test.

결론적으로, 본 발명의 실시예에 따르면, 커버층의 평균 두께가 15 μm 이하인 경우로서, 글라스의 외부전극의 길이 방향의 평균 길이(Ls) 및 글라스 면적의 누적 분포 50% 값(D50)과 90% 값(D90)의 비율(D50/D90)이 본 발명의 수치 범위를 만족할 경우 도금액 침투를 방지하여 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.As a result, according to the embodiment of the present invention, when the average thickness of the cover layer is 15 μm or less, the average length (Ls) in the longitudinal direction of the outer electrode of the glass and the cumulative distribution 50% When the ratio (D50 / D90) of the% value (D90) satisfies the numerical range of the present invention, it is possible to prevent penetration of the plating liquid and realize a multilayer ceramic electronic part having excellent reliability.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

1: 유전체 층 2: 도전성 금속
3: 글라스 10: 세라믹 본체
21, 22: 내부전극
31, 32: 외부전극1: dielectric layer 2: conductive metal
3: Glass 10: Ceramic body
21, 22: internal electrode
31, 32: external electrodes

Claims (11)

유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극; 및
상기 복수의 내부 전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 세라믹 본체는 용량 형성부인 액티브층(S)과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 글라스가 상기 외부전극 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족하는 적층 세라믹 전자부품.
A ceramic body including a dielectric layer;
A plurality of internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer therebetween; And
And an external electrode electrically connected to the plurality of internal electrodes,
Wherein the ceramic body includes an active layer (S) as a capacitance forming portion and a cover layer (C) as a capacitive non-forming portion formed on at least one of upper and lower surfaces of the active layer, The length cut in the central portion in the width direction W and the average thickness td in the cross section in the thickness direction LT are 15 占 퐉 or less and the external electrode includes a conductive metal and a glass, D50 and D90? 0.8, where D50 represents a value obtained by dividing the cumulative distribution of the area by 50%, and D90 represents a value obtained by dividing the cumulative distribution of the area by 90% Multilayer ceramic electronic components.
제1항에 있어서,
상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족하는 적층 세라믹 전자부품.
The method according to claim 1,
The thickness of the external electrode at the center portion of the ceramic body in the thickness direction is Tc and the thickness of the external electrode at the center of the ceramic body in the thickness direction of the ceramic body is 25% Lt; RTI ID = 0.0 &gt; T1 / Tc &lt; / RTI &gt;
제1항에 있어서,
상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극이 형성된 최외측 지점의 상기 외부전극의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족하는 적층 세라믹 전자부품.
The method according to claim 1,
Tc &gt; / = 0.5 where Tc is the thickness of the external electrode in the thickness-direction central region of the ceramic body, and T2 is the thickness of the external electrode at the outermost point where the plurality of internal electrodes are formed in the capacitance- Of the total thickness of the multilayer ceramic electronic component.
제1항에 있어서,
상기 글라스는 평균 입경이 2 μm 이하인 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the glass has an average particle diameter of 2 mu m or less.
제1항에 있어서,
상기 도전성 금속은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the conductive metal is at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
제1항에 있어서,
상기 글라스는 절연성인 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the glass is an insulating material.
유전체층을 포함하는 세라믹 본체;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극; 및
상기 복수의 내부 전극과 전기적으로 연결된 외부전극;을 포함하며,
상기 세라믹 본체는 용량 형성부인 액티브층(S)과 상기 액티브층의 상면 및 하면 중 적어도 일면에 형성되는 용량 비형성부인 커버층(C)을 포함하며, 상기 커버층(C)의 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 평균 두께(td)는 15 μm 이하이고, 상기 외부전극은 도전성 금속 및 글라스를 포함하며, 상기 글라스의 상기 외부전극의 길이 방향의 평균 길이를 Ls라 할때, Ls ≤ 10 μm 이며, 상기 글라스가 상기 외부전극 내에서 차지하는 각각의 영역의 면적을 A1, A2, ... An 이라 할 때, 상기 면적의 누적 분포 50%인 값을 D50 및 90%인 값을 D90이라 하면, 0.1 ≤ D50/D90 ≤ 0.8을 만족하는 적층 세라믹 전자부품.
A ceramic body including a dielectric layer;
A plurality of internal electrodes disposed in the ceramic body so as to face each other with the dielectric layer therebetween; And
And an external electrode electrically connected to the plurality of internal electrodes,
Wherein the ceramic body includes an active layer (S) as a capacitance forming portion and a cover layer (C) as a capacitive non-forming portion formed on at least one of upper and lower surfaces of the active layer, The length cut in the central portion in the width direction W and the average thickness td in the cross section in the thickness direction LT are 15 占 퐉 or less and the external electrode includes a conductive metal and a glass, Ls &amp;le; 10 mu m when the average length in the longitudinal direction is Ls, and the area of each region occupied by the glass in the external electrode is A1, A2, ... An, D50 and 90% satisfy D50 and D50, respectively, 0.1? D50 / D90? 0.8.
제7항에 있어서,
상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부의 중앙부 영역에서 상기 세라믹 본체의 두께 방향 길이(S)의 25% 떨어진 지점의 상기 외부전극의 두께를 T1이라 할 때, T1/Tc ≥ 0.8을 만족하는 적층 세라믹 전자부품.
8. The method of claim 7,
The thickness of the external electrode at the center portion of the ceramic body in the thickness direction is Tc and the thickness of the external electrode at the center of the ceramic body in the thickness direction of the ceramic body is 25% Lt; RTI ID = 0.0 &gt; T1 / Tc &lt; / RTI &gt;
제7항에 있어서,
상기 세라믹 본체의 두께 방향 중앙부 영역에서의 상기 외부전극의 두께를 Tc, 상기 용량 형성부에서 상기 복수의 내부전극이 형성된 최외측 지점의 상기 외부전극의 두께를 T2라 할 때, T2/Tc ≥ 0.5을 만족하는 적층 세라믹 전자부품.
8. The method of claim 7,
Tc &gt; / = 0.5 where Tc is the thickness of the external electrode in the thickness-direction central region of the ceramic body, and T2 is the thickness of the external electrode at the outermost point where the plurality of internal electrodes are formed in the capacitance- Of the total thickness of the multilayer ceramic electronic component.
제7항에 있어서,
상기 글라스는 평균 입경이 2 μm 이하인 적층 세라믹 전자부품.
8. The method of claim 7,
Wherein the glass has an average particle diameter of 2 mu m or less.
제7항에 있어서,
상기 글라스는 절연성인 적층 세라믹 전자부품.8. The method of claim 7,
Wherein the glass is an insulating material.
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