KR20170117133A - Serdes 애플리케이션들을 위해 심볼간 간섭을 필터링하기 위한 회로들 및 방법들 - Google Patents

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Abstract

집적 회로에서 심볼간 간섭(inter-symbol interference)을 필터링하기 위한 회로가 설명된다. 회로는 입력 신호의 디지털 샘플들(
Figure pct00029
)을 수신하도록 커플링된 제 1 스테이지(308)을 포함한다. 제 1 스테이지는 디지털 샘플에 기초하여 제 1 결정 출력들(
Figure pct00030
)을 생성한다. 제 2 스테이지(310)는 입력 신호의 디지털 샘플들을 수신하도록 커플링된다. 제 2 스테이지는 제 1 결정 출력들(
Figure pct00031
)을 수신하고 입력 신호의 디지털 샘플들 및 제 1 결정 출력들과 연관된 검출된 심볼간 간섭(
Figure pct00032
)에 기초하여 제 2 결정 출력들(출력 데이터)을 생성하는 필터(350)를 포함한다. 집적 회로에서 심볼간 간섭을 필터링하는 방법이 또한 설명된다.

Description

SERDES 애플리케이션들을 위해 심볼간 간섭을 필터링하기 위한 회로들 및 방법들
본 발명은 일반적으로, 집적 회로 디바이스들에 관한 것으로서, 특히 집적 회로에서 심볼간 간섭을 필터링하는 회로들 및 방법들에 관한 것이다.
고속 직렬 링크 통신들은 다수의 집적 회로들 및 시스템들의 중요한 기능이다. 그러나 고속 직렬 링크 통신들을 구현하는 것은 또한 다수의 난제들을 제공한다. 예를 들어, 높은 손실을 갖는 데이터 송신 채널에 구현되는 56 Gb/s(gigabyte per second) SerDes(serializer/deserialzer) 회로는 타겟팅된 에러 레이트를 달성하기 위해 정교한 이퀄라이제이션(equalization)을 필요로 한다. 종래의 디바이스들에서, 이퀄라이제이션은 프리-커서(pre-cursor) ISI(inter-symbol interference)을 소거하기 위한 FFE(Feed Forward Equalizer) 및 잔여 포스트-커서 ISI를 소거하기 위한 DFE(Decision Feedback Equalizer)로 행해진다. 그러나 FFE 및 DFE 이퀄라이제이션을 구현하는 종래의 회로들은 집적 회로에서 DFE를 구현하는데 있어서의 제한들로 인해 일부 DFE 탭들만을 지원할 수 있다. DFE의 피드백 루프로 인해, 높은 데이터 레이트를 달성하기 위해 루프 언롤링(loop unrolling)이 필요하다. 또한, DFE 탭의 수가 증가함에 따라, 임계 경로 길이가 증가하고, DFE의 루프 언롤링의 복잡도가 또한 기하급수적으로 증가한다. 훨씬 더 높은 데이터 레이트 및 보다 까다로운 송신 채널들을 지원하기 위해, FFE 및 DFE 이퀄라이제이션을 구현하는 개선된 회로가 필요하다.
따라서, 집적 회로에서 심볼간 간섭을 필터링하기 위한 개선된 회로들 및 방법들이 유리할 것이다.
집적 회로에서 심볼간 간섭(inter-symbol interference)을 필터링하기 위한 회로가 설명된다. 회로는 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 제 1 스테이지 ― 상기 제 1 스테이지는 상기 디지털 샘플들에 기초하여 제 1 결정 출력들을 생성함 ― ; 및 상기 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 제 2 스테이지를 포함하고, 상기 제 2 스테이지는 제 1 결정 출력들을 수신하고 상기 입력 신호의 디지털 샘플들 및 상기 제 1 결정 출력들과 연관된 검출된 심볼간 간섭에 기초하여 제 2 결정 출력들을 생성하는 필터를 포함한다.
집적 회로에서 심볼간 간섭을 필터링하기 위한 다른 회로는, 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 결정 피드백 이퀄라이저 ― 상기 결정 피드백 이퀄라이저는 디지털 샘플들에 기초하여 제 1 결정 출력들을 생성함 ― ; 제 1 결정 출력을 수신하고 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 생성하도록 커플링되는 피드 포워드 이퀄라이저; 입력 신호들의 지연된 디지털 샘플들을 수신하도록 커플링되는 프리-필터; 프리-필터의 출력 및 피드 포워드 이퀄라이저에 커플링되는 제 1 감산기 회로; 및 감산기 회로의 출력에 커플링되는 결정 블록(decision block)을 포함하고, 결정 블록은 제 2 결정 출력들을 생성한다.
집적 회로에서 심볼간 간섭을 필터링하는 방법이 또한 설명된다. 방법은 제 1 스테이지에서 입력 신호의 디지털 샘플들을 수신하는 단계; 상기 디지털 샘플들에 기초하여 상기 제 1 스테이지의 제 1 결정 출력들을 생성하는 단계; 제 2 스테이지에서 상기 입력 신호의 디지털 샘플들을 수신하는 단계; 상기 입력 신호의 디지털 샘플들 및 제 1 결정 출력들과 연관된 검출된 심볼간 간섭에 기초하여 제 2 결정 출력들을 생성하는 단계를 포함한다.
도 1은 심볼간 간섭을 필터링하기 위한 회로를 갖는 집적 회로의 블록도이다.
도 2는 심볼간 간섭을 필터링하기 위한 수신기를 갖는 송신 네트워크의 블록도이다.
도 3은 심볼간 간섭의 소거를 가능하게 하는 예시적인 수신기의 부분의 블록도이다.
도 4는 심볼간 간섭의 소거의 적응을 가능하게 하는 수신기의 부분의 다른 블록도이다.
도 5는 도 3 및 도 4의 피드 포워드 이퀄라이저의 예시적인 구현의 블록도이다.
도 6은 집적 회로에서 심볼간 간섭을 필터링하는 방법을 도시하는 흐름도이다.
도 7은 집적 회로에서 심볼간 간섭을 필터링하는 다른 방법을 도시하는 흐름도이다.
도 8은 프로그래밍 가능한 자원들을 갖는 디바이스를 프로그래밍하기 위한 시스템의 블록도이다.
도 9는 프로그래밍 가능한 자원들을 갖는 디바이스의 블록도이다.
도 10은 도 9의 디바이스의 구성 가능한 로직 엘리먼트의 블록도이다.
이하에서 기술되는 회로들 및 방법들은 고속 직렬 데이터 애플리케이션들의 이퀄라이제이션을 개선하기 위해 프리-커서 및 포스트-커서 ISI 소거를 가능하게 한다. 보다 구체적으로, 회로들 및 방법들은 ISI 손상 신호의 제 1 부분적 이퀄라이제이션에 의해, 그 후 다른 별개의 검출기로부터의 필터링된 결정들로부터 추정된 프리-커서 ISI 및 포스트-커서 ISI의 감산에 의해 프리-커서 및 포스트-커서 ISI를 소거한다. ADC(analog-to-digital converter) 샘플들을 필터링하는 프리-필터는 프리-커서 및 포스트-커서 ISI의 추정을 생성하도록 저복잡도 검출기(low complexity detector)로부터의 결정들을 프로세싱하는 결정 FIR(Finite Impulse Response) 필터와 결합된다. 공동 및 독립적인 프리-필터 및 결정 필터 적응들을 구현함으로써, 결과적인 이퀄라이징된 샘플들은 감소된 노이즈 및 잔여 ISI를 가지며, 이는 개선된 이퀄라이제이션을 가능하게 한다.
회로들 및 방법들은, 결정이 저복잡도 검출기에 의해 생성되기 때문에, 프리-커서 및 포스트-커서 ISI 소거에 있어 피드백 루프를 갖지 않음으로써 임계 경로 길이를 감소시킨다. 회로들 및 방법들은 또한 이퀄라이징된 샘플에서 노이즈를 감소시키는데, 그 이유는, 결정 FIR이 프리-커서 및 포스트-커서 둘 모두에서 작용하여서, 프리-필터가, 포스트-커서들만이 결정들에 의해 소거되는 종래의 DFE 구현에서의 FFE와 비견될 만큼 높은 주파수 부스트를 할 필요가 없기 때문이다. 또한, 회로들 및 방법들은 종래의 DFE와 비교하여 보다 긴 프리-커서 탭들 및 포스트-커서 탭들이 지원될 수 있기 때문에, 이퀄라이징된 샘플들에서의 잔여 ISI를 감소시킨다. 그 결과, 회로들 및 방법들은 더 높은 데이터 레이트 직렬 링크 통신들을 지원하고 종래의 DFE 구현들에 비해 더 까다로운 채널들에서의 데이터 송신을 가능하게 한다.
본 명세서는 신규한 것으로 간주되는 본 발명의 하나 또는 그 초과의 구현들의 특징들을 정의하는 청구항들을 포함하지만, 회로들 및 방법들은 도면들과 함께 설명을 고려하면 더 잘 이해 될 것으로 여겨진다. 다양한 회로들 및 방법들이 개시되지만, 회로들 및 방법들은 다양한 형태들로 구현될 수 있는, 단지 본 발명의 예시적인 어레인지먼트들이라는 것이 이해될 것이다. 따라서, 본 명세서 내에서 개시된 특정한 구조적 및 기능적 세부사항들은 제한적으로 해석되는 것이 아니라, 단지 청구항들에 대한 토대로서 그리고 사실상 임의의 적절하게 상세된 구조들로 본 발명의 어레인지먼트들을 다양하게 이용하도록 당업자에게 알려주기 위한 대표적인 토대로서 해석된다. 또한, 본원에서 사용된 용어들 및 문구들은 제한하려는 것이 아니라, 오히려 회로들 및 방법들의 이해 가능한 설명을 제공하려는 것이다.
이제 도 1을 참조하면, 심볼간 간섭을 필터링하기 위한 회로를 갖는 집적 회로의 블록도가 도시된다. 특히, 입력/출력 포트(102)는 구성 메모리(108)를 갖는 프로그래밍 가능한 자원들(106)을 제어하는 제어 회로(104)에 커플링된다. 도 8 내지 도 10을 참조하여 아래에서 보다 상세히 설명되는 구성 데이터는 구성 제어기(110)에 의해 구성 메모리(108)에 제공될 수 있다. 구성 데이터는 도 10을 참조하여 또한 보다 상세히 설명되는 구성 가능한 엘리먼트들(109)의 동작을 가능하게 한다. 예를 들어, 비-휘발성 메모리일 수 있는 별개의 메모리(112)가 제어 회로(104) 및 프로그래밍 가능한 자원들(106)에 커플링될 수 있다. 수신기(114)는 제어 회로(104) 및 메모리(112)에 커플링될 수 있으며, I/O 포트(116)에 의해 집적 회로 디바이스 외부의 신호들을 수신하거나 신호들을 송신할 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, 수신기(114)는 집적 회로에서 심볼간 간섭의 필터링을 가능하게 하고, 도 9의 PLD(programmable logic device)에서 구현될 수 있다. 도시된 바와 같이 제어 회로(104)에 커플링되는 I/O 포트(118)와 같은 다른 I/O 포트들이 집적 회로 디바이스의 회로들에 커플링될 수 있다. 아래에서 보다 상세히 기술되는 회로들 및 방법들은 단일 집적 회로 다이 내에서 구현될 수 있거나, 또는 멀티-칩 모듈 또는 CML 회로들을 구현하는 일부 다른 시스템에서 구현될 수 있다.
이제 도 2를 참조하면, 심볼간 간섭을 필터링하기 위한 수신기를 갖는 송신 네트워크의 블록도가 도시된다. 특히, 송신기(202)는 데이터를 수신기(114)에 제공하는 채널(204)에 커플링된다. 데이터 채널은 임의의 타입의 유선 또는 무선 통신 채널일 수 있다. 수신기(114)는 채널(204)에 커플링되는 AGC/CTLE(automatic gain control/continuous time linear equalizer) 회로(206)를 포함하고, 그 AGC/CTLE 회로(206)의 출력은 ADC(analog-to-digital) 변환기(208)에 커플링된다. AGC/CTLE 회로는 수신된 신호의 진폭이 적절함을 보장하고 송신기 및 채널의 결합된 특성들을 이퀄라이징한다. ADC는 수신기(114)에 커플링된 아날로그 입력 신호를, ISI 소거 회로(210)에 커플링되는 디지털 샘플들로 변환한다. AGC 적응 회로(212) 및 CTLE 적응 회로(214)는 아날로그 신호를 올바르게 수신하도록 ISI 소거 회로(210)의 출력들에 기초한 AGC/CTLE 회로(206)의 조정들을 가능하게 한다. ISI 소거 회로(210)는 도 3 및 도 4를 참조하여 보다 상세하게 설명될 것이다.
이제 도 3을 참조하면, 심볼간 간섭의 소거를 가능하게 하는 수신기의 부분의 블록도가 도시된다. 아날로그-디지털 변환기(208)는 예를 들어, AGC/CTLE 회로(206)에 의해 생성될 수 있는 입력 신호를 입력(304)에서 수신하도록 커플링되고, 출력(306)에서 디지털 샘플들을 생성한다. 출력(306)은 심볼간 간섭의 필터링을 가능하게 하는 ISI 소거 회로(210)의 제 1 스테이지(308)에 커플링된다. 아래에서 보다 상세히 설명된 바와 같이, 출력(306)에서의 디지털 샘플들 및 제 1 스테이지(308)의 제 1 결정 출력들은 제 2 스테이지(310)에 커플링된다.
제 1 스테이지(308)는 입력(314)에서 디지털 샘플들(
Figure pct00001
)을 수신하도록 커플링 제 1 FFE(312)를 포함한다. FFE(312)는 프리-커서 ISI를 소거하고 필터링된 신호(
Figure pct00002
)를 생성한다. FFE는 예를 들어, FIR(finite impulse response) 필터를 구현할 수 있다. FFE(312)의 출력(316)은 DFE(318)에 커플링된다. DFE(318)는 제 1 입력(320)에서 제 1 FFE(312)의 출력을 수신하도록 커플링된 제 1 감산기 회로(317)를 포함한다. 곱셈기(323)로부터의 피드백 출력(bk-1)이 제 2 입력(324)에 커플링된다. 감산기 회로의 출력(326)에서의 출력(dk)은 입력(330)에서 결정 블록(328)에 커플링되고, 제 1 스테이지 결정(
Figure pct00003
)은 출력(332)에서 생성된다. 일반적으로 슬라이서(slicer)라고도 불리는 결정 블록(328)은 데이터 신호의 값(예를 들어, NRZ 변조에 대해 "1" 또는 "-1")을 결정한다. 출력(332)에서 생성된 제 1 결정들은, 출력(344)에서의 지연된 결정(
Figure pct00004
)이 곱셈기(323)의 제 1 입력(346)에 커플링되는 지연 엘리먼트(342)의 입력(340)에 커플링된다. 결정 블록(328)에 의해 생성된 제 1 결정들은 수신된 디지털 데이터의 추정들을 나타내고, 여기서 추정들은, 수신기의 실제 출력 데이터를 나타내며 제 1 결정들보다 더 정확한 제 2 결정들을 제공하기 위해 제 2 스테이지에 의해 사용된다. 값(h1)은 또한 곱셈기(323)의 제 2 입력(347)에 커플링된다. 출력(348)은, 곱셈기(323)의 출력이 FFE(312)의 출력으로부터 감산되는 감산기 회로(317)의 입력(324)에 커플링된다. 값(h1)은 FFE(312)의 출력에서의 잔여 포스트-커서 ISI의 추정인 DFE 계수이며, DFE 회로가 포스트-커서 ISI를 소거하는 것을 가능하게 하도록 주기적으로 업데이트될 수 있다.
제 1 스테이지의 제 1 결정 출력들은 또한 입력(352)에서 제 2 FFE(350)에 커플링된다. 제 2 FFE(350)의 출력(354)에서 생성되는 필터링된 값(
Figure pct00005
)(프리-필터(362) 출력의 프리-커서 및 포스트-커서 ISI 둘 모두의 추정을 나타냄)은 제 2 감산기 회로(358)의 제 1 입력(356)에 커플링된다. 제 2 감산기 회로(358)의 제 2 입력(360)은 또한 출력(364)에서 프리-필터(362)에 커플링되며, 여기서 프리-필터(362)는 지연 회로(365)로부터 ADC 회로(208)의 지연된 출력을 수신하고 필터링된 출력(
Figure pct00006
)을 생성한다. 즉, 출력(306)에서의 디지털 샘플들은, 출력(368)에서의 지연된 디지털 샘플들이 프리-필터(362)의 입력(370)에 커플링되는 지연 회로(365)의 입력(366)에 커플링된다. 도 4 및 도 5를 참조하여보다 상세히 설명되는 바와 같이, 시간(k)에서, I 번째 프리-필터 계수(
Figure pct00007
)는 다음의 수식에 따라 업데이트된다:
Figure pct00008
(1)
여기서
Figure pct00009
는 적응의 속도를 제어하는 가중치 팩터이고,
Figure pct00010
는 시간 k에서의 그리고 다음에 의해 주어지는 에러이다:
Figure pct00011
(2)
여기서,
Figure pct00012
(3)
그리고
Figure pct00013
는 다음의 수식에 의해 주어지는
Figure pct00014
에 기초한 추정된 심볼이다:
Figure pct00015
(4)
여기서
Figure pct00016
는
Figure pct00017
에 기초한 송신된 심볼(
Figure pct00018
)의 결정이며,
Figure pct00019
는 원하는 진폭으로 신호를 스케일링한다. 값(
Figure pct00020
)은 i번째 계수(
Figure pct00021
)로 곱해진 디지털 샘플이다. 프리-필터는 다음의 수식에 따라 도 5에 도시된 바와 같은 출력을 생성한다:
Figure pct00022
(5)
FFE(350)는 동일한 수식들에 따라 동작하며, 여기서
Figure pct00023
는
Figure pct00024
로 대체된다. 감산기 회로(358)의 출력(369)은 입력(372)에서 제 2 결정 블록(374)에 커플링되고, 여기서 결정 블록(374)에 의해 생성된 제 2 결정은 수신기의 최종 결정들인 송신된 데이터의 개선된 추정을 포함한다.
도 3의 구현에서, 프리-필터(362) 및 FFE(350)는 디지털 도메인에서 동작한다. 제 1 스테이지(308)는 초기 결정 피드백 이퀄라이제이션을 구현한다. 즉, ADC 샘플들은 대부분의 프리-커서 ISI를 제거하도록 FFE(312)의 FIR 필터에 의해 필터링된다. 잔여 포스트-커서 ISI는 곱셈기(323) 및 지연 엘리먼트(342)를 사용하여 지연된 피드백 결정을 스칼라(h1)로 스케일링함으로써 생성된다. FFE(312)의 출력으로부터 감산된 잔여 포스트 커서 ISI에 의해, 감산기(317)의 출력(326)에서의 이퀄라이징된 샘플은 제 1 결정들을 생성하도록 결정 블록(328)에 커플링된다.
제 1 결정들은 그 후 프리-필터의 출력에서 잔여 프리-커서 및 포스트-커서 ISI의 추정을 생성하도록 결정 FFE(350)에 의해 필터링된다. FFE(350)는 또한 FIR 필터를 구현할 수 있다. 프리-필터(362)는 노이즈 성형(noise shaping) 및 신호의 부분적 이퀄라이제이션을 수행하는 제 2 디지털 FIR이다. 프리-필터 앞의 지연은 프리-필터 출력을 FFE(350)로부터의 필터링된 결정과 정렬하기 위해 제공된다. 프리-필터 및 FFE2의 이퀄라이제이션 경로에는 피드백 루프들이 없기 때문에, 도 4의 이퀄라이제이션 기술은 피드백 루프들을 갖는 종래의 결정 피드백 이퀄라이제이션 기술과 비교하여 더 높은 데이터 레이트를 달성할 수 있다. 또한, 이퀄라이제이션 기술은 제 1 스테이지 결정들을 사용하여 프리-커서 및 포스트-커서 ISI 둘 모두를 소거하기 위해 결정들을 사용하기 때문에, 프리-필터는, 단지 포스트-커서 ISI 만이 결정들을 이용하여 소거되고 구현 복잡도 및 실리콘 회로 속도 제약들로 인해 ISS 탭들의 수가 제한되는 종래의 결정 피드백 이퀄라이제이션 기술들과 비교하면 더 적은 노이즈 강화를 요구한다.
이제 도 4를 참조하면, 심볼간 간섭의 소거의 적응을 가능하게 하는 수신기의 부분의 다른 블록도가 도시되며, 여기서, 도 4의 회로는 프리-필터 및 FFE(350)의 공동 적응을 제공한다. 제 1 스테이지(308) 및 제 2 스테이지(310) 이외에도, 프리-필터 적응 및 FFE 적응을 가능하게 하는 적응 스테이지(402)가 또한 구현된다. 특히, 곱셈기(404)는, 입력(406)에서 제 2 출력 결정 및 입력(408)에서 신호 레벨을 나타내는 값(h0)을 수신하도록 커플링되며, 곱셈기(404)의 출력은 송신된 심볼의 추정이다. 출력(410)에서 생성된 곱셈기(404)의 출력은, 입력(414)에서 제 3 감산기 회로(412)에 커플링되는 반면에, 제 2 감산기 회로(358)의 출력은 제 3 감산기 회로의 입력(416)에 커플링된다. 출력(418)에서 생성된 감산기의 출력은 입력(421)에서 프리-필터 적응 회로(420)에 커플링되는 반면에, 지연 엘리먼트(365)의 지연된 출력 신호는 프리-필터 적응 회로(420)의 제 2 입력(422)에 커플링된다. 프리-필터 적응 회로(420)의 출력(424)에서 생성되고 프리-필터(362)의 입력(426)에 커플링되는 적응된 프리-필터 계수들은, 프로그래밍 가능한 주파수로 프리-필터(362)의 계수들을 갱신하도록 프리-필터(362)에 제공된다.
프리-필터 적응 회로(420)는 프리-필터의 각각의 탭(
Figure pct00025
)에 대해 상응하게 수식(1)을 구현한다. 따라서, 출력(418)에서의 프리-필터 적응 에러(ek)는 수식들((2), (3) 및 (4))에 의해 주어진 바와 같이 결정 블록(374)의 슬라이서 입력으로부터 스케일링된 결정을 감산함으로써 생성된다. 적응은 ADC 디지털 샘플 및 적응 에러(ek)를 취하여 적응 에러 그라디언트(adaptation error gradient)를 생성하고 프리-필터 탭들을 업데이트한다. 적응은 다양한 알고리즘을 사용할 수 있는데, 예를 들어, LMS(least means squares), signed LMS 알고리즘 또는 다른 적응 알고리즘들을 사용하고, 여기서 수식(1)은 LMS 적응이다. FFE 적응 회로(430)는, LMS 또는 signed LMS 알고리즘 또는 다른 적응 알고리즘들을 사용함으로써 적응 에러 그라디언트를 생성하고 FFE(350)의 입력(438)에 커플링된 결정 FIR 탭들을 업데이트하기 위해 출력(418)에서 생성된 적응 에러(ek) 및 입력(434)에서 수신된 제 1 스테이지(308)의 저복잡도 검출기(예를 들어, DFE(318))로부터의 결정들을 사용하여 (1) 내지 (4)와 유사한 수식들의 세트에 기초하여 FFE(350)의 계수들을 적응시킨다. ISI 손상 신호의 제 1 부분적 이퀄라이제이션을 통해 프리-커서 및 포스트-커서 ISI를 노이즈 성형하고 부분적으로 소거하고, 그 다음, 다른 별개의 검출기에 의해 생성된 필터링된 결정들로부터 추정된 프리-커서 및 포스트-커서 ISI를 감산함으로써, 데이터는 ISI 소거에 있어 피드백 루프의 제거로 인해 보다 높은 데이터 레이트로 그리고 보다 정확하게 수신될 수 있다.
이제 도 5를 참조하면, 도 3 및 도 4의 피드 포워드 이퀄라이저의 블록도가 도시된다. 피드 포워드 이퀄라이저는 수식(5)과 유사한 수식들에 기초하여 그의 입력 신호를 필터링함으로써 이퀄라이제이션을 수행한다. 피드 포워드 이퀄라이저는 복수의 필터 스테이지들(502-506) 중 제 1 스테이지에서 입력 신호(
Figure pct00026
)를 수신한다. 각각의 필터 스테이지는 지연 엘리먼트(508)를 포함하며, 지연 엘리먼트(508)의 출력은 입력(514)에서 곱셈기 회로(510)에 커플링된다. 곱셈기에 대한 다른 입력은 필터 계수들의 각각의 것에 대응하는 입력(516)에 커플링되고, 곱셈기의 출력은 출력(518)에서 생성된다. 곱셈기(522)는 또한 제 1 입력(526)에서 제 1 필터 계수(f(0))에 그리고 제 2 입력(524)에서 ADC 샘플(
Figure pct00027
)에 커플링되고, 그의 출력은 입력(531)으로서 가산기(538)에 커플링된다. 스테이지들 각각의 출력(518)은 가산기 회로에 커플링되며, 여기서 제 1 필터 스테이지(502)의 출력은 제 1 입력(532)에 커플링되고, 제 2 필터 스테이지(504)의 출력은 제 2 입력(534)에 커플링되고, 마지막 필터 스테이지(506)의 출력은 입력(536)에 커플링된다. 신호(
Figure pct00028
)는 가산기 회로(530)의 출력(538)에서 생성된다.
이제 도 6을 참조하면, 흐름도는 집적 회로에서 심볼간 간섭을 필터링하는 방법을 도시한다. 블록(602)에서, 디지털 샘플들은 입력 신호에 기초하여 생성된다. 블록(604)에서, 저복잡도 검출기는 초기 결정들을 생성하는데 사용된다. 저복잡도 검출기는 예를 들어, 도 3의 FFE(312)일 수 있다. 블록(606)에서, 디지털 샘플들의 프리-필터링은 심볼간 간섭 소거 전에 제공된다. 예를 들어, 프리-필터링은 프리-필터(362)에 의해 수행될 수 있다. 블록(608)에서, 잔여 심볼간 간섭을 생성하기 위해 초기 결정들이 필터링된다. 블록(610)에서, 최종 결정은 프리-필터링된 디지털 샘플들 및 잔여 심볼간 간섭을 사용하여 생성된다. 즉, 잔여 심볼간 간섭은 예컨대, 도 3의 감산기 회로(358)를 사용함으로써 프리-필터링된 디지털 샘플들로부터 감산된다.
이제 도 7을 참조하면, 흐름도는 집적 회로에서 심볼간 간섭을 필터링하는 다른 방법을 도시한다. 블록(702)에서, 디지털 샘플들이 제 1 스테이지에서 수신된다. 블록(704)에서, 디지털 샘플들은 피드 포워드 이퀄라이저에 커플링되며, 여기서 피드 포워드 이퀄라이저의 출력은 감소된 프리-커서 심볼간 간섭을 갖는다. 피드 포워드 이퀄라이저는 예를 들어, 도 3의 FFE(312)일 수 있다. 블록(706)에서, 피드 포워드 이퀄라이저의 출력은 제 1 결정 출력들을 생성하는 결정 피드백 이퀄라이저에 커플링된다. 결정 피드백 이퀄라이저는 포스트-커서 ISI를 소거하는 DFE(318)일 수 있다. 블록(708)에서, 제 1 결정 출력들은 디지털 샘플들에 기초하여 결정 피드백 이퀄라이저의 출력에서 생성된다.
블록(710)에서, 제 1 결정 출력들은 제 2 피드 포워드 이퀄라이저에 커플링되며, 여기서 제 2 피드 포워드 이퀄라이저의 출력은 제 1 결정 출력들을 사용하여 검출된 심볼간 간섭을 포함한다. 제 2 피드백 이퀄라이저는, 예를 들어, FFE(350)일 수 있다. 블록(712)에서, 입력 신호의 디지털 샘플들은 또한 프리-필터를 포함하는 제 2 스테이지에서 수신된다. 블록(714)에서, 프리-필터의 출력, 및 제 2 피드 포워드 이퀄라이저의 검출된 심볼간 간섭은 감산기 회로에 커플링되며, 여기서, 검출된 심볼간 간섭(프리-커서 및 포스트-커서 ISI 둘 모두와 연관됨)은 프리-필터의 출력으로부터 감산된다. 블록(716)에서, 제 2 결정 출력들은 수신된 신호의 디지털 샘플들 및 제 1 결정 출력과 연관된 검출된 심볼간 간섭에 기초하여 생성된다. 블록(718)에서, 감산기 회로의 출력은 결정 블록에 커플링되며, 여기서 결정 블록은 제 2 결정 출력들을 생성한다. 마지막으로, 블록(720)에서, 프리-필터의 필터 탭들 및 출력 결정 피드 포워드 이퀄라이저는 업데이트된다. 예를 들어, 필터 탭들의 업데이트는 적응 스테이지(402)에 의해 수행될 수 있다.
도 6 및 도 7의 방법들의 다양한 엘리먼트들은 설명된 바와 같이 도 1 내지 도 5 및 도 8 내지 도 10의 회로들을 이용하여 또는 일부 다른 적합한 회로들을 사용하여 구현될 수 있다. 방법의 특정 엘리먼트들이 설명되었지만, 방법의 부가적인 엘리먼트들, 또는 엘리먼트들과 관련된 부가적인 세부사항들은 도 1 내지 도 5 및 도 8 내지 도 10의 개시에 따라 구현될 수 있다는 것이 이해되어야 한다.
이제 도 8을 참조하면, 실시예에 따른, 프로그래밍 가능한 자원들을 갖는 디바이스를 프로그래밍하기 위한 시스템의 블록도가 도시된다. 특히, 컴퓨터(802)는 메모리(806)로부터 회로 설계(804)를 수신하도록 커플링되고, 비-휘발성 메모리(806)에 저장되는 구성 비트스트림을 생성한다. 아래에서 보다 상세히 설명되는 바와 같이, 회로 설계는 HDL(hardware description language)로 정의된 회로 설계와 같은 고레벨 설계일 수 있다. 또한, 컴퓨터는 비-휘발성 메모리(808)에 저장되고 도 9를 참조하여 아래에서 설명되는 집적 회로와 같은 프로그래밍 가능한 집적 회로일 수 있는 집적 회로(810)에 제공되는 구성 비트스트림을 생성하는 소프트웨어를 실행하도록 구성될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, 구성 비트스트림의 비트들은 집적 회로의 프로그래밍 가능한 자원들을 구성하는데 사용된다.
이제 도 9를 참조하면, 도 1 내지 도 7의 회로들을 포함하는 프로그래밍 가능한 자원들을 갖는 디바이스의 블록도가 도시된다. 프로그래밍 가능한 자원들을 갖는 디바이스들이 프로그래밍 가능한 자원들을 갖는 ASIC(application specific integrated circuit)와 같은 임의의 타입의 집적 회로 디바이스에서 구현될 수 있지만, 다른 디바이스들은 전용 PLD(programmable logic device)들을 포함한다. 일 타입의 PLD는 CPLD(Complex Programmable Logic Device)이다. CPLD는 상호연결 스위치 매트릭스에 의해 I/O(input/output) 자원들에 그리고 함께 연결된 2개 또는 그 초과의 "기능 블록들"을 포함한다. CPLD의 각각의 기능 블록은 PLA(Programmable Logic Array) 또는 PAL(Programmable Array Logic) 디바이스들에서 사용되는 것과 유사한 2-레벨 AND/OR 구조를 포함한다. 다른 타입의 PLD는 FPGA(field programmable gate array)이다. 통상적인 FPGA에서, CLB(configurable logic block)들의 어레이는 프로그래밍 가능한 IOB(input/output block)들에 커플링된다. CLB들 및 IOB들은 프로그래밍 가능한 라우팅 자원들의 계층에 의해 상호연결된다. 이러한 CLB들, IOB들 및 프로그래밍 가능한 라우팅 자원들은, 통상적으로 오프-칩 메모리로부터 FPGA의 구성 메모리 셀들로 구성 비트스트림을 로딩함으로써 커스터마이징된다. 이러한 타입들의 프로그래밍 가능한 로직 디바이스 둘 모두에 대해, 디바이스의 기능성은 그 목적을 위해 디바이스에 제공된 구성 비트스트림의 구성 데이터 비트들에 의해 제어된다. 구성 데이터 비트들은 휘발성 메모리(예를 들어, FPGA들 및 일부 CPLD들에서와 같은 정적 메모리 셀들)에, 비-휘발성 메모리(예를 들어, 일부 CPLD들에서와 같은 Flash 메모리)에 또는 임의의 다른 타입의 메모리 셀에 저장될 수 있다.
도 9의 디바이스는, 멀티-기가비트 트랜시버들(MGT들)(901), CLB들(902), 랜덤 액세스 메모리 블록들(BRAM들)(903), 입력/출력 블록들(IOB들)(904), 구성 및 클로킹 로직(CONFIG/CLOCK들)(905), 디지털 신호 프로세싱 블록들(DSP들)(906), 특수 입력/출력 블록들(I/O)(907)(예를 들어, 구성 포트들 및 클록 포트들) 및 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등과 같은 다른 프로그래밍 가능한 로직(908)을 포함하는 매우 다수의 상이한 프로그래밍 가능한 타일들을 갖는 FPGA 아키텍처(900)를 포함한다. 일부 FPGA들은 또한 예를 들어, 소프트웨어 애플리케이션을 구현하는데 사용될 수 있는 전용 프로세서 블록(PROC)(910)을 포함한다.
일부 FPGA들에서, 각각의 프로그래밍 가능한 타일들은 각각의 인접한 타일의 대응하는 상호연결 엘리먼트로의 그리고 이로부터의 표준화된 연결들을 갖는 프로그래밍 가능한 상호연결 엘리먼트(INT)(911)를 포함한다. 따라서, 함께 취해진 프로그래밍 가능한 상호연결 엘리먼트들은 예시된 FPGA에 대한 프로그래밍 가능한 상호연결 구조를 구현한다. 프로그래밍 가능한 상호연결 엘리먼트(911)는 또한 도 9의 상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍 가능한 로직 엘리먼트로의 그리고 이로부터의 연결들을 포함한다.
예를 들어, CLB(902)는, 단일 프로그래밍 가능한 상호연결 엘리먼트(INT)(911)에 추가로, 사용자 로직을 구현하도록 프로그래밍될 수 있는 구성 가능한 로직 엘리먼트(CLE)(912)를 포함할 수 있다. BRAM(903)은 하나 또는 그 초과의 프로그래밍 가능한 상호연결 엘리먼트들 외에도, BRAM 로직 엘리먼트(BRL)(913)를 포함할 수 있다. BRAM은 구성 로직 블록의 분산된 RAM과 별개의 전용 메모리를 포함한다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 실시예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들이 또한 사용될 수 있다. DSP 타일(906)은 적절한 수의 프로그래밍 가능한 상호연결 엘리먼트들 외에도, DSP 로직 엘리먼트(DSPL)(914)를 포함할 수 있다. IOB(904)는 예를 들어, 프로그래밍 가능한 상호연결 엘리먼트(INT)(911)의 하나의 인스턴스 외에도, 입력/출력 로직 엘리먼트(IOL)(915)의 2개의 인스턴스들을 포함할 수 있다. 디바이스의 연결들의 위치는 그 목적을 위해 디바이스에 제공된 구성 비트스트림의 구성 데이터 비트들에 의해 제어된다. 프로그래밍 가능한 상호연결들은, 구성 비트스트림의 비트들에 대한 응답으로, 상호연결 라인들을 포함하는 연결들이, 프로그래밍 가능한 로직에서 구현되는 회로들 또는 다른 회로들, 예컨대, BRAM들 또는 프로세서에 다양한 신호들을 커플링하는데 사용되는 것을 가능하게 한다.
도시된 실시예에서, 다이의 중심 부근의 원주 영역은 구성, 클록 및 다른 제어 로직을 위해 사용된다. 이 열로부터 연장되는 구성/클록 분배 영역들(909)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는데 사용된다. 도 9에 예시된 아키텍처를 활용하는 일부 FPGA들은, FPGA의 큰 부분을 구성하는 정규 원주 구조(columnar structure)를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그래밍 가능한 블록들 및/또는 전용 로직일 수 있다. 예를 들어, 도 9에 도시된 프로세서 블록(PROC)(910)은 CLB들 및 BRAM들의 여러 열들에 걸쳐있다.
도 9는 단지 예시적인 FPGA 아키텍처를 예시하도록 의도된다는 것에 주의한다. 열에서 로직 블록들의 수, 열들의 상대적인 폭, 열들의 수 및 순서, 열들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적 크기들 및 도 9의 상부에 포함된 상호연결/로직 구현들은 순전히 예시적이다. 예를 들어, 실제 FPGA에서, CLB들의 1개 초과의 인접한 열은 통상적으로, 사용자 로직의 효율적인 구현을 용이하게 하도록 CLB가 나타나는 곳마다 포함된다. 도 9의 실시예가 프로그래밍 가능한 자원들을 갖는 집적 회로에 관한 것이지만, 아래에서 보다 상세히 기술된 회로들 및 방법들은 임의의 타입의 ASIC에서 구현될 수 있다는 것이 이해되어야 한다.
이제 도 10을 참조하면, 도 9의 디바이스의 구성 가능한 로직 엘리먼트의 블록도가 도시된다. 특히, 도 10은 도 9의 구성 로직 블록(902)의 구성 가능한 로직 엘리먼트를 단순화된 형태로 예시한다. 도 10의 실시예에서, 슬라이스(M)(1001)는, 각각이 6개의 LUT 데이터 입력 단자들(A1-A6, B1-B6, C1-C6 및 D1-D6)에 의해 구동되고 각각이 2개의 LUT 출력 신호들(O5 및 O6)을 제공하는 4개의 룩업 테이블들(LUTM들)(1001A-1001D)를 포함한다. LUT들(1001A-1001D)로부터의 O6 출력 단자들은 각각 슬라이스 출력 단자들(A-D)을 구동한다. LUT 데이터 입력 신호들은 입력 멀티플렉서들을 통해, 프로그래밍 가능한 상호연결 엘리먼트(1011)에 의해 구현될 수 있는 FPGA 상호연결 구조에 의해 공급되며, LUT 출력 신호들은 또한 상호연결 구조에 공급된다. 슬라이스(M)는 또한, 출력 단자들(AMUX-DMUX)을 구동하는 출력 선택 멀티플렉서들(1011A-1011D); 메모리 엘리먼트들(1002A-1002D)의 데이터 입력 단자들을 구동하는 멀티플렉서들(1012A-1012D); 조합 멀티플렉서들(1016, 1018, 1019); 바운스(bounce) 멀티플렉서 회로들(1022-1023); 인버터(1005) 및 멀티플렉서(1006)(이들은 함께 입력 클록 경로 상에서 선택적 반전을 제공함)에 의해 표현되는 회로; 및 멀티플렉서들(1014A-1014D, 1015A-1015D, 1020-1021) 및 배타적 OR 게이트들(1013A-1013D)을 갖는 전달 로직(carry logic)을 포함한다. 이들 엘리먼트들 모두는 도 10에 도시된 바와 같이 함께 커플링된다. 도 10에 예시된 멀티플렉서들에 대한 선택 입력들이 도시되지 않은 경우, 선택 입력들은 구성 메모리 셀들에 의해 제어된다. 즉, 구성 메모리 셀들에 저장된 구성 비트스트림의 구성 비트들은 멀티플렉서들에 대한 올바른 입력들을 선택하기 위해 멀티플렉서들의 선택 입력들에 커플링된다. 잘 알려진 이들 구성 메모리 셀들은 명료성을 위해 도 10은 물론 본원의 다른 선택된 도면들로부터 생략된다.
도시된 실시예에서, 각각의 메모리 엘리먼트(1002A-1002D)는 동기식 또는 비동기식 플립-플롭 또는 래치로서 기능하도록 프로그래밍될 수 있다. 동기식 및 비동기식 기능성 사이의 선택은 Sync/Asynch 선택 회로(1003)를 프로그래밍함으로써 슬라이스의 4개의 모든 메모리 엘리먼트들에 대해 이루어진다. S/R(set/reset) 입력 신호가 세트 기능을 제공하도록 메모리 엘리먼트가 프로그래밍될 때, REV 입력 단자는 리셋 기능을 제공한다. S/R 입력 신호가 리셋 기능을 제공하도록 메모리 엘리먼트가 프로그래밍될 때, REV 입력 단자는 세트 기능을 제공한다. 메모리 엘리먼트들(1002A-1002D)은 예를 들어, 글로벌 클록 네트워크에 의해 또는 상호연결 구조에 의해 제공될 수 있는 클록 신호(CK)에 의해 클로킹된다. 이러한 프로그래밍 가능한 메모리 엘리먼트들은 FPGA 설계의 분야에서 잘 알려져 있다. 각각의 메모리 엘리먼트(1002A-1002D)는 등록된 출력 신호(AQ-DQ)를 상호연결 구조에 제공한다. 각각의 LUT(1001A-1001D)가 2개의 출력 신호들(O5 및 O6)을 제공하기 때문에, LUT는 5개의 공유된 입력 신호들(IN1-IN5)을 갖는 2개의 5-입력 LUT들 또는 입력 신호들(IN1-IN6)을 갖는 하나의 6-입력 LUT로서 기능하도록 구성될 수 있다.
도 10의 예에서, 각각의 LUTM(1001A-1001D)은 여러 모드들 중 임의의 모드에서 기능할 수 있다. 룩업 테이블 모드에 있을 때, 각각의 LUT는 입력 멀티플렉서들을 통해 FPGA 상호연결 구조에 의해 공급되는 6개의 데이터 입력 신호들(IN1-IN6)을 갖는다. 64개의 데이터 값들 중 하나는 신호들(IN1-IN6)의 값들에 기초하여 구성 메모리 셀들로부터 프로그래밍 가능하게 선택된다. RAM 모드에 있을 때, 각각의 LUT는 공유된 어드레싱을 갖는 단일 64-비트 RAM 또는 2개의 32-비트 RAM들로서 기능한다. RAM 기록 데이터는 (LUT들(1001A-1001C)에 대한 멀티플렉서들(1017A-1017C)을 통해) 입력 단자(DI1)를 통해 64-비트 RAM에 또는 입력 단자들(DI1 및 DI2)을 통해 2개의 32-비트 RAM들에 공급된다. LUT RAM들에서의 RAM 기록 동작들은 멀티플렉서(1006)로부터의 클록 신호(CK)에 의해 그리고 클록 인에이블 신호(CE) 또는 기록 인에이블 신호(WE) 중 어느 하나를 선택적으로 통과시킬 수 있는 멀티플렉서(1007)로부터의 기록 인에이블 신호(WEN)에 의해 제어된다. 시프트 레지스터 모드에서, 각각의 LUT는 2개의 16-비트 시프트 레지스터들로서, 또는 단일 32-비트 시프트 레지스터를 생성하도록 직렬로 커플링된 2개의 16-비트 시프트 레지스터들로서 기능한다. 시프트-인(shift-in) 신호들은 입력 단자들(DI1 및 DI2) 중 하나 또는 둘 모두를 통해 제공된다. 16-비트 및 32-비트 시프트 아웃(shift out) 신호들은 LUT 출력 단자들을 통해 제공될 수 있고, 32-비트 시프트 아웃 신호는 또한 LUT 출력 단자(MC31)를 통해 보다 직접적으로 제공될 수 있다. LUT(1001A)의 32-비트 시프트 아웃 신호(MC31)는 또한, 출력 선택 멀티플렉서(1511D) 및 CLE 출력 단자(DMUX)를 통해 시프트 레지스터 체이닝(shift register chaining)을 위한 일반적인 상호연결 구조에 제공될 수 있다. 따라서, 위에서 기술된 회로들 및 방법들은 도 9 및 도 10의 디바이스들과 같은 디바이스 또는 임의의 다른 적합한 디바이스에서 구현될 수 있다.
일부 예들이 이어진다.
집적 회로에서 심볼간 간섭(inter-symbol interference)을 필터링하기 위한 회로가 설명된다. 회로는 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 제 1 스테이지 ― 상기 제 1 스테이지는 디지털 샘플들에 기초하여 제 1 결정 출력들을 생성함 ― ; 및 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 제 2 스테이지를 포함하고, 상기 제 2 스테이지는 지연된 디지털 샘플들을 수신하기 위해 지연 엘리먼트의 출력에 커플링된 프리-필터 및 제 1 결정 출력들을 수신하고 필터링된 결정들을 생성하는 필터를 포함하고, 지연 엘리먼트는 프리-필터의 출력을 필터링된 결정들과 정렬하고; 제 2 스테이지는 입력 신호의 디지털 샘플들 및 제 1 결정 출력들과 연관된 검출된 심볼간 간섭에 기초하여 제 2 결정 출력들을 생성한다.
일부 이러한 회로에서, 제 1 스테이지는 디지털 샘플들을 수신하도록 커플링되는 피드 포워드 이퀄라이저를 포함하고, 피드 포워드 이퀄라이저의 출력은 감소된 프리 커서 심볼간 간섭을 갖는다.
일부 이러한 회로에서, 피드 포워드 이퀄라이저의 출력은 제 1 결정 출력들을 생성하는 결정 피드백 이퀄라이저에 커플링될 수 있다.
일부 이러한 회로에서, 결정 피드백 이퀄라이저는 단일-탭(single-tap) 결정 피드백 이퀄라이저를 포함할 수 있다.
일부 이러한 회로에서, 제 2 스테이지의 필터는 제 1 결정 출력들을 수신하도록 커플링되는 피드 포워드 이퀄라이저를 포함할 수 있고, 피드 포워드 이퀄라이저에 의해 생성된 필터링된 결정들은 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 포함할 수 있다.
일부 이러한 회로는 프리-필터의 출력 및 피드 포워드 이퀄라이저의 검출된 심볼간 간섭을 수신하도록 커플링되는 감산기 회로를 더 포함할 수 있고 검출된 심볼간 간섭은 프리-필터의 출력으로부터 감산될 수 있다.
일부 이러한 회로는 감산기 회로의 출력에 커플링되는 결정 블록을 포함할 수 있고, 결정 블록은 제 2 결정 출력들을 생성할 수 있다.
본원에서 설명되는 다른 예시적인 회로는 일반적으로 집적 회로에서 심볼간 간섭을 필터링하는 것에 관한 것이다. 회로는, 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 결정 피드백 이퀄라이저 ― 상기 결정 피드백 이퀄라이저는 디지털 샘플들에 기초하여 제 1 결정 블록의 출력에서 제 1 결정 출력들을 생성함 ― ; 결정 피드백 이퀄라이저의 제 1 결정 블록의 출력 및 스칼라 값에 커플링되는 곱셈기; 제 1 결정 출력들을 수신하고 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 생성하도록 커플링되는 피드 포워드 이퀄라이저; 입력 신호의 지연된 디지털 샘플들을 수신하도록 커플링되는 프리-필터; 프리-필터의 출력 및 피드 포워드 이퀄라이저의 출력에 커플링되는 제 1 감산기 회로; 및 감산기 회로의 출력에 커플링되는 제 2 결정 블록을 포함할 수 있고, 제 2 결정 블록은 제 2 결정 출력들을 생성한다.
일부 이러한 회로에서, 결정 피드백 이퀄라이저는 단일-탭 결정 피드백 이퀄라이저를 포함한다.
일부 이러한 회로는 수신된 신호의 디지털 샘플들을 수신하도록 커플링되는 제 2 피드 포워드 이퀄라이저를 더 포함할 수 있고, 제 2 피드 포워드 이퀄라이저의 출력은 결정 피드백 이퀄라이저에 커플링된다.
일부 이러한 회로는 결정 피드백 이퀄라이저의 제 2 결정 블록의 출력 및 스칼라 값에 커플링되는 곱셈기를 더 포함할 수 있다.
일부 이러한 회로는 제 1 감산기 회로의 출력에 커플링되는 제 2 감산기 회로를 더 포함할 수 있고, 제 2 감산기 회로는 에러 신호를 생성한다.
일부 이러한 회로는 에러 신호 및 지연된 디지털 샘플들을 수신하도록 커플링되는 프리-필터 적응 회로를 더 포함할 수 있으며, 프리-필터 적응 회로는 적응 제어 신호들을 프리-필터 회로에 제공한다.
일부 이러한 회로는 에러 신호 및 제 1 결정 출력들을 수신하도록 커플링되는 피드 포워드 이퀄라이저 적응 회로를 더 포함할 수 있으며, 피드 포워드 이퀄라이저 적응 회로는 피드 포워드 이퀄라이저에 적응 제어 신호를 제공한다.
본원에서 설명되는 예시적인 방법은 일반적으로 집적 회로에서 심볼간 간섭을 필터링하는 것에 관한 것이다. 방법은, 제 1 스테이지에서 입력 신호의 디지털 샘플들을 수신하는 단계; 디지털 샘플들에 기초하여 제 1 스테이지의 제 1 결정 출력들을 생성하는 단계; 제 1 결정 출력들의 필터링된 결정들을 생성하는 단계; 제 2 스테이지에서 입력 신호의 디지털 샘플들을 수신하는 단계; 지연된 디지털 샘플들을 생성하도록 디지털 샘플들을 지연 엘리먼트에 커플링하는 단계; 지연된 디지털 샘플들을 제 2 스테이지의 프리-필터에 커플링하는 단계 ― 상기 지연 엘리먼트는 프리-필터의 출력을 제 1 결정 출력들의 필터링된 결정들과 정렬함 ― ; 및 입력 신호의 지연된 디지털 샘플들 및 제 1 결정 출력들의 필터링된 결정들과 연관된 검출된 심볼간 간섭에 기초하여 제 2 결정 출력들을 생성하는 단계를 포함할 수 있다.
일부 이러한 방법은 피드 포워드 이퀄라이저에서 디지털 샘플들을 수신하는 단계를 더 포함할 수 있고, 피드 포워드 이퀄라이저의 출력은 감소된 프리-커서 심볼간 간섭을 갖는다.
일부 이러한 방법은 피드 포워드 이퀄라이저의 출력을 제 1 결정 출력들을 생성하는 결정 피드백 이퀄라이저에 커플링하는 단계를 더 포함할 수 있다.
일부 이러한 방법은 제 1 결정 출력들을 제 2 피드 포워드 이퀄라이저에 커플링하는 단계를 더 포함할 수 있고, 제 2 피드 포워드 이퀄라이저의 출력은 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 포함할 수 있다.
일부 이러한 방법은 프리-필터의 출력, 및 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 감산기 회로에 커플링하는 단계를 더 포함할 수 있고, 검출된 심볼간 간섭은 프리-필터의 출력으로부터 감산될 수 있다.
일부 이러한 방법은 감산기 회로의 출력을 결정 블록에 커플링하는 단계를 더 포함할 수 있고, 결정 블록은 제 2 결정 출력들을 생성할 수 있다.
따라서, 집적 회로에서 심볼간 간섭을 필터링하기 위한 새로운 회로들 및 방법들이 설명되었다는 것이 인지될 수 있다. 개시된 발명을 포함하는 다수의 대안들 및 등가물들이 존재함을 알게 될 것이란 점이 당업자들에 의해 인지될 것이다. 결과적으로, 본 발명은 전술한 실시예들에 의해 제한되는 것이 아니라, 다음의 청구항들에 의해서만 제한된다.

Claims (13)

  1. 집적 회로에서 심볼간 간섭(inter-symbol interference)을 필터링하기 위한 회로로서,
    입력 신호의 디지털 샘플들을 수신하도록 커플링되는 제 1 스테이지 ― 상기 제 1 스테이지는 상기 디지털 샘플들에 기초하여 제 1 결정 출력들을 생성함 ― ; 및
    상기 입력 신호의 디지털 샘플들을 수신하도록 커플링되는 제 2 스테이지를 포함하고,
    상기 제 2 스테이지는 지연된 디지털 샘플들을 수신하기 위해 지연 엘리먼트의 출력에 커플링되는 프리-필터(pre-filter) 및 상기 제 1 결정 출력들을 수신하고 필터링된 결정들을 생성하는 필터를 포함하고, 상기 지연 엘리먼트는 상기 프리-필터의 출력을 상기 필터링된 결정과 정렬하고;
    상기 제 2 스테이지는 상기 입력 신호의 디지털 샘플들 및 상기 제 1 결정 출력들과 연관된 검출된 심볼간 간섭에 기초하여 제 2 결정 출력들을 생성하는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  2. 제 1 항에 있어서,
    상기 제 1 스테이지는 상기 디지털 샘플들을 수신하도록 커플링되는 피드 포워드 이퀄라이저(feed forward equalizer)를 포함하고, 상기 피드 포워드 이퀄라이저의 출력은 감소된 프리 커서 심볼간 간섭을 갖는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  3. 제 2 항에 있어서,
    상기 피드 포워드 이퀄라이저의 출력은 상기 제 1 결정 출력들을 생성하는 결정 피드백 이퀄라이저에 커플링되는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  4. 제 3 항에 있어서,
    상기 결정 피드백 이퀄라이저는 단일-탭(single-tap) 결정 피드백 이퀄라이저를 포함하는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  5. 제 1 항에 있어서,
    상기 제 2 스테이지의 필터는 상기 제 1 결정 출력들을 수신하도록 커플링되는 피드 포워드 이퀄라이저를 포함하고, 상기 피드 포워드 이퀄라이저에 의해 생성된 필터링된 결정들은 상기 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 포함하는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  6. 제 5 항에 있어서,
    상기 프리-필터의 출력, 및 상기 피드 포워드 이퀄라이저의 검출된 심볼간 간섭을 수신하도록 커플링되는 감산기 회로를 더 포함하고,
    상기 검출된 심볼간 간섭은 프리-필터의 출력으로부터 감산되는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  7. 제 6 항에 있어서,
    상기 감산기 회로의 출력에 커플링되는 결정 블록(decision block)을 더 포함하고,
    상기 결정 블록은 상기 제 2 결정 출력들을 생성하는,
    집적 회로에서 심볼간 간섭을 필터링하기 위한 회로.
  8. 집적 회로에서 심볼간 간섭을 필터링하는 방법으로서,
    제 1 스테이지에서 입력 신호의 디지털 샘플들을 수신하는 단계;
    상기 디지털 샘플들에 기초하여 상기 제 1 스테이지의 제 1 결정 출력들을 생성하는 단계;
    상기 제 1 결정 출력들의 필터링된 결정들을 생성하는 단계;
    제 2 스테이지에서 상기 입력 신호의 디지털 샘플들을 수신하는 단계;
    지연된 디지털 샘플들을 생성하도록 상기 디지털 샘플들을 지연 엘리먼트에 커플링하는 단계;
    상기 지연된 디지털 샘플들을 상기 제 2 스테이지의 프리-필터에 커플링하는 단계 ― 상기 지연 엘리먼트는 상기 프리-필터의 출력을 상기 제 1 결정 출력들의 필터링된 결정들과 정렬함 ― ; 및
    상기 입력 신호의 지연된 디지털 샘플들 및 상기 제 1 결정 출력들의 필터링된 결정들과 연관된 검출된 심볼간 간섭에 기초하여 제 2 결정 출력들을 생성하는 단계를 포함하는,
    집적 회로에서 심볼간 간섭을 필터링하는 방법.
  9. 제 8 항에 있어서,
    상기 피드 포워드 이퀄라이저에서 상기 디지털 샘플들을 수신하는 단계를 더 포함하고,
    상기 피드 포워드 이퀄라이저의 출력은 감소된 프리-커서 심볼간 간섭을 갖는,
    집적 회로에서 심볼간 간섭을 필터링하는 방법.
  10. 제 9 항에 있어서,
    상기 피드 포워드 이퀄라이저의 출력을 상기 제 1 결정 출력들을 생성하는 결정 피드백 이퀄라이저에 커플링하는 단계를 더 포함하는
    집적 회로에서 심볼간 간섭을 필터링하는 방법.
  11. 제 8 항에 있어서,
    상기 제 1 결정 출력들을 제 2 피드 포워드 이퀄라이저에 커플링하는 단계를 더 포함하고,
    상기 제 2 피드 포워드 이퀄라이저의 출력은 상기 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 포함하는,
    집적 회로에서 심볼간 간섭을 필터링하는 방법.
  12. 제 11 항에 있어서,
    상기 프리-필터의 출력, 및 상기 제 1 결정 출력들과 연관된 검출된 심볼간 간섭을 감산기 회로에 커플링하는 단계를 더 포함하고,
    상기 검출된 심볼간 간섭은 상기 프리-필터의 출력으로부터 감산되는,
    집적 회로에서 심볼간 간섭을 필터링하는 방법.
  13. 제 12 항에 있어서,
    상기 감산기 회로의 출력을 결정 블록에 커플링하는 단계를 더 포함하고,
    상기 결정 블록은 상기 제 2 결정 출력들을 생성하는,
    집적 회로에서 심볼간 간섭을 필터링하는 방법.
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