KR20170109457A - Negative differential resistance including trap layer and its manufacturing method - Google Patents
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Abstract
Description
본 발명은 트랩층을 포함하는 부성 미분 저항 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a negative differential resistance element including a trap layer and a method of manufacturing the same.
부성 미분 저항(negative differential resistance, NDR) 소자는 통상적인 경우와 반대로 인가된 전압이 증가함에도 불구하고 전류가 오히려 감소하는 특성을 보인다. 이와 같이 NDR 특성을 보이는 소자는 에사키 다이오드 (Esaki diode), 공명 터널링 다이오드 (resonant tunneling diode) 및 단전자 트랜지스터 (single electron transistor) 등이 있다. 이러한 소자들은 터널링을 이용하기 때문에 고속 동작 특성을 가지며, 다치 논리 회로의 구현이 가능하다는 장점이 있다. 이와 관련하여, 실리콘(Si), 실리콘 게르마늄(SixGey), 인듐비소(InAs), 알루미늄안티몬(AlSb), 이중층 그래핀(bilayer grapheme), 삼중층 이황화몰리브덴(tri layer MoS2) 등을 이용하여 제조된 공명 터널링 다이오드 소자가 보고되었으나 대부분 극저온(50 K 이하)에서 NDR 특성이 관찰되었다.The negative differential resistance (NDR) device exhibits a characteristic in which the current is reduced even though the applied voltage is increased as opposed to the usual case. The devices exhibiting NDR characteristics include Esaki diodes, resonant tunneling diodes, and single electron transistors. These devices have high-speed operation characteristics because they use tunneling, and have an advantage of being able to implement a multi-value logic circuit. In this connection, like silicon (Si), silicon germanium (Si x Ge y), indium arsenide (InAs), aluminum, antimony (AlSb), double-layer graphene (bilayer grapheme), trilayer molybdenum disulfide (tri layer MoS 2) Resonant tunneling diode devices have been reported. However, NDR characteristics were observed at most cryogenic temperatures (below 50 K).
최근에 이황화몰리브덴(MoS2) 반도체와 이셀레늄화텅스텐(WSe2) 반도체를 이용하여 에사키 다이오드를 구현한 것이 보고되었으나, NDR 특성을 얻기 위해서는 이황화몰리브덴(MoS2) 반도체와 이셀레늄화텅스텐(WSe2)을 각각 다른 게이트 전극을 이용하여 각 반도체의 페르미 준위(Fermi level)를 제어해야 하기 때문에 공정이 어렵고, 열전자 방출 전류(thermionic emission current)에 대한 영향을 줄여야 하기 때문에 77 K 이하의 온도에서만 동작한다는 단점이 있었다. Recently, it has been reported that an Esaki diode is implemented using molybdenum disulfide (MoS 2 ) semiconductor and tungsten selenide (WSe 2 ) semiconductor. To obtain NDR characteristics, molybdenum disulfide (MoS 2 ) semiconductor and tungsten selenide WSe 2 ) must control the Fermi level of each semiconductor by using different gate electrodes, so that the process is difficult and the influence on the thermionic emission current must be reduced. There was a disadvantage that it operated.
이러한 NDR 특성을 보이는 소자와 관련하여, 선행기술인 한국공개특허 제 2013-0138045호는 NDR 소자 및 그 제작공정에 대해 개시하고 있다. 또한, 선행기술인 한국등록특허 제10-0935827호는 부성 미분 저항을 갖는 2단자 전자소자 및 그 제조방법에 대해 개시하고 있다.With respect to a device showing such NDR characteristics, Korean Patent Laid-Open Publication No. 2013-0138045 discloses an NDR device and a fabrication process thereof. Korean Patent No. 10-0935827 discloses a two-terminal electronic device having a negative differential resistance and a manufacturing method thereof.
다만, 지금까지 보고된 대부분의 NDR 소자는 이론적인 계산에만 머물러 있는 경우가 많으며, 실제 제작된 소자도 저온에서만 동작하거나 비록 상온에서 동작하더라도 피크(peak)와 벨리(valley)간 전류 비(peak-to-valley current ratio, PVCR)가 매우 낮다는 문제가 있다.However, most of the NDR devices reported so far are limited to the theoretical calculations. Actually manufactured devices are operated only at low temperatures or even when operating at room temperature, the peak-to-valley current ratio (peak- to-valley current ratio (PVCR) is very low.
본 발명은 전술한 문제점을 해결하기 위하여, 본 발명의 일 실시예는 페르미 준위 차이가 큰 제 1 반도체층과 제 2 반도체층 사이에 많은 트랩 사이트를 가지고 있는 트랩층(산화물층)을 형성시킴으로써, 열전자 방출 전류에 대한 영향을 줄이고, 산화물층 내에 트랩된 캐리어에 의해 형성된 내부 전기장을 조절하여 전류 비(PVCR)를 증가시킨 부성 미분 저항 소자를 제공하는 데에 그 목적이 있다.In order to solve the above-described problems, an embodiment of the present invention provides a trap layer (oxide layer) having a large number of trap sites between a first semiconductor layer and a second semiconductor layer having a large Fermi level difference, It is an object of the present invention to provide a negative differential resistance device which reduces the influence on the thermionic emission current and increases the current ratio (PVCR) by controlling the internal electric field formed by the trapped carriers in the oxide layer.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 더 존재할 수 있다.It is to be understood, however, that the technical scope of the present invention is not limited to the above-described technical problems, and other technical problems may be present.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 부성 미분 저항(negative differential resistance) 소자는 기판; 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층; 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층; 제 1 반도체층의 일측 단부에 결합된 제 1 전극; 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되, 트랩층은 산화물층이고, 부성 미분 저항 소자의 동작시 캐리어가 트랩층에 트랩되도록 한다. According to an aspect of the present invention, there is provided a negative differential resistance device comprising: a substrate; A degenerated first semiconductor layer formed on the substrate and having a first polarity; A degenerated second semiconductor layer formed on the substrate and having a second polarity; A first electrode coupled to one end of the first semiconductor layer; A second electrode coupled to one end of the second semiconductor layer; And a trap layer located between the contact regions of the first semiconductor layer and the second semiconductor layer, wherein the trap layer is an oxide layer and the carrier is trapped in the trap layer during operation of the negative differential resistance device.
또한, 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제조 방법은 기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계; 기판 및 제 1 반도체층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계; 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계; 및 제 1 전극과 제 2 전극에 전압을 인가하여, 상기 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 트랩층을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a negative differential resistive element, comprising: forming a first semiconductor layer having a first polarity on a substrate; Forming a degenerated second semiconductor layer having a second polarity on the substrate and the first semiconductor layer; Forming a first electrode and a second electrode on one side of the first semiconductor layer and on the side of the second semiconductor layer, respectively; And applying a voltage to the first and second electrodes to form a trap layer between the contact regions of the first and second semiconductor layers.
또한, 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제조 방법은 부성 미분 저항 소자의 제조 방법은 기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계; 제 1 반도체층의 일 영역에 트랩층을 형성하는 단계; 기판 및 제 1 반도체층의 트랩층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계; 및 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a negative differential resistive element, comprising: forming a thinned semiconductor layer having a first polarity on a substrate; Forming a trap layer in one region of the first semiconductor layer; Forming a degenerated second semiconductor layer having a second polarity on the substrate and the trap layer of the first semiconductor layer; And forming a first electrode and a second electrode at one side end of the first semiconductor layer and one side end of the second semiconductor layer, respectively.
본 발명의 일 실시예에 따른 부성 미분 저항 소자에 의하면, 많은 트랩 사이트를 가지고 있는 트랩층(산화물층)을 페르미 준위 차이가 큰 제 1 반도체층과 제 2 반도체층 사이에 형성시킴으로써, PVCR이 증가되며, 부성 미분 저항(NDR) 소자가 고속 스위칭 회로 또는 다치 논리 회로에 응용되었을 때 잡음 여유(noise margin)를 향상 시키는 효과가 있다.According to the present invention, the trap layer (oxide layer) having many trap sites is formed between the first semiconductor layer and the second semiconductor layer having a large Fermi level difference, so that the PVCR increases And has an effect of improving a noise margin when a negative differential resistance (NDR) device is applied to a high-speed switching circuit or a multi-value logic circuit.
도 1은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 단면도이다.
도2는 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도4는 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이다.
도 5 내지 도 8은 본 발명의 또 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.
도9a 및 도9b는 트랩 사이트가 많은 트랩층(산화물층)이 부성 미분 저항 특성에 미치는 영향을 설명하기 위한 전기적 측정 결과를 도시한 도면이다.
도10 및 도11은 본 발명의 일 실시예에 따른 부성 미분 저항 소자에 전압이 인가되는 경우, 전압의 증가에 따라 다르게 나타나는 트랩층(산화물층)의 전기적 측정 결과를 비교한 도면이다.1 is a cross-sectional view of a negative differential resistive element according to an embodiment of the present invention.
2 is a flowchart illustrating a method of fabricating a negative differential resistive element according to an embodiment of the present invention.
FIG. 3 is a detailed process for explaining a method of manufacturing a negative differential resistive element according to an embodiment of the present invention. Referring to FIG.
4 is a flowchart illustrating a method of manufacturing a negative differential resistive element according to another embodiment of the present invention.
5 to 8 are diagrams illustrating a detailed process for explaining a method of fabricating a negative differential resistive element according to another embodiment of the present invention in detail.
Figs. 9A and 9B are diagrams showing electrical measurement results for explaining the influence of the trap layer (oxide layer) having many trap sites on the negative differential resistance characteristic.
FIG. 10 and FIG. 11 are diagrams comparing electric measurement results of a trap layer (oxide layer) that varies depending on an increase in voltage when a voltage is applied to the negative differential resistance device according to an embodiment of the present invention.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "including" an element, it is to be understood that the element may include other elements as well as other elements, And does not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.
도 1은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 단면도이다. 1 is a cross-sectional view of a negative differential resistive element according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 부성 미분 저항 소자는 기판(110), 제 1 반도체층(120), 제 2 반도체층(130), 제 1 전극(140), 제 2 전극(150) 및 트랩층(160)을 포함한다. 여기서, 트랩층(160)은 제 1 반도체층(120)과 제 2 반도체층(130)의 접촉 영역 사이에 위치하며, 제 1 전극(140) 및 제 2 전극(150)에 전압을 인가함으로써 줄(Joule) 열을 이용하여 형성된 산화물층일 수 있다. 이때, 산화물층은 많은 트랩 사이트를 가지며, 산화물층 내에 트랩된 캐리어에 의해 형성된 내부 전기장을 조절하여 피크(peak)와 벨리(valley)간 전류 비(PVCR)를 증가시킬 수 있다. 따라서, PVCR이 증가됨에 따라 본 발명의 부성 미분 저항 소자가 고속 스위칭 회로 또는 다치 논리 회로에 응용되었을 때 잡음 여유를 향상시키는 효과가 있다. 1, the sub-differential resistance device of the present invention includes a
도 1을 참조하면, 기판(110)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)중 적어도 하나로 구성된 절연층이 증착된 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.1, the
제 1 반도체층(120)은 기판(110) 상에 형성되고, 제 1 극성을 가지며, 축퇴(degenerate)될 수 있다.The
제 2 반도체층(130)은 기판(110) 상에 형성되고, 제1 극성과 상이한 제 2 극성을 가지며, 축퇴될 수 있다. 이때, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)은 각 극성에 맞게 고농도로 도핑된 것을 의미한다. The
또한, 제 1 반도체층(120)은 p형 반도체층이고, 제 2 반도체층(120)은 n형 반도체층일 수 있으며, 제 1 반도체층(120)이 n형 반도체층이고, 제 2 반도체층(120)이 p형 반도체층일 수 있다.In addition, the
여기서, p형 반도체층은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.Here, the p-type semiconductor layer may be formed of silicon, germanium (Ge), semiconductors for Group III-V elements of the periodic table, organic semiconductors, non-organic oxide semiconductors, transition metal dichalcogenides, However, the present invention is not limited thereto.
또한, n형 반도체층은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 이황화레늄(ReS2) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다. In addition, the n-type semiconductor layer may be formed of silicon, germanium (Ge), semiconductors for Group III-V elements of the periodic table, organic semiconductors, non-organic oxide semiconductors, transition metal dichalcogenides and rhenium 2 ), but the present invention is not limited thereto.
제 1 전극(140)은 제 1 반도체층(120)의 일측 단부에 결합될 수 있다.The
제 1 전극(140)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The
제 2 전극(150)은 제 2 반도체층(130)의 일측 단부에 결합될 수 있다.The
제 2전극(150)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.The
트랩층(160)은 제 1 반도체층(120)과 제 2 반도체층(130)의 접촉 영역 사이에 위치하며, 제 1 반도체층(120)의 상부에 적층한 금속층의 산화에 의하여 형성된 산화물층일 수 있다. 이때, 금속층은 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이러한 트랩층(160)은 제 1 전극(140)과 제 2 전극(150)에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성될 수 있다.The
예시적으로, 트랩층(160)(즉, 산화물층)은 제 1 반도체층(120)과 제2 반도체층(130)의 접촉 영역 사이(즉, 제 1 반도체층(120)의 상부)에 적층한 금속층이 제 1 전극(140)과 제 2 전극(150)에 인가된 전압에 의하여 발생된 줄 열에 의하여 산화됨으로써 형성될 수 있다.The trap layer 160 (i.e., the oxide layer) is stacked between the contact regions of the
트랩층(160)은 본 발명의 부성 미분 저항 소자의 동작시 캐리어가 트랩층(160)에 트랩되도록 할 수 있다. The
제 1 전극(140)과 제 2 전극(150)에 인가되는 전압의 증가에 따라 트랩층(160)에 트랩되는 캐리어가 증가하게 되고, 트랩된 캐리어의 증가에 따라 전압과 반대 방향의 전기장이 형성될 수 있다.As the voltage applied to the
트랩층(160)의 역할에 대한 구체적인 설명은 다른 도면들을 참고하여 후술하기로 한다. A detailed description of the role of the
이하에서는 부성 미분 저항 소자의 제조 방법에 대하여 설명하고자 한다.Hereinafter, a method of manufacturing a negative differential resistance element will be described.
도2는 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이고, 도 3은 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.FIG. 2 is a flow chart for explaining a method of fabricating a negative differential resistive element according to an embodiment of the present invention, and FIG. 3 is a detailed view for explaining a method of manufacturing a negative differential resistive element according to an embodiment of the present invention. Fig.
우선, 기판(110) 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층(120)을 형성한다(S110). First, a degenerated
제 1 반도체층(120)을 형성하는 단계(S110)는 기판(110) 상에 제 1 극성을 갖는 제 1 반도체층(120)을 증착하는 단계 및 제 1 반도체층(120)을 축퇴시키는 단계를 포함할 수 있다.The step S110 of forming the
이어서, 기판(110) 및 제 1 반도체층(120) 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층(130)을 형성한다(S120).Next, a
제 2 반도체층(130)을 형성하는 단계(S120)는 기판(110) 상에 제 2 극성을 갖는 제 2 반도체층(130)을 증착하는 단계 및 제 2 반도체층(130)을 축퇴시키는 단계를 포함할 수 있다.The
다음으로, 제 1 반도체층(120)의 일측 단부 및 제 2 반도체층(130)의 일측 단부에 각각 제 1 전극(140) 및 제 2 전극(150)을 형성한다(S130).Next, a
마지막으로, 제 1 전극(140)과 제 2 전극(150)에 전압을 인가하여, 제 1 반도체층(120)과 제 2 반도체층(130)의 접촉 영역 사이에 트랩층(160)을 형성한다(S140). 여기서, 트랩층(160)은 제 1 전극(140)과 제 2 전극(150)에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성된 산화물층일 수 있다.Finally, a voltage is applied to the
여기서, 각 반도체층의 형성 시에 소정의 패턴을 갖도록하는 리소그래피 공정과 식각 공정 등이 수행될 수 있으며, 이에 대한 상세한 설명은 생략하도록 한다. Here, a lithography process, an etching process, and the like, which have a predetermined pattern at the time of forming each semiconductor layer, can be performed, and a detailed description thereof will be omitted.
예를 들어, 제 1 반도체층(120) 및 제 2 반도체층(130)을 형성하는 경우, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체 등을 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposition)에 의하여 형성함으로써 제 1 반도체층(120) 및 제 2 반도체층(130)을 형성시킬 수 있다. For example, when the
또한, 전이금속 칼코겐 화합물, 흑린 및 이황화레늄과 같은 2차원 반도체 물질은 테이프를 이용한 박리법과 CVD(chemical vapor deposition)와 같은 화학적 진공 증착법을 사용하여 성장시키는 방법으로 제 1 반도체층(120) 및 제 2 반도체층(130)을 형성시킬 수 있다.In addition, the two-dimensional semiconductor material such as transition metal chalcogenide compound, black phosphorus, and rhenium disulfide is grown by a chemical vapor deposition method such as peeling using a tape and chemical vapor deposition (CVD) The
도 3을 참고하여, 본 발명의 일 실시예에 따른 부성 미분 저항 소자의 제조 방법을 구체적으로 설명하면 우선, 도 3의 (a)에 도시된 바와 같이, 기판(110) 상에 축퇴된 제 1 반도체층(120)을 형성시킬 수 있다. 이어서, 도 3의 (b)에 도시된 바와 같이, 축퇴된 제 1 반도체층(120) 상에 축퇴된 제 2 반도체층(130)을 형성시킬 수 있다. 이러한 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)은 수십 nm 내지 수백 um까지 다양한 두께로 형성될 수 있다. 여기서, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)은 벌크(bulk) 상태의 흑린 및 이황화레늄과 같이 자연적으로 축퇴된 형태로 존재하는 반도체 물질이 사용되거나, 반도체층의 성장 또는 증착시 인시츄(in-situ) 도핑 방법을 이용하여 축퇴된 반도체 층을 형성하여 사용될 수 있다. Referring to FIG. 3, a method of manufacturing a negative differential resistive element according to an embodiment of the present invention will be described in detail. First, as shown in FIG. 3 (a) The
또한, 제 1 반도체층(120)이 p형 반도체층인 경우, 제 2 반도체층(130)은 n형 반도체층이고, 제 1 반도체층(120)이 n형 반도체층인 경우, 제 2 반도체층(130)은 p형 반도체층일 수 있다. 즉, p형 반도체층과 n 형 반도체층의 형성 순서가 뒤 바뀔 수 있다. When the
다음으로, 도 3의 (c)에 도시된 바와 같이, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130)의 일측 단부에 각각 제 1 전극(140) 및 제 2 전극(150)을 결합시킬 수 있다. 이때, 제 1 전극(140)은 제 1 반도체층(120)이 n형 반도체인 경우, 낮은 일함수 에너지를 갖는 티타늄(Ti), 알루미늄(Al), 에르븀(Er) 등의 금속이 n형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있고, 제 1 반도체층(120)이 p 형 반도체인 경우, 높은 일함수에너지를 갖는 플레티늄(Pt), 금(Au), 팔라듐(Pd) 등의 금속이 p형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있다. 또한, 제 2 전극(150)은 제 2 반도체층(130)이 n형 반도체인 경우, 낮은 일함수 에너지를 갖는 티타늄(Ti), 알루미늄(Al), 에르븀(Er) 등의 금속이 n형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있고, 제 2 반도체층(130)이 p 형 반도체인 경우, 높은 일함수에너지를 갖는 플레티늄(Pt), 금(Au), 팔라듐(Pd) 등의 금속이 p형 반도체층에 옴접합(Ohmic Junction)을 형성시킬 때 사용될 수 있다. 또한, 제 1 전극(140) 및 제 2 전극(150)은 그래핀 또는 인듐 주석 산화물(ITO)과 같은 투명 전극이 사용될 수 있다. 3C, a
이어서, 도 3의 (d)에 도시된 바와 같이, 제 1 전극(140) 및 제 2 전극(150)에 전압을 인가하여 소자 내부에 줄(Joule)열을 발생시킴으로써, 축퇴된 제 1 반도체층(120) 및 제 2 반도체층(130) 사이에 트랩층(160)을 형성시킬 수 있다. 이때, 트랩층(160)은 금속이 산화된 산화물층(160)이므로, 이러한 산화물층(160)을 형성시키기 위해 인가되는 전압의 크기는 4V 내지 10V이며, 전압이 인가되는 시간은 1초 내지 10초일 수 있으나, 이에 한정되는 것은 아니다. 3 (d), a voltage is applied to the
따라서, 이러한 방법을 통하여 본 발명의 부성 미분 저항 소자에 인위적으로 트랩층(160)을 형성시킴으로써, 부성 미분 저항 소자의 동작시 캐리어가 트랩층(160)에 강제적으로 트랩되도록 하여 부성 미분 저항 소자 내부의 전기장을 변화시켜서 높은 PVCR을 얻을 수 있다.Therefore, by trapping the
도4는 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 설명하기 위한 순서도이고, 도 5 내지 도 8은 본 발명의 다른 실시예에 따른 부성 미분 저항 소자의 제작 방법을 상세하게 설명하기 위한 세부 과정을 도시한 도면이다.FIG. 4 is a flowchart illustrating a method of fabricating a negative differential resistive element according to another embodiment of the present invention, and FIGS. 5 to 8 illustrate a method of fabricating a negative differential resistive element according to another embodiment of the present invention in detail And FIG.
상술한 도 1 내지 도3에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.The description of the configuration of the configuration shown in FIG. 1 through FIG. 3 that performs the same function will be omitted.
우선, 기판(210) 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층(220)을 형성한다(S210).First, a degenerated
제 1 반도체층(220)을 형성하는 단계(S210)는 기판(210) 상에 제 1 극성을 갖는 제 1 반도체층(220)을 증착하는 단계 및 제 1 반도체층(220)을 축퇴시키는 단계를 포함할 수 있다.The step S210 of forming the
이어서, 제 1 반도체층(220)의 일 영역에 트랩층(260)을 형성한다(S220).Next, a
제 2 반도체층(230)을 형성하는 단계(S230)는 기판(210) 상에 제 2 극성을 갖는 제 2 반도체층(230)을 증착하는 단계 및 제 2 반도체층(230)을 축퇴시키는 단계를 포함할 수 있다.The step S230 of forming the
다음으로, 기판(210) 및 제 1 반도체층(220)의 트랩층(260) 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층(230)을 형성한다(S230).Next, a
트랩층(260)을 형성하는 단계(S220)는 제 1 반도체층(220)의 상부에 금속층을 증착한 후, 금속층을 산화시키는 단계를 포함한다. 즉, 트랩층(260)은 산화물층이 될 수 있다.Step S220 of forming the
마지막으로, 제 1 반도체층(220)의 일측 단부 및 제 2 반도체층(230)의 일측 단부에 각각 제 1 전극(240) 및 제 2 전극(250)을 형성한다(S240).Finally, a
이하에서는 본 발명의 또 다른 실시예에 따른 부성 미분 저항 소자의 제조 방법을 구체적으로 설명하고자 한다. Hereinafter, a method of manufacturing a negative differential resistance device according to another embodiment of the present invention will be described in detail.
도 5를 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 5의 (a)에 도시된 바와 같이, 기판(210) 상에 축퇴된 제 1 반도체층(220)을 형성시킬 수 있다. 이어서, 도 5의 (b)에 도시된 바와 같이, 축퇴된 제 1 반도체층(220) 위에 산화가 잘 일어나는 금속층(261)을 증착시킬 수 있다. 이때, 산화가 잘 일어나는 금속층(261)은 산소와 반응이 잘 일어나는 티타늄(Ti), 알루미늄(Al)일 수 있다. 또한, 금속층(261)의 두께는 0.5 nm 내지 3 nm일 수 있다. 여기서, 제 1 반도체층(220)은 열 증착법(thermal evaporation), 전자빔 증착법(e-beam evaporation), 스퍼터링(sputtering), 화학적 진공 증착법(chemical vapor deposion) 등에 의하여 형성될 수 있다. 다음으로, 도 5의 (c)에 도시된 바와 같이, 산화가 잘 일어나는 금속층(261)을 트랩층(260)으로 형성시킬 수 있다. 여기서, 트랩층(260)은 1시간 내지 24시간 동안 산화가 잘 일어나는 금속층(261)을 공기 중이나 산소 분위기에 노출시킴으로써, 형성시킬 수 있다. 이어서, 도 5의 (d)에 도시된 바와 같이, 트랩층(260) 위에 축퇴된 제 2 반도체층(230)을 형성시킬 수 있다. 마지막으로, 축퇴된 제 1 반도체층(220) 및 제 2 반도체층(230)의 일측 단부에 각각 제 1 전극(240) 및 제 2 전극(250)을 결합시킬 수 있다. Referring to FIG. 5, a method of manufacturing a negative differential resistive element will be described. First, as shown in FIG. 5A, a
도 6을 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 6의 (a)에 도시된 바와 같이, 기판(310) 상에 축퇴된 제 1 반도체층(320)을 형성시킬 수 있다. 이어서, 도 6의 (b)에 도시된 바와 같이, 축퇴된 제 1 반도체층(320) 위에 트랩층(360)을 형성시킬 수 있다. 이때, 트랩층(360)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화티타늄(TiO2) 등 일반적인 반도체 공정에서 주로 사용되는 산화물 층이 사용될 수 있다. 또한, 트랩층(360)의 두께는 0.5nm 내지 3nm일 수 있다. 다음으로, 도 6의 (c)에 도시된 바와 같이, 트랩층(360) 위에 축퇴된 제 2 반도체층(330)을 형성시킬 수 있다. 이어서, 도 6의 (d)에 도시된 바와 같이, 축퇴된 제 1 반도체층(320) 및 제 2 반도체층(330)의 일측 단부에 각각 제 1 전극(340) 및 제 2 전극(350)을 결합시킬 수 있다. Referring to FIG. 6, a method of manufacturing a negative differential resistive element will now be described. First, as shown in FIG. 6A, a
도 7을 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 7의 (a)에 도시된 바와 같이, 기판(410) 상에 제 1 반도체층(421)을 증착시킬 수 있다. 이어서, 도 7의 (b)에 도시된 바와 같이, 제 1 반도체층(421)을 도핑 공정을 통하여 축퇴된 제 1 반도체층(420)으로 형성시킬 수 있다. 여기서, 제 1 반도체층(421)의 도핑 공정은 일반적으로 p형 반도체 공정에서 사용되는 이온 임플랜테이션(ion implantation) 공정을 사용하거나 이산화질소(NO2)와 같은 가스를 이용한 도핑 방법이 사용될 수 있다. 다음으로, 도 7의(c)에 도시된 바와 같이, 축퇴된 제 1 반도체층(420) 위에 산화가 잘 일어나는 금속층(461)을 증착시킬 수 있다. 이어서, 도 7의 (d)에 도시된 바와 같이, 산화가 잘 일어나는 금속층(461)을 트랩층(460)으로 형성시킬 수 있다. 다음으로, 도 7의 (e)에 도시된 바와 같이, 트랩층(460) 위에 제 2 반도체층(431)을 증착시킬 수 있다. 이어서, 도 7의 (f)에 도시된 바와 같이, 제 2 반도체 층(431)을 도핑 공정을 통하여 축퇴된 제 2 반도체층(430)으로 형성시킬 수 있다. 여기서, 제 2 반도체층(430)의 도핑 공정은 일반적으로 n형 반도체 공정에서 사용되는 이온 임플랜테이션 공정을 사용하거나 염화금염(AuCl3) 도핑 방법이 사용될 수 있다. 마지막으로, 도 7의 (g)에 도시된 바와 같이, 축퇴된 제 1 반도체층(420) 및 제 2 반도체층(430)의 일측 단부에 각각 제 1 전극(440) 및 제 2 전극(450)을 결합시킬 수 있다.Referring to FIG. 7, a method of manufacturing a negative differential resistive element will be described. First, as shown in FIG. 7A, a
도 8을 참조하여, 부성 미분 저항 소자의 제조 방법을 설명하면 우선, 도 8의 (a)에 도시된 바와 같이, 기판(510) 상에 제 1 반도체층(521)을 증착시킬 수 있다. 이어서, 도 8의 (b)에 도시된 바와 같이, 제 1 반도체층(521)을 도핑 공정을 통하여 축퇴된 제 1 반도체층(520)으로 형성시킬 수 있다. 다음으로, 도 8의 (c)에 도시된 바와 같이, 축퇴된 제 1 반도체층(520) 위에 트랩층(560)을 형성시킬 수 있다. 이어서, 도 8의 (d)에 도시된 바와 같이, 트랩층(560) 위에 제 2 반도체층(531)을 증착시킬 수 있다. 다음으로, 도 8의 (e)에 도시된 바와 같이, 제 2 반도체층(531)을 도핑 공정을 통하여 축퇴된 제 2 반도체층(530)으로 형성시킬 수 있다. 마지막으로, 도 8의 (f)에 도시된 바와 같이, 축퇴된 제 1 반도체층(520) 및 제 2 반도체층(530)의 일측 단부에 각각 제 1 전극(540) 및 제 2 전극(550)을 결합시킬 수 있다.Referring to FIG. 8, a method of manufacturing a negative differential resistive element will be described. First, as shown in FIG. 8A, a
따라서, 상술한 방법에 따르면, 축퇴된 제 1 반도체층(220, 320, 420, 520) 및 제 2 반도체층(230, 330, 430, 530) 사이에 트랩층(260, 360, 460, 560)을 형성시킴으로써, 본 발명의 다른 실시예에 따른 부성 미분 저항소자 동작시 캐리어가 산화물 층에 트랩되도록 할 수 있다. 이로 인해, 인가된 전압에 반대되는 전기장을 형성시켜서 벨리(valley) 전류 값을 크게 감소시킬 수 있다. 이렇게 크게 감소된 벨리(valley) 전류는 부성 미분 저항(NDR)의 PVCR을 증가시킬 수 있으며, 이러한 NDR 소자가 고속 스위칭 회로 또는 다치 논리 회로에 응용될 때 잡음 여유(noise margin)를 향상시킬 수 있다.Thus, according to the above-described method, trap layers 260, 360, 460, 560 are formed between the degenerated first semiconductor layers 220, 320, 420, 520 and the second semiconductor layers 230, 330, 430, The carriers can be trapped in the oxide layer during operation of the negative differential resistance device according to another embodiment of the present invention. As a result, an electric field opposite to the applied voltage can be formed to greatly reduce the value of the valley current. This greatly reduced valley current can increase the PVCR of the negative differential resistance (NDR), which can improve the noise margin when applied to high-speed switching circuits or multi-value logic circuits .
도9a 및 도9b는 트랩 사이트가 많은 트랩층(산화물층)이 부성 미분 저항 특성에 미치는 영향을 설명하기 위한 전기적 측정 결과를 도시한 도면이다.Figs. 9A and 9B are diagrams showing electrical measurement results for explaining the influence of the trap layer (oxide layer) having many trap sites on the negative differential resistance characteristic.
도 9a를 참조하면, 백금(Pt)과 구리(Cu)의 금속 전극 사이에 삽입된 20 nm의 두께를 갖는 산화하프늄(HfO2)층이 나타난다.Referring to FIG. 9A, a hafnium oxide (HfO 2 ) layer having a thickness of 20 nm is inserted between the metal electrodes of platinum (Pt) and copper (Cu).
도 9b를 참조하면, 3V에서 4V 사이에 한 개의 피크(peak) 전류와 벨리(valley) 전류를 갖는 NDR 특성이 나타난다. 즉, 트랩이 많은 트랩층(산화하프늄)을 양단의 전극 사이에 형성시키고, 내부 전기장을 조절하여, NDR 특성이 나타난다.Referring to FIG. 9B, there is an NDR characteristic with a peak current and a valley current between 3V and 4V. Namely, the trap layer (hafnium oxide) with many traps is formed between the electrodes at both ends, and the internal electric field is controlled to exhibit the NDR characteristic.
구체적으로, 전압을 인가하는 경우, 캐리어는 트랩층(산화하프늄)을 터널링하며, 전류가 증가할 수 있다. 여기서, 트랩층에 전자 트랩 사이트가 많이 존재하는 경우, 전자는 트랩층 내에 트랩되어 갇힐 수 있다. 트랩층 내에 갇힌 전자는 외부에서 인가된 전압과 반대 방향을 갖는 전기장을 소자 내부에 형성시키며, 캐리어의 흐름을 방해할 수 있다. 이로 인해, 인가된 전압은 증가함에도 불구하고, 전류는 감소할 수 있다. 또한, 외부에서 인가된 전압의 크기를 점점 더 증가시킬 경우, 트랩층 내에 갇힌 전자에 의해 형성된 내부 전기장 보다 더 큰 전기장이 형성될 수 있다. 따라서, 캐리어들은 쉽게 트랩층을 터널링할 수 있으며, 전압이 증가함에 따라 전류가 다시 증가할 수 있다. Specifically, when a voltage is applied, the carrier tunnels the trap layer (hafnium oxide), and the current may increase. Here, when a large number of electron trap sites exist in the trap layer, electrons can be trapped and trapped in the trap layer. Electrons trapped in the trap layer form an electric field inside the device having an opposite direction to the voltage applied from the outside, and can interfere with the carrier flow. As a result, although the applied voltage increases, the current may decrease. In addition, when the magnitude of the externally applied voltage is increased more and more, an electric field larger than the internal electric field formed by the trapped electrons in the trap layer can be formed. Thus, the carriers can easily tunnel the trap layer, and the current can increase again as the voltage increases.
도10 및 도11은 본 발명의 일 실시예에 따른 부성 미분 저항 소자에 전압이 인가되는 경우, 전압의 증가에 따라 다르게 나타나는 트랩층(산화물층)의 전기적 측정 결과를 비교한 도면이다.FIG. 10 and FIG. 11 are diagrams comparing electric measurement results of a trap layer (oxide layer) that varies depending on an increase in voltage when a voltage is applied to the negative differential resistance device according to an embodiment of the present invention.
이하에서는 NDR 소자 중 하나인 에사키 다이오드의 PVCR을 증가시키기 위해 축퇴된 p형 반도체와 축퇴된 n형 반도체 사이에 트랩층을 형성하기 위하여, 전압 인가할 때, 전압의 증가에 따라 다르게 나타나는 트랩층의 전기적 측정 결과를 설명하고자 한다.In order to form a trap layer between the degenerated p-type semiconductor and the degenerated n-type semiconductor in order to increase the PVCR of the Esaki diode, which is one of the NDR devices, a voltage is applied to the trap layer The results of the electrical measurement of
도 10을 참조하면, 본 발명의 일 실시예에 따른 부성 미분 저항 소자는 기판(SiO2) 상에 형성된 축퇴된 제 1 반도체층(phosphorene), 축퇴된 제 2 반도체층(ReS2), 축퇴된 제 1 반도체층 및 제 2 반도체층의 일측 단부에 각각에 결합된 제 1 전극 및 제 2 전극(전극), 축퇴된 제 1 반도체층 및 제 2 반도체층 사이에 위치한 트랩층(phosphorene oxide)을 포함한다. 여기서, 트랩층은 축퇴된 제 1 반도체층 및 제 2 반도체층의 일측 단부에 각각에 결합된 전극에 인가된 전압에 의해 발생한 줄(Joule) 열로 인해 산화된 흑린(phorphorene oxide)이 사용된다. 10, the negative differential resistive element according to an embodiment of the present invention includes a degenerated first semiconductor layer (Phosphor) formed on a substrate (SiO 2 ), a degenerated second semiconductor layer (ReS 2 ), a degenerated A first electrode and a second electrode (electrodes) respectively coupled to one end of the first semiconductor layer and the second semiconductor layer, a phosphor layer formed between the degenerated first and second semiconductor layers do. Here, the trap layer is made of oxidized black (phorphorene oxide) due to Joule heat generated by voltages applied to the electrodes coupled to the degenerated first semiconductor layer and the second semiconductor layer, respectively.
도 11은 축퇴된 제1 반도체층 및 제 2 반도체층 사이에 형성된 트랩층(산화물층)에 대한 영향을 알아보기 위해 전압을 증가함에 따라 다르게 나타나는NDR의 전기적 특정 결과이다.11 is an electrical characteristic result of the NDR that varies depending on the increase of the voltage to examine the influence on the trap layer (oxide layer) formed between the degenerated first semiconductor layer and the second semiconductor layer.
도 11의 (a)를 참조하면, 낮은 전압이 인가되는 경우, 흑린을 산화시킬 정도로 충분한 줄(Joule) 열이 발생하지 않기 때문에, 트랩층(산화물층)이 형성되지 않고, 상온에서 1.4 정도의 낮은 PVCR이 나타난다.11 (a), when a low voltage is applied, since there is no joule heat sufficient to oxidize the black impurities, the trap layer (oxide layer) is not formed and the trap layer Low PVCR appears.
도 11의 (b)를 참조하면, 전압을 2 V까지 증가시켜 인가하는 경우, 트랩층(산화된 흑린)이 형성된다. 트랩층이 형성된 후의 측정 결과는 일반적인 에사키 다이오드의 특성과 다르게 피크(peak)와 벨리(valley) 전류가 각각 두 개씩 형성된 것이 나타난다. 여기서, 0.5 V에서 0.8V 사이에 형성된 첫 번째 피크(peak)와 벨리(valley) 전류는 일반적인 에사키 다이오드에서 관찰 할 수 있는 밴드간 터널링 전류로 인해 발생된 것이다. 반면, 0.9 V에서 1.3 V 사이에 형성된 두 번째 피크(peak)와 벨리(valley) 전류는 산화된 흑린에 의해 형성된 것이다. Referring to FIG. 11 (b), when a voltage is increased to 2 V and applied, a trap layer (oxidized black) is formed. The result of the measurement after the trap layer is formed shows that two peaks and two valley currents are formed differently from the characteristics of a typical Esaki diode. Here, the first peak and valley current formed between 0.5 V and 0.8 V is caused by the band-to-band tunneling current observed in a typical Esaki diode. On the other hand, the second peak and valley current formed between 0.9 V and 1.3 V is formed by oxidized black.
도 11의 (c)를 참조하면, 전압을 5 V까지 증가시켜 인가하는 경우, 더 두꺼운 트랩층(산화된 흑린)이 형성된다. 여기서, 축퇴된 제 1 반도체층 및 제 2 반도체층 사이에 두꺼운 트랩층이 형성되었기 때문에, 더욱 더 많은 전자들이 트랩층 내에 갇히게 된다. 따라서, 트랩층 내에 갇힌 전자에 의해 형성된 내부 전기장의 크기는 더욱 증가하게 된다. 이로 인해, 상온에서 2.4의 높은 PVCR이 나타난다.Referring to FIG. 11 (c), when a voltage is increased to 5 V, a thicker trap layer (oxidized black) is formed. Here, since a thick trap layer is formed between the degenerated first semiconductor layer and the second semiconductor layer, more and more electrons are trapped in the trap layer. Therefore, the size of the internal electric field formed by the electrons trapped in the trap layer is further increased. This results in a high PVCR of 2.4 at room temperature.
일반적으로, 에사키 다이오드는 밴드간 터널링 전류로 인해 한 개의 피크(peak)와 벨리(valley) 전류를 발생시키며, 확산 전류(diffusion current)에 의해 인가된 전압이 증가할수록 전류는 계속해서 증가한다. 반면, 트랩 사이트가 많은 트랩층이 반도체간 접합 사이에 형성되어 있을 때는 캐리어들이 트랩층 내에 트랩된다. 여기서, 트랩층 내에 전자(electron)가 갇히게 된다면 외부에서 인가된 전압에 의해 형성된 전기장과 반대 방향을 갖는 전기장이 소자 내부에 형성된다. 결과적으로, 전자의 흐름을 방해하게 되어 전류가 다시 감소하는 현상이 발생하게 된다. 다만, 인가된 전압을 더 증가시키는 경우, 트랩층 내에 갇힌 전자에 의해 형성된 내부 전기장보다 큰 전기장이 형성되기 때문에 전자는 트랩층을 쉽게 터널링 할 수 있다. 따라서, 인가된 전압이 증가함에 따라 전류는 다시 증가할 수 있다. Generally, an Esaki diode generates one peak and valley current due to the interband tunneling current, and the current continues to increase as the voltage applied by the diffusion current increases. On the other hand, when many trap layers are formed between semiconductor junctions, carriers are trapped in the trap layer. Here, if electrons are trapped in the trap layer, an electric field having an opposite direction to the electric field formed by the voltage applied from the outside is formed inside the device. As a result, the flow of the electrons is disturbed and the current decreases again. However, when the applied voltage is further increased, electrons can easily tunnel the trap layer because an electric field larger than the internal electric field formed by electrons trapped in the trap layer is formed. Thus, the current may increase again as the applied voltage increases.
다시 말해서, 축퇴된 제 1 반도체층 및 제 2 반도체층 사이에 트랩층을 형성시킴으로써, 두 개의 피크(peak)와 벨리(valley) 전류를 갖는 부성 미분 저항(NDR) 소자를 얻을 수 있다.In other words, by forming a trap layer between the degenerated first and second semiconductor layers, a negative differential resistance (NDR) device having two peak and valley currents can be obtained.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.
110, 210, 310, 410, 510: 기판
120, 220, 320, 420, 520: 제 1 반도체층
130, 230, 330, 430, 530: 제 2 반도체층
140, 240, 340, 440, 540: 제 1 전극
150, 250, 350, 450, 550: 제 2 전극
160, 260, 360, 460, 560: 트랩층
261, 461: 금속층
421, 521: 축퇴되기 전의 제 1 반도체층
431, 531: 축퇴되기 전의 제 2 반도체층110, 210, 310, 410, 510:
120, 220, 320, 420, 520: a first semiconductor layer
130, 230, 330, 430, 530: a second semiconductor layer
140, 240, 340, 440, 540:
150, 250, 350, 450, 550:
160, 260, 360, 460, 560: trap layer
261, 461: metal layer
421, 521: the first semiconductor layer before degeneration
431, 531: the second semiconductor layer before degeneration
Claims (15)
기판;
상기 기판 상에 형성되고, 제 1 극성을 갖는 축퇴된 제 1 반도체층;
상기 기판 상에 형성되고, 제 2 극성을 갖는 축퇴된 제 2 반도체층;
상기 제 1 반도체층의 일측 단부에 결합된 제 1 전극;
상기 제 2 반도체층의 일측 단부에 결합된 제 2 전극; 및
상기 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 위치한 트랩층을 포함하되,
상기 트랩층은 산화물층이고, 상기 부성 미분 저항 소자의 동작시 캐리어가 상기 트랩층에 트랩되도록 하는 부성 미분 저항 소자.In a negative differential resistance device,
Board;
A degenerated first semiconductor layer formed on the substrate and having a first polarity;
A degenerated second semiconductor layer formed on the substrate and having a second polarity;
A first electrode coupled to one end of the first semiconductor layer;
A second electrode coupled to one end of the second semiconductor layer; And
And a trap layer located between the contact regions of the first semiconductor layer and the second semiconductor layer,
Wherein the trap layer is an oxide layer and the carrier is trapped in the trap layer during operation of the negative differential resistance device.
제 1 전극과 제 2 전극에 인가되는 전압의 증가에 따라 상기 트랩층에 트랩되는 캐리어가 증가하게 되고, 트랩된 캐리어의 증가에 따라 상기 전압과 반대 방향의 전기장이 형성되는 부성 미분 저항 소자.The method according to claim 1,
Wherein the carrier trapped in the trap layer increases with an increase in the voltage applied to the first electrode and the second electrode, and an electric field in the opposite direction to the voltage is formed as the trapped carrier increases.
상기 제 1 반도체층은 p형 반도체층이고, 제 2 반도체층은 n형 반도체층이거나
상기 제 1 반도체층은 n형 반도체층이고, 상기 제2 반도체층은 p형 반도체층인 것인 부성 미분 저항 소자.The method according to claim 1,
The first semiconductor layer is a p-type semiconductor layer, the second semiconductor layer is an n-type semiconductor layer
Wherein the first semiconductor layer is an n-type semiconductor layer, and the second semiconductor layer is a p-type semiconductor layer.
상기 p형 반도체층은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나로 이루어지고,
상기 n형 반도체층은 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 이황화레늄(ReS2) 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자. The method of claim 3,
Wherein the p-type semiconductor layer is formed of a material selected from the group consisting of silicon, germanium (Ge), semiconductors for Group III-V elements of the periodic table, organic semiconductors, non-organic oxide semiconductors, transition metal dichalcogenides, At least one,
Of the n-type semiconductor layer is germanium (Ge), a semiconductor, an organic semiconductor, a non-organic material of the oxide semiconductor, a transition metal chalcogenide for the periodic table Group III-V elements (transition metal dichalcogenide) and disulfide rhenium (ReS 2) And a negative differential resistance element.
상기 제 1 전극 및 제 2 전극은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.5. The method of claim 4,
Wherein the first electrode and the second electrode are made of at least one of titanium (Ti), aluminum (Al), erbium (Er), platinum (Pt), gold (Au), and palladium (Pd).
상기 트랩층은 상기 제 1 전극과 제 2 전극에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성된 산화물층인 부성 미분 저항 소자. The method according to claim 1,
Wherein the trap layer is an oxide layer formed by a joule heat generated by a voltage applied to the first electrode and the second electrode.
상기 트랩층은 상기 제 1 반도체층의 상부에 적층한 금속층의 산화에 의하여 형성된 산화물층인 부성 미분 저항 소자. The method according to claim 1,
Wherein the trap layer is an oxide layer formed by oxidation of a metal layer stacked on top of the first semiconductor layer.
상기 금속층은 티타늄(Ti) 및 알루미늄(Al) 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.8. The method of claim 7,
Wherein the metal layer is made of at least one of titanium (Ti) and aluminum (Al).
상기 기판은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2) 중 적어도 하나로 구성된 절연층이 증착된 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어지는 것인 부성 미분 저항 소자.The method according to claim 1,
The substrate may be a silicon (Si) substrate on which an insulating layer composed of at least one of silicon dioxide (SiO 2 ), aluminum oxide (Al 2 O 3 ) and hafnium oxide (HfO 2 ) is deposited, a germanium ) Substrate and a PET (polyethylene terephthalate) substrate.
기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계;
상기 기판 및 제 1 반도체층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계;
상기 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계; 및
상기 제 1 전극과 제 2 전극에 전압을 인가하여, 상기 제 1 반도체층과 제 2 반도체층의 접촉 영역 사이에 트랩층을 형성하는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.A method of manufacturing a negative differential resistance device,
Forming a degenerated first semiconductor layer having a first polarity on a substrate;
Forming a degenerated second semiconductor layer having a second polarity on the substrate and the first semiconductor layer;
Forming a first electrode and a second electrode on one side of the first semiconductor layer and on one side of the second semiconductor layer, respectively; And
And applying a voltage to the first electrode and the second electrode to form a trapping layer between contact regions of the first semiconductor layer and the second semiconductor layer.
상기 제 1 반도체층을 형성하는 단계는
상기 기판 상에 제 1 극성을 갖는 제 1 반도체층을 증착하는 단계 및
상기 제 1 반도체층을 축퇴시키는 단계를 포함하고,
상기 제 2 반도체층을 형성하는 단계는
상기 기판 상에 제 2 극성을 갖는 제 2 반도체층을 증착하는 단계 및
상기 제 2 반도체층을 축퇴시키는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.11. The method of claim 10,
The step of forming the first semiconductor layer
Depositing a first semiconductor layer having a first polarity on the substrate and
Degenerating the first semiconductor layer,
The step of forming the second semiconductor layer
Depositing a second semiconductor layer having a second polarity on the substrate and
And degenerating the second semiconductor layer.
상기 트랩층은 상기 제 1 전극과 제 2 전극에 인가된 전압에 의하여 발생된 줄(joule)열에 의하여 형성된 산화물층인 것인 부성 미분 저항 소자의 제조 방법.11. The method of claim 10,
Wherein the trap layer is an oxide layer formed by a joule heat generated by a voltage applied to the first electrode and the second electrode.
기판 상에 제 1 극성을 갖는 축퇴된 제 1 반도체층을 형성하는 단계;
상기 제 1 반도체층의 일 영역에 트랩층을 형성하는 단계;
상기 기판 및 제 1 반도체층의 트랩층 상에 제 2 극성을 갖는 축퇴된 제 2 반도체층을 형성하는 단계; 및
상기 제 1 반도체층의 일측 단부 및 제 2 반도체층의 일측 단부에 각각 제 1 전극 및 제 2 전극을 형성하는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.A method of manufacturing a negative differential resistance device,
Forming a degenerated first semiconductor layer having a first polarity on a substrate;
Forming a trap layer in one region of the first semiconductor layer;
Forming a degenerated second semiconductor layer having a second polarity on the substrate and the trap layer of the first semiconductor layer; And
And forming a first electrode and a second electrode on one side end of the first semiconductor layer and one side end of the second semiconductor layer, respectively.
상기 제 1 반도체층을 형성하는 단계는
상기 기판 상에 제 1 극성을 갖는 제 1 반도체층을 증착하는 단계 및
상기 제 1 반도체층을 축퇴시키는 단계를 포함하고,
상기 제 2 반도체층을 형성하는 단계는
상기 기판 상에 제 2 극성을 갖는 제 2 반도체층을 증착하는 단계 및
상기 제 2 반도체층을 축퇴시키는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.14. The method of claim 13,
The step of forming the first semiconductor layer
Depositing a first semiconductor layer having a first polarity on the substrate and
Degenerating the first semiconductor layer,
The step of forming the second semiconductor layer
Depositing a second semiconductor layer having a second polarity on the substrate and
And degenerating the second semiconductor layer.
상기 트랩층을 형성하는 단계는
상기 제 1 반도체층의 상부에 금속층을 증착하는 단계 및
상기 금속층을 산화시키는 단계를 포함하는 부성 미분 저항 소자의 제조 방법.14. The method of claim 13,
The step of forming the trap layer
Depositing a metal layer on top of the first semiconductor layer and
And oxidizing the metal layer.
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