KR20170107127A - 액정 표시 장치 - Google Patents

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KR20170107127A
KR20170107127A KR1020160030294A KR20160030294A KR20170107127A KR 20170107127 A KR20170107127 A KR 20170107127A KR 1020160030294 A KR1020160030294 A KR 1020160030294A KR 20160030294 A KR20160030294 A KR 20160030294A KR 20170107127 A KR20170107127 A KR 20170107127A
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Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는 제1 기판, 상기 제1 기판 상에 매트릭스 배열되는 복수의 화소부, 상기 화소부와 중첩하도록 배치되며 서로 다른 색을 갖는 제1 내지 제3 컬러 필터를 포함하는 컬러 필터층, 상기 제1 기판에 대향하여 배치되는 제2 기판, 상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 포함하되, 상기 화소부는 제1 화소, 제2 화소 및 제3 화소를 포함하고, 상기 제1 화소는 제1 화소 전극을 포함하고, 상기 제2 화소는 제2 화소 전극을 포함하고, 상기 제3 화소는 제1 부화소 전극 및 제2 부화소 전극을 포함하고, 상기 제1 컬러 필터는 상기 제1 화소 전극과 중첩하도록 배치되고, 상기 제2 컬러 필터는 상기 제2 화소 전극과 중첩하도록 배치되고, 상기 제3 컬러 필터는 상기 제1 부화소 전극 및 상기 제2 부화소 전극과 중첩하도록 배치되고, 상기 제1 부화소 전극에 인가되는 전압은 상기 제2 부화소 전극에 인가되는 전압보다 크고, 상기 제1 화소, 제2 화소 및 제3 화소는 각각 동일한 면적을 갖는다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다. 더욱 자세하게는, 투과율 감소를 최소화하면서도 시인성을 향상시킬 수 있는 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전계 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전계 생성 전극에 전압을 인가하여 액정층에 전계를 형성하고, 이를 통하여 액정층의 액정의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치 중에서도 전기장이 인가되지 않은 상태에서 액정 분자를 그 장축을 상하 기판에 대하여 수직을 이루도록 배열한 수직 배향 모드(vertically alignment mode) 액정 표시 장치가 개발되고 있다.
이러한 수직 배향 모드 액정 표시 장치에서 광시야각을 구현하기 위하여 하나의 화소에 액정의 배향 방향이 다른 복수의 도메인을 형성할 수 있다.
이와 같이 복수의 도메인을 형성하는 수단으로 전기장 생성 전극에 미세 슬릿 등의 절개부를 형성하거나 전기장 생성 전극 위에 돌기를 형성하는 등의 방법을 사용한다.
한편, 수직 배향 모드 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어질 수 있다. 이를 해결하기 위하여 하나의 화소를 두 개의 부화소로 분할하고, 두 개의 부화소의 전압을 달리하는 방법이 제시되었다.
다만, 두 개의 부화소의 전압을 달리 인가하는 구조를 구현하는 데에는, 하나의 화소에 하나의 전압만 인가하는 경우에 비하여 더 많은 구성 요소들을 필요로 하고, 이에 의하여 액정 표시 장치의 투과율이 감소되는 문제점이 있었다.
본 발명이 해결하고자 하는 과제는 투과율의 감소를 최소화하면서도 시인성을 향상시킬 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 기판, 상기 제1 기판 상에 매트릭스 배열되는 복수의 화소부, 상기 화소부와 중첩하도록 배치되며 서로 다른 색을 갖는 제1 내지 제3 컬러 필터를 포함하는 컬러 필터층, 상기 제1 기판에 대향하여 배치되는 제2 기판, 상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 포함하되, 상기 화소부는 제1 화소, 제2 화소 및 제3 화소를 포함하고, 상기 제1 화소는 제1 화소 전극을 포함하고, 상기 제2 화소는 제2 화소 전극을 포함하고, 상기 제3 화소는 제1 부화소 전극 및 제2 부화소 전극을 포함하고, 상기 제1 컬러 필터는 상기 제1 화소 전극과 중첩하도록 배치되고, 상기 제2 컬러 필터는 상기 제2 화소 전극과 중첩하도록 배치되고, 상기 제3 컬러 필터는 상기 제1 부화소 전극 및 상기 제2 부화소 전극과 중첩하도록 배치되고, 상기 제1 부화소 전극에 인가되는 전압은 상기 제2 부화소 전극에 인가되는 전압보다 크고, 상기 제1 화소, 제2 화소 및 제3 화소는 각각 동일한 면적을 갖는다.
또한, 상기 제1 컬러 필터는 적색 컬러 필터이고, 상기 제2 컬러 필터는 녹색 컬러 필터이고, 상기 제3 컬러 필터는 청색 컬러 필터일 수 있다.
또한, 상기 제1 화소는 상기 제1 화소를 제어하는 제1 스위칭부를 포함하고, 상기 제2 화소는 상기 제2 화소를 제어하는 제2 스위칭부를 포함하고, 상기 제3 화소는 상기 제3 화소를 제어하는 제3 스위칭부를 포함하되, 상기 제1 내지 제3 스위칭부는 서로 나란히 배치될 수 있다.
또한, 상기 제2 부화소 전극은 상기 제1 부화소 전극을 둘러싸는 모양으로 배치될 수 있다.
또한, 상기 제1 내지 제3 화소는 각각 직사각형 형태의 영역에 배치되되,
상기 화소부가 직사각형 형태를 갖도록 배치될 수 있다.
또한, 상기 제1 스위칭부는 상기 제1 화소 전극의 일측에 배치되고, 상기 제2 스위칭부는 상기 제2 화소 전극의 일측에 배치되고, 상기 제3 스위칭부는 상기 제1 및 제2 부화소 전극의 일측에 배치될 수 있다.
또한, 상기 제1 부화소 전극은 직사각형 형태의 제1 영역에 배치되고, 상기 제2 부화소 전극은 직사각형 형태의 제2 영역에 배치되며, 상기 제2 영역은 상기 제1 영역의 일측에 배치될 수 있다.
또한, 상기 제1 내지 제3 화소는 각각 직사각형 형태의 영역에 배치되되, 상기 제1 화소는 상기 제1 화소 및 상기 제2 화소가 전체적으로 직사각형 형태를 갖도록 상기 제2 화소의 일측에 인접하여 배치되고, 상기 제3 화소는 상기 제2 화소와 어긋나도록 상기 제2 화소의 타측에 인접하여 배치될 수 있다.
또한, 상기 제1 스위칭부는 상기 제1 화소 전극의 일측에 배치되고, 상기 제2 스위칭부는 상기 제2 화소 전극의 일측에 배치되고, 상기 제3 스위칭부는 상기 제1 영역 및 상기 제2 영역 사이에 배치될 수 있다.
또한, 상기 제1 화소 전극이 배치되는 면적과 상기 제2 화소 전극이 배치되는 면적은 서로 동일하고, 상기 제1 화소 전극이 배치되는 면적은 상기 제1 부화소 전극 및 상기 제2 부화소 전극이 배치되는 면적의 합보다 크거나 같을 수 있다.
또한, 상기 제1 기판 상에 배치되며 게이트 신호를 전달하는 게이트 라인, 상기 제1 기판 상에 배치되며 데이터 신호을 전달하는 데이터 라인, 상기 제1 기판 상에 배치되며 스토리지 신호를 전달하는 스토리지 라인을 더 포함하되, 상기 제1 스위칭부는 상기 게이트 라인, 상기 데이터 라인 및 상기 제1 화소 전극과 연결되는 박막 트랜지스터를 포함하고, 상기 제2 스위칭부는 상기 게이트 라인, 상기 데이터 라인 및 상기 제2 화소 전극과 연결되는 박막 트랜지스터를 포함하고, 상기 제3 스위칭부는 상기 게이트 라인, 상기 데이터 라인 및 상기 제1 부화소 전극과 연결되는 박막 트랜지스터와, 상기 게이트 라인, 상기 데이터 라인 및 상기 제2 부화소 전극과 연결되는 박막 트랜지스터와, 상기 게이트 라인, 상기 스토리지 라인 및 상기 제2 부화소 전극과 연결되는 박막 트랜지스터를 포함할 수 있다.
또한, 상기 제1 화소 및 제2 화소는 하나의 컨택홀을 포함하고, 상기 제3 화소는 두개의 컨택홀을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는 제1 기판, 상기 제1 기판 상에 매트릭스 배열되는 복수의 화소부, 상기 화소부와 중첩하도록 배치되며 서로 다른 색을 갖는 제1 내지 제3 컬러 필터를 포함하는 컬러 필터층, 상기 제1 기판에 대향하여 배치되는 제2 기판, 상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 포함하되, 상기 화소부는 제1 내지 제4 화소를 포함하고, 상기 제1 화소는 제1 화소 전극을 포함하고, 상기 제2 화소는 제2 화소 전극을 포함하고, 상기 제3 화소는 제3 화소 전극을 포함하고, 상기 제4 화소는 제4 화소 전극을 포함하고, 상기 제1 컬러 필터는 상기 제1 화소 전극과 중첩하도록 배치되고, 상기 제2 컬러 필터는 상기 제2 화소 전극과 중첩하도록 배치되고, 상기 제3 컬러 필터는 상기 제3 화소 전극 및 상기 제4 화소 전극과 중첩하도록 배치되고, 상기 제3 화소 전극에 인가되는 전압은 상기 제4 화소 전극에 인가되는 전압보다 크고, 상기 화소부 내에서 상기 제1 화소가 차지하는 면적과, 상기 제2 화소가 차지하는 면적과, 상기 제3 화소 및 상기 제4 화소가 차지하는 면적의 합은 각각 동일하다.
또한, 상기 제1 컬러 필터는 적색 컬러 필터이고, 상기 제2 컬러 필터는 녹색 컬러 필터이고, 상기 제3 컬러 필터는 청색 컬러 필터일 수 있다.
또한, 상기 제1 내지 제4 화소는 2행 2열에 걸쳐 각각 직사각형 형태의 영역에 배치되되, 상기 화소부는 직사각형 형태를 갖도록 배치될 수 있다.
또한, 상기 제1 화소는 상기 화소부의 1행 1열에 배치되고, 상기 제2 화소는 상기 화소부의 1행 2열에 배치되고, 상기 제3 화소는 상기 화소부의 2행 1열에 배치되고, 상기 제4 화소는 상기 화소부의 2행 2열에 배치될 수 있다.
또한, 상기 제1 기판 상에 배치되며 게이트 신호를 전달하는 제1 및 제2 게이트 라인, 상기 제1 기판 상에 배치되며 데이터 신호를 전달하는 제1 및 제2 데이터 라인을 더 포함하되, 상기 제1 화소 및 상기 제2 화소는 제1 게이트 라인과 연결되고, 상기 제3 화소 및 상기 제4 화소는 제2 게이트 라인과 연결되고, 상기 제1 화소 및 상기 제3 화소는 제1 데이터 라인과 연결되고, 상기 제2 화소 및 상기 제4 화소는 제2 데이터 라인과 연결될 수 있다.
또한, 상기 제1 화소는 상기 화소부의 1행 1열에 배치되고, 상기 제2 화소는 상기 화소부의 2행 1열에 배치되고, 상기 제3 화소는 상기 화소부의 1행 2열에 배치되고, 상기 제4 화소는 상기 화소부의 2행 2열에 배치될 수 있다.
또한, 상기 제1 기판 상에 배치되며 게이트 신호를 전달하는 제1 및 제2 게이트 라인, 상기 제1 기판 상에 배치되며 데이터 신호를 전달하는 제1 및 제2 데이터 라인을 더 포함하되, 상기 제1 화소 및 상기 제3 화소는 제1 게이트 라인과 연결되고, 상기 제2 화소 및 상기 제4 화소는 제2 게이트 라인과 연결되고, 상기 제1 화소 및 상기 제2 화소는 제1 데이터 라인과 연결되고, 상기 제3 화소 및 상기 제4 화소는 제2 데이터 라인과 연결될 수 있다.
또한, 상기 제3 화소와 제4 화소가 차지하는 면적은 각각 동일할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
투과율의 감소를 최소화하면서도 시인성을 향상시킬 수 있는 액정 표시 장치를 제공할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이다.
도 3은 도 2의 Ⅰ-Ⅰ'로 표시된 선을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 몇몇 화소부의 개략도이다.
도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 계조별 밝기를 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 색 재현 범위를 xy 색도도에 도시한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이다.
도 8은 도 7에 도시된 실시예에 따른 몇몇 화소부의 개략도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이다.
도 10은 도 9에 도시된 실시예에 따른 몇몇 화소부의 개략도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(100), 게이트 구동부(110), 데이터 구동부(120) 및 신호 제어부(130)를 포함한다.
표시 패널(100)은 복수의 화소부(PXU)가 배치되는 표시 영역(DA) 및 표시 영역(DA) 이외의 영역인 비표시 영역(NDA)을 포함한다.
표시 영역(DA)은 매트릭스 형태로 배열되는 복수의 화소부(PXU)를 포함한다. 화소부(PXU)는 독립적으로 임의의 색을 표현할 수 있는 최소 단위일 수 있으며, 복수의 화소(PX)를 포함한다. 화소부(PXU)가 표시하고자 하는 색은 화소부(PXU)에 포함되는 복수의 화소(PX)의 색의 조합에 의하여 결정될 수 있다. 화소부(PXU)가 포함하는 화소(PX)의 개수는 3개일 수 있다. 이들은 각각 적색을 표시하는 화소(PX), 녹색을 표시하는 화소(PX), 청색을 표시하는 화소(PX)일 수 있다. 화소(PX)는 후술할 컬러 필터층(430)의 색상에 따라 정해진 색을 표현할 수 있으며, 계조가 제어될 수 있는 최소 단위일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 외측을 둘러싸는 모양으로 배치된다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PX)를 구동하기 위한 구성 요소들이 배치될 수 있다. 표시 영역(DA)의 화소(PX)를 구동하기 위한 상기 구성 요소들의 예시로는, 게이트 구동부(110), 데이터 구동부(120) 및 신호 제어부(130)를 들 수 있다.
표시 패널(100)은 제1 방향(D1)으로 연장되는 복수의 게이트 라인(224)과, 제2 방향(D2)으로 연장되는 복수의 데이터 라인(267)을 포함한다.
복수의 게이트 라인(224)은 게이트 구동부(110)로부터 게이트 신호를 제공받고, 복수의 데이터 라인(267)은 데이터 구동부(120)로부터 데이터 신호를 제공받을 수 있다. 각각의 화소(PX)는 게이트 라인(224) 및 데이터 라인(267)과 연결되어 상기 게이트 신호 및 상기 데이터 신호를 제공받을 수 있다.
신호 제어부(130)는 외부로부터 각종 신호들을 제공받아 게이트 구동부(110) 및 데이터 구동부(120)를 제어한다. 신호 제어부(130)는 외부로부터 제1 영상 데이터(DATA1) 및 이의 표시를 제어하는 입력 제어 신호(CONT1)를 입력받을 수 있고, 게이트 구동부 제어 신호(CONT3), 데이터 구동부 제어 신호(CONT2), 제2 영상 데이터(DATA2) 등을 출력할 수 있다.
제1 영상 데이터(DATA1)는 각각의 화소(PX)의 휘도 정보를 포함할 수 있다. 상기 휘도 정보는 정해진 수효, 예를 들어 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있으며, 이에 한정되지 아니하고 다른 값을 가질 수도 있다. 입력되는 제1 영상 데이터(DATA1)는 프레임 단위로 구분될 수 있다.
신호 제어부(130)에 전달되는 입력 제어 신호(CONT1)는 예컨대, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(Mclk), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 다만, 이에 한정되지 아니하고 다른 종류의 신호가 추가적으로 입력될 수도 있다.
게이트 구동부 제어 신호(CONT3)는 게이트 구동부(110)의 동작을 제어하는 신호일 수 있으며, 신호 제어부(130)에서 생성될 수 있다. 게이트 구동부 제어 신호(CONT3)는 스캔 개시 신호, 클록 신호 등을 포함할 수 있으며, 이에 한정되지 아니하고 다른 신호를 더 포함할 수도 있다. 게이트 구동부(110)는 게이트 구동부 제어 신호(CONT3)에 따라 화소(PX)를 활성화시킬 수 있는 상기 게이트 신호를 생성하여 대응하는 게이트 라인(224)에 제공할 수 있다.
데이터 구동부 제어 신호(CONT2)는 데이터 구동부(120)의 동작을 제어하는 신호일 수 있으며, 신호 제어부(130)에서 생성될 수 있다. 데이터 구동부(120)는 데이터 구동부 제어 신호(CONT2)에 따라 상기 데이터 신호를 생성하여 대응하는 데이터 라인(267)에 전달할 수 있다.
아래에서는 도 2 및 도 3을 참조하여 화소부(PXU)의 구조에 대하여 살펴보기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이고, 도 3은 도 2의 Ⅰ-Ⅰ'로 표시된 선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 패널(100)은, 어레이 기판(200), 대향 기판(400) 및 액정층(300)을 포함한다.
어레이 기판(200)은 화소(PX)에 상기 데이터 신호를 제공하기 위한 스위칭 소자인 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)가 배치되는 기판이고, 대향 기판(400)은 어레이 기판(200)에 대향하여 대치되는 기판이다. 액정층(300)은 어레이 기판(200)과 대향 기판(400) 사이에 주입되는 액정(310)이 배치되는 공간이다.
이하, 어레이 기판(200)에 대하여 설명하기로 한다.
제1 베이스 기판(210)을 포함한다. 제1 베이스 기판(210)은 투명 절연 기판일 수 있다. 예를 들면, 제1 베이스 기판(210)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다.
몇몇 실시예에서, 제1 베이스 기판(210)은 일 방향을 따라 커브드될 수도 있다. 다른 몇몇 실시예에서 제1 베이스 기판(210)은 가요성을 가질 수도 있다. 즉, 제1 베이스 기판(210)은 롤링, 폴딩, 벤딩 등으로 변형이 가능할 수 있다.
제1 베이스 기판(210) 상에는 복수의 게이트 라인(224), 제1 게이트 전극(221), 제2 게이트 전극(222), 제3 게이트 전극(223)이 배치된다.
게이트 라인(224)은 상기 게이트 신호를 전달하며 제1 방향(D1)으로 연장될 수 있다.
여기서, 제1 방향(D1)이란 제1 베이스 기판(210)의 일변에 평행하도록 연장되는 방향에 해당하며, 도 2에 도시된 바와 같이 좌측에서 우측을 향하여 연장되는 임의의 직선이 가리키는 방향으로 정의될 수 있다. 다만, 이에 제한되지는 아니하고, 제1 베이스 기판(210)의 일변에 반드시 평행할 필요는 없으며, 제1 베이스 기판(210) 상에서 특정 방향으로 연장되는 임의의 직선이 가리키는 방향일 수도 있다.
상기 게이트 신호는 외부로부터 제공되는 변화하는 전압값을 갖는 신호일 수 있으며, 상기 게이트 신호의 전압값에 대응하여 후술할 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)의 온(on)/오프(off) 여부가 제어될 수 있다.
제1 내지 제3 게이트 전극(221, 222, 223)은 게이트 라인(224)으로부터 돌출되는 모양으로 형성되며, 후술할 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 구성하는 하나의 구성 요소일 수 있다.
하나의 게이트 라인(224)에는 복수 개의 제1 게이트 전극(221), 복수 개의 제2 게이트 전극(222) 및 복수 개의 제3 게이트 전극(223)이 형성될 수 있다. 제1 내지 제3 게이트 전극(221, 222, 223)의 배치에 대하여는 후술할 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)에 대한 설명에서 구체적으로 기재하기로 한다.
게이트 라인(224) 및 제1 내지 제3 게이트 전극(221, 222, 223)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 금 계열 금속, 몰리므덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다. 게이트 라인(224) 및 제1 내지 제3 게이트 전극(221, 222, 223)은 단일층 구조를 가질 수 있으며, 또는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층 구조를 가질 수도 있다.
도 1에 대한 설명에서 기재한 바와 같이, 하나의 화소부(PXU)는 복수의 화소(PX)를 포함할 수 있다. 본 실시예에서는, 하나의 화소부(PXU)가 3개의 화소(PX)를 포함하는 것을 예시하며, 이들을 각각 좌측에서부터 순서대로 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)로 지칭하기로 한다. 이 때, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 게이트 전극(221)만을 포함하는 반면, 제3 화소(PX3)는 제1 내지 제3 게이트 전극(221, 222, 223)을 모두 포함할 수 있다.
게이트 라인(224) 및 제1 내지 제3 게이트 전극(221, 222, 223) 상에는 게이트 절연막(230)이 배치된다. 게이트 절연막(230)은 절연물질로 이루어질 수 있으며, 예시적으로 실리콘 질화물 또는 실리콘 산화물 등으로 이루어질 수 있다. 게이트 절연막(230)은 단일층 구조로 이루어질 수 있으며, 또는 물리적 성질이 다른 두 개의 절연층을 포함하는 다층 구조를 가질 수도 있다.
게이트 절연막(230) 상에는 제1 내지 제3 반도체층(241, 242, 243)이 배치된다. 제1 반도체층(241)은 제1 게이트 전극(221)과 적어도 일부가 중첩될 수 있고, 제2 반도체층(242)은 제2 게이트 전극(222)과 적어도 일부가 중첩될 수 있으며, 제3 반도체층(243)은 제3 게이트 전극(223)과 적어도 일부가 중첩될 수 있다. 제1 내지 제3 반도체층(241, 242, 243)은 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.
한편, 제1 내지 제3 반도체층(241, 242, 243)은 각각 대응하는 제1 내지 제3 게이트 전극(221, 222, 223)과 중첩될 뿐만 아니라, 공정 과정에 따라 후술할 데이터 라인(267), 제1 내지 제3 소스 전극(261, 262, 263)의 적어도 일부 또는 전부와 중첩되도록 배치될 수도 있다.
도면에는 미도시하였으나, 몇몇 실시예에서 제1 내지 제3 반도체층(241, 242, 243) 위에는 저항성 접촉 부재가 더 배치될 수 있다. 상기 저항성 접촉 부재는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등으로 형성되거나 실리사이드(silicide)로 형성될 수 있다. 상기 저항성 접촉 부재는 쌍을 이루어 제1 내지 제3 반도체층(241, 242, 243) 위에 배치될 수 있다. 상기 저항성 접촉 부재는 제1 내지 제3 반도체층(241, 242, 243)과 전기적으로 연결되는 다른 구성요소들간의 전기적 연결이 저항성 접촉(ohmic contact) 특성을 갖도록 할 수 있다.
제1 내지 제3 반도체층(241, 242, 243) 및 게이트 절연막(230) 상에는 데이터 라인(267), 제1 내지 제3 소스 전극(261, 262, 263), 제1 내지 제3 드레인 전극(264, 265, 266) 및 스토리지 라인(268)이 배치된다.
데이터 라인(267)은 제2 방향(D2)으로 연장되어 게이트 라인(224)과 교차할 수 있다.
여기서, 제2 방향(D2)이란 평면 상에서 제1 방향(D1)에 수직으로 교차하는 방향일 수 있으며, 도 1에서 도시된 바와 같이 상측에서 하측을 향하여 연장되는 임의의 직선이 가리키는 방향일 수 있다. 다만, 이에 제한되지는 아니하고, 제2 방향(D2)과 제1 방향(D1)이 형성하는 사이각은 수직이 아닐 수도 있음을 물론이며, 이 경우 제2 방향(D2)은 제1 방향(D1)과 평행하지 않도록 연장되는 임의의 직선이 가리키는 방향일 수도 있다.
데이터 라인(267)은 게이트 절연막(230)에 의하여 게이트 라인(224)과 절연될 수 있다.
데이터 라인(267)은 상기 데이터 신호를 제1 및 제2 소스 전극(261, 262)으로 제공할 수 있다. 여기서, 상기 데이터 신호는 외부로부터 제공되는 변화하는 전압값을 갖는 신호일 수 있으며, 상기 데이터 신호에 대응하여 각각의 제1 내지 제3 화소(PX1, PX2, PX3)의 계조가 제어될 수 있다.
제1 소스 전극(261)은 데이터 라인(267)에서 분지되어 적어도 일부가 제1 게이트 전극(221)과 중첩될 수 있다. 또한, 제2 소스 전극(262)은 제1 소스 전극(261)으로부터 분지되어 적어도 일부가 제2 게이트 전극(222)과 중첩될 수 있다. 다만, 제2 소스 전극(262)은 제1 소스 전극(261)으로부터 분지되는 형태에 제한되지 아니하고, 데이터 라인(267)으로부터 분지될 수도 있다.
스토리지 라인(268)은 제2 방향(D2)으로 연장되어 게이트 라인(224)과 교차할 수 있다. 스토리지 라인(268)은 데이터 라인(267)과 동일 층에 동일 물질로 형성될 수 있고, 데이터 라인(267)과 중첩되지 않도록 배치될 수 있다. 스토리지 라인(268)은 게이트 절연막(230)에 의하여 게이트 라인(224)과 절연될 수 있다.
스토리지 라인(268)은 외부로부터 입력되는 스토리지 신호를 제3 소스 전극(263)으로 제공할 수 있다. 여기서, 상기 스토리지 신호는 외부로부터 제공되는 일정한 전압값을 갖는 신호일 수 있으며, 상기 데이터 신호의 변화하는 전압값 중 최대 전압값보다 작고, 최소 전압값보다는 큰 전압값을 갖는 신호일 수 있다.
제3 소스 전극(263)은 스토리지 라인(268)에서 분지되어 적어도 일부가 제3 게이트 전극(223)과 중첩될 수 있다.
제1 드레인 전극(264)은 제1 반도체층(241)을 사이에 두고 제1 소스 전극(261)으로부터 이격되어 배치될 수 있으며, 적어도 일부가 제1 게이트 전극(221)과 중첩될 수 있다. 또한, 제2 드레인 전극(265)은 제2 반도체층(242)을 사이에 두고 제2 소스 전극(262)으로부터 이격되어 배치될 수 있으며, 적어도 일부가 제2 게이트 전극(222)과 중첩될 수 있다. 또한, 제3 드레인 전극(266)은 제3 반도체층(243)을 사이에 두고 제3 소스 전극(263)으로부터 이격되어 배치될 수 있으며, 적어도 일부가 제3 게이트 전극(223)과 중첩될 수 있다. 이 경우, 도 1에 도시된 바와 같이, 제1 내지 제3 소스 전극(261, 262, 263)은 각각 대응되는 제1 내지 제3 드레인 전극(264, 265, 266)을 'U'자 모양으로 일정한 간격을 사이에 두고 감싸는 형태로 형성될 수 있다. 다만, 이에 제한되지 아니하고, 제1 내지 제3 소스 전극(261, 262, 263)은 막대 모양으로 연장되며 제1 내지 제3 드레인 전극(264, 265, 266)과 일정한 간격을 두고 평행하게 이격되어 배치될 수도 있다.
한편, 제1 반도체층(241)은 제1 소스 전극(261)과 제1 드레인 전극(264)이 서로 이격되어 형성되는 제1 소스 전극(261)과 제1 드레인 전극(264) 사이의 영역에 배치될 수 있다. 즉, 제1 소스 전극(261)과 제1 드레인 전극(264)은 부분적으로 제1 반도체층(241)과 중첩되거나 접하되, 제1 반도체층(241)을 사이에 두고 상호 대향 배치될 수 있다. 이는 제2 드레인 전극(265), 제2 소스 전극(262) 및 제2 반도체층(242)에 대하여 마찬가지이며, 제3 드레인 전극(266), 제3 소스 전극(263) 및 제3 반도체층(243)에 대하여도 마찬가지일 수 있다.
데이터 라인(267), 스토리지 라인(268), 제1 내지 제3 소스 전극(261, 262, 263), 제1 내지 제3 드레인 전극(264, 265, 266)은 은 알루미늄, 구리, 은, 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금으로 형성될 수 있다. 또한, 이들은 내화성 금속(refractory metal)등의 하부막(미도시)과 그 위에 형성된 저저항 상부막(미도시)으로 이루어진 다층 구조를 가질 수도 있으나 이에 한정되는 것은 아니다.
제1 게이트 전극(221), 제1 반도체층(241), 제1 소스 전극(261) 및 제1 드레인 전극(264)은 제1 박막 트랜지스터(TR1)를 구성한다. 또한, 제2 게이트 전극(222), 제2 반도체층(242), 제2 소스 전극(262) 및 제2 드레인 전극(265)은 제2 박막 트랜지스터(TR2)를 구성한다. 또한, 제3 게이트 전극(223), 제3 반도체층(243), 제3 소스 전극(263) 및 제3 드레인 전극(266)은 제3 박막 트랜지스터(TR3)를 구성한다.
제1 박막 트랜지스터(TR1)는 제1 게이트 전극(221)에 제공되는 상기 게이트 신호의 전압값에 대응하여 제1 소스 전극(261)과 제1 드레인 전극(264)을 전기적으로 연결할 수 있다. 구체적으로, 제1 게이트 전극(221)에 제공되는 상기 게이트 신호의 전압값이 제1 박막 트랜지스터(TR1)를 오프(off)시키는 전압값에 해당하는 경우, 제1 소스 전극(261) 및 제1 드레인 전극(264)은 전기적으로 절연될 수 있다. 반면, 제1 게이트 전극(221)에 제공되는 상기 게이트 신호의 전압값이 제1 박막 트랜지스터(TR1)를 온(on) 시키는 전압에 해당하는 경우, 제1 소스 전극(261) 및 제1 드레인 전극(264) 사이에 배치되는 제1 반도체층(241)에 형성되는 채널을 통하여 전기적으로 연결된다.
상기 채널은 제1 반도체층(241) 중 제1 소스 전극(261)과 제1 드레인 전극(264) 사이의 영역에 형성될 수 있다. 즉, 제1 박막 트랜지스터(TR1)가 온 상태일 경우, 제1 소스 전극(261)과 제1 드레인 전극(264), 사이에 영역에 배치되는 제1 반도체층(241)을 중심으로 상기 채널이 형성되며, 상기 채널을 따라서 제1 소스 전극(261)의 전압이 제1 드레인 전극(264) 측으로 전달될 수 있다.
제1 드레인 전극(264)에 전달된 상기 데이터 신호는 그와 연결된 제1 화소 전극(283), 제2 화소 전극(284) 및 제1 부화소 전극(285) 중 어느 하나로 전달된다. 따라서, 상기 데이터 신호의 전달 여부는 게이트 라인(224)에 제공되는 상기 게이트 신호에 의하여 결정될 수 있다. 제1 화소 전극(283), 제2 화소 전극(284) 및 제1 부화소 전극(285)에 대한 구체적인 설명은 후술하기로 한다.
마찬가지로, 제2 박막 트랜지스터(TR2)는 제2 게이트 전극(222)에 제공되는 상기 게이트 신호의 전압값에 대응하여 제2 소스 전극(262)과 제2 드레인 전극(265)을 전기적으로 연결할 수 있다. 이에 따라, 데이터 라인(267)에 제공되는 상기 데이터 신호는 제2 드레인 전극(265)을 통하여 제2 드레인 전극(265)과 연결되는 제2 부화소 전극(286)으로 전달된다.
또한, 제3 박막 트랜지스터(TR3)는 제3 게이트 전극(223)에 제공되는 상기 게이트 신호의 전압값에 대응하여 제3 소스 전극(263)과 제3 드레인 전극(266)을 전기적으로 연결할 수 있다. 이에 따라, 스토리지 라인(268)에 제공되는 상기 스토리지 신호는 제3 드레인 전극(266)을 통하여 제3 드레인 전극(266)과 연결되는 제2 부화소 전극(286)으로 전달된다.
한편, 제1 드레인 전극(264)으로부터 상기 데이터 신호만을 제공받는 제1 화소 전극(283), 제2 화소 전극(284) 및 제1 부화소 전극(285)과는 달리, 제2 부화소 전극(286)은 제2 드레인 전극(265)으로부터 상기 데이터 신호를 제공받고, 제3 드레인 전극(266)으로부터 상기 스토리지 신호를 제공받을 수 있다. 따라서, 제1 화소 전극(283), 제2 화소 전극(284) 및 제1 부화소 전극(285)에는 상기 데이터 신호에 대응하는 전압값이 제공되나, 제2 부화소 전극(286)에는 상기 데이터 신호의 전압값과 상기 스토리지 신호의 전압값 사이의 일 전압값이 제공될 수 있다.
여기서, 상기 데이터 신호의 전압값과 상기 스토리지 신호의 전압값 사이의 일 전압값이라 함은, 상기 데이터 신호의 전압값이 상기 스토리지 신호의 전압값보다 큰 경우, 상기 데이터 신호의 전압값보다 작고 상기 스토리지 신호의 전압값보다 큰 전압값 중 어느 하나 전압값을 의미한다. 또한, 상기 데이터 신호의 전압값이 상기 스토리지 신호의 전압값보다 작은 경우, 상기 데이터 신호의 전압값보다 크고 상기 스토리지 신호의 전압값보다 작은 전압값 중 어느 하나의 전압값을 의미한다. 또한, 상기 데이터 신호의 전압값과 상기 스토리지 신호의 전압값 사이의 일 전압값은 제2 소스 전극(262)과 제2 드레인 전극(265)이 이격된 형태 및 제3 소스 전극(263)과 제3 드레인 전극(266)이 이격된 형태에 대응하여 결정될 수 있다.
결과적으로, 제1 화소(PX1) 및 제2 화소(PX2)의 경우 제1 박막 트랜지스터(TR1)만을 포함하나, 제3 화소(PX3)의 경우 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 포함할 수 있다.
이에 따라, 제1 화소(PX1)는 제1 화소 전극(283)만을 포함하며, 제1 화소(PX1)에 배치되는 액정(310)의 기울기는 제1 화소 전극(283)에 제공되는 전압에 의하여 결정된다. 마찬가지로, 제2 화소(PX2)는 제2 화소 전극(284)만을 포함하며, 제2 화소(PX2)에 배치되는 액정(310)의 기울기는 제2 화소 전극(284)에 제공되는 전압에 의하여 결정된다.
반면, 제3 화소(PX3)는 제1 부화소 전극(285) 및 제2 부화소 전극(286)을 포함하며, 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)가 모두 배치되어 제1 부화소 전극(285) 및 제2 부화소 전극(286)에 서로 다른 전압이 제공될 수 있다. 따라서, 제3 화소(PX3)에 배치되는 액정(310)의 일부는 제1 부화소 전극(285)에 제공되는 전압에 의하여 기울기가 결정되고, 나머지 일부는 제2 부화소 전극(286)에 제공되는 전압에 의하여 기울기가 결정될 수 있다.
상술한 제3 화소(PX3)의 구조에 의하여 액정 표시 장치의 시인성이 향상될 수 있다. 특히, 제3 화소(PX3)가 청색을 표시하는 화소(PX)일 경우, 다른 색에 비하여 살색(스킨 컬러)을 표시할 때 액정 표시 장치의 시인성이 두드러지게 향상될 수 있다.
또한, 제3 화소(PX3)가 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 포함하는 것과는 달리, 제1 화소(PX1) 및 제2 화소(PX2)는 제1 박막 트랜지스터(TR1)만을 포함하므로, 제2 및 제3 박막 트랜지스터(TR2, TR3)를 추가로 배치함에 따른 투과율 감소가 최소화될 수 있다.
한편, 하나의 화소부(PXU)에 포함되는 제1 내지 제3 화소(PX1, PX2, PX3)는 모두 동일한 게이트 라인(224)에 의하여 제어될 수 있다. 따라서, 제1 화소(PX1)에 배치되는 제1 박막 트랜지스터(TR1), 제2 화소(PX2)에 배치되는 제1 박막 트랜지스터(TR1), 제3 화소(PX3)에 배치되는 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)는 동일한 게이트 라인(224)의 일측을 따라 제2 방향(D2)으로 서로 나란히 배치될 수 있다.
게이트 절연막(230) 및 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3) 상에는 패시베이션막(271)이 배치된다. 패시베이션막(271)은 무기절연물질로 이루어질 수 있으며, 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 커버하도록 배치될 수 있다. 패시베이션막(271)은 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3) 상에 배치되는 다른 구성들로부터 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 보호할 수 있다.
패시베이션막(271) 상에는 평탄화막(272)이 배치된다. 평탄화막(272)은 표면을 평탄화하는 기능을 가질 수 있다. 평탄화막(272)은 유기물로 이루어질 수 있다. 몇몇 실시예에서, 평탄화막(272)은 감광성 유기 조성물로 이루어질 수도 있다. 다른 몇몇 실시예에서, 평탄화막(272)이 감광성 유기 조성물에 색을 구현하기 위한 안료가 포함된 물질로 이루어지거나, 평탄화막(272)의 하부에 별도의 감광성 유기 조성물이 추가로 배치될 수도 있다. 이 경우, 상기 안료가 컬러 필터층(430)의 기능을 수행하므로, 후술하는 대향 기판(400)이 컬러 필터층(430)을 생략할 수도 있다.
패시베이션막(271)과 평탄화막(272) 중 하나는 생략될 수도 있다.
평탄화막(272) 및 패시베이션막(271)에는 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)의 일부, 보다 구체적으로 제1 내지 제3 드레인 전극(264, 265, 266)의 일부를 드러내는 제1 및 제2 컨택홀(281, 282)이 형성될 수 있다.
제1 컨택홀(281)은 평탄화막(272) 및 패시베이션막(271)을 수직으로 관통하는 모양으로 형성될 수 있다. 제1 컨택홀(281)은 제1 드레인 전극(264)의 일부를 드러냄과 동시에, 제1 드레인 전극(264)의 일부와 중첩하여 형성될 수 있다.
제2 컨택홀(282) 또한 평탄화막(272) 및 패시베이션막(271)을 수직으로 관통하는 모양으로 형성될 수 있다. 제2 컨택홀(282)은 제2 드레인 전극(265) 및 제3 드레인 전극(266)의 일부를 드러냄과 동시에, 제2 드레인 전극(265) 및 제3 드레인 전극(266)의 일부와 중첩하여 형성될 수 있다.
평탄화막(272) 상에는 제1 화소 전극(283), 제2 화소 전극(284), 제1 부화소 전극(285) 및 제2 부화소 전극(286)이 배치될 수 있다. 제1 화소 전극(283), 제2 화소 전극(284) 및 제1 부화소 전극(285)은 제1 컨택홀(281)을 통해 제1 드레인 전극(264)과 물리적으로 연결되어 제1 드레인 전극(264)으로부터 전압을 제공받을 수 있다. 또한, 제2 부화소 전극(286)은 제2 컨택홀(282)을 통해 제2 및 제3 드레인 전극(266)과 물리적으로 연결되어 제2 및 제3 드레인 전극(266)으로부터 전압을 제공받을 수 있다.
여기서, 제1 화소 전극(283)은 제1 화소(PX1)에 배치되고, 제2 화소 전극(284)은 제2 화소(PX2)에 배치되며, 제1 화소 전극(283)과 제2 화소 전극(284)의 모양은 서로 동일할 수 있다. 다만, 제1 부화소 전극(285)이 차지하는 면적은 제1 화소 전극(283)과 제2 화소 전극(284)에 비하여 작을 수 있다. 제1 화소(PX1) 또는 제2 화소(PX2)에 독립적으로 배치되는 제1 화소 전극(283) 또는 제2 화소 전극(284)과는 달리, 제1 부화소 전극(285)은 제2 부화소 전극(286)과 함께 제3 화소(PX3)에 배치될 수 있다. 이 때, 제1 부화소 전극(285)과 제2 부화소 전극(286)이 배치되는 영역의 면적의 합은, 제1 화소 전극(283)이 배치되는 영역의 면적 또는 제2 화소 전극(284)이 배치되는 영역의 면적과 같거나 작을 수 있다.
제1 화소 전극(283), 제2 화소 전극(284), 제1 부화소 전극(285) 및 제2 부화소 전극(286)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al-doped Zinc Oxide) 등의 투명 도전성 물질로 이루어질 수 있다.
제1 화소 전극(283)은 제1 화소(PX1) 내에 미세 슬릿 등을 형성하도록 배치될 수 있으며, 4개의 도메인을 형성하여 시야각을 향상시킬 수 있다. 이는 제2 화소 전극(284)에 대하여도 마찬가지일 수 있다.
제1 부화소 전극(285) 및 제2 부화소 전극(286)은 제3 화소(PX3) 내에 패턴을 형성하여 배치될 수 있다. 제1 부화소 전극(285)과 제2 부화소 전극(286)은 함께 4개의 도메인을 형성할 수 있다. 다만, 제1 부화소 전극(285)과 제2 부화소 전극(286)에 제공되는 전압은 서로 상이할 수 있으며, 제1 부화소 전극(285)과 제2 부화소 전극(286)은 물리적으로 분리되어 배치될 수 있다. 제2 부화소 전극(286)은 제1 부화소 전극(285)을 둘러싸는 모양으로 배치될 수 있으며, 제1 부화소 전극(285)은 제1 박막 트랜지스터(TR1)와 연결될 수 있고, 제2 부화소 전극(286)은 제2 및 제3 박막 트랜지스터(TR3)와 연결될 수 있다.
제1 화소 전극(283), 제2 화소 전극(284), 제1 부화소 전극(285) 및 제2 부화소 전극(286) 상에는 제1 배향막(290)이 배치된다. 제1 배향막(290)은 액정층(300)에 주입되는 액정(310)의 초기 배향 각도를 제어할 수 있다. 제1 배향막(290)은 생략될 수도 있다.
이하, 대향 기판(400)에 대해 설명한다.
대향 기판(400)은 제2 베이스 기판(410), 차광 부재(420), 공통 전극(480), 오버코트층(440) 및 제2 배향막(490)을 포함한다.
제2 베이스 기판(410)은 제1 베이스 기판(210)에 대향하여 배치된다. 제2 베이스 기판(410)은 외부로부터의 충격을 견뎌낼 수 있는 내구성을 가질 수 있다. 제2 베이스 기판(410)은 투명 절연 기판일 수 있다. 예를 들면, 제2 베이스 기판(410)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어 질 수 있다. 제2 베이스 기판(410)은 평탄한 평판형일 수 있지만, 특정 방향으로 커브드될 수도 있다. 몇몇 실시예에서 제2 베이스 기판(410)은 가요성을 가질 수도 있다. 즉, 제2 베이스 기판(410)은 롤링, 폴딩, 벤딩 등으로 형태 변형이 가능한 기판일 수 있다.
제2 베이스 기판(410) 상(도면상으로, 하부)에는 차광 부재(420)가 배치된다. 차광 부재(420)는 데이터 라인(267), 게이트 라인(224), 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3), 제1 및 제2 컨택홀(281, 282)을 오버랩하도록 배치될 수 있으며, 이에 따라 액정(310) 분자들의 오배열로 인한 빛샘을 차단할 수 있다. 특히, 제1 화소(PX1) 및 제2 화소(PX2)의 경우, 제3 화소(PX3)와는 달리 제2 및 제3 박막 트랜지스터(TR2, TR3)를 포함하지 않으므로, 제1 화소(PX1) 및 제2 화소(PX2)에서 차광 부재(420)가 차지하는 영역의 면적이 제3 화소(PX3)에서 차광 부재(420)가 차지하는 영역의 면적보다 작을 수 있다. 이에 따라, 각각의 제1 내지 제3 화소(PX1, PX2, PX3)가 모두 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 포함하는 경우와 비교하여 투과율의 감소가 최소화될 수 있다.
제2 베이스 기판(410) 및 차광 부재(420) 상(도면상으로, 하부)에는 컬러 필터층(430)이 배치된다. 컬러 필터층(430)은 제1 베이스 기판(210)의 외측으로부터 입사하여 제2 베이스 기판(410)의 외측으로 출사하는 광이 특정 색을 띄도록 할 수 있다.
컬러 필터층(430)은 색을 구현하기 위한 안료가 포함된 감광성 유기 조성물로 이루어질 수 있으며, 적색, 녹색 또는 청색의 안료 중 어느 하나를 포함할 수 있다.
컬러 필터층(430)은 각각의 화소(PX)마다 독립적으로 배치될 수 있다. 본 실시예에서 컬러 필터층(430)은 제1 화소(PX1)에 배치되는 제1 컬러 필터(431), 제2 화소(PX2)에 배치되는 제2 컬러 필터(432) 및 제3 화소(PX3)에 배치되는 제3 컬러 필터(433)를 포함한다.
제1 컬러 필터(431)는 통과하는 빛이 적색을 띄도록 하는 적색 컬러 필터일 수 있고, 제2 컬러 필터(432)는 통과하는 빛이 녹색을 띄도록 하는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(433)는 통과하는 빛이 청색을 띄도록 하는 청색 컬러 필터일 수 있다.
다만, 이에 제한되지 아니하고 제1 컬러 필터(431)가 녹색 컬러 필터일 수도 있고 제2 컬러 필터(432)가 적색 컬러 필터일 수도 있으나, 제2 및 제3 박막 트랜지스터(TR2, TR3)를 포함하는 제3 화소(PX3)에는 청색 컬러 필터가 배치되도록 할 수 있다.
일반적으로, 제3 화소(PX3)와 같이 액정(310)을 두 종류 이상의 기울기로 제어하는 경우 제1 및 제2 화소(PX1, PX2)와 같이 액정(310)을 하나의 기울기로 제어하는 경우보다 투과율이 감소할 수 있다. 액정(310)의 기울기를 두 종류로 제어하기 위하여 더 많은 구성 요소, 예를 들어 제2 및 제3 박막 트랜지스터(TR2, TR3) 등을 필요로 하기 때문이다.
그러나, 적색 및 녹색의 경우 청색에 비하여 색 구현에 미치는 영향이 상대적으로 크다. 따라서, 적색 및 녹색 컬러 필터를 포함하는 화소(PX)에 배치되는 액정(310)을 두 종류 이상의 기울기로 제어할 경우, 투과율의 감소가 두드러질 수 있다. 반면, 청색의 경우 적색 및 녹색에 비하여 색 구현에 미치는 영향이 상대적으로 작다. 따라서, 청색 컬러 필터를 포함하는 화소(PX)에 배치되는 액정(310)을 두 종류 이상의 기울기로 제어할 경우에는 투과율의 감소가 최소화될 수 있다.
또한, 청색 컬러 필터를 포함하는 화소(PX)에 배치되는 액정(310)을 두 종류 이상의 기울기로 제어할 경우, 적색 및 녹색을 포함하는 화소(PX)에 배치되는 액정(310)을 두 종류 이상의 기울기로 제어할 경우보다, 살색을 표시할 때의 시인성 향상 효과가 두드러질 수 있다. 이러한 효과를 뒷받침하는 구체적인 실험예에 대하여는 후술하기로 한다.
차광 부재(420) 및 컬러 필터층(430) 상(도면상으로, 하부)에는 오버코트층(440)이 배치된다. 오버코트층(440)은 차광 부재(420) 및 컬러 필터층(430)으로 인하여 발생한 단차를 감소시키는 역할을 할 수 있다. 몇몇 실시예에서 오버코트층(440)은 생략될 수도 있다.
오버코트층(440) 상(도면상으로, 하부)에는 공통 전극(480)이 배치된다. 다만, 오버코트층(440)이 생략되는 경우, 공통 전극(480)은 차광 부재(420) 및 컬러 필터층(430) 상에 배치될 수 있다. 공통 전극(480)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al-doped Zinc Oxide) 등의 투명 도전성 물질로 이루어질 수 있다. 공통 전극(480)은 제2 베이스 기판(410)의 전면에 걸쳐 전체적으로 형성될 수도 있다. 공통 전극(480)에는 공통 신호가 인가되어 제1 화소 전극(283), 제2 화소 전극(284), 제1 부화소 전극(285) 및 제2 부화소 전극(286)과 함께 전계를 형성할 수 있다.
공통 전극(480) 상(도면상으로, 하부)에는 제2 배향막(490)이 배치된다. 제2 배향막(490)은 전술한 제1 배향막(290)과 유사한 기능을 할 수 있다. 즉, 제2 배향막(490)은 액정층(300)에 주입되는 액정(310)의 초기 배향을 제어할 수 있다.
이하 액정층(300)에 대하여 설명한다.
액정층(300)은 유전율 이방성 및 굴절율 이방성을 가지는 액정(310)을 포함할 수 있다. 액정(310)은 어레이 기판(200)과 대향 기판(400) 사이에서 상기 두 기판에 수직한 방향으로 배열된 수직 배향형일 수 있다. 어레이 기판(200)과 대향 기판(400) 사이에 전계가 인가되면 액정(310)들이 어레이 기판(200)과 대향 기판(400) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단할 수 있다.
도 4는 본 발명의 일 실시예에 따른 몇몇 화소부의 개략도이다.
도 4에는 총 4개의 화소부가 도시되어 있으며, 좌측 상단에 배치되는 화소부를 제1 화소부(PXU1), 우측 상단에 배치되는 화소부를 제2 화소부(PXU2), 좌측 하단에 배치되는 화소부를 제3 화소부(PXU3), 우측 하단에 배치되는 화소부를 제4 화소부(PXU4)로 지칭하기로 한다. 제1 내지 제4 화소부(PXU1, PXU2, PXU3, PXU4)의 각각의 모양 및 구조는 동일할 수 있다.
편의상, 도 4에서는 각각의 제1 내지 제3 화소(PX1, PX2, PX3)에 포함되는 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)에 대한 도시는 생략하기로 한다.
도 4를 참조하면, 각각의 제1 내지 제4 화소부(PXU1, PXU2, PXU3, PXU4)는 적색을 표시하는 제1 화소(PX1), 녹색을 표시하는 제2 화소(PX2) 및 청색을 표시하는 제3 화소(PX3)를 포함한다.
제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각은 전체적으로 직사각형 모양을 가질 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)가 직사각형 모양을 가지므로, 제1 내지 제3 화소(PX1, PX2, PX3)가 인접하여 형성되는 각각의 제1 내지 제4 화소부(PXU1, PXU2, PXU3, PXU4) 또한 직사각형 모양을 가질 수 있다.
이 때, 청색을 표시하는 제3 화소(PX3)에 한하여 상대적으로 밝은 계조를 표현하는 영역인 고계조 영역(PX3h)과 상대적으로 어두운 계조를 표현하는 영역인 저계조 영역(PX3l)을 포함할 수 있다. 고계조 영역(PX3h)에는 도 2에 도시된 제1 부화소 전극(285)이 배치될 수 있고, 저계조 영역(PX3l)에는 도 2에 도시된 제2 부화소 전극(286)이 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 액정 표시 장치의 계조별 밝기를 나타낸 그래프이다.
도 5의 x축은 설정된 계조를 의미하며, y축은 관찰되는 실제 밝기를 나타낸다. 계조의 최소값은 0일 수 있으며, 계조의 최대값은 256일 수 있다. 정면에서 보았을 경우 256의 계조에서의 밝기를 1로 설정하였다.
점선으로 도시된 제1 내지 제3 선(L1, L2, L3)은 정면에서 보았을 경우의 계조별 밝기를 나타내고, 실선으로 도시된 제4 내지 제7 선(L4, L5, L6, L7)은 측면 45도에서 보았을 경우의 계조별 밝기를 나타낸다.
또한, 제1 및 제4 선(L1, L4)은 적색을 표시하는 화소(PX)에 대한 측정치이며, 제2 및 제5 선(L2, L5)은 녹색을 표시하는 화소(PX)에 대한 측정치이고, 제3, 제6 및 제7 선(L3, L6, L7)은 청색을 표시하는 화소(PX)에 대한 측정치이다.
이 때, 제1 내지 제6 선(L1, L2, L3, L4, L5, L6)은 하나의 화소(PX) 전극만을 포함하는 화소(PX)로 구성되는 경우의 계조별 밝기를 나타낸 것이고, 제7 선(L7)은 두개의 부화소 전극(285, 286)을 포함하는 화소(PX)로 구성되는 경우의 계조별 밝기를 나타낸 것이다.
도 5를 참조하면, 정면에서 보았을 때의 측정치인 제1 내지 제3 선(L1, L2, L3)에 비하여, 측면에서 보았을 때의 측정치인 제4 내지 제7 선(L4, L5, L6, L7)이 동일한 계조임에도 불구하고 더 밝게 보이는 것을 확인할 수 있다. 이렇게 정면과 측면에서 보았을 때의 밝기 차이에 의하여 시인성이 악화될 수 있다.
그럼에도 불구하고, 제6 선(L6)에 비하여 제7 선(L7)은 제3 선(L3)에 상대적으로 가까운 것으로 관찰된다. 따라서, 하나의 화소(PX) 전극만을 포함하는 화소(PX)로 구성되는 경우보다 두개의 부화소(PX) 전극을 포함하는 화소(PX)로 구성되는 경우의 시인성이 더욱 개선됨을 확인할 수 있다.
도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 색 재현 범위를 xy 색도도에 도시한 그래프이다.
도 3을 참조하면, 도 3은 국제 조명 위원회(Commission International de l'eclairage: CIE) 가 정한 XYZ 포색계의 xy 색도도를 이용하여, 본 발명에 따른 액정 표시 장치의 색 재현 범위를 도시한다.
구체적으로, CIE 영역(A1)은 국제 조명 위원회가 규정한 색공간 영역으로서, 자연계의 모든 색상을 표시한다.
CIE 영역(A1) 내부에 도시된 삼각 영역(A2)은 본 발명에 의한 액정 표시 장치의 색 재현 범위를 표시한다.
삼각 영역(A2)의 각 꼭지점은 각각 최대의 색도를 갖는 적색, 녹색 및 청색에 대응된다. 구체적으로, 제1 점(P1)의 경우 적색을 나타내며, 제2 점(P2)의 경우 녹색을 나타내고 제3 점(P3)의 경우 청색을 나타낸다.
이 때, 제4 점 내지 제12 점(P4~P12)의 각각의 대응되는 측정 조건은 아래 표와 같다.
정면 적색, 녹색, 청색 화소(PX) 모두 하나의 화소(PX) 전극만을 포함 살색 제4 점(P4)
적색 제5 점(P5)
녹색 제6 점(P6)
측면 적색, 녹색, 청색 화소(PX) 모두 하나의 화소(PX) 전극만을 포함 살색 제7 점(P7)
적색 제8 점(P8)
녹색 제9 점(P9)
적색, 녹색 화소(PX)는 하나의 화소(PX) 전극만을 포함하나, 청색 화소(PX)는 두개의 부화소(PX) 전극을 포함 살색 제10 점(P10)
적색 제11 점(P11)
녹색 제12 점(P12)
표 1의 대응 관계에 따르면, 정면에서의 측정값인 제4 내지 제6 점(P4, P5, P6)에 비하여, 측면에서의 측정값인 제7 내지 제9 점(P7, P8, P9)은 백색을 나타내는 지점인 백색점(WP)에 가깝게 이동하여 측정된다. 즉, 정면에 비하여 상대적으로 밝게 시인될 수 있으며, 이에 의하여 시인성이 악화될 수 있다.
그러나, 적색, 녹색, 청색을 띄는 화소(PX)들 모두 하나의 전극만을 포함할 경우 측면에서의 측정값인 제7 점 내지 제9 점(P7, P8, P9)에 비하여, 적색, 녹색을 띄는 화소(PX)는 하나의 화소 전극만을 포함하나 청색을 띄는 화소(PX)는 두개의 부화소 전극을 포함하는 경우 측면에서의 측정값인 제10 점 내지 제12 점(P10, P11, P12)이 백색점(WP)에 가까워지도록 이동하는 거리가 상대적으로 작을 수 있다.
또한, 적색을 표시할 경우 시인성이 개선되는 정도의 차이(즉, 제8 점과 제11 점의 차이) 및 녹색을 표시할 경우 시인성이 개선되는 정도의 차이(즉, 제9 점과 제12 점의 차이)보다, 살색을 표시할 경우 시인성이 개선되는 정도의 차이(즉, 제7 점과 제10 점의 차이)가 더욱 크므로, 살색을 표시할 경우 시인성 개선 효과가 더욱 두드러짐을 확인할 수 있다.
즉, 적색, 녹색, 청색 화소(PX) 모두 하나의 화소(PX) 전극만을 포함하는 경우보다, 적색, 녹색 화소(PX)는 하나의 화소(PX) 전극만을 포함하고 청색 화소(PX)는 두개의 부화소(PX) 전극을 포함하는 경우에 시인성이 개선되며, 시인성이 개선되는 정도는 살색을 표시할 경우 가장 두드러지게 개선됨을 확인할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이다.
이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 7을 참조하면, 하나의 화소부(PXU_a)는 제1 내지 제3 화소(PX1_a, PX2_a, PX3_a)를 포함한다. 제1 화소(PX1_a)에는 적색을 표시하는 제1 컬러 필터(미도시)가 배치되고, 제2 화소(PX2_a)에는 녹색을 표시하는 제2 컬러 필터(미도시)가 배치되며, 제3 화소(PX3_a)에는 청색을 표시하는 제3 컬러 필터(미도시)가 배치될 수 있다.
다만, 제2 부화소 전극(286)이 제1 부화소 전극(285)을 둘러싸는 모양으로 배치되는 도 2에 도시된 실시예와는 달리, 본 실시예에서는 제3 화소(PX3_a)의 제1 부화소 전극(585)과 제2 부화소 전극(586)은 서로 구분되도록 배치된다. 구체적으로, 제1 부화소 전극(585)은 직사각형 형태의 제1 영역(AR1)에 배치되며, 제2 부화소 전극(586)은 또 다른 직사각형 형태의 제2 영역(AR2)에 배치될 수 있다. 이 때, 제2 영역(AR2)은 제1 영역(AR1)의 일측에 나란히 배치될 수 있으며, 제1 영역(AR1)과 제2 영역(AR2) 사이에는 게이트 라인(224)과 제3 화소(PX3_a)의 제1 내지 제3 박막 트랜지스터(TR1_a, TR2_a, TR3_a), 제1 및 제2 컨택홀(581, 582)이 배치될 수 있다.
따라서, 제1 화소(PX1_a)에 배치되는 제1 박막 트랜지스터(TR1_a)는 제1 화소 전극(583)의 일측에 배치되고, 제2 화소(PX2_a)에 배치되는 제1 박막 트랜지스터(TR1_a)는 제2 화소 전극(584)의 일측에 배치되나, 제3 화소(PX3_a)에 배치되는 제1 내지 제3 박막 트랜지스터(TR1_a, TR2_a, TR3_a)는 제1 부화소 전극(585) 및 제2 부화소 전극(586)의 사이에 배치된다. 이 때, 제1 화소(PX1_a)의 제1 박막 트랜지스터(TR1_a), 제2 화소(PX2_a)의 제1 박막 트랜지스터(TR1_a), 제3 화소(PX3_a)의 제1 내지 제3 박막 트랜지스터(TR1_a, TR2_a, TR3_a)는 동일한 게이트 라인(224)과 연결되므로, 서로 나란히 배치될 수 있다. 따라서, 화소부(PXU_a)의 전체적인 모양은 직사각형 모양이 아닐 수 있다.
더욱 구체적으로, 제1 화소(PX1_a), 제2 화소(PX2_a) 및 제3 화소(PX3_a)는 각각 직사각형 형태로 배치될 수 있다. 이 경우, 제1 화소(PX1_a)와 제2 화소(PX2_a)는 서로 인접하여 전체적으로 직사각형 형태로 배치될 수 있다. 다만, 제2 화소(PX2_a)에 인접하여 배치되는 제3 화소(PX3_a)는 제2 화소(PX2_a)와 어긋나도록 배치될 수 있다. 따라서, 제1 내지 제3 화소(PX1_a, PX2_a, PX3_a)를 포함하는 화소부(PXU_a)의 전체적인 모양은 직사각형 모양이 아닐 수 있으며, 두 개의 직사각형이 서로 어긋나도록 인접하여 있는 모양으로 배치될 수 있다.
이에 대한 더욱 구체적인 설명을 위하여 도 8이 참조된다.
도 8은 도 7에 도시된 실시예에 따른 몇몇 화소부의 개략도이다.
도 8에는 총 4개의 화소부가 도시되어 있으며 좌측 상단에 배치되는 화소부를 제1 화소부(PXU1_a), 우측 상단에 배치되는 화소부를 제2 화소부(PXU2_a), 좌측 하단에 배치되는 화소부를 제3 화소부(PXU3_a), 우측 하단에 배치되는 화소부를 제4 화소부(PXU4_a)로 지칭하기로 한다. 제1 내지 제4 화소부(PXU1_a, PXU2_a, PXU3_a, PXU4_a)의 각각의 모양 및 구조는 동일할 수 있다.
도 8에서는 각각의 제1 내지 제3 화소(PX1_a, PX2_a, PX3_a)에 포함되는 제1 내지 제3 박막 트랜지스터(TR1_a, TR2_a, TR3_a)에 대한 도시는 생략하기로 한다.
도 8을 참조하면, 각각의 제1 내지 제4 화소부(PXU1_a, PXU2_a, PXU3_a, PXU4_a)는 적색을 표시하는 제1 화소(PX1_a), 녹색을 표시하는 제2 화소(PX2_a) 및 청색을 표시하는 제3 화소(PX3_a)를 포함한다.
제1 화소(PX1_a), 제2 화소(PX2_a) 및 제3 화소(PX3_a) 각각은 전체적으로 직사각형 모양을 가질 수 있다. 다만, 제1 화소(PX1_a)와 제2 화소(PX2_a)는 서로 나란히 인접하도록 배치되나, 제3 화소(PX3_a)는 제2 화소(PX2_a)와 어긋나도록 배치되므로, 제1 내지 제4 화소부(PXU1_a, PXU2_a, PXU3_a, PXU4_a) 각각의 모양은 두개의 직사각형이 어긋나도록 인접하는 모양으로 배치된다. 다만, 제1 내지 제4 화소부(PXU1_a, PXU2_a, PXU3_a, PXU4_a)의 모양은 모두 동일하므로, 제1 내지 제4 화소부(PXU1_a, PXU2_a, PXU3_a, PXU4_a)는 표시 패널(100)의 표시 영역(DA)에 매트릭스 형태로 배열될 수 있다.
또한, 제1 내지 제4 화소(PX1_a, PX2_a, PX3_a, PX4_a)의 구동을 위하여, 제1 방향(D1)을 따라 2개의 게이트 라인(미도시)이 연장되도록 배치될 수 있으며, 제2 방향(D2)을 따라 2개의 데이터 라인(미도시)이 연장되도록 배치될 수 있다.
이 때, 청색을 표시하는 제3 화소(PX3_a)에 한하여 상대적으로 밝은 계조를 표현하는 영역인 고계조 영역(PX3h_a)과 상대적으로 어두운 계조를 표현하는 영역인 저계조 영역(PX3l_a)을 포함할 수 있다. 고계조 영역(PX3h_a)에는 도 7에 도시된 제1 부화소 전극(585)이 배치될 수 있고, 저계조 영역(PX3l_a)에는 도 7에 도시된 제2 부화소 전극(586)이 배치될 수 있다.
본 실시예에서는 고계조 영역(PX3h_a)이 저계조 영역(PX3l_a)의 상측에 배치되는 경우를 예시하였으나, 이에 제한되지 아니한다. 즉, 저계조 영역(PX3l_a)이 고계조 영역(PX3h_a)의 상측에 배치되는 경우도 가능할 수 있다. 이 경우, 고계조 영역(PX3h_a)과 저계조 영역(PX3l_a)의 면적에 따라 이들의 위치가 결정될 수 있다. 즉, 하나의 화소부(PXU) 전체는 전체적으로 직사각형에 가까운 형태일수록 유리하므로, 고계조 영역(PX3h_a)이 저계조 영역(PX3l_a)보다 넓다면, 고계조 영역(PX3h_a)이 저계조 영역(PX3l_a)의 상측에 배치될 수 있다. 반대로, 저계조 영역(PX3l_a)이 고계조 영역(PX3h_a)보다 넓은 경우, 저계조 영역(PX3l_a)이 고계조 영역(PX3h_a)의 상측에 배치될 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이고, 도 10은 도 9에 도시된 실시예에 따른 몇몇 화소부의 개략도이다.
본 실시예에 대한 설명은 각각 도 2 및 도 4와 비교하여 다르게 도시된 구성 요소를 중심으로 설명하기로 한다.
도 2 및 도 4에 도시된 화소부(PXU)는 제1 내지 제3 화소(PX1, PX2, PX3)를 포함하는 것과는 달리, 본 실시예에 따라 도 9 및 도 10에 도시된 화소부(PXU_b)는 제1 내지 제4 화소(PX1_b, PX2_b, PX3_b, PX4_b)를 포함한다.
또한, 도 2 및 도 4에 도시된 화소부(PXU)는 제1 화소(PX1) 및 제2 화소(PX2)는 제1 박막 트랜지스터(TR1)를 포함하고, 제3 화소(PX3)는 제1 내지 제3 박막 트랜지스터(TR1, TR2, TR3)를 포함하는 반면, 본 실시예에 따라 도 9 및 도 10에 도시된 화소부(PXU_b)는 제1 내지 제4 화소(PX1_b, PX2_b, PX3_b, PX4_b) 모두 제1 박막 트랜지스터(TR1_b)만을 포함한다.
이에 따라, 도 2 및 도 4에 도시된 화소부(PXU)는 제1 내지 제3 화소(PX1, PX2, PX3)를 구동하기 위하여 3개의 데이터 라인(267), 1개 게이트 라인(224) 및 1개의 스토리지 라인(268)이 요구되는 반면, 본 실시예에 따라 도 9 및 도 10에 도시된 화소부(PXU)는 2개의 데이터 라인(667) 및 2개의 게이트 라인(624)에 의하여 구동될 수 있다.
구체적으로, 본 실시예의 경우 화소부(PXU_b)는 좌측 상단에 배치되는 제1 화소(PX1_b), 우측 상단에 배치되는 제2 화소(PX2_b), 좌측 하단에 배치되는 제3 화소(PX3_b), 우측 하단에 배치되는 제4 화소(PX_b)를 포함한다. 즉, 제1 내지 제4 화소(PX1_b, PX2_b, PX3_b, PX4_b)는 2행 2열에 걸쳐 매트릭스 형태로 배치될 수 있다.
제1 화소(PX1_b)는 제1 화소 전극(683)을 포함하고, 제2 화소(PX2_b)는 제2 화소 전극(684)을 포함하며, 제3 화소(PX3_b)는 제3 화소 전극(685)을 포함하고, 제4 화소(PX4_b)는 제4 화소 전극(686)을 포함할 수 있다. 즉, 각각의 제1 내지 제4 화소(PX1_b, PX2_b, PX3_b, PX4_b)는 독립적으로 구분되는 하나의 제1 내지 제4 화소 전극(683, 684, 685, 686)만을 포함할 수 있다.
또한, 제1 화소(PX1_b)에는 제1 컬러 필터(미도시)가 제1 화소 전극(683)과 중첩되도록 배치될 수 있고, 제2 화소(PX2_b)에는 제2 컬러 필터(미도시)가 제2 화소 전극(684)과 중첩되도록 배치될 수 있으며, 제3 화소(PX3_b) 및 제4 화소(PX4_b)에는 제3 컬러 필터(미도시)가 제3 화소 전극(685) 및 제4 화소 전극(686)과 중첩되도록 배치될 수 있다.
이 때, 제1 컬러 필터(미도시)는 통과하는 빛이 적색을 띄도록 하는 적색 컬러 필터일 수 있고, 제2 컬러 필터(미도시)는 통과하는 빛이 녹색을 띄도록 하는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(미도시)는 통과하는 빛이 청색을 띄도록 하는 청색 컬러 필터일 수 있다.
다만, 이에 제한되지 아니하고 제1 컬러 필터(미도시)가 녹색 컬러 필터일 수도 있고 제2 컬러 필터(미도시)가 적색 컬러 필터일 수도 있으나, 제3 화소(PX3_b) 및 제4 화소(PX4_b)에 걸쳐 배치되는 제3 컬러 필터(미도시)는 청색 컬러 필터인 조건을 만족할 수 있다.
제1 화소(PX1_b)는 적색을 표시하고, 제2 화소(PX2_b)는 녹색을 표시하는 반면, 제3 화소(PX3_b)와 제4 화소(PX4_b)는 모두 청색을 표시하므로 이들의 면적비가 조절되어야 한다. 따라서, 화소부(PXU_b) 내에서 제1 화소(PX1_b)가 차지하는 면적과, 제2 화소(PX2_b)가 차지하는 면적과, 제3 화소(PX3_b) 및 제4 화소(PX4_b)가 차지하는 면적의 합은 서로 동일할 수 있다.
한편, 본 실시예에서는 제3 화소(PX3_b)와 제4 화소(PX4_b)가 모두 동일한 청색을 표시한다 하더라도, 시인성의 향상을 위하여 제3 화소(PX3_b) 및 제4 화소(PX4_b)중 어느 하나는 상대적으로 밝은 계조의 청색을 표시할 수 있고, 나머지 하나는 상대적으로 어두운 계조의 청색을 표시할 수 있다.
즉, 제3 화소(PX3_b)가 표시하는 청색은 제4 화소(PX4_b)가 표시하는 청색에 비하여 상대적으로 밝을 수 있고, 이 경우 제3 화소(PX3_b) 전극에 인가되는 전압은 제4 화소(PX4_b) 전극에 인가되는 전압보다 클 수 있다.
이처럼 제1 화소(PX1_b)에서 적색을 표시하고, 제2 화소(PX2_b)에서 녹색을 표시하고, 제3 화소(PX3_b)에서 상대적으로 밝은 청색을 표시하고, 제4 화소(PX4_b)에서 상대적으로 어두운 청색을 표시함에 따라, 시인성이 향상될 수 있다.
또한, 청색에 한하여 두 개의 계조로 표시함으로써, 적색 및 녹색 또한 마찬가지로 두 개의 계조로 표시하는 경우보다 투과율 감소를 최소화할 수 있다.
또한, 청색에 한하여 두 개의 계조로 표시함으로써, 살색을 표시할 때 시인성 향상 효과가 두드러질 수 있다.
한편, 도 2 및 도 4에 도시된 화소부(PXU)의 경우 시인성 향상 효과의 극대화를 위하여 제2 부화소 전극(286)이 차지하는 영역이 제1 부화소 전극(285)이 차지하는 영역과 같거나 클 것이 요구되나, 본 실시예의 화소부(PXU_b)의 경우 제3 화소(PX3_b) 전극과 제4 화소(PX4_b) 전극이 차지하는 영역의 설정에 이러한 제약이 없다. 하나의 데이터 라인(267)에 의하여 제어되는 도 2 및 도 4에 도시된 제1 부화소 전극(285)과 제2 부화소 전극(286)과는 달리, 본 실시예에 따른 화소부(PXU_b)의 제3 화소(PX3_b)와 제4 화소(PX4_b)는 서로 다른 데이터 라인(667)에 의하여 제어되기 때문이다.
즉, 제3 화소(PX3_b)에 제공되는 전압과 제4 화소(PX4_b)에 제공되는 전압은 데이터 구동부(120)에서 자유롭게 설정할 수 있다. 따라서, 제3 화소(PX3_b) 전극과 제4 화소(PX4_b) 전극이 차지하는 영역을 동일하게 할 수도 있으며, 이에 따라 제3 화소(PX3_b)와 제4 화소(PX4_b)가 차지하는 영역이 서로 동일할 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널에 배치되는 일 화소부의 레이아웃도이다.
본 도면에 대한 설명은 도 9와 비교하여 다르게 도시된 구성 요소를 중심으로 설명하기로 한다.
도 9에 도시된 화소부(PXU_b)와는 달리, 본 도면에 도시된 실시예에 따른 화소부(PXU_c)는 제1 방향(D1)을 따라 연장되는 2개의 데이터 라인(767)과, 제2 방향(D2)을 따라 연장되는 2개의 게이트 라인(724)에 의하여 제어되는 제1 내지 제4 화소(PX1_c, PX2_c, PX3_c, PX4_c)를 포함한다. 이 경우, 청색을 표시하는 제3 화소(PX3_c) 및 제4 화소(PX4_c)는 서로 다른 데이터 라인(767)에 연결되어야 한다.
따라서, 적색을 표시하는 제1 화소(PX1_c)는 좌측 상단에 배치되고, 녹색을 표시하는 제2 화소(PX2_c)는 좌측 하단에 배치되고, 상대적으로 밝은 청색을 표시하는 제3 화소(PX3_c)는 우측 상단에 배치되고, 상대적으로 어두운 청색을 표시하는 제4 화소(PX4_c)는 우측 하단에 배치된다.
즉, 도 9에 도시된 실시예와 비교하여, 게이트 라인(724)과 데이터 라인(767)이 연장되는 방향은 변경될 수 있으며, 이에 따라 제1 내지 제4 화소(PX1_c, PX2_c, PX3_c, PX4_c)의 배치가 변경될 수 있다.
이러한 배치로 인하여 얻을 수 있는 시인성 향상 효과, 투과율 감소의 최소화 효과 및 살색을 표시할 때 시인성 향상이 두드러지게 나타나는 효과는 도 9 및 도 10에 도시된 실시예에서 설명한 것과 동일하게 나타날 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PXU: 화소부
PX1: 제1 화소
PX2: 제2 화소
PX3: 제3 화소
283: 제1 화소 전극
284: 제2 화소 전극
285: 제1 서브 화소 전극
286: 제2 서브 화소 전극

Claims (20)

  1. 제1 기판;
    상기 제1 기판 상에 매트릭스 배열되는 복수의 화소부;
    상기 화소부와 중첩하도록 배치되며 서로 다른 색을 갖는 제1 내지 제3 컬러 필터를 포함하는 컬러 필터층;
    상기 제1 기판에 대향하여 배치되는 제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 포함하되,
    상기 화소부는 제1 화소, 제2 화소 및 제3 화소를 포함하고,
    상기 제1 화소는 제1 화소 전극을 포함하고, 상기 제2 화소는 제2 화소 전극을 포함하고, 상기 제3 화소는 제1 부화소 전극 및 제2 부화소 전극을 포함하고,
    상기 제1 컬러 필터는 상기 제1 화소 전극과 중첩하도록 배치되고,
    상기 제2 컬러 필터는 상기 제2 화소 전극과 중첩하도록 배치되고,
    상기 제3 컬러 필터는 상기 제1 부화소 전극 및 상기 제2 부화소 전극과 중첩하도록 배치되고,
    상기 제1 부화소 전극에 인가되는 전압은 상기 제2 부화소 전극에 인가되는 전압보다 크고,
    상기 제1 화소, 제2 화소 및 제3 화소는 각각 동일한 면적을 갖는 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 컬러 필터는 적색 컬러 필터이고,
    상기 제2 컬러 필터는 녹색 컬러 필터이고,
    상기 제3 컬러 필터는 청색 컬러 필터인 액정 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 화소는 상기 제1 화소를 제어하는 제1 스위칭부를 포함하고,
    상기 제2 화소는 상기 제2 화소를 제어하는 제2 스위칭부를 포함하고,
    상기 제3 화소는 상기 제3 화소를 제어하는 제3 스위칭부를 포함하되,
    상기 제1 내지 제3 스위칭부는 서로 나란히 배치되는 액정 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 부화소 전극은 상기 제1 부화소 전극을 둘러싸는 모양으로 배치되는 액정 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 내지 제3 화소는 각각 직사각형 형태의 영역에 배치되되,
    상기 화소부가 직사각형 형태를 갖도록 배치되는 액정 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 스위칭부는 상기 제1 화소 전극의 일측에 배치되고,
    상기 제2 스위칭부는 상기 제2 화소 전극의 일측에 배치되고,
    상기 제3 스위칭부는 상기 제1 및 제2 부화소 전극의 일측에 배치되는 액정 표시 장치.
  7. 제3 항에 있어서,
    상기 제1 부화소 전극은 직사각형 형태의 제1 영역에 배치되고,
    상기 제2 부화소 전극은 직사각형 형태의 제2 영역에 배치되며,
    상기 제2 영역은 상기 제1 영역의 일측에 배치되는 액정 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제3 화소는 각각 직사각형 형태의 영역에 배치되되,
    상기 제1 화소는 상기 제1 화소 및 상기 제2 화소가 전체적으로 직사각형 형태를 갖도록 상기 제2 화소의 일측에 인접하여 배치되고,
    상기 제3 화소는 상기 제2 화소와 어긋나도록 상기 제2 화소의 타측에 인접하여 배치되는 액정 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 스위칭부는 상기 제1 화소 전극의 일측에 배치되고,
    상기 제2 스위칭부는 상기 제2 화소 전극의 일측에 배치되고,
    상기 제3 스위칭부는 상기 제1 영역 및 상기 제2 영역 사이에 배치되는 액정 표시 장치.
  10. 제3 항에 있어서,
    상기 제1 화소 전극이 배치되는 면적과 상기 제2 화소 전극이 배치되는 면적은 서로 동일하고,
    상기 제1 화소 전극이 배치되는 면적은 상기 제1 부화소 전극 및 상기 제2 부화소 전극이 배치되는 면적의 합보다 크거나 같은 액정 표시 장치.
  11. 제3 항에 있어서,
    상기 제1 기판 상에 배치되며 게이트 신호를 전달하는 게이트 라인,
    상기 제1 기판 상에 배치되며 데이터 신호을 전달하는 데이터 라인,
    상기 제1 기판 상에 배치되며 스토리지 신호를 전달하는 스토리지 라인을 더 포함하되,
    상기 제1 스위칭부는 상기 게이트 라인, 상기 데이터 라인 및 상기 제1 화소 전극과 연결되는 박막 트랜지스터를 포함하고,
    상기 제2 스위칭부는 상기 게이트 라인, 상기 데이터 라인 및 상기 제2 화소 전극과 연결되는 박막 트랜지스터를 포함하고,
    상기 제3 스위칭부는
    상기 게이트 라인, 상기 데이터 라인 및 상기 제1 부화소 전극과 연결되는 박막 트랜지스터와,
    상기 게이트 라인, 상기 데이터 라인 및 상기 제2 부화소 전극과 연결되는 박막 트랜지스터와,
    상기 게이트 라인, 상기 스토리지 라인 및 상기 제2 부화소 전극과 연결되는 박막 트랜지스터를 포함하는 액정 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 화소 및 제2 화소는 하나의 컨택홀을 포함하고,
    상기 제3 화소는 두개의 컨택홀을 포함하는 액정 표시 장치.
  13. 제1 기판;
    상기 제1 기판 상에 매트릭스 배열되는 복수의 화소부;
    상기 화소부와 중첩하도록 배치되며 서로 다른 색을 갖는 제1 내지 제3 컬러 필터를 포함하는 컬러 필터층;
    상기 제1 기판에 대향하여 배치되는 제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이에 개재되는 액정층을 포함하되,
    상기 화소부는 제1 내지 제4 화소를 포함하고,
    상기 제1 화소는 제1 화소 전극을 포함하고, 상기 제2 화소는 제2 화소 전극을 포함하고, 상기 제3 화소는 제3 화소 전극을 포함하고, 상기 제4 화소는 제4 화소 전극을 포함하고,
    상기 제1 컬러 필터는 상기 제1 화소 전극과 중첩하도록 배치되고,
    상기 제2 컬러 필터는 상기 제2 화소 전극과 중첩하도록 배치되고,
    상기 제3 컬러 필터는 상기 제3 화소 전극 및 상기 제4 화소 전극과 중첩하도록 배치되고,
    상기 제3 화소 전극에 인가되는 전압은 상기 제4 화소 전극에 인가되는 전압보다 크고,
    상기 화소부 내에서 상기 제1 화소가 차지하는 면적과, 상기 제2 화소가 차지하는 면적과, 상기 제3 화소 및 상기 제4 화소가 차지하는 면적의 합은 각각 동일한 액정 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 컬러 필터는 적색 컬러 필터이고,
    상기 제2 컬러 필터는 녹색 컬러 필터이고,
    상기 제3 컬러 필터는 청색 컬러 필터인 액정 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 내지 제4 화소는 2행 2열에 걸쳐 각각 직사각형 형태의 영역에 배치되되,
    상기 화소부는 직사각형 형태를 갖도록 배치되는 액정 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 화소는 상기 화소부의 1행 1열에 배치되고,
    상기 제2 화소는 상기 화소부의 1행 2열에 배치되고,
    상기 제3 화소는 상기 화소부의 2행 1열에 배치되고,
    상기 제4 화소는 상기 화소부의 2행 2열에 배치되는 액정 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 기판 상에 배치되며 게이트 신호를 전달하는 제1 및 제2 게이트 라인,
    상기 제1 기판 상에 배치되며 데이터 신호를 전달하는 제1 및 제2 데이터 라인을 더 포함하되,
    상기 제1 화소 및 상기 제2 화소는 제1 게이트 라인과 연결되고,
    상기 제3 화소 및 상기 제4 화소는 제2 게이트 라인과 연결되고,
    상기 제1 화소 및 상기 제3 화소는 제1 데이터 라인과 연결되고,
    상기 제2 화소 및 상기 제4 화소는 제2 데이터 라인과 연결되는 액정 표시 장치.
  18. 제15 항에 있어서,
    상기 제1 화소는 상기 화소부의 1행 1열에 배치되고,
    상기 제2 화소는 상기 화소부의 2행 1열에 배치되고,
    상기 제3 화소는 상기 화소부의 1행 2열에 배치되고,
    상기 제4 화소는 상기 화소부의 2행 2열에 배치되는 액정 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 기판 상에 배치되며 게이트 신호를 전달하는 제1 및 제2 게이트 라인,
    상기 제1 기판 상에 배치되며 데이터 신호를 전달하는 제1 및 제2 데이터 라인을 더 포함하되,
    상기 제1 화소 및 상기 제3 화소는 제1 게이트 라인과 연결되고,
    상기 제2 화소 및 상기 제4 화소는 제2 게이트 라인과 연결되고,
    상기 제1 화소 및 상기 제2 화소는 제1 데이터 라인과 연결되고,
    상기 제3 화소 및 상기 제4 화소는 제2 데이터 라인과 연결되는 액정 표시 장치.
  20. 제13 항에 있어서,
    상기 제3 화소와 제4 화소가 차지하는 면적은 각각 동일한 액정 표시 장치.
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